KR100480805B1 - 반도체 소자의 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 플러그를 형성 방법에 관한 것으로, 반도체 기판상에 캡절연막을 갖는 게이트를 복수개 형성하는 제 1 단계와, 상기 게이트의 양측면에 측벽 스페이서를 형성하는 제 2 단계와, 상기 게이트 및 측벽 스페이서를 포함한 상기 반도체 기판상에 전도성 물질층을 형성하는 제 3 단계와, 상기 게이트의 표면이 노출되도록 상기 전도성 물질층을 평탄화 식각하는 제 4 단계와, 콘택 영역상의 상기 전도성 물질층상에 감광층 패턴을 형성하는 제 5 단계와, 상기 감광층 패턴을 마스크로 하여 상기 캡절연층 및 측벽 스페이서와 고선택비를 가지며 경사 프로파일을 갖는 공정 조건으로 상기 전도성 물질층을 식각하는 제 6 단계와, 상기 콘택 영역 이외의 영역에 잔류하는 전도성 물질층이 완전히 제거되도록 오버에치하는 제 7 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 공정 마진을 충분히 확보하기에 적합한 반도체 소자의 플러그를 형성 방법에 관한 것이다.
비트라인과 활성영역을 전기적 연결하는 플러그를 형성하기 위해서, 콘택홀의 형성이 필요하며, 반도체 소자가 집적화되고 공정 마진이 줄어들면서 0.2 ㎛ 이하의 디자인룰(design rule)을 가지는 고집적 소자에서는 상용되고 있는 노광 장비로는 해상력 및 공정 마진을 만족하기 어렵게 되었다. 이를 극복하기 위해서 채용한 방법이 자기 정열 방식의 콘택홀 형성 방법이다.
자기 정열 방식의 콘택홀 형성 방법은 산화층과 질화층의 높은 식각 선택비를 이용함으로써, 공정을 마진을 확보하고 경사 프로파일을 가지는 콘택홀을 형성할 수 있었다.
그러나 디자인룰이 0.15 ㎛ 이하의 반도체 소자에서는 자기 정열 방식의 콘택홀을 형성하기도 어렵게 되었다.
즉, 노광 장비의 해상력이 떨어지게 되어 콘택홀을 정의하기 어렵고, 또한 반도체 소자가 고집적화되면서 워드 라인간의 공간이 감소하고, 워드 라인사이의 공간에 산화층의 충진문제가 발생하게 되어 콘택홀의 형성을 어렵게 한다.
이와 같은 종래 기술의 반도체 소자의 플러그 형성 방법은 다음과 같은 문제가 있다.
자기 정열 방식의 콘택홀을 형성하기 위해서는 질화층에 대한 높은 식각 선택비가 필요하므로 전용 식각 장비가 필요하고, 콘택홀 크기가 줄어들면서 콘택홀의 종횡비가 증가하게 되어, 질화층에 의해 워드 라인이 완전히 보호되지 못하고 손상을 입을 수 있고, 마지막으로 공정수가 증가하고 노광공정의 한계로 인해 균일성과 재현성이 떨어진다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 플러그 형성 방법의 문제를 해결하기 위한 것으로, 전용 식각 장비 없이도 제조가 가능하며 공정 마진을 출분히 확보하여 워드라인 손상을 방지할 수 있는 반도체 소자의 플러그를 형성 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 플러그 형성 방법은 반도체 기판상에 캡절연막을 갖는 게이트를 복수개 형성하는 제 1 단계와, 상기 게이트의 양측면에 측벽 스페이서를 형성하는 제 2 단계와, 상기 게이트 및 측벽 스페이서를 포함한 상기 반도체 기판상에 전도성 물질층을 형성하는 제 3 단계와, 상기 게이트의 표면이 노출되도록 상기 전도성 물질층을 평탄화 식각하는 제 4 단계와, 콘택 영역상의 상기 전도성 물질층상에 감광층 패턴을 형성하는 제 5 단계와, 상기 감광층 패턴을 마스크로 하여 상기 캡절연층 및 측벽 스페이서와 고선택비를 가지며 경사 프로파일을 갖는 공정 조건으로 상기 전도성 물질층을 식각하는 제 6 단계와, 상기 콘택 영역 이외의 영역에 잔류하는 전도성 물질층이 완전히 제거되도록 오버에치하는 제 7 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 플러그 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 콘택 플러그가 형성된 반도체 소자의 평면도이고, 도 2a내지 도 2d는 본 발명에 따른 도 1의 A- A'선에 따른 반도체 소자의 콘택 플러그 형성 방법의 공정 단면도이다.
그리고 도 3a내지 도 3d는 본 발명에 따른 도 1의 B- B'선에 따른 반도체 소자의 콘택 플러그 형성 방법의 공정 단면도이다.
도 2a와 같이, 활성 영역과 격리 영역을 가진 반도체 기판(1)의 격리 영역을 식각하여 트렌치를 형성하고, 트렌치에 산화층을 충진하여 격리층(2)을 형성한다. 그리고 반도체 기판(1)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 워드라인으로 사용하는 제 1 다결정 실리콘층(3)과 캡 절연층(4)을 순차로 형성하고, 제 1 다결정 실리콘층(3)과 캡 절연층(4)을 순차로 식각하여 게이트 전극 패턴(5)을 형성한다.
여기서 캡 절연층(4)은 산화층 또는 질화층으로 사용하거나, 산화층과 질화층으로 구성되는 복합층을 사용한다.
이어서 게이트 전극 패턴(5)을 포함한 반도체 기판(1)상에 산화층을 형성하고, 이방성 식각하여 게이트 전극 패턴(5)의 측벽에 측벽 스페이서(6)을 형성한다.
여기서 게이트 전극 패턴(5) 및 측벽 스페이서(6)의 형성 후에 각각 실시하는 불순물 이온 주입 공정의 설명은 생략하였다.
계속해서, 게이트 전극 패턴(5)과 측벽 스페이서(6)을 포함한 반도체 기판(1)상에 전도성 플러그로 사용하는 제 2 다결정 실리콘층(7)을 형성한다.
도 2b와 같이, 평탄화 공정을 화학적 기계적 연마 방법 또는 에치백(etch back) 공정을 사용하여 실시한다.
평탄화 공정을 거친 후의 다결정 실리콘층(7)은 게이트 전극 패턴(5)사이에 플러그 형태로 남게 된다.
도 2c와 같이, 제 2 다결정 실리콘층(7)과 게이트 전극 패턴(5)상에 감광층을 도포하고, 노광 및 현상하여 비트라인 콘택 영역상에 감광층 패턴(8)을 형성한다.
그리고 감광층 패턴(18)을 마스크로 하여 다결정 실리콘층(7)을 제거하여, 비트라인 콘택 영역상에 다결정 실리콘 플러그(9)를 형성한다.
상기 다결정 실리콘층(7)을 제거하는 방법은, 1 단계로 식각 가스로 Cl2, BCl3, SiCl2, CCl4, CHCl3 등과 같은 염소가 첨가된 가스, Br2, HBr등과 같은 부로민(bromine)이 첨가된 가스, 그리고 Ar, He, N2, He-O2, H2O, O2 등의 첨가 가스를 혼합하여 사용하고, 압력은 0.1 ~ 1 Pa, 파워는 10 ~ 100 W의 조건하에서 캡 절연층(4) 및 측벽 스페이서(7)와 고선택비를 유지하고 경사 프로파일을 가지도록 식각한다.
그리고 2 단계로 반도체 기판(1)상과 측벽 스페이서(6)상에 남아있는 잔류 다결정 실리콘층(10)을 완전히 제거하기 위해, 식각 가스로 Cl2, BCl3, SiCl2
, CCl4, CHCl3 등과 같은 염소가 첨가된 가스, Br2, HBr등과 같은 부로민(bromine)이 첨가된 가스, 그리고 Ar, He, N2, He-O2, H2O, O2 등의 첨가 가스를 혼합하여 사용하고, 압력은 0.1 ~ 1 Pa, 파워는 10 ~ 100 W의 조건하에서 과도 식각한다.
여기서 다결정 실리콘 플러그는 반도체 기판(1)의 불순물 영역(도면에 도시되지 않음)과 비트라인(도면에 도시되지 않음)을 전기적으로 연결하는 기능을 한다.
이와 같은 본 발명에 따른 반도체 소자의 플러그 형성 방법은 다음과 같은 효과가 있다.
전도성 물질을 적층하고 평탄화 공정을 실시하여 게이트 전극 패턴사이에 전도성 물질을 남기고, 콘택 형성 부분에 감광층 패턴을 설치하고, 감광층 패턴을 마스크로 사용하여 식각하여 플러그를 형성하는 것으로, 노광 장치의 한계 및 선폭 감소에 따른 공정의 어려움을 극복하고, 공정을 마진을 확보하는 효과가 있다.
그리고, 상기 전도성 물질층 식각시에 전도성 물질층과 캡 절연층 및 측벽 스페이서간에 높은 식각 선택비를 가지므로 게이트 및 격리층의 손상을 최소화할 수 있는 효과가 있다.또한, 오버에치 공정으로 콘택 형성 영역 이외에 잔류하는 전도성 물질층을 완전히 제거하므로
도 1은 본 발명에 따른 콘택 플러그가 형성된 반도체 소자의 평면도
도 2a내지 도 2d는 본 발명에 따른 도 1의 A- A'선에 따른 반도체 소자의 콘택 플러그 형성 방법의 공정 단면도
도 3a내지 도 3d는 본 발명에 따른 도 1의 B- B'선에 따른 반도체 소자의 콘택 플러그 형성 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 격리층
3 : 다결정 실리콘층 4 : 캡 절연층
5 : 게이트 전극 패턴 6 : 측벽 스페이서
7 : 다결정 실리콘층 8 : 감광층 패턴
9 : 다결정 실리콘 플러그 10 : 잔류 다결정 실리콘층
Claims (6)
- 반도체 기판상에 캡절연막을 갖는 게이트를 복수개 형성하는 제 1 단계;상기 게이트의 양측면에 측벽 스페이서를 형성하는 제 2 단계;상기 게이트 및 측벽 스페이서를 포함한 상기 반도체 기판상에 전도성 물질층을 형성하는 제 3 단계;상기 게이트의 표면이 노출되도록 상기 전도성 물질층을 평탄화 식각하는 제 4 단계;콘택 영역상의 상기 전도성 물질층상에 감광층 패턴을 형성하는 제 5 단계;상기 감광층 패턴을 마스크로 하여 상기 캡절연층 및 측벽 스페이서와 고선택비를 가지며 경사 프로파일을 갖는 공정 조건으로 상기 전도성 물질층을 식각하는 제 6 단계;상기 콘택 영역 이외의 영역에 잔류하는 전도성 물질층이 완전히 제거되도록 오버에치하는 제 7 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서, 상기 전도성 물질층으로 다결정 실리콘층을 사용하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 삭제
- 제 1 항에 있어서, 상기 제 6 단계와 제 7 단계의 식각 공정은 염소 계열의 가스, 브로민 계열의 가스, 그리고 첨가 가스를 혼합한 가스 분위기에서, 0.1 ~ 1 Pa의 압력, 10 ~ 100 W의 파워로 진행함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 4 항에 있어서, 상기 염소 계열의 가스는 Cl2, BCl3, SiCl2, CCl4 , 그리고 CHCl3중 하나 또는 복합 가스, 브로민 계열의 가스는 Br2과 HBr중 하나 또는 복합 가스, 그리고 첨가 가스는 Ar, He, N2, He-O2, H2O, 그리고 O2 중 하나 또는 복합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20030417 Effective date: 20050124 |
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| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |