KR19980028455A - 모스 트랜지스터와 그를 포함한 반도체 메모리 장치 및 제조방법 - Google Patents

모스 트랜지스터와 그를 포함한 반도체 메모리 장치 및 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조.
2. 발명이 해결하려고 하는 기술적 과제
수평형 모스 트랜지스터를 사용하는 메모리 장치의 고집적화에는 한계가 있으며, 현재의 포토 및 식각 기술로 고집적화된 메모리 장치를 구현할 필요성이 있음.
3. 발명의 해결방법의 요지
수직형 채널을 갖는 모스 트랜지스터를 제안하여 반도체 메모리 장치의 고집적화를 이룰 수 있는 모스 트랜지스터, 그를 포함한 반도체 메모리 장치 및 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 메모리 장치의 제조에 이용됨.

Description

모스 트랜지스터와 그를 포함한 반도체 메모리 장치 및 제조방법
본 발명은 모스 트랜지스터와 그를 포함한 반도체 메모리 장치 및 제조방법에 관한 것이다.
반도체 메모리 장치의 고집적화에 따라 그 반도체 메모리 장치를 구성하는 각 소자가 차지하는 면적은 줄어들 수밖에 없다. 특히, 단위 셀을 구성하는 트랜지스터가 차지하는 면적을 줄이는 것은 반도체 메모리 장치의 고집적화에 큰 영향을 미치게 된다.
통상적으로, 모스 트랜지스터는 그 채널이 수평적으로 형성되어 많은 면적을 요구 한다. 이러한 모스 트랜지스터가 차지하는 면적을 줄이기 위해서는 포토 마스크 공정 및 식각 공정의 발전이 선행되어야 하는데, 이러한 포토 마스크 및 식각 공정에 대한 연구와 더불어 현재의 포토 마스크 공정 및 식각 공정을 사용하면서 더 높은 집적도를 얻을 수 있는 새로운 구조의 모스 트랜지스터에 관한 연구 개발을 필요로 한다.
본 발명은 수직형 채널을 가지므로써 반도체 메모리 장치의 고집적화를 이룰 수 있는 모스 트랜지스터와 그를 포함한 반도체 메모리 장치 및 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따라 형성된 디램 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1,8 : 실리콘 웨이퍼1a : 수직형 채널
2 : 소자분리막3 : 소오스
4, 6 : 폴리실리콘막5 : 유전막
7, 12 : 산화막9 : 게이트 산화막
10 : 게이트 전극11 : 드레인
13 : 비트라인
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 형성되어 있는 소자분리막 사이에 형성된 제1 접합 영역; 상기 제1 접합 영역 상에 수직으로 형성된 채널 영역; 상기 채널 영역 상부에 형성된 제2 접합 영역; 상기 채널 영역 측벽을 둘러싸는 게이트 절연막, 및 상기 게이트 절연막 표면에 형성된 게이트 전극을 구비하여 이루어진다. 또한, 본 발명은 제1 반도체 웨이퍼의 한쪽 면에 기형성된 소자분리막 사이에 형성된 제1 접합 영역; 상기 제1 접합 영역의 일측 표면에 접하는 전하저장 전극; 상기 전하저장 전극 표면에 형성된 유전막; 상기 유전막을 덮는 플레이트 전극; 상기 플레이트 전극상에 형성된 절연막; 상기 절연막에 접착된 제2 반도체 웨이퍼; 상기 제1 반도체 웨이퍼의 한쪽 면을 선택적 식각하므로써 상기 제1 접합 영역상에 수직으로 형성된 채널 영역; 상기 채널 영역 상부에 형성된 제2 접합 영역; 상기 채널 영역 측벽을 둘러싸는 게이트 절연막; 상기 게이트 절연막 표면에 형성된 게이트 전극, 및 상기 제2 접합 영역에 콘택되는 비트라인을 구비하여 이루어진다. 또한, 본 발명은 반도체 메모리 장치 제조방법에 있어서, 소자분리막이 기형성된 제1 반도체 웨이퍼의 일측 표면에 제1 접합 영역을 형성하는 단계; 전체구조 표면에 전하저장 전극용 제1 폴리실리콘막을 형성한 다음, 상기 제1 접합 영역에 콘택되도록 상기 제1 폴리실리콘막을 정의하여 전하저장 전극을 형성하는 단계; 전체구조 표면에 유전막을 형성하는 단계; 상기 유전막을 덮는 플레이트 전극용 제2 폴리실리콘막을 형성하는 단계; 상기 제2 폴리실리콘막을 평탄화한 다음, 그 평탄화된 표면에 절연막을 형성하고, 상기 절연막에 상기 제1 반도체 웨이퍼를 지지하기 위한 제2 반도체 웨이퍼를 접착하는 단계; 상기 제1 반도체 웨이퍼 타측의 일정 두께를 제거한 다음, 상기 제1 접합 영역을 포함하도록 상기 제1 반도체 웨이퍼를 선택적으로 식각하여 채널 영역을 형성하는 단계; 상기 채널 영역 측벽 부위에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 덮도록 게이트 전극용 제3 폴리실리콘막을 형성하는 단계; 상기 채널 영역의 측벽 부위를 둘러싸도록 상기 제3 폴리실리콘막을 정의하여 게이트 전극을 형성하는 단계; 상기 채널 영역의 노출 부위에 제2 접합 영역을 형성하는 단계; 전체구조 상에 층간 절연막을 형성하는 단계, 및 상기 층간 절연막을 선택적으로 식각한 다음, 상기 제2 접합 영역에 콘택되는 비트라인을 형성하는 단계를 포함하여 이루어진다.
도 1A 내지 도 1E는 본 발명의 일실시예에 따라 형성된 디램 제조 공정도로써, 이하, 이를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 1A에 도시된 바와 같이 실리콘 웨이퍼(1) 상의 소정부위에 소자 분리막(2)을 형성한 후, 불순물 이온 주입을 실시하여 실리콘 웨이퍼(1) 상에 소오스(3)를 형성한다. 이때, 소오스(3)는 이후 형성되는 커패시터를 구동시키게 된다. 이어서, 전체구조 상부에 폴리실리콘막(4)을 증착하고, 전하저장 전극을 정의하기 위하여 그 상부에 포토레지스트를 도포한 다음, 전하저장 전극 형성을 위한 포토레지스트 패턴을 형성하고, 이를 식각 장벽으로하여 폴리실리콘막(4)을 식각한다. 계속하여, 전체구조 상부에 유전막(5)을 형성한 다음, 전체구조 상부에 플레이트 전극 형성을 위한 폴리실리콘막(6)을 증착한다.
다음으로, 도 1B에 도시된 바와 같이 화학 기계적 연마(Chemical Mechanical Polishing) 공정을 거쳐 폴리실리콘막(6)을 평탄화한 다음, 그 상부에 산화막(7)을 증착하고, 산화막(7) 상에 또 하나의 실리콘 웨이퍼(8)를 접착시킨다. 실리콘 웨이퍼(8)는 연마 공정시 또는 다른 물리적인 외력으로부터 웨이퍼를 지지하기 위한 것이다.
이어서, 도 1C에 도시된 바와 같이 실리콘 웨이퍼(8)가 아래쪽에 위치하도록 전체구조를 뒤집고, 화학 기계적 연마 공정을 수행하여 실리콘 웨이퍼(1)가 약 0.1㎛ 내지 약 1.0㎛ 두께만 남도록 그 일부를 제거한 다음, 소자분리막(2)에 의해 각각의 단위 소자로 분리되도록 실리콘 웨이퍼(1)를 선택적으로 식각한다. 계속하여, 전체구조 상부에 게이트 산화막(9)을 형성한다. 이때, 선택 식각된 실리콘 웨이퍼(1)는 그 하부에 기형성된 소오스(3) 외에, 수직형 채널(1a) 및 이후 그 상부에 형성되는 드레인(11)을 구비하게 된다.
다음으로, 도 1D에 도시된 바와 같이 전체구조 상부에 게이트 전극 형성을 위한 폴리실리콘막을 증착하고, 폴리실리콘막 및 게이트 산화막(9)을 전면성 식각하므로써 수직형 채널(1a)을 둘러싸는 실린더형 게이트 전극(10)을 형성한다. 동시에 주변회로용 수평 채널 게이트 전극(10a)을 형성하기 위해서는 증착된 폴리실리콘막 상부에 포토레지스트를 도포한 다음, 소자분리막(2) 상부에 주변회로용 트랜지스터를 형성하기 위하여 정의된 활성영역(1b) 상에 주변회로용 게이트 전극(10a) 형성을 위한 포토레지스트 패턴을 형성하고, 이를 식각 장벽으로하여 폴리실리콘막 및 게이트 산화막(9)을 이방성 식각하면 된다.
이어서, 도 1E에 도시된 바와 같이 수직형 채널(1a) 및 주변회로용 트랜지스터를 형성하기 위하여 정의된 활성영역(1b) 상에 불순물 이온 주입하여 드레인(11) 및 주변회로용 접합부(11a)를 형성한다. 계속하여, 전체구조 상부에 층간절연막인 산화막(12)을 증착하고, 상기 드레인(11) 및 주변회로용 접합부(11a)가 노출되도록 산화막(12)을 선택 식각하여 콘택홀을 형성한 후, 전체구조 상부에 비트라인(13) 및 주변회로용 전극(13a)을 형성하기 위한 금속막을 증착하고, 선택 식각하여 정의하므로써 본 발명의 일실시예에 따른 디램 제조을 완료한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의한 수직형 채널 모스 트랜지스터 및 그를 포함한 디램은 그 단위셀을 구성하는 모스 트랜지스터가 차지하는 면적을 줄임으로써 더높은 집적도를 가진 반도체 메모리 장치의 제조를 가능하게 한다.

Claims (9)

  1. 반도체 기판 상에 형성되어 있는 소자분리막 사이에 형성된 제1 접합 영역;
    상기 제1 접합 영역 상에 수직으로 형성된 채널 영역;
    상기 채널 영역 상부에 형성된 제2 접합 영역;
    상기 채널 영역 측벽을 둘러싸는 게이트 절연막, 및
    상기 게이트 절연막 표면에 형성된 게이트 전극을 구비하여 이루어진 모스 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 및 제2 접합 영역은 각각 소오스 및 드레인인 것을 특징으로하는 모스 트랜지스터.
  3. 제1 반도체 웨이퍼의 한쪽 면에 기형성된 소자분리막 사이에 형성된 제1 접합 영역;
    상기 제1 접합 영역의 일측 표면에 접하는 전하저장 전극;
    상기 전하저장 전극 표면에 형성된 유전막;
    상기 유전막을 덮는 플레이트 전극;
    상기 플레이트 전극상에 형성된 절연막;
    상기 절연막에 접착된 제2 반도체 웨이퍼;
    상기 제1 반도체 웨이퍼의 한쪽 면을 선택적 식각하므로써 상기 제1 접합 영역상에 수직으로 형성된 채널 영역;
    상기 채널 영역 상부에 형성된 제2 접합 영역;
    상기 채널 영역 측벽을 둘러싸는 게이트 절연막;
    상기 게이트 절연막 표면에 형성된 게이트 전극, 및
    상기 제2 접합 영역에 콘택되는 비트라인을 구비하여 이루어진 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 접합 영역은 각각 소오스 및 드레인인 것을 특징으로하는 반도체 메모리 장치.
  5. 반도체 메모리 장치 제조방법에 있어서,
    소자분리막이 기형성된 제1 반도체 웨이퍼의 일측 표면에 제1 접합 영역을 형성하는 단계;
    전체구조 표면에 전하저장 전극용 제1 폴리실리콘막을 형성한 다음, 상기 제1 접합 영역에 콘택되도록 상기 제1 폴리실리콘막을 정의하여 전하저장 전극을 형성하는 단계;
    전체구조 표면에 유전막을 형성하는 단계;
    상기 유전막을 덮는 플레이트 전극용 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘막을 평탄화한 다음, 그 평탄화된 표면에 절연막을 형성하고, 상기 절연막에 상기 제1 반도체 웨이퍼를 지지하기 위한 제2 반도체 웨이퍼를 접착하는 단계;
    상기 제1 반도체 웨이퍼 타측의 일정 두께를 제거한 다음, 상기 제1 접합 영역을 포함하도록 상기 제1 반도체 웨이퍼를 선택적으로 식각하여 채널 영역을 형성하는 단계;
    상기 채널 영역 측벽 부위에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 덮도록 게이트 전극용 제3 폴리실리콘막을 형성하는 단계;
    상기 채널 영역의 측벽 부위를 둘러싸도록 상기 제3 폴리실리콘막을 정의하여 게이트 전극을 형성하는 단계;
    상기 채널 영역의 노출 부위에 제2 접합 영역을 형성하는 단계;
    전체구조 상에 층간 절연막을 형성하는 단계, 및
    상기 층간 절연막을 선택적으로 식각한 다음, 상기 제2 접합 영역에 콘택되는 비트라인을 형성하는 단계를 포함하여 이루어진 반도체 메모리 장치 제조방법.
  6. 제5항에 있어서,
    상기 제1 접합 영역은 소오스, 상기 제2 접합 영역은 드레인인 것을 특징으로하는 반도체 메모리 장치 제조방법.
  7. 제5항에 있어서,
    상기 제2 폴리실리콘막의 평탄화는 화학 기계적 연마 공정을 수행하여 이루어진 것을 특징으로하는 반도체 메모리 장치 제조방법.
  8. 제5항에 있어서,
    상기 제1 반도체 기판 타측의 일정 두께의 제거는 화학 기계적 연마 공정을 수행하여 이루어진 것을 특징으로하는 반도체 메모리 장치 제조방법.
  9. 제8항에 있어서,
    상기 제1 반도체 기판 타측의 일정 두께의 제거는 약 0.1㎛ 내지 약 1㎛ 범위에서 이루어지는 것을 특징으로하는 반도체 메모리 장치 제조방법.
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TW086114477A TW338182B (en) 1996-10-22 1997-10-03 Semiconductor device and method for fabrication of the same
DE19746448A DE19746448B4 (de) 1996-10-22 1997-10-21 DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle
US08/955,157 US5888864A (en) 1996-10-22 1997-10-21 Manufacturing method of DRAM Cell formed on an insulating layer having a vertical channel
GB9722319A GB2318909B (en) 1996-10-22 1997-10-22 Dram cell formed on an insulating layer having a vertical channel and a manufacturing method thereof
CN97121153A CN1099714C (zh) 1996-10-22 1997-10-22 半导体存储器件及其制造方法
JP9289666A JP3017144B2 (ja) 1996-10-22 1997-10-22 半導体メモリ装置およびその製造方法
US09/233,734 US6329239B2 (en) 1996-10-22 1999-01-15 Dram cell formed on an insulating layer having a vertical channel and a manufacturing method thereof

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486253B1 (ko) * 2002-08-12 2005-05-03 삼성전자주식회사 수직형 트랜지스터의 제조방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209212B1 (ko) * 1996-10-22 1999-07-15 김영환 반도체메모리장치및그제조방법
KR100268419B1 (ko) * 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
DE19943760C1 (de) 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6566177B1 (en) 1999-10-25 2003-05-20 International Business Machines Corporation Silicon-on-insulator vertical array device trench capacitor DRAM
US6426252B1 (en) 1999-10-25 2002-07-30 International Business Machines Corporation Silicon-on-insulator vertical array DRAM cell with self-aligned buried strap
US6472702B1 (en) * 2000-02-01 2002-10-29 Winbond Electronics Corporation Deep trench DRAM with SOI and STI
US20050269727A1 (en) * 2001-02-15 2005-12-08 Integral Technologies, Inc. Low cost vehicle air intake and exhaust handling devices manufactured from conductive loaded resin-based materials
US6468880B1 (en) * 2001-03-15 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method for fabricating complementary silicon on insulator devices using wafer bonding
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
JP2003031686A (ja) * 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6737316B2 (en) * 2001-10-30 2004-05-18 Promos Technologies Inc. Method of forming a deep trench DRAM cell
DE10227605A1 (de) * 2002-06-20 2004-01-15 Infineon Technologies Ag Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
US7288809B1 (en) 2003-12-16 2007-10-30 Spansion Llc Flash memory with buried bit lines
US7473596B2 (en) * 2003-12-19 2009-01-06 Micron Technology, Inc. Methods of forming memory cells
CN1307710C (zh) * 2004-03-26 2007-03-28 力晶半导体股份有限公司 闪存存储单元的制造方法
US7115934B2 (en) * 2004-03-26 2006-10-03 International Business Machines Corporation Method and structure for enhancing trench capacitance
US7129129B2 (en) * 2004-03-29 2006-10-31 International Business Machines Corporation Vertical device with optimal trench shape
WO2007027169A2 (en) * 2005-08-30 2007-03-08 University Of South Florida Method of manufacturing silicon topological capacitors
US7132324B2 (en) * 2004-12-09 2006-11-07 International Business Machines Corporation SOI device with different crystallographic orientations
KR100800469B1 (ko) 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
KR100791070B1 (ko) * 2006-06-01 2008-01-02 삼성전자주식회사 반도체 메모리 장치
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
KR101898653B1 (ko) 2012-05-10 2018-09-13 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
US9837432B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device
CN113241347B (zh) * 2021-07-13 2021-10-15 芯盟科技有限公司 半导体结构及半导体结构的形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
JPH01125858A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
US5004705A (en) * 1989-01-06 1991-04-02 Unitrode Corporation Inverted epitaxial process
JP3146316B2 (ja) * 1991-05-17 2001-03-12 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JPH0529573A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR0123751B1 (ko) * 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
US5389559A (en) * 1993-12-02 1995-02-14 International Business Machines Corporation Method of forming integrated interconnect for very high density DRAMs
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
US5780335A (en) * 1994-08-26 1998-07-14 International Business Machines Corporation Method of forming a buried-sidewall-strap two transistor one capacitor trench cell
US6074892A (en) * 1996-05-07 2000-06-13 Ciena Corporation Semiconductor hetero-interface photodetector
TW301055B (en) * 1996-06-29 1997-03-21 United Microelectronics Corp Fabrication method of dynamic random access memory with vertical channel and structure thereof
KR100209212B1 (ko) * 1996-10-22 1999-07-15 김영환 반도체메모리장치및그제조방법
US6045625A (en) * 1996-12-06 2000-04-04 Texas Instruments Incorporated Buried oxide with a thermal expansion matching layer for SOI
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US5914510A (en) * 1996-12-13 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486253B1 (ko) * 2002-08-12 2005-05-03 삼성전자주식회사 수직형 트랜지스터의 제조방법

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Publication number Publication date
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