KR101051177B1 - 이중 노광을 이용한 반도체 소자의 패턴 형성방법 - Google Patents

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Abstract

본 발명은 이중 노광용 마스크와 이를 이용한 반도체 소자의 패턴 형성방법에 관한 것으로, 제1 방향 피치가 2a, 제2 방향 피치가 2b인 노광 마스크를 이용하여 1차 노광한 후 상기 1차 노광 위치로부터 제1 방향으로 a 피치, 제2 방향으로 b 피치 이동한 위치에서 동일한 크기의 투광영역을 갖는 노광 마스크를 이용하여 2차 노광하는 이중 노광을 수행함으로써 제1 방향 피치가 a, 제2 방향 피치가 b인 패턴을 정확하게 대칭이 되도록 형성할 수 있고, 원하는 공정 마진을 확보할 수 있다.

Description

이중 노광을 이용한 반도체 소자의 패턴 형성방법{Process for forming pattern of semiconductor device using double exposure}
본 발명은 이중 노광용 노광 마스크 및 이를 이용한 반도체 소자의 패턴 형성방법에 관한 것으로, 제1 방향 피치가 a, 제2 방향 피치가 b인 패턴을 정확하게 대칭이 되도록 형성할 수 있고, 원하는 공정 마진을 확보할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
현재 개구수 (numerical aperture, NA) 1.0 이하인 ArF 노광 장비의 한계상 이머전 (immersion) 리소그라피 공정을 이용한다 하더라도 통상적인 1회의 노광만으로는 50 nm 이하의 라인/스페이스 패턴을 형성하기 어렵다. 그리하여, 리소그라피 공정에서 해상도를 향상시키고 공정 마진 (margin)을 확장하기 위한 일환으로 이중 노광 (double exposure) 공정에 대한 연구가 활발히 진행되고 있다. 이중 노광 공정이란 감광제가 도포된 웨이퍼 상에 두 개의 마스크를 이용하여 각기 노광한 후 현상하는 공정으로서, 단순한 라인이나 콘택 (contact)이 아닌 복잡한 패턴을 더욱 쉽게 노광하거나, 밀한 (dense) 패턴과 소한 (isolated) 패턴을 각기 노광하여 공정 마진을 확장하는데 주로 이용되고 있다. 이중 노광 공정은 패턴 주기의 두 배의 주기를 갖도록 패턴을 노광하고 식각한 후 그 패턴들 사이에 똑같이 두 배 주기를 갖는 두 번째 패턴을 노광하고 식각하는 방식으로 수행된다. 첫 번째 마스크 공정과 식각 공정 후에 두 번째 마스크 공정과 식각 공정을 수행함으로써 오버레이 (overlay) 측정이 가능하여 정렬불량 (misalign)과 같은 단점을 개선할 수 있고, 원하는 해상도를 얻을 수 있게 된다.
예를 들어, 도 1과 같은 제1 방향 a 피치, 제2 방향 b 피치를 갖는 패턴을 형성하기 위한 종래의 이중 노광 방법으로는 도 2a~2b 및 도 3a~3b의 노광 마스크를 사용하는 방법을 들 수 있다.
도 2a의 노광 마스크를 이용하여 1차 노광하고, 도 2b의 노광 마스크를 이용하여 2차 노광하는 경우, 단위 셀 내의 셀이 좌우 대칭적으로 배열되지 못하면서 원하는 모양의 패턴 및 공정 마진을 얻기 힘들게 된다.
한편, 도 3a의 노광 마스크를 이용하여 1차 노광하고, 도 3b의 노광 마스크를 이용하여 2차 노광하는 경우, 제1 방향으로는 피치가 2a로 두 배 늘어나지만 제2 방향의 피치는 그대로 유지되어, 제2 방향에서 오픈되어야 하는 홀이 붙어서 오픈되거나 제대로 오픈된다고 하더라도 공정 마진이 부족하게 된다.
본 발명은 제1 방향 피치가 a, 제2 방향 피치가 b인 패턴을 정확하게 대칭이 되도록 형성할 수 있고, 원하는 공정 마진을 확보할 수 있는 이중 노광용 마스크 및 이를 이용한 패턴 형성방법을 제공하는 것에 관한 것이다.
본 발명은 저장전극 예정 영역이 꼭지점 부분에 배치되고 상기 예정영역 사이의 위치에 저장전극 비예정 영역이 배치된 사각형태의 투광영역을 복수개 정렬시켜 구비하는 제1 노광 마스크 및 제2 노광마스크를 포함하고,
상기 제1 노광 마스크의 투광영역 및 제2 노광 마스크의 투광영역은 각각의 저장전극 예정 영역은 서로 중첩되고, 비예정 영역은 중첩되지 않도록 위치하는 것을 특징으로 하는 노광 마스크를 제공한다.
상기 제1 및 제2 노광 마스크의 사각형태로 정렬된 투광영역의 크기는 1.5a × 1.5b 이고, 투광영역의 꼭지점 부분에 위치하는 저장전극 예정영역의 크기는 0.5a × 0.5b 인 것이 바람직하나, 이에 한정되는 것은 아니다 (이때 a 및 b는 양의 유리수, 단위는 ㎛ 또는 nm 이다).
상기 사각형태로 정렬된 투광영역은 2.0a × 2.0b의 피치로 형성된다.
상기 제2 노광 마스크는 제1 노광 마스크와 별도로 형성해도 되고, 제1 노광 마스크를 이동하여 사용해도 된다.
본 발명은 또한 상기 노광 마스크를 이용한 패턴 형성방법을 제공한다.
상기 패턴 형성방법은
상기 본 발명의 제1 노광 마스크를 이용하여 1차 노광하는 단계와,
상기 본 발명의 제2 노광 마스크를 이용하여 2차 노광하는 단계를 포함하여,
상기 1차 노광 영역과 2차 노광 영역의 중첩되는 영역이 저장전극용 콘택홀이 되도록 하는 것이 특징이다.
구체적으로, 상기 패턴 형성방법은
a × b의 피치를 갖는 저장전극용 콘택홀을 형성하는 방법으로서,
1.5a × 1.5b 크기의 투광영역이 2.0 × 2.0b 의 피치로 배열된 제1 노광 마스크를 이용하여 1차 노광하는 단계와,
상기 1차 노광 위치로부터 a × b 피치 이동한 위치에서 동일한 크기의 투광영역을 갖는 2차 노광 마스크를 이용하여 2차 노광하는 단계를 포함하고,
상기 1차 노광 영역과 2차 노광 영역의 중첩되는 영역이 저장전극용 콘택홀이 되도록 하는 방법이다.
더욱 구체적으로, 상기 방법은
반도체 기판 상부에 피식각층을 형성하는 단계와,
상기 피식각층 위에 순차적으로 제1 하드마스크막, 제2 하드마스크막 및 제1 감광막을 형성하는 단계와,
1.5a × 1.5b 크기의 투광영역이 2.0 × 2.0b 의 피치로 배열된 제1 노광 마스크를 이용하여 1차 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계와,
제1 감광막 패턴을 식각마스크로 제2 하드마스크막을 식각하여 제2 하드마스 크막 패턴을 형성하는 단계와,
제2 하드마스크막 패턴 상부에 제2 감광막을 형성하는 단계와,
상기 1차 노광 위치로부터 a × b 피치 이동한 위치에서 상기와 동일한 크기의 투광영역을 갖는 제2 노광 마스크를 이용하여 2차 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계와,
제2 하드마스크막 패턴과 제2 감광막 패턴을 식각마스크로 제1 하드마스크막을 식각하여 제1 하드마스크막 패턴을 형성하는 단계와,
상기 제1 하드마스크막 패턴을 식각 마스크로 하여 피식각층을 식각하는 단계를 포함한다.
상기 제2 노광 마스크는 제1 노광 마스크와 별도로 형성한 마스크이다.
본 발명의 이중 노광용 마스크를 이용한 이중 패터닝 공정을 수행함으로써 제1 방향 피치가 a, 제2 방향 피치가 b인 패턴을 정확하게 대칭이 되도록 형성할 수 있고, 원하는 공정 마진을 확보할 수 있다.
이하, 본 발명의 노광 마스크 및 이를 이용한 패턴 형성방법에 대하여 도면을 참조하여 설명한다.
도 4a는 본 발명의 노광 마스크의 제1 노광 마스크의 평면도를 개시하는데, 이를 참조하면 본 발명의 제1 노광 마스크는 사각형태로 투광영역 (M)을 정렬시켜 구비하되, 4개의 저장전극 예정영역 (D)이 상기 투광영역 (M)의 꼭지점 부분에 포함되고, 상기 저장전극 예정영역 (D) 사이에 저장전극 비예정영역 (E)을 구비한다.
도 4b는 본 발명의 노광 마스크의 제2 노광 마스크의 평면도를 개시하는데, 이를 참조하면 상기 도 4a에 개시한 제1 노광 마스크의 투광영역이 인접된 영역에 위치하는 4개의 저장전극 예정영역 (D)을 포함하도록 사각형태로 투광영역 (M)을 정렬시켜 구비하고, 상기 저장전극 예정영역 (D) 사이에 저장전극 비예정영역 (E)을 구비한다.
도 4a 및 도 4b에는 투광영역 (M)의 크기가 1.5a × 1.5b 이고, 투광영역 (M)의 꼭지점 부분에 위치하는 저장전극 예정영역 (D)의 크기가 0.5a × 0.5b 이며, 투광영역은 2.0a × 2.0b의 피치로 형성한 것 (이때 a 및 b는 양의 유리수, 단위는 ㎛ 또는 nm 이며, 이하 동일하다)의 예를 도시했지만, 크기가 이에 한정되는 것은 아니다.
구체적으로, 도 4a를 참조하면, 제1 노광 마스크는 제1 방향의 길이가 1.5a 이고 제2 방향의 길이가 1.5b 인 투광 영역이 제1 방향 피치가 2a, 제2 방향 피치가 2b로 형성되어 있으며, 이 노광 마스크를 이용하여 1차 노광한다.
도 4b를 참조하면, 제2 노광 마스크는 상기 1차 노광 위치로부터 제1 방향으로 a 피치, 제2 방향으로 b 피치 이동한 위치에서 동일한 크기의 투광영역 (M)을 갖도록 형성되어 있으며, 이 노광 마스크를 이용하여 2차 노광한다.
도 5는 도 4a의 제1 노광 마스크와 도 4b의 제2 노광 마스크의 투광 영역 (M)이 중첩되는 부분을 나타낸 평면도인데, 이 중첩되는 부분이 패터닝 공정에서 저장전극용 콘택홀 (P)이 되며, 이것은 도 1의 저장전극용 콘택홀 (P)의 배열과 일치함을 알 수 있다.
도 4a 및 도 4b에 나타낸 본 발명의 노광 마스크를 이용하여 이중 노광함으로써 반도체 소자의 저장전극용 콘택홀을 형성하는 공정을 도 6a 내지 도 6g를 통해 설명한다.
우선, 도 6a 내지 도 6c는 도 4a의 제1 노광 마스크를 이용하여 노광하였을 때 A-A' 의 절단면에 해당하는 하부 구조의 패터닝 공정을 나타낸 것이다.
도 6a를 참조하면, 반도체 기판 (100) 상부에 피식각층 (110), 제1 하드마스크막 (122), 제2 하드마스크막 (124) 및 제1 감광막 (132)이 순차적으로 형성된다.
도 6b를 참조하면, 도 4a의 제1 노광 마스크를 이용하여 1차 노광을 실시하여 제1 감광막 패턴 (132')을 형성한다.
도 6c를 참조하면, 상기 제1 감광막 패턴 (132')를 식각마스크로 제2 하드마스크막 (124)을 식각하여 제2 하드마스크막 패턴 (124')를 형성하고, 제1 감광막 패턴 (132')은 제거한다.
도 6d 내지 도 6g는 도 4b의 제2 노광 마스크를 이용하여 노광하였을 때 B-B' 절단면에 해당하는 하부 구조의 패터닝 공정을 나타낸 것이다.
도 6d를 참조하면, 상기 도 6c에서 형성된 제2 하드마스크막 패턴 (124') 상부에 제2 감광막 (134)을 도포한다.
도 6e를 참조하면, 도 4b의 제2 노광 마스크를 이용하여 2차 노광을 실시하여 제2 감광막 패턴 (134')을 형성한다.
도 6f를 참조하면, 상기 형성된 제2 하드마스크막 패턴 (124') 및 제2 감광막 패턴 (134')을 식각마스크로 제1 하드마스크막 (122)을 식각하여 제1 하드마스크막 패턴 (122')을 형성하고, 제2 하드마스크막 패턴 (124') 및 제2 감광막 패턴 (134')을 제거한다.
도 6g를 참조하면, 제1 하드마스크막 패턴 (122')을 식각마스크로 하여 피식각층 (110)을 식각하여 피식각층 패턴 (110')을 형성하고, 제1 하드마스크막 패턴 (122')을 제거한다. 도 6g의 피식각층 패턴은 도 5의 C-C' 절단면에 해당하는 하부 구조로서, 궁극적으로 저장전극용 콘택홀 (P)이 형성된 단면을 보여준다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 제1 방향 a 피치, 제2 방향 b 피치이고, 0.5a × 0.5b의 크기를 갖는 저장전극용 콘택홀의 배열을 나타낸 평면도이다.
도 2a 및 도 2b는 도 1의 저장전극용 콘택홀 배열을 얻기 위한 종래의 이중 노광 마스크의 평면도이다.
도 3a 및 도 3b는 도 1의 저장전극용 콘택홀 배열을 얻기 위한 종래의 이중 노광 마스크의 평면도이다.
도 4a는 본 발명의 제1 노광 마스크의 평면도이다.
도 4b는 본 발명의 제2 노광 마스크의 평면도이다.
도 5는 도 4a 및 도 4b의 노광 마스크의 중첩 영역을 설명하기 위한 평면도이다.
도 6a 내지 도 6g는 본 발명의 패턴 형성 과정을 나타내는 개략 단면도이다.
<부호의 설명>
P: 저장전극용 콘택홀
D: 저장전극 예정영역
E: 저장전극 비예정영역
M: 투광영역
100: 반도체 기판
110: 피식각층
110': 피식각층 패턴
122: 제1 하드마스크막
122': 제1 하드마스크막 패턴
124: 제2 하드마스크막
124': 제2 하드마스크막 패턴
132: 제1 감광막
132': 제1 감광막 패턴
134: 제2 감광막
134': 제2 감광막 패턴

Claims (9)

  1. 저장전극 예정 영역이 꼭지점 부분에 배치되고 상기 저장전극 예정영역 사이의 위치에 저장전극 비예정 영역이 배치된 사각형태의 투광영역을 복수개 정렬시켜 구비하는 제1 노광 마스크 및 제2 노광마스크를 포함하고,
    상기 제1 노광 마스크의 투광영역 및 제2 노광 마스크의 투광영역은 각각의 저장전극 예정 영역에서 서로 중첩되고, 상기 비예정 영역은 중첩되지 않도록 위치하는 것을 특징으로 하는 노광 마스크.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제1 및 제2 노광 마스크의 사각형태로 정렬된 투광영역의 크기는 1.5a × 1.5b 이고, 투광영역의 꼭지점 부분에 위치하는 저장전극 예정영역의 크기는 0.5a × 0.5b 인 것을 특징으로 하는 노광 마스크 (이때 a 및 b는 양의 유리수, 단위는 ㎛ 또는 nm 이다).
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 사각형태로 정렬된 투광영역은 2.0a × 2.0b의 피치로 형성한 것을 특징으로 하는 노광 마스크 (이때 a 및 b는 양의 유리수, 단위는 ㎛ 또는 nm 이다).
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제2 노광 마스크는 제2 노광 마스크로 이동된 제1 노광 마스크인 것을 특징으로 하는 노광 마스크.
  6. 청구항 1의 제1 노광 마스크를 이용하여 1차 노광하는 단계와,
    청구항 1의 제2 노광 마스크를 이용하여 2차 노광하는 단계를 포함하여,
    상기 제1 노광 마스크의 투광 영역과 상기 제2 노광 마스크의 투광 영역이 중첩되는 영역을 저장전극용 콘택홀이 되도록 하는 반도체 소자의 패턴 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    a × b의 피치를 갖는 저장전극용 콘택홀을 형성하는 방법으로서,
    1.5a × 1.5b 크기의 투광영역이 2.0 × 2.0b 의 피치로 배열된 제1 노광 마스크를 이용하여 1차 노광하는 단계와,
    상기 1차 노광 위치로부터 a × b 피치 이동한 위치에서 동일한 크기의 투광영역을 갖는 2차 노광 마스크를 이용하여 2차 노광하는 단계를 포함하고,
    상기 1차 노광 영역과 2차 노광 영역의 중첩되는 영역이 저장전극용 콘택홀이 되도록 하는 반도체 소자의 패턴 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서, 상기 방법은
    반도체 기판 상부에 피식각층을 형성하는 단계와,
    상기 피식각층 위에 순차적으로 제1 하드마스크막, 제2 하드마스크막 및 제1 감광막을 형성하는 단계와,
    1.5a × 1.5b 크기의 투광영역이 2.0 × 2.0b 의 피치로 배열된 제1 노광 마스크를 이용하여 1차 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계와,
    제1 감광막 패턴을 식각마스크로 제2 하드마스크막을 식각하여 제2 하드마스크막 패턴을 형성하는 단계와,
    제2 하드마스크막 패턴 상부에 제2 감광막을 형성하는 단계와,
    상기 1차 노광 위치로부터 a × b 피치 이동한 위치에서 상기와 동일한 크기의 투광영역을 갖는 제2 노광 마스크를 이용하여 2차 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계와,
    제2 하드마스크막 패턴과 제2 감광막 패턴을 식각마스크로 제1 하드마스크막을 식각하여 제1 하드마스크막 패턴을 형성하는 단계와,
    상기 제1 하드마스크막 패턴을 식각 마스크로 하여 피식각층을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7 또는 8에 있어서,
    상기 제2 노광 마스크는 제1 노광 마스크와 별도로 형성한 마스크인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
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