KR100294696B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 공정을 보다 간략화하는데 적당한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명의 반도체 소자는 복수개의 셀 트랜지스터를 구비한 반도체 메모리장치에 있어서, 반도체 기판과, 상기 기판에 선택적으로 형성된 액티브 영역들과, 상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 형성된 비트라인들과, 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그와, 상기 스토리지 노드 플러그 상부에서 상기 스토리지 노드 플러그와 일체형으로 형성되는 섬 모양의 스토리지 노드전극을 포함하여 구성되고, 본 발명의 반도체 소자 제조방법은 반도체 기판에 선택적으로 액티브 영역을 정의하는 공정과, 상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 비트라인들을 형성하는 공정과, 상기 비트라인을 포함한 기판 전면에 도전성 물질을 형성하는 공정과, 상기 도전성 물질을 패터닝하여 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그 및 상기 스토리지 노드 플러그와 일체형의 스토리지 노드전극을 형성하는 공정으로 이루어진다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 특히 기존의 복잡한 공정을 단순화하는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃의 공정도이고, 도 2a 내지 2e는 도 1d의 Ⅰ-Ⅰ'선에 따른 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 기판(21)에 선택적으로 액티브 영역(21a)을 정의한다.
도 1b에 도시한 바와 같이, 액티브 영역(21a)이 형성된 방향을 따라 그 일측에 각각 비트라인(25a)을 형성한다.
도 1c에 도시한 바와 같이, 액티브 영역과 전기적으로 연결되도록 상기 비트라인(25a)을 가로지르는 방향으로 스토리지 노드 플러그(28)를 형성한다.
도 1d에 도시한 바와 같이, 상기 액티브 영역(21a) 상부의 상기 스토리지 노드 플러그상에 상기 스토리지 노드 플러그(28)와 전기적으로 연결되는 섬모양의 스토리지 노드전극(29)을 형성한다.
이와 같은 종래 기술을 공정 단면도를 참조하여 보다 상세하게 설명하면 다음과 같다.
도 2a 내지 2e는 도 1의 Ⅰ-Ⅰ'선에 따른 공정 단면도로써, 도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 절연층(22)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 기판(21)의 액티브 영역이 노출되도록 콘택홀(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(23)내에 도전성 물질 예컨대 폴리실리콘을 매립시켜 셀 플러그(23a)를 형성한다.
이후, 셀 플러그(23a)를 포함한 제 1 절연층(22)상에 제 2 절연층(24)을 형성한 후, 상기 제 2 절연층(24)상에 비트라인 물질(25)을 차례로 적층한다.
상기 비트라인 물질(25)상에 제 1 포토레지스트(26)를 도포한 후, 노광 및 현상 공정으로 제 1 포토레지스트(26)를 패터닝하여 비트라인을 정의한다.
도 2c에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(26)를 마스크로 이용한 식각 공정으로 비트라인 물질(25), 제 2 절연층(24)을 선택적으로 제거하여 하부에 제 2 절연층(24)이 안착된 비트라인(25a)들을 형성한다.
이후, 상기 비트라인(25a)들을 포함한 전면에 절연층을 증착한 후, 에치백하여 상기 비트라인(25a) 및 제 2 절연층(24)의 양측면에 절연측벽(27)을 형성한다.
도 2d에 도시한 바와 같이, 비트라인(25a)을 포함한 기판 전면에 폴리실리콘등의 도전성 물질을 증착한 후, 사진 식각 공정을 이용하여 상기 비트라인(25a)과 비트라인(25a) 사이에만 남도록 평탄화시켜 스토리지 노드 플러그(28)를 형성한다.
이어서, 도 2e에 도시한 바와 같이, 스토리지 노드 플러그(28)를 포함한 기판 전면에 스토리지 노드전극용 도전성 물질을 증착한 후, 선택적으로 제거하여 섬 모양의 스토리지 노드전극(29)을 형성한다.
이후, 도면에는 도시되지 않았지만, 커패시터 유전막과 플레이트 전극을 형성하면 종래 기술에 따른 반도체 소자의 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 스토리지 노드 플러그와 스토리지 노드전극을 별도로 형성하기 때문에 그에 따라 마스크도 별도로 필요하여 마스크 수가 증가하고 이는 코스트를 증가시키는 요인으로 작용한다.
둘째, 스토리지 노드 플러그와 스토리지 노드전극을 별도의 공정으로 진행하기 때문에 고집적 소자에 적용할 경우, 스토리지 노드 플러그와 전기적으로 연결되는 스토리지 노드전극을 정확하게 얼라인하는 것이 쉽지 않다.
셋째, 섬모양의 스토리지 노드전극을 형성하므로 노광 및 식각 공정이 어렵다.
넷째, 스토리지 노드전극을 형성하기 위한 노광 공정시 섬 모양의 마스크를 사용하므로 근접효과에 의한 스토리지 노드전극의 크기가 감소하여 커패시턴스가 감소하게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로, 마스크 수를 최소화하고, 사진 식각 공정을 용이하게 하여 공정을 보다 단순화하는데 적당한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도
도 2a 내지 2e는 도 1d의 Ⅰ-Ⅰ'선에 따른 반도체 소자의 공정단면도
도 3은 본 발명의 제 1 실시예에 따른 반도체 소자의 레아아웃도
도 4a 내지 4c는 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도
도 5a 내지 5d는 도 3의 Ⅰ-Ⅰ'선에 따른 반도체 소자의 공정단면도
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 레이아웃도
도 7a 내지 7d는 본 발명의 제 2 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도
도 8a 내지 8e는 도 6의 Ⅰ-Ⅰ'선에 따른 반도체 소자의 공정단면도
도면의 주요부분에 대한 부호의 설명
51,81 : 반도체 기판 51a,81a : 액티브 영역
52,82 : 제 1 절연층 53.83 : 셀 플러그
54,84 : 제 2 절연층 55a,85a : 비트라인
57,87 : 절연측벽 58a,88 : 스토리지 노드 플러그
58b,89 : 스토리지 노드전극
상기의 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 소자는 복수개의 셀 트랜지스터를 구비한 반도체 메모리장치에 있어서, 반도체 기판과, 상기 기판에 선택적으로 형성된 액티브 영역들과, 상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 형성된 비트라인들과, 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그와, 상기 스토리지 노드 플러그 상부에서 상기 스토리지 노드 플러그와 일체형으로 형성되는 섬 모양의 스토리지 노드전극을 포함하여 구성되고, 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법은 반도체 기판에 선택적으로 액티브 영역을 정의하는 공정과, 상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 비트라인들을 형성하는 공정과, 상기 비트라인을 포함한 기판 전면에 도전성 물질을 형성하는 공정과, 상기 도전성 물질을 패터닝하여 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그 및 상기 스토리지 노드 플러그와 일체형의 스토리지 노드전극을 형성하는 공정으로 이루어진다.
그리고 본 발명의 제 2 실시예에 따른 반도체 소자는 복수개의 셀 트랜지스터를 구비한 반도체 메모리 장치에 있어서, 반도체 기판과, 상기 반도체 기판에 선택적으로 형성된 액티브 영역과, 상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 형성된 비트라인들과, 상기 액티브 영역의 장축 방향에 따른 양쪽 엣지부위와 전기적으로 연결되도록 상기 비트라인을 가로지르는 방향으로 형성된 스토리지 노드 플러그들과, 상기 스토리지 노드 플러그와 전기적으로 연결되며 상기 비트라인과 비트라인 사이에 라인 형태로 형성된 스토리지 노드전극라인들을 포함하여 구성되고, 본 발명의 제 2 실시예에 따른 반도체 소자 제조방법은 반도체 기판에 선택적으로 액티브 영역을 정의하는 공정과, 상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 비트라인들을 형성하는 공정과, 상기 비트라인을 포함한 기판 전면에 도전성 물질을 형성하는 공정과, 상기 도전성 물질을 패터닝하여 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그를 형성하는 공정과, 상기 스토리지 노드 플러그를 포함한 기판 전면에 도전성 물질을 형성한 후, 패터닝하여 상기 스토리지 노드 플러그와 전기적으로 연결되도록 상기 비트라인과 비트라인 사이에 라인 형태의 스토리지 노드전극라인들을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명에 따른 반도체 소자는 스토리지 노드 플러그와 스토리지 노드전극을 동시에 형성하거나 또는 스토리지 노드전극을 섬 모양이 아닌 라인 형상으로 형성하는 것을 특징으로 한다.
즉, 스토리지 노드 플러그와 스토리지 노드전극을 동시에 형성하는 것에 의해 공정을 간소화시키고, 라인 형상의 스토리지 노드전극을 형성하는 것에 의해 근접효과에 의한 커패시턴스의 감소를 방지하는데 있다.
이하, 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 소자의 레이아웃도이다.
도 3에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 반도체 기판(51)에 정의된 액티브 영역(51a)과, 상기 액티브 영역(51a)의 일측에 각각 형성된 비트라인(55a)들과, 상기 액티브 영역(51a)의 장축 방향에 따른 양쪽 엣지 부위에서 상기 액티브 영역(51a)과 전기적으로 연결되며 양쪽의 비트라인(55a)에 오버랩되도록 형성되는 스토리지 노드 플러그(도시되지 않음)와, 상기 스토리지 노드 플러그의 상부에서 상기 스토리지 노드 플러그와 일체형으로 형성되는 스토리지 노드전극(58b)을 포함하여 구성된다.
이와 같은 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 보다 상세하게 설명하면 다음과 같다.
도 4a 내지 4c는 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃의 공정도이다.
도 4a에 도시한 바와 같이, 반도체 기판(51)에 선택적으로 액티브 영역(51a)을 정의한다.
도 4b에 도시한 바와 같이, 액티브 영역(51a)이 형성된 방향을 따라 그 일측에 각각 비트라인(55a)을 형성한다.
도 4c에 도시한 바와 같이, 비트라인(55a)을 포함한 전면에 스토리지 노드 플러그 및 스토리지 노드전극용 도전성 물질을 증착한다.
이후, 포토 마스크를 이용한 노광 및 식각 공정으로 상기 도전성 물질을 패터닝하여 상기 액티브 영역(51a)과 전기적으로 연결되는 스토리지 노드 플러그(도시되지 않음)와, 상기 스토리지 노드 플러그상에서 그와 일체형으로 이루어진 스토리지 노드전극(58b)을 형성한다.
이때, 도면에는 도시되지 않았지만, 상기 스토리지 노드 플러그(58a)를 상기 액티브 영역(51a)과 전기적으로 연결시키는 셀 플러그(53a)가 더 구성된다.
또한, 한 번의 포토 공정으로 스토리지 노드 플러그(58a)와 스토리지 노드전극(58b)을 동시에 형성하므로 마스크 수를 감소시킨다.
이와 같은 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 공정 단면도를 참조하여 설명하면 다음과 같다.
도 5a 내지 5e는 도 3의 Ⅰ-Ⅰ'선에 따른 반도체 소자의 공정 단면도이다.
도 5a에 도시한 바와 같이, 반도체 기판(51)상에 제 1 절연층(52)을 형성한다.
상기 제 1 절연층(52)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상공정으로 패터닝하여 액티브 영역을 정의한다.
패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 상기 제 1 절연층(52)을 선택적으로 제거하여 액티브 영역이 노출되도록 콘택홀(53)을 형성한다.
도 5b에 도시한 바와 같이, 상기 콘택홀(53)내에 폴리실리콘등의 도전성 물질을 매립시켜 셀 플러그(53a)를 형성한다.
상기 셀 플러그(53a)를 포함한 기판 전면에 제 2 절연층(54)을 형성하고, 상기 제 2 절연층(54)상에 비트라인 물질(55)을 차례로 형성한다.
이어, 비트라인 물질(55)상에 제 1 포토레지스트(56)를 도포한 후, 노광 및 현상 공정으로 패터닝하여 비트라인을 정의한다.
도 5c에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(56)를 마스크로 이용한 식각 공정으로 비트라인 물질(55), 제 2 절연층(54)을 차례로 제거하여 하부에 제 2 절연층(54)이 안착된 비트라인(55a)을 형성한다.
이어서, 비트라인(55a) 및 제 2 절연층(54)의 양측면에 절연측벽(57)을 형성한다.
상기 절연측벽(57)은 비트라인(55a)을 포함한 기판 전면에 절연층을 형성한 후, 에치백하는 것에 의해 형성된다.
이후, 절연측벽(57)이 형성된 비트라인(55a)을 포함한 기판 전면에 스토리지 노드 플러그 및 스토리지 노드전극용 도전성 물질(58)을 형성한다.
도전성 물질을 평탄화한 후, 그 위에 제 2 포토레지스트(59)를 도포한 후, 노광 및 현상 공정으로 패터닝한다.
도 5d에 도시한 바와 같이, 패터닝된 제 2 포토레지스트(59)를 마스크로 이용한 식각 공정으로 상기 도전성 물질(58)을 선택적으로 제거하여 스토리지 노드 플러그(58a) 및 섬 모양의 스토리지 노드전극(58b)을 형성한다.
이때, 스토리지 노드 플러그(58a) 및 스토리지 노드전극(58b)은 하나의 마스크에 의해 동시에 형성된다.
그리고 상기 스토리지 노드전극(58b), 스토리지 노드 플러그(58a) 및 셀 플러그(53a)는 전기적으로 연결된다.
이후, 도면에는 도시되지 않았지만, 상기 스토리지 노드전극(58b)상에 유전막 및 플레이트 전극을 차례로 형성하면 본 발명의 제 1 실시예에 따른 반도체 소자 제조공정이 완료된다.
한편, 도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 레이아웃도이다.
도 6에 도시한 바와 같이, 반도체 기판(81)에 정의된 액티브 영역(81a)과, 상기 액티브 영역(81a)이 형성된 방향을 따라 그 일측에 각각 형성된 비트라인(85a)들과, 상기 액티브 영역(81a)의 장축 방향에 따른 양쪽 엣지 부위에서 상기 액티브 영역(81a)과 전기적으로 연결되며 상기 비트라인(85a)을 가로지르는 방향으로 형성된 스토리지 노드 플러그(88)와, 상기 스토리지 노드 플러그(88)와 전기적으로 연결되며 상기 비트라인과 비트라인 사이에서 라인 형태로 형성된 스토리지 노드전극 라인(89)을 포함하여 구성된다.
이와같은 본 발명의 제 2 실시예를 보다 상세하게 설명하면 다음과 같다.
도 7a 내지 7d는 본 발명의 제 2 실시예를 설명하기 위한 반도체 소자의 레이아웃 공정도이다.
도 7a에 도시한 바와 같이, 반도체 기판(81)에 선택적으로 액티브 영역(81a)을 정의한다.
도 7b에 도시한 바와 같이, 상기 액티브 영역(81a)이 형성된 방향을 따라 그 일측에 각각 비트라인(85a)들을 형성한다.
이어, 도 7c에 도시한 바와 같이, 상기 비트라인(85a)들을 가로지르며, 상기 액티브 영역(81a)의 장축방향에 따른 양쪽 엣지 부위에 전기적으로 연결되도록 스토리지 노드 플러그(88)를 형성한다.
그리고, 도 7d에 도시한 바와 같이, 상기 스토리지 노드 플러그(88)와 전기적으로 연결되도록 상기 비트 라인과 비트 라인 사이에 라인(Line)형태의 스토리지 노드전극 라인(89)을 형성한다.
한편, 도 8a 내지 8e는 본 발명의 제 2 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도로써, 도 6의 Ⅰ-Ⅰ'선에 따른 것이다.
도 8a에 도시한 바와 같이, 반도체 기판(81)상에 제 1 절연층(82)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 기판(81)의 액티브 영역이 노출되도록 콘택홀(83)을 형성한다.
도 8b에 도시한 바와 같이, 상기 콘택홀(83)내에 도전성 물질 예컨대 폴리실리콘을 매립시켜 셀 플러그(83a)를 형성한다.
이후, 셀 플러그(83a)를 포함한 제 1 절연층(82)상에 제 2 절연층(84)을 형성한 후, 상기 제 2 절연층(84)상에 비트라인 물질(85)을 차례로 적층한다.
상기 비트라인 물질(85)상에 제 1 포토레지스트(86)를 도포한 후, 노광 및 현상 공정으로 제 1 포토레지스트(86)를 패터닝하여 비트라인을 정의한다.
도 8c에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(86)를 마스크로 이용한 식각 공정으로 비트라인 물질(85), 제 2 절연층(84)을 선택적으로 제거하여 하부에 제 2 절연층(84)이 안착된 비트라인(85a)들을 형성한다.
이후, 상기 비트라인(85a)들을 포함한 전면에 절연층을 증착한 후, 에치백하여 상기 비트라인(85a) 및 제 2 절연층(84)의 양측면에 절연측벽(87)을 형성한다.
도 8d에 도시한 바와 같이, 비트라인(85a)을 포함한 기판 전면에 폴리실리콘등의 도전성 물질을 증착한 후, 사진 식각 공정을 이용하여 상기 비트라인(85a)과 비트라인(85a) 사이에만 남도록 평탄화시켜 스토리지 노드 플러그(88)를 형성한다.
이어서, 도 8e에 도시한 바와 같이, 스토리지 노드 플러그(88)를 포함한 기판 전면에 스토리지 노드전극용 도전성 물질을 증착한 후, 선택적으로 제거하여 라인 형상의 스토리지 노드전극(89)을 형성한다.
이후, 도면에는 도시되지 않았지만, 커패시터 유전막과 플레이트 전극을 형성하면 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 본 발명의 제 1 실시예에 따르면, 스토리지 노드 플러그와 스토리지 노드전극을 하나의 마스크를 이용하여 동시에 형성하므로 마스크 수를 감소시켜 코스트를 절감시킬 수 있다.
둘째, 본 발명의 제 1 실시예에 따르면, 스토리지 노드 플러그와 스토리지 노드전극을 동시에 형성하므로 스토리지 노드 플러그와 스토리지 노드전극간의 미스 얼라인(misalign)을 방지한다.
셋째, 본 발명의 제 1 실시예에 따르면, 한 번의 공정의 스토리지 노드 플러그와 스토리지 노드전극을 형성하므로 공정을 보다 간략화시킨다.
넷째, 본 발명의 제 2 실시예에 따르면, 스토리지 노드전극의 형태를 섬 모양이 아닌 라인 형태로 형성하므로 스토리지 노드전극 패터닝에 따른 노광 및 식각 공정이 용이하므로 공정의 간소화를 실현할 수 있다.

Claims (6)

  1. 복수개의 셀 트랜지스터를 구비한 반도체 메모리 장치에 있어서,
    반도체 기판;
    상기 기판에 선택적으로 형성된 액티브 영역들;
    상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 형성된 비트라인들;
    상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그;
    상기 스토리지 노드플러그 상부에서 상기 스토리지 노드 플러그와 일체형으로 형성되는 섬모양의 스토리지 노드 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 스토리지 노드 플러그와 상기 스토리지 노드전극의 물질은 동일물질임을 특징으로 하는 반도체 소자.
  3. 복수개의 셀 트랜지스터를 구비한 반도체 메모리 장치에 있어서,
    반도체 기판;
    상기 기판에 선택적으로 형성된 액티브 영역들;
    상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 형성된비트라인들;
    상기 액티브영역의 장축 방향에 따른 양쪽 엣지부위와 전기적으로 연결되도록 상기 비트라인을 가로지르는 방향으로 형성된 스토리지 노드 플러그들;
    상기 스토리지 노드 플러그와 전기적으로 연결되며 상기 비트라인과 비트라인 사이에 라인 형태로 형성된 스토리지 노드전극 라인들을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판에 선택적으로 액티브 영역을 정의하는 공정;
    상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 비트라인들을 형성하는 공정;
    상기 도전성 물질을 패터닝하여 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그 및 상기 스토리지 노드 플러그와 일체형의 스토리지 노드전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서, 상기 스토리지 노드 플러그 및 상기 스토리지 노드전극을 형성하는 공정은,
    비트라인을 포함한 기판 전면에 도전성 물질을 형성하는 공정과,
    상기 도전성 물질상에 포토레지스트를 도포하는 공정과,
    상기 포토레지스트를 패터닝한 후, 상기 포토레지스트를 마스크로 이용한 식각 공정으로 상기 도전성 물질을 식각하여 섬 모양의 스토리지 노드전극 및 그 하부에 스토리지 노드 플러그를 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 반도체 기판에 선택적으로 액티브 영역을 정의하는 공정;
    상기 액티브 영역이 형성된 방향을 따라 상기 액티브 영역의 일측에 비트라인들을 형성하는 공정;
    상기 비트라인을 포함한 기판 전면에 도전성 물질을 형성하는 공정;
    상기 도전성 물질을 패터닝하여 상기 비트라인과 비트라인 사이의 상기 액티브 영역 상측에서 상기 액티브 영역과 전기적으로 연결되는 스토리지 노드 플러그를 형성하는 공정;
    상기 스토리지 노드 플러그를 포함한 기판 전면에 도전성 물질을 형성한 후, 패터닝하여 상기 스토리지 노드 플러그와 전기적으로 연결되도록 상기 비트라인과 비트라인 사이에 라인 형태의 스토리지 노드전극라인들을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
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