KR100298426B1 - 반도체메모리장치의제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 반도체 메모리장치의 커패시터 용량을 증대시키기 위해 반도체 기판 소정영역에 게이트 산화막, 게이트전극, 소오스 및 드레인영역을 각각 형성하여 트랜지스터를 형성하는 공정과, 상기 결과물 전면에 커패시터 스토리지 노드 형성용 플리실리콘을 증착하는 공정과, 상기 폴리실리콘상에 미세한 감광막패턴을 형성하는 공정과, 상기 미세한 감광막패턴을 마스크로하여 상기 폴리실리코 표면부위를 선택적으로 소정깊이 식각하는 공정과, 상기 표면부위가 선택적으로 식각된 플리실리콘을 패터닝하여 커패시터 스토리지 노드를 형성하는 공정을 구비한 것을 특징으로 한다.
Description
제1도는 종래 반도체 메모리 장치의 플래너형 커패시터 제조방법을 도시한 공정순서도.
제2도는 본 발명의 반도체 메모리 장치의 플래너형 커패시터 제조방법을 도시한 공정순서도.
제3도는 본 발명의 반도체 메모리 장치의 커패시터 스토리지 노드부를 입체적으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트전극
5 : 산화막 6 : 저농도 불순물영역
7 : 측벽스페이서 8 : 고농도 불순물영역
9 : 폴리 실리콘 9A : 스토리지 노드
10,12 : 감광막 11 : 미세한 감광막패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 메모리소자에 적당하도록 커패시터 용량을 증가시키는 방법에 관한 것이다. 제1도에 종래 DRAM(Dynamic Random Access Memory)의 플래너형(Planertype)커패시터 제조방법을 도시한 바, 이를 설명하면 다음과 같다.
먼저, 제1(a)도와 같이, 필드산화막(2)에 의해 소자분리영역과 활성영역이 구분된 반도체 기판(1)상에 게이트 산화막(3), 게이트 폴리실리콘층(4), 산화막(5)을 차례로 형성한 다음 소정패턴으로 패터닝하여 게이트전극(4)을 형성한 후, 게이트전극(4) 양측 기판 표면에 소정의 불순물을 이온주입하여 저농도 불순물영역(6)을 형성한다.
이어서 제1(b)도와 같이, 게이트전극(4) 측벽에 측벽 스페이서(7)를 형성한 후, 소정의 불순물을 고농도로 이온주입하여 고농도 불순물영역(8)을 형성함으로써, LDD(Lightly Doped Drain)구조의 소오스 및 드레인을 형성한다.
다음에 제1(c)도와 같이, 상기 결과물 전면에 폴리실리콘(9)을 증착한 후, 이위에 감광막(10)을 도포하고 이를 스토리지 노드패턴으로 패터닝한다.
이어서, 제1(d)도와 같이, 상기 패터닝된 감광막(10)을 마스크로 폴리실리콘(9)을 식각하여 플래너형 커패시터의 스토리지 노드(9A)를 형성한다.
그러나 이와같은 종래의 반도체 소자 제조방법에 있어서는 1M DRAM 또는 4M DRAM의 반도체 메모리에는 적용이 가능하나, 16M DRAM 이상의 반도체 메모리에서는 커패시터 용량이 부족하여 적용이 불가능한 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 반도체 메모리 소자의 커패시터 용량을 증가시킬 수 있는 방법을 제공하는데 그 목적이 있다. 상기의 목적을 달성하기 위해 본 발명의 반도치 메모리 장치 제조방법은 반도체 기판(1)의 소정영역에 게이트 산화막(3), 게이트전극(4), 고농도 불순물영역(8)을 각각 형성하여 트랜지스터를 형성하는 공정과, 상기 결과물 전면에 커패시터 스토리지 노드 형성을 위한 플리실리콘(9)을 증착하는 공정과, 상기 폴리실리콘(9)상에 미세한 감광막패턴(11)을 형성하는 공정과, 상기 감광막패턴(11)을 마스크로하여 상기 폴리실리콘(9)표면 부위를 선택적으로 소정깊이 식각하는 공정과, 상기 표면부위가 선택적으로 식각될 폴리실리콘(9)을 소정패턴으로 패터닝하여 커패시터 스토리지 노드(9A)를 형성하는 공정을 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 따른 반도체 메모리 장치의 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2(a)도 및 제2(b)도와 같이, 상술한 종래방법과 동일한 방법에 의해 게이트 산화막(3), 게이트전극(4), 저농도 불순물영역(6) 및 고농도 불순물영역(8)으로 된 소오스/드레인영역을 각각 형성하여 트랜지스터를 제조한다.
이어서, 제2(c)도와 같이, 상기 결과물 전면에 스토리지 노드를 형성하기 위한 폴리실리콘(9)을 형성한 후, 이 위에 감광막을 도포하고 이를 패터닝하는 바, 제4도에 도시된 바와같이, 통상의 노광장치에서 축소 투영렌즈 대신 내경이 0.1μm정도인 광섬유 다발에 레이저를 통과시켜 웨인퍼 전면을 노광시킨 후, 현상함으로써, 제2(c)도와 같이 미세한 감광막패턴(11)을 형성한다.
이어서, 제2(d)도와 같이, 상기 미세한 감광막패턴(11)을 마스크로하여 그 하부의 폴리실리콘(9)의 표면부위를 0.1μm정도 식각한다.
이후, 전면에 감광막(12)을 도포한 후, 패터닝한 후, 패터닝된 감광막(12)을 마스크로 이용한 식각공정으로 폴리실리콘(9)을 패터닝하여 제2(e)도와 같이, 표면이 요철이 형성된 스토리지 노드(9A)를 형성한다.
제3도에 상기 스토리지 노드를 입체적으로 도시한 바, 제3도에서 알수 있는 바와 같이, 스토리지 노드의 표면적이 요철로 인해 증가함으로써, 커패시터 용량이 증대하게 된다.
이상과 같이, 본 발명에 의하면 종래의 플래너형 커패시터에 비해 커패시터화에 기여할 수 있게 된다.
Claims (1)
- 반도체 기판 소정영역에 게이트 산화막, 게이트 전극, 소오스 및 드레인을 각각 형성하여 트랜지스터를 형성하는 공정과, 상기 결과물 전면에 커패시터 스토리지 노드 형성용 폴리실리콘을 증착하는 공정과, 상기 폴리실리콘상에 감광막을 도포하는 공정과, 상기 감광막을 내경이 0.1μm정도인 광섬유 다발에 레이저를 통과시키어 노광시키는 공정과, 상기 노광된 감광막을 형상하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 폴리실리콘의 표면으로부터 선택적으로 식각하여 상기 폴리실리콘의 표면에 요철을 형성하는 공정과, 상기 표면에 요철이 형성된 폴리실리콘을 선택적으로 패터닝하여 커패시터 스토리지 노드를 형성하는 공정을 구비한 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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| KR1019930016132A KR100298426B1 (ko) | 1993-08-19 | 1993-08-19 | 반도체메모리장치의제조방법 |
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| KR1019930016132A KR100298426B1 (ko) | 1993-08-19 | 1993-08-19 | 반도체메모리장치의제조방법 |
Publications (2)
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| KR950007110A KR950007110A (ko) | 1995-03-21 |
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| KR1019930016132A KR100298426B1 (ko) | 1993-08-19 | 1993-08-19 | 반도체메모리장치의제조방법 |
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| KR (1) | KR100298426B1 (ko) |
Families Citing this family (1)
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|---|---|---|---|---|
| KR100561379B1 (ko) * | 1999-01-08 | 2006-03-16 | 삼성전자주식회사 | 도킹 시스템의 전원공급장치 및 장애로부터 안전한 도킹 시스템 |
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1993
- 1993-08-19 KR KR1019930016132A patent/KR100298426B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR950007110A (ko) | 1995-03-21 |
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