KR930004345B1 - 적층캐패시터 구조의 전하저장전극 제조방법 - Google Patents
적층캐패시터 구조의 전하저장전극 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1a도 내지 제1d도는 본 발명에 의해 적층캐패시터 구조의 전하저장전극 제조단계를 나타낸 단면도.
제2a도 내지 제2d도는 본 발명의 제1실시예에 의한 적층캐패시터 구조의 전하저장전극 제조단계를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3A,3B : 게이트 전극 3C,3D : 게이트 전극선
4A 및 4C : 소오스 전극 4B : 드레인전극
5 : 절연층 6 : 콘택홀
7 : 도프된 폴리실리콘층 8 : 언드프된 폴리실리콘층
9 : 제1감광막 패턴 10 : 제2감광막 패턴
12 : 도프된 제1폴리실리콘층 13 : 언도프된 제2폴리실리콘층
14 : 도프된 제3폴리실리콘층 15 : 언도프된 제4폴리실리콘층
16 : 제1감광막 패턴 17 : 제2감광막 패턴
본 발명은 고집적 반도체 기억장치의 DRAM 셀에 구비되는 적층캐패시터 구조의 전하저장전극 제조방법에 관한 것으로 특히, 4M DRAM급 이상에 사용되는 적층캐패시터 구조의 전하저장전극 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)셀은 하나의 트랜지스터에 하나의 캐패시터가 접속된 구조로 되어 있다. 상기 캐패시터는 데이타를 기억하기 위해 사용되는데, 즉 쓰여지는(Write) 데이타에 따라 전하의 유무를 유도하고, 생성된 전하는 캐패시터에 저장하여 주기적으로 리프레쉬(Refresh) 해줌으로서 데이타를 기억하게 된다. 상기의 캐패시터는 용량이 작을 경우 전하의 리크(Leak)로 인한 데이타의 손실을 초래할 수 있으므로 가능한 그 용량을 크게 해야 한다.
현재 4M-DRAM 이상의 소자에서 사용되는 캐패시터 구조는 단순한 단층의 적층구조를 이용하지만 16M DRAM급 이상에서는 캐패시터 용량 부족으로 구조 개선이 요구된다. 그리하여 이에 상응하는 핀(Fin) 구조가 개발되었는데 이 구조는 캐패시터 형성시 SiO2와 폴리실리콘층을 적층으로 쌓아놓은 후, 콘택식각으로 원하는 부분의 제거 및 기판의 드레인 부분과 연결부분을 개방시킨 후 다시 폴리실리콘을 침착하고 패턴을 형성한 다음 HF 용액으로 폴리실리콘 사이의 SiO2를 제거하여 캐패시터 면적을 크게 할 수 있으나 제조상 많은 공정이 반복되어야 하는 번거러움이 발생되며, 최종적인 SiO2의 제거시 사용되는 화학 웰 에치로 인한 먼지등의 오염이 발생될 수 있는 문제점이 있다.
따라서, 본 발명은 종래의 핀 구조의 적층캐패시터 제조방법의 문제점을 해결한 적층캐패시터의 구조의 전하저장전극 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 반도체 기판 상부에 필드산화막, 게이트산화막, 게이트전극 및 게이트 전극선 그리고 소오스 및 드레인전극을 형성한 다음, 상기 소오스전극에 접속되는 적층캐패시터 구조의 전하저장전극 제조방법에 있어서, 상기 필드산화막, 게이트전극 및 게이트 전극선, 소오스 및 드레인전극 상부 전체에 절연층을 형성한 다음, 소오스전극 상부의 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀 및 절연층 상부에 불순물을 주입시켜 형성되는 도프된 폴리실리콘층을 형성하는 단계와, 상기 도프된 폴리실리콘층 상부에 언도프된 폴리실리콘을 형성하는 단계와, 상기 언도프된 폴리실리콘층 상부에 감광막을 코팅한 후 드레인전극 상부의 감광막을 소정부분 제거한 제1감광막 패턴을 형성하는 단계와, 비등방성 식각으로 상기 공정으로 노출된 언도프된 폴리실리콘층 및 도프된 폴리실리콘층을 식각한 다음 과도식각으로 상기 언도프된 폴리실리콘층 내측으로 도프된 폴리실리콘층이 언더컷트 되도록 식각하는 단계와, 상기 제1감광막 패턴을 제거한다음, 상기 절연층 및 언도프된 폴리실리콘층 상부에 감광막을 코팅하고 도프된 폴리실리콘층 소정상부의 감광막을 제거한 제2감광막 패턴을 형성하는 단계와, 비등방성 식각으로 상기 제2감광막 패턴의 감광막이 제거된 곳의 언도프된 폴리실리콘층을 식각한 다음, 상기 제2감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 제1실시예에 의하면 반도체 기판 상부에 필드산화막, 게이트 산화막, 게이트전극 및 게이트전극선, 소오스전극, 드레인전극을 형성한 다음, 상기 소오스 전극에 접속되는 적층캐패시터 구조의 전하저장전극 제조방법에 있어서, 상기 필드산화막, 게이트전극 및 게이트 전극선, 소오스 전극 및 드레인전극 상부 전체에 절연층을 형성한 다음, 소오스전극 상부의 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀 및 절연층 상부에 도프된 제1폴리실리콘층, 언도프된 제2폴리실리콘층, 도프된 제3폴리실리콘층, 언도프된 제4폴리실리콘층을 순차적으로 소정두께 형성하는 단계와, 상기 언도프된 제4폴리실리콘층 상부에 감광막을 코팅한 다음 소오스전극 상부의 감광막을 제거하여 제1감광막 패턴을 형성하는 단계와, 비등방성 식각으로 상기 제1감광막 패턴으로 노출된 곳의 언도프된 제4폴리실리콘층, 도프된 제3폴리실리콘층, 언도프된 제2폴리실리콘층, 도프된 제1폴리실리콘층을 순차적으로 식각하는 단계와, 과도식각으로 상기 언도프된 제4 및 제2폴리실리콘층 내측으로 도프된 제3 및 제1폴리실리콘층이 언더컷트 되도록 식각하는 단계와, 상기 제1감광막 패턴을 제거한 다음 다시 절연층 및 언도프된 제4폴리실리콘층 상부에 감광막을 코팅한다음 남아있는 언도프된 제4폴리실리콘층 소정부분의 감광막을 제거하여 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴으로 노출된 곳의 언도프된 제4폴리실리콘층, 도프된 제3폴리실리콘층을 비등방성 식각으로 식각하는 단계와, 과도식각으로 상기 공정으로 남아있는 언도프된 제4폴리실리콘층 내측으로 도프된 제3실리콘층이 언더컷트 되도록 식각하는 단계와, 비등방성 식각으로 상기 언도프된 제2폴리실리콘층을 식각하는 단계와, 상기 제2감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1d도는 본 발명에 의한 적층캐패시터 구조의 전하저장전극 제조방법을 도시한 단면도로서, 제1a도는 반도체기판(1) 상부에 공지의 기술로 필드 산화막(2), 게이트 산화막(3), 게이트전극(3A 및 3B), 게이트 전극선(3C 및 3D) 및 절연층(5)을 각각 소정부분에 형성하는데, 즉 필드산화막(2) 및 게이트 산화막(3)을 소정부분에 형성하고, 게이트 전극(3A 및 3B)을 반도체 기판(1)의 소정상부에, 게이트 전극선(3C 및 3D)을 필드산화막(2) 소정상부에 각각 형성한 다음, 이온주입공정으로 반도체 기판(1)에 소오스(4A 및 4C) 및 드레인 전극(4B)을 형성한 후, 절연층(5)을 전체적으로 소정두께 형성한다. 그 다음에 상기 소오스(4A 및 4C) 전극 상부에서 콘택홀(6)을 형성하여 소오스 전극(4A 및 4C)을 개방시킨 다음, 본 발명의 기술을 적용하는 공정으로 POCl3도우핑 또는 이온주입 방법등에 의해 불순물을 주입시켜 도프된 폴리실리콘층(7)을 형성한 다음, 상기 도프된 폴리실리콘층(7) 상부에 소정두께의 언도프된 폴리실리콘(8)을 침착하고 상기 언도프된 폴리실리콘층(8) 상부에 감광막을 코팅한 다음 노광 및 현상공정으로 소오스 전극(4A 및 4C) 상부의 소정부분에만 제1감광막 패턴(9)을 형성한 상태를 도시한 단면도이다. (여기에서 주지할것은 상기 공정순서 즉, 도프된 폴리실리콘층과 언도프된 폴리실리콘층을 순차적으로 형성하는 대신에 언도프된 폴리실리콘층을 먼저 형성한 후 도프된 폴리실리콘을 형성하여 공정을 진행할 수도 있다.)
제1b도는 상기 공정후 비등방성 식각으로 상기 언도프된 폴리실리콘층(8) 및 도프된 폴리실리콘층(7)을 식각한 다음, 도프된 폴리실리콘층(7)을 과도식각하여 도프된 폴리실리콘층(7)이 상기 언도프된 폴리실리콘층(8) 내측으로 언더컷트(undercut) 되도록 한후, 상기 제1감광막 패턴(9)을 제거한 상태를 도시한 단면도이다. 여기에서 상기 과도식각은 불소(F) 또는 염소(Cl) 개스를 주식각 개스로 사용하여 도프된 폴리실리콘층(7)과 언도프된 폴리실리콘층(8)간의 높은 선택적 식각공정(high selectivity etch process)으로 도프된 폴리실리콘층(7)의 언드컷트를 유발시키는 방법이다.
또한 상기한 식각공정 방법과 다른 상기의 비등방성 식각으로 상기 언도프된 폴리실리콘층(8)만 식각한다음, 도프된 폴리실리콘층(7) 식각시 상기 언도프된 폴리실리콘층(8)의 식각된 단부보다 내측으로 도프된 폴리실리콘층(8)이 언더컷트되도록 식각하는 방법도 있다.
제1c도는 상기 공정후 전체적으로 감광막을 코팅한 다음 노광 및 현상공정으로 제2감광막 패턴(10)을 형성한 상태의 단면도로서, 상기 언도프된 폴리실리콘층(8) 상부의 소정부분을 개방시킨 상태의 단면도이다.
제1d도는 상기 공정후 비등방성 식각으로 상기 공정으로 노출된 언도프된 폴리실리콘층(8)을 식각한다음, 상기 제2감광막 패턴(10)을 제거한 상태의 단면도로서, 이후 공정으로 POCl3또는 이온주입 방법으로 언도프된 폴리실리콘층(8)의 저항을 조절하기 위하여 불순물을 언도프된 폴리실리콘층(8)에 주입시킨 다음 열처리 공정을 실시한다. 상기 언도프된 폴리실리콘층(8) 및 도프된 폴리실리콘층(7)은 전하저장전극으로 사용된다.
제2a도 내지 제2d도는 본 발명의 제1실시예에 따라 캐패시터 구조의 전하저장전극을 제조하는 단계를 나타낸 단면도로서, 제2a도는 제1a도의 설명한 바와 같이 반도체 기판(1)상에 필드산화막(2), 게이트 산화막(3), 게이트전극(3A 및 3B), 게이트 전극선(3C 및 3D), 소오스전극(4A 및 4C), 드레인전극(4b), 및 절연층(5)을 공지의 기술로 각각 형성한 상태에서, 소오스전극(4A 및 4C) 상부에 콘택홀(6)을 형성한 다음, POCl3도우핑 또는 이온주입 방법에 의해 불순물을 주입시켜 도프된 제1폴리실리콘층(12)을 형성하고 그 상부에 언도프된 제2폴리실리콘층(13), 상기와 같은 방법으로된 도프된 제3폴리실리콘층(14) 및 언도프된 제4폴리실리콘층(15)을 각각 소정두께로 형성하고, 언도프된 제4폴리실리콘층(15) 상부에 감광막을 코팅한후 노광 및 현상공정에 의해 제1감광막 패턴(16)을 형성한 상태의 단면도이다. (여기에서 주지할 것은 상기 공정순서 대신에 절연층(5) 상부에 언도프된 제1폴리실리콘층, 도프된 제2폴리실리콘층, 언도프된 제3폴리실리콘층, 도프된 제4폴리실리콘층을 순차적으로 형성하여 공정을 진행할 수도 있다.)
제2b도는 상기 공정후 상기 언도프된 제4폴리실리콘층(15), 도프된 제3폴리실리콘층(14), 언도프된 제2폴리실리콘층(13), 도프된 제1폴리실리콘층(12)을 순차적으로 비등방성 식각에 의해 식각한 다음 상기 도프된 제3 및 제1폴리실리콘층(14 및 12)을 과도식각으로 상기 언도프된 제4 및 제2폴리실리콘층(15 및 13) 내측으로 언더컷트되도록 식각한 다음, 상기 제1감광막 패턴(16)을 제거한 상태의 단면도이다. 여기에서 상기의 과도식각은 불소 또는 염소개스를 주식각 개스로 사용하여 도프된 제3 및 제1폴리실리콘층(14 및 12)과 언도프된 제4 및 제2폴리실리콘층(15 및 13)간의 높은 선택적 식각공정으로 도프된 제3 및 제1폴리실리콘층(14 및 12)의 언드컷트를 유발시킨다.
제2c도는 남아있는 언도프된 제4폴리실리콘층(15)과 절연층(5) 상부 전체에 감광막을 코팅한다음 언도프된 제4폴리실리콘층(15) 일정상부를 개방한 제2감광막 패턴(17)을 형성한 상태의 단면도이다.
제2d도는 상기 공정후 비등방성식각으로 상기 언도프된 제4폴리실리콘층(15), 그 하부의 도프된 제3폴리실리콘층(14)을 식각한 다음, 불소 또는 염소개스를 주식각 개스로 사용하여 상기 언도프된 제4폴리실리콘층(15)과 도프된 제3폴리실리콘층(14)와의 높은 선택적 식각공정으로 상기 언도프된 제4폴리실리콘층(15)에 대해 도프된 제3폴리실리콘층(14)이 언더컷트가 발생하도록 과도식각한 다음, 다시 비등방성 식각으로 상기 언도프된 제2폴리실리콘층(13)을 식각하여, 상기 도프된 제1폴리실리콘층(12)의 표면에서 식각이 정지되도록 한 다음, 상기 제2감광막 패턴(17)을 제거한 단면도이다.
상기 공정으로 식각된 제1 내지 제4폴리실리콘층들은 적층캐패시터의 전하저장전극으로 사용되는데 그 전하저장전극 표면적이 증가된 것을 알 수 있다. 또한 이후 공정으로 불순물을 상기 전하저장전극으로 사용되는 제1 내지 제4폴리실리콘층에 주입한 후 열처리 공정을 실시한다.
상기한 본 발명은 핀 구조의 적층캐패시터의 전하저장전극과 유사한 구조를 가지나 종래의 파인구조의 적층캐패시터를 제조하는 공정기술보다도 제조공정이 간단하고, 종래의 기술에서 SiO2침착단계 및 폴리실리콘 식각단계에서 SiO2를 동시에 식각하는 문제와 전하저장전극 형성후 SiO2를 제거하는 문제점이 있으나 본 발명에서는 전하저장전극 제조공정시 SiO2를 사용하지 않음으로서 자동적으로 상기 문제점을 해결할 수 있으며, 도프된 폴리실리콘과 언도프된 폴리실리콘의 높은 선택적 식각공정을 이용함으로서, 드라이 식각의 장점인 정확한 제어효율을 최대한 높일 수 있다. 따라서, 고밀도 제품개발시 본 발명을 적용할 수 있으므로서 고집적 반도체 기억장치의 생산성 및 경제성을 높일 수 있다.
Claims (6)
- 반도체 기판 상부에 필드산화막, 게이트산화막, 게이트전극 및 게이트 전극선 그리고 소오스 및 드레인전극을 형성한 다음, 상기 소오스전극에 접속되는 적층캐패시터 구조의 전하저장전극 제조방법에 있어서, 상기 필드산화막, 게이트전극 및 게이트 전극선, 소오스 및 드레인전극 상부 전체에 절연층을 형성한 다음, 소오스전극 상부의 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀 및 절연층 상부에 불순물을 주입시켜 형성되는 도프된 폴리실리콘층을 형성하는 단계와, 상기 도프된 폴리실리콘층 상부에 언도프된 폴리실리콘을 형성하는 단계와, 상기 언도프된 폴리실리콘층 상부에 감광막을 코팅한 후 드레인전극 상부의 감광막을 소정부분 제거한 제1감광막 패턴을 형성하는 단계와, 비등방성 식각으로 상기 공정으로 노출된 언도프된 폴리실리콘층 및 도프된 폴리실리콘층을 식각한 다음 과도식각으로 상기 언도프된 폴리실리콘층 내측으로 도프된 폴리실리콘층이 언더컷트 되도록 식각하는 단계와, 상기 제1감광막 패턴을 제거한다음, 상기 절연층 및 언도프된 폴리실리콘층 상부에 감광막을 코팅하고 도프된 폴리실리콘층 소정상부의 감광막을 제거한 제2감광막 패턴을 형성하는 단계와, 비등방성 식각으로 상기 제2감광막 패턴의 감광막이 제거된 곳의 언도프된 폴리실리콘층을 식각한 다음, 상기 제2감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 적층캐패시터 구조의 전하저장전극 제조방법.
- 제1항에 있어서, 상기 과도식각으로 언도프된 폴리실리콘층 내측으로 도프된 폴리실리콘층이 언더컷트되도록 식각하는 단계는 불소(F) 또는 염소(Cl) 개스를 주식각 개스로 사용하여, 도프된 폴리실리콘층과 언도프된 폴리실리콘층 내측으로 도프된 폴리실리콘층이 언더컷트가 발생되도록 식각하는 것을 특징으로 하는 적층캐패시터 구조의 전하저장전극 제조방법.
- 제1항에 있어서, 상기 제2감광막 패턴을 제거한 다음, 상기 언도프된 폴리실리콘층에 POCl3또는 이온주입 방법으로 불순물을 주입한 다음 열처리 공정을 실시하여 저항값을 조절하는 것을 특징으로 하는 적층캐패시터 구조의 전하저장전극 제조방법.
- 반도체 기판 상부에 필드산화막, 게이트산화막, 게이트전극 및 게이트 전극선, 소오스전극, 드레인전극을 형성한 다음, 상기 소오스 전극에 접속되는 적층캐패시터 구조의 전하저장전극 제조방법에 있어서, 상기 필드산화막, 게이트전극 및 게이트 전극선, 소오스 전극 및 드레인전극 상부 전체에 절연층을 형성한 다음, 소오스전극 상부의 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀 및 절연층 상부에 도프된 제1폴리실리콘층, 언도프된 제2폴리실리콘층, 도프된 제3폴리실리콘층, 언도프된 제4폴리실리콘층을 순차적으로 소정두께 형성하는 단계와, 상기 언도프된 제4폴리실리콘층 상부에 감광막을 코팅한 다음 소오스전극 상부의 감광막을 제거하여 제1감광막 패턴을 형성하는 단계와, 비등방성 식각으로 상기 제1감광막 패턴으로 노출된 곳의 언도프된 제4폴리실리콘층, 도프된 제3폴리실리콘층, 언도프된 제2폴리실리콘층, 도프된 제1폴리실리콘층을 순차적으로 식각하는 단계와, 과도식각으로 상기 언도프된 제4 및 제2폴리실리콘층 내측으로 도프된 제3 및 제1폴리실리콘층이 언더컷트 되도록 식각하는 단계와, 상기 제1감광막 패턴을 제거한 다음 다시 절연층 및 언도프된 제4폴리실리콘층 상부에 감광막을 코팅한다음 남아있는 언도프된 제4폴리실리콘층 소정부분이 감광막을 제거하여 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴으로 노출된 곳의 언도프된 제4폴리실리콘층, 도프된 제3폴리실리콘층을 비등방성 식각으로 식각하는 단계와, 과도식각으로 상기 공정으로 남아있는 언도프된 제4폴리실리콘층 내측으로 도프된 제3실리콘층이 언더컷트 되도록 식각하는 단계와, 비등방성 식각으로 상기 언도프된 제2폴리실리콘층을 식각하는 단계와, 상기 제2감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 적층캐패시터 구조의 전하저장전극 제조방법.
- 제4항에 있어서, 상기 과도식각으로 상기 언도프된 제4 및 제2폴리실리콘층 내측으로 도프된 제3 및 제1폴리실리콘층이 언더컷트 되도록 식각 단계는, 불소 또는 염소개스를 주식각 개스로 사용하여 도프된 폴리실리콘층과 언도프된 폴리실리콘층간의 높은 선택적 식각공정으로 식각하여 언도프된 제4 및 제2폴리실리콘층 내측으로 도프된 제3 및 제1폴리실리콘층의 언더컷트가 발생되도록 하는 것을 특징으로 하는 적층캐패시터 구조의 전하저장전극 제조방법.
- 제4항에 있어서, 상기 제2감광막 패턴을 제거한 다음, 상기 언도프된 제4 및 제2폴리실리콘층에 POCl3또는 이온주입 방법으로 불순물을 주입한다음 열처리 공정을 실시하여 저항값을 조절하는 것을 특징으로 하는 적층캐패시터 구조의 전하저장전극 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019900014114A KR930004345B1 (ko) | 1990-09-07 | 1990-09-07 | 적층캐패시터 구조의 전하저장전극 제조방법 |
Applications Claiming Priority (1)
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| KR1019900014114A KR930004345B1 (ko) | 1990-09-07 | 1990-09-07 | 적층캐패시터 구조의 전하저장전극 제조방법 |
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Family Applications (1)
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| KR1019900014114A KR930004345B1 (ko) | 1990-09-07 | 1990-09-07 | 적층캐패시터 구조의 전하저장전극 제조방법 |
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-
1990
- 1990-09-07 KR KR1019900014114A patent/KR930004345B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007092A (ko) | 1992-04-28 |
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