KR950007110A - 반도체 메모리 장치의 제조방법 - Google Patents

반도체 메모리 장치의 제조방법 Download PDF

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KR950007110A
KR950007110A KR1019930016132A KR930016132A KR950007110A KR 950007110 A KR950007110 A KR 950007110A KR 1019930016132 A KR1019930016132 A KR 1019930016132A KR 930016132 A KR930016132 A KR 930016132A KR 950007110 A KR950007110 A KR 950007110A
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문정환
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Abstract

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 반도체 메모리 장치의 캐패시터 용량을 증대시키기 위해 반도체 기판 소정영역에 게이트 산화막, 게이트전극, 소오스 및 드레인을 각각 형성하여 트랜지스터를 형성하는 공정과, 상기 결과물 전면에 캐패시터 스토리지노드 형성용 폴리실리콘을 증착하는 공정, 상기 폴리실리콘층상에 감광막으로 된 미세패턴을 형성하는 공정, 상기 미세패턴을 마스크로 하여 상기 폴리실리콘층 표면 부위를 선택적으로 소정깊이 식각하는 공정, 상기 표면부위가 선택적으로 식각된 폴리실리콘층을 소정패턴으로 패터닝하여 캐패시터 스토리지노드를 형성하는 공정을 구비한 것을 제공한다.

Description

반도체 메모리 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 반도체 메모리 장치의 플래너형 커패시터 제조방법을 도시한 공정순서도
제3도는 본 발명의 반도체 메모리 장치의 커패시터 스토리지 노드부를 입체적으로 도시한 도면

Claims (2)

  1. 반도체 기판(1) 소정영역에 게이트 산화막(3), 게이트전극(4), 소오스 및 드레인(8)을 각각 형성하여 트랜지스터를 형성하는 공정과, 상기 결과물 전면에 캐패시터 스토리지노드 형성용 폴리실리콘(9)을 증착하는 공정, 상기 폴리실리콘층(9)사아에 감광막으로 된 미세패턴(11)을 형성하는 공정, 상기 미세패턴(11)을 마스크로 하여 상기 폴리실리콘층(9) 표면 부위를 선택적으로 소정깊이 식각하는 공정, 상기 표면부위가 선택적으로 식각된 폴리실리콘층(9A)을 소정패턴으로 패터닝하여 캐패시터 스토리지노드를 형성하는 공정을 구비한 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 감광막으로된 미세패턴(11)은 통상의 노광장치에 있어서의 축소 투영렌즈 대신 내경이 0.1㎛정도인 광섬유 다발이 장착된 노광장치를 이용하여 제이저에 의해 감광막을 노광시킨 후 형상하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930016132A 1993-08-19 1993-08-19 반도체메모리장치의제조방법 KR100298426B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100561379B1 (ko) * 1999-01-08 2006-03-16 삼성전자주식회사 도킹 시스템의 전원공급장치 및 장애로부터 안전한 도킹 시스템

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