JPH07254601A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH07254601A JPH07254601A JP7014194A JP7014194A JPH07254601A JP H07254601 A JPH07254601 A JP H07254601A JP 7014194 A JP7014194 A JP 7014194A JP 7014194 A JP7014194 A JP 7014194A JP H07254601 A JPH07254601 A JP H07254601A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- aluminum
- via hole
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 高温Ａｌスパッタリング法によりＡｌ膜を形
成する工程において、ビアホールに空隙部が発生するの
を防ぐ。 【構成】 Ｗを０．８μｍとしたとき、Ｌを数種類に変
えて製造した結果、Ｌが０．８μｍではビアホール内に
空隙部が発生した。Ｌを０．９５μｍ以上にすると空隙
部が発生しなくなった。そこで、０．８μｍの寸法のホ
ールで、スペースＬが０．９５μｍとすると、１ホール
当りの占有面積は３．０６μｍ2となる。
成する工程において、ビアホールに空隙部が発生するの
を防ぐ。 【構成】 Ｗを０．８μｍとしたとき、Ｌを数種類に変
えて製造した結果、Ｌが０．８μｍではビアホール内に
空隙部が発生した。Ｌを０．９５μｍ以上にすると空隙
部が発生しなくなった。そこで、０．８μｍの寸法のホ
ールで、スペースＬが０．９５μｍとすると、１ホール
当りの占有面積は３．０６μｍ2となる。
Description
【０００１】
【産業上の利用分野】本発明はアルミニウム（純アルミ
ニウムに限らず、アルミニウムに僅かのＳｉやＣｕなど
を含み半導体装置の配線として用いられているアルミニ
ウム合金も含めてアルミニウム（Ａｌ）と称す）の多層
配線をもつ半導体装置とその製造方法に関するものであ
る。特に製造方法では配線層間にビアホール（スルーホ
ール）を介して接続をなすための配線層の形成方法に特
徴をもつ半導体装置の製造方法に関するものである。
ニウムに限らず、アルミニウムに僅かのＳｉやＣｕなど
を含み半導体装置の配線として用いられているアルミニ
ウム合金も含めてアルミニウム（Ａｌ）と称す）の多層
配線をもつ半導体装置とその製造方法に関するものであ
る。特に製造方法では配線層間にビアホール（スルーホ
ール）を介して接続をなすための配線層の形成方法に特
徴をもつ半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置が高集積化されるに伴って、
配線も微細化され、また多層化される傾向にある。特
に、ハーフミクロンプロセスと称されるような、配線幅
も微細で、ビアホール径も微細になってくると、コンタ
クトホールだけでなく、配線層間に形成されるビアホー
ルも導電材で完全に埋め込む必要が生じてくる。Ａｌ配
線においては、ビアホールをＡｌのスパッタリング層に
より埋め込むことが提案されている。
配線も微細化され、また多層化される傾向にある。特
に、ハーフミクロンプロセスと称されるような、配線幅
も微細で、ビアホール径も微細になってくると、コンタ
クトホールだけでなく、配線層間に形成されるビアホー
ルも導電材で完全に埋め込む必要が生じてくる。Ａｌ配
線においては、ビアホールをＡｌのスパッタリング層に
より埋め込むことが提案されている。
【０００３】下層のＡｌ配線と上層のＡｌ配線をビアホ
ールを介して接続する際、Ａｌによるビアホールの埋込
みを改善するために、上層Ａｌ膜を形成する際、基板を
高温、例えば５００℃程度に加熱してスパッタリング法
により行なうＡｌ高温スパッタリング法がよいとされて
いる。
ールを介して接続する際、Ａｌによるビアホールの埋込
みを改善するために、上層Ａｌ膜を形成する際、基板を
高温、例えば５００℃程度に加熱してスパッタリング法
により行なうＡｌ高温スパッタリング法がよいとされて
いる。
【０００４】さらに埋込みを改善するために、上層Ａｌ
膜のスパッタリング工程において、下層Ａｌ膜上や層間
絶縁膜表面での上層Ａｌ膜の濡れ性を改善するために、
上層Ａｌ膜の形成に先立ってウエッティング層としてチ
タン（Ｔｉ）膜を形成しておくことが提案されている
（1992 Symposium on VLSI Technology of Technical P
apers, 74-75 (1992 IEEE)参照）。その報告では、ホー
ル径が０.１５μｍでアスペクト比が４.５のビアホール
に対し、Ａｌ高温スパッタリング法によりビアホールを
完全に埋め込むことができたとされている。
膜のスパッタリング工程において、下層Ａｌ膜上や層間
絶縁膜表面での上層Ａｌ膜の濡れ性を改善するために、
上層Ａｌ膜の形成に先立ってウエッティング層としてチ
タン（Ｔｉ）膜を形成しておくことが提案されている
（1992 Symposium on VLSI Technology of Technical P
apers, 74-75 (1992 IEEE)参照）。その報告では、ホー
ル径が０.１５μｍでアスペクト比が４.５のビアホール
に対し、Ａｌ高温スパッタリング法によりビアホールを
完全に埋め込むことができたとされている。
【０００５】コンタクトホールをＡｌで埋め込む方法に
おいては、Ａｌ膜の形成を初めに４００℃以上の高温で
行ない、続いて３５０℃以下の低温で行なう２段階法が
提案されれている（特開平４−６１１１８号公報参
照）。
おいては、Ａｌ膜の形成を初めに４００℃以上の高温で
行ない、続いて３５０℃以下の低温で行なう２段階法が
提案されれている（特開平４−６１１１８号公報参
照）。
【０００６】
【発明が解決しようとする課題】ビアホールをＡｌで埋
め込む高温Ａｌスパッタリング法は、基板を５００℃程
度に加熱した状態で１段階で必要な膜厚のＡｌ膜を堆積
している。コンタクトホールを埋め込む２段階法でも成
膜初期から基板を高温にしている。しかし、Ａｌ膜の成
膜初期から基板を高温にすると、ウエッティング層のチ
タン（Ｔｉ）とＡｌとの界面の反応が不均一に起こり、
上層Ａｌ結晶粒界の成長に片寄りが生じて上層Ａｌ膜の
表面の平坦性が悪くなる問題がある。
め込む高温Ａｌスパッタリング法は、基板を５００℃程
度に加熱した状態で１段階で必要な膜厚のＡｌ膜を堆積
している。コンタクトホールを埋め込む２段階法でも成
膜初期から基板を高温にしている。しかし、Ａｌ膜の成
膜初期から基板を高温にすると、ウエッティング層のチ
タン（Ｔｉ）とＡｌとの界面の反応が不均一に起こり、
上層Ａｌ結晶粒界の成長に片寄りが生じて上層Ａｌ膜の
表面の平坦性が悪くなる問題がある。
【０００７】いま、図１に示されるようなビアホール開
口パターンを形成するものとする。図１で６は下層Ａｌ
配線上に形成された層間絶縁膜、１４はその層間絶縁膜
にあけられたビアホールである。図２の断面図に示され
るように、下地２上の下層Ａｌ配線４上に、層間絶縁膜
６が形成され、層間絶縁膜６のビアホールを介して上層
Ａｌ配線１０が下層Ａｌ配線４と接続される。図１の平
面パターンで、ビアホール１４の寸法をＷとし、ビアホ
ール１４，１４間の間隔をＬとしたとき、Ｗ／Ｌが０．
８μｍ／０．８μｍで上層Ａｌ配線１０を形成すると、
上層Ａｌ配線用のＡｌ膜を高温Ａｌスパッタリング法で
形成しても完全に埋め込むことができず、ビアホールの
底部に空隙１２が形成される。空隙１２が形成される
と、ビアホール抵抗が増大したり、局所加熱によるスト
レスの増大で信頼性が低下する。
口パターンを形成するものとする。図１で６は下層Ａｌ
配線上に形成された層間絶縁膜、１４はその層間絶縁膜
にあけられたビアホールである。図２の断面図に示され
るように、下地２上の下層Ａｌ配線４上に、層間絶縁膜
６が形成され、層間絶縁膜６のビアホールを介して上層
Ａｌ配線１０が下層Ａｌ配線４と接続される。図１の平
面パターンで、ビアホール１４の寸法をＷとし、ビアホ
ール１４，１４間の間隔をＬとしたとき、Ｗ／Ｌが０．
８μｍ／０．８μｍで上層Ａｌ配線１０を形成すると、
上層Ａｌ配線用のＡｌ膜を高温Ａｌスパッタリング法で
形成しても完全に埋め込むことができず、ビアホールの
底部に空隙１２が形成される。空隙１２が形成される
と、ビアホール抵抗が増大したり、局所加熱によるスト
レスの増大で信頼性が低下する。
【０００８】本発明者は高温Ａｌスパッタリング法によ
り配線用Ａｌ膜を形成してビアホールを埋め込む方法で
は、図１のように隣接してビアホールを形成する半導体
装置ではビアホール間隔Ｌが空隙１２の形成に大きく影
響を与えることを見出した。本発明は、高温Ａｌスパッ
タリング法によりＡｌ膜を形成する工程において、ビア
ホールに空隙部が発生するのを防ぐことを目的とするも
のである。
り配線用Ａｌ膜を形成してビアホールを埋め込む方法で
は、図１のように隣接してビアホールを形成する半導体
装置ではビアホール間隔Ｌが空隙１２の形成に大きく影
響を与えることを見出した。本発明は、高温Ａｌスパッ
タリング法によりＡｌ膜を形成する工程において、ビア
ホールに空隙部が発生するのを防ぐことを目的とするも
のである。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
下層Ａｌ配線と上層Ａｌ配線とが層間絶縁膜により絶縁
されているとともに、下層Ａｌ配線と上層Ａｌ配線との
所定の部分が前記層間絶縁膜のビアホールを介して接続
されている２層配線を少なくとも含む多層配線を備えて
おり、１ビアホール当たりの占有面積が３．０μｍ2／
ホール以上であり、かつ、ビアホール内では下層Ａｌ配
線と上層Ａｌ配線の間にはチタン（Ｔｉ）膜又はチタン
合金膜が形成されている。
下層Ａｌ配線と上層Ａｌ配線とが層間絶縁膜により絶縁
されているとともに、下層Ａｌ配線と上層Ａｌ配線との
所定の部分が前記層間絶縁膜のビアホールを介して接続
されている２層配線を少なくとも含む多層配線を備えて
おり、１ビアホール当たりの占有面積が３．０μｍ2／
ホール以上であり、かつ、ビアホール内では下層Ａｌ配
線と上層Ａｌ配線の間にはチタン（Ｔｉ）膜又はチタン
合金膜が形成されている。
【００１０】本発明の製造方法は、以下の工程により形
成される２層Ａｌ配線を含む多層配線の形成方法を含ん
でいる。（Ａ）下層Ａｌ配線を被う層間絶縁膜を形成
し、その層間絶縁膜に１ビアホール当たりの占有面積が
３．０μｍ2／ホール以上になるようにビアホールを形
成する工程、（Ｂ）層間絶縁膜上からＴｉ膜又はチタン
合金膜を堆積する工程、（Ｃ）スパッタリング過程中の
少なくとも一部の期間で基板温度を４００℃からＡｌの
融点までの範囲の温度、好ましくは５００℃以上にして
所望の膜厚のＡｌの高温スパッタ膜を形成する工程、
（Ｄ）上層Ａｌ膜を配線用にパターン化する工程。
成される２層Ａｌ配線を含む多層配線の形成方法を含ん
でいる。（Ａ）下層Ａｌ配線を被う層間絶縁膜を形成
し、その層間絶縁膜に１ビアホール当たりの占有面積が
３．０μｍ2／ホール以上になるようにビアホールを形
成する工程、（Ｂ）層間絶縁膜上からＴｉ膜又はチタン
合金膜を堆積する工程、（Ｃ）スパッタリング過程中の
少なくとも一部の期間で基板温度を４００℃からＡｌの
融点までの範囲の温度、好ましくは５００℃以上にして
所望の膜厚のＡｌの高温スパッタ膜を形成する工程、
（Ｄ）上層Ａｌ膜を配線用にパターン化する工程。
【００１１】好ましくは、前記工程（Ｃ）のＡｌの高温
スパッタリング工程は２ステップに分けて行ない、その
第１ステップでは基板を加熱せず、第２ステップでは基
板を４００℃からＡｌの融点までの範囲の温度、好まし
くは５００℃以上に加熱する。さらに好ましくは、第２
ステップで形成するＡｌ膜の膜厚を第１ステップで形成
するＡｌ膜の膜厚と同じかそれよりも厚くする。また、
好ましくは、第２ステップでのＡｌ膜の成膜速度を１０
０〜１４０Å／秒とする。
スパッタリング工程は２ステップに分けて行ない、その
第１ステップでは基板を加熱せず、第２ステップでは基
板を４００℃からＡｌの融点までの範囲の温度、好まし
くは５００℃以上に加熱する。さらに好ましくは、第２
ステップで形成するＡｌ膜の膜厚を第１ステップで形成
するＡｌ膜の膜厚と同じかそれよりも厚くする。また、
好ましくは、第２ステップでのＡｌ膜の成膜速度を１０
０〜１４０Å／秒とする。
【００１２】
【作用】Ａｌの高温スパッタリングにおいては、ビアホ
ールを完全に埋め込むには層間絶縁膜上に到達したＡｌ
原子がマイグレーションにより移動できることが必要で
あり、Ａｌの表面張力やウエッティング層としてのＴｉ
膜又はチタン合金膜とＡｌとの反応などにより、ビアホ
ールを完全に埋め込むためにはビアホール密度が一定以
下、すなわち１ホール当りの基板上での占有面積が一定
以上であることが必要である。
ールを完全に埋め込むには層間絶縁膜上に到達したＡｌ
原子がマイグレーションにより移動できることが必要で
あり、Ａｌの表面張力やウエッティング層としてのＴｉ
膜又はチタン合金膜とＡｌとの反応などにより、ビアホ
ールを完全に埋め込むためにはビアホール密度が一定以
下、すなわち１ホール当りの基板上での占有面積が一定
以上であることが必要である。
【００１３】
【実施例】図１に示されるビアホール配列をもつパター
ンを製造した。その製造方法を図３を参照して説明す
る。 （Ａ）ＭＯＳトランジスタやバイポーラトランジスタな
どの半導体装置が形成されたシリコン基板２に１層目の
Ａｌ膜を堆積し、フォトリソグラフィーとエッチングに
より１層目のＡｌ配線４を形成する。Ａｌ配線４を被う
ように層間絶縁膜６を堆積する。層間絶縁膜６の一例
は、プラズマＣＶＤ法によるＰＳＧ膜を形成し、その上
に表面を平坦化するためにＳＯＧ（シリコン・オン・ガ
ラス）膜を塗布し、エッチバックを施して表面を平坦化
し、その後さらにプラズマＣＶＤ法によりＰＳＧ膜を堆
積したものである。層間絶縁膜６の膜厚は４０００〜１
００００Åであり、この例では９５００Åとした。層間
絶縁膜６にフォトリソグラフィーとエッチングによりビ
アホール１４を形成する。
ンを製造した。その製造方法を図３を参照して説明す
る。 （Ａ）ＭＯＳトランジスタやバイポーラトランジスタな
どの半導体装置が形成されたシリコン基板２に１層目の
Ａｌ膜を堆積し、フォトリソグラフィーとエッチングに
より１層目のＡｌ配線４を形成する。Ａｌ配線４を被う
ように層間絶縁膜６を堆積する。層間絶縁膜６の一例
は、プラズマＣＶＤ法によるＰＳＧ膜を形成し、その上
に表面を平坦化するためにＳＯＧ（シリコン・オン・ガ
ラス）膜を塗布し、エッチバックを施して表面を平坦化
し、その後さらにプラズマＣＶＤ法によりＰＳＧ膜を堆
積したものである。層間絶縁膜６の膜厚は４０００〜１
００００Åであり、この例では９５００Åとした。層間
絶縁膜６にフォトリソグラフィーとエッチングによりビ
アホール１４を形成する。
【００１４】（Ｂ）基板を加熱して層間絶縁膜６に取り
込まれているガス等を排気する。その後、ビアホール１
４の開口内を例えばＡｒによるＲＦスパッタにて２００
Å程度エッチングする。その後、層間絶縁膜６上から全
面にＴｉ膜８を４００〜１５００Åの厚さにスパッタリ
ング法により堆積する。ガス出し等のための基板加熱、
ＲＦスパッタによるエッチング及びＴｉ膜の堆積に至る
一連の工程は真空装置を大気に開放せず（連続処理）に
て実施する。基板加熱は基板の下面に加熱したアルゴン
ガスを吹きつけるアルゴン加熱により、又はヒータ加熱
により行なう。
込まれているガス等を排気する。その後、ビアホール１
４の開口内を例えばＡｒによるＲＦスパッタにて２００
Å程度エッチングする。その後、層間絶縁膜６上から全
面にＴｉ膜８を４００〜１５００Åの厚さにスパッタリ
ング法により堆積する。ガス出し等のための基板加熱、
ＲＦスパッタによるエッチング及びＴｉ膜の堆積に至る
一連の工程は真空装置を大気に開放せず（連続処理）に
て実施する。基板加熱は基板の下面に加熱したアルゴン
ガスを吹きつけるアルゴン加熱により、又はヒータ加熱
により行なう。
【００１５】（Ｃ）さらに、真空装置を大気に開放せず
（連続処理）、Ｔｉ膜８上から上層Ａｌ配線用のＡｌ膜
１０をスパッタリング法により堆積する。Ａｌ膜１０は
２段階のスパッタリング法により堆積する。１段階目は
基板を加熱しない状態で１５００〜３０００Åの厚さに
堆積する。その後基板を４００〜６００℃、好ましくは
５００〜６００℃に加熱し、基板温度が安定するまで１
〜２分間おいた後、成膜速度が１００〜１４０Å／分と
なる条件で１５００〜６５００ÅのＡｌ膜を堆積する。
２段階目のＡｌ膜は１段階目のものと同等の厚さ又はそ
れ以上の厚さとし、ビアホールを完全に埋め込む厚さに
調整する。基板温度はＡｌの融点（約６６０℃）以下と
する。加熱装置により決まる基板温度の上限は一般には
Ａｌの融点以下である。その後、Ａｌ膜１０を写真製版
とエッチングによりパターン化して上層Ａｌ配線とす
る。
（連続処理）、Ｔｉ膜８上から上層Ａｌ配線用のＡｌ膜
１０をスパッタリング法により堆積する。Ａｌ膜１０は
２段階のスパッタリング法により堆積する。１段階目は
基板を加熱しない状態で１５００〜３０００Åの厚さに
堆積する。その後基板を４００〜６００℃、好ましくは
５００〜６００℃に加熱し、基板温度が安定するまで１
〜２分間おいた後、成膜速度が１００〜１４０Å／分と
なる条件で１５００〜６５００ÅのＡｌ膜を堆積する。
２段階目のＡｌ膜は１段階目のものと同等の厚さ又はそ
れ以上の厚さとし、ビアホールを完全に埋め込む厚さに
調整する。基板温度はＡｌの融点（約６６０℃）以下と
する。加熱装置により決まる基板温度の上限は一般には
Ａｌの融点以下である。その後、Ａｌ膜１０を写真製版
とエッチングによりパターン化して上層Ａｌ配線とす
る。
【００１６】他の実施例では、Ｔｉ膜８に代えて、３０
０〜１０００Åの厚さのＴｉ膜、５００〜１５００Åの
厚さのＴｉＮ膜及び５００〜１５００Åの厚さのＴｉ膜
の３層膜としてもよい。この３層膜をスパッタリング工
程により形成する。そのスパッタリング工程は、基板を
加熱しない状態で行なう。ＴｉＮ膜は反応性スパッタリ
ング法により形成することができるが、スパッタリング
法に代えてＴｉ膜表面を窒素雰囲気中での加熱処理によ
り窒化してもよい。
０〜１０００Åの厚さのＴｉ膜、５００〜１５００Åの
厚さのＴｉＮ膜及び５００〜１５００Åの厚さのＴｉ膜
の３層膜としてもよい。この３層膜をスパッタリング工
程により形成する。そのスパッタリング工程は、基板を
加熱しない状態で行なう。ＴｉＮ膜は反応性スパッタリ
ング法により形成することができるが、スパッタリング
法に代えてＴｉ膜表面を窒素雰囲気中での加熱処理によ
り窒化してもよい。
【００１７】実施例は２層のＡｌ配線を形成する工程を
示しているが、さらに多層配線とする場合は、図３の実
施例の上層Ａｌ膜１０による配線を下層配線とみて、そ
の上に図３の工程を繰り返すことによりさらに多層配線
を形成することができる。図１のパターンで、Ｗを０．
８μｍとしたとき、Ｌを数種類に変えて製造した結果、
Ｌが０．８μｍでは図２のような空隙部１２が発生し
た。Ｌを０．９５μｍ以上にすると空隙部が発生しなく
なった。そこで、０．８μｍの寸法のホールで、スペー
スＬが０．９５μｍとすると、１ホール当りの占有面積
は３．０６μｍ2となる。
示しているが、さらに多層配線とする場合は、図３の実
施例の上層Ａｌ膜１０による配線を下層配線とみて、そ
の上に図３の工程を繰り返すことによりさらに多層配線
を形成することができる。図１のパターンで、Ｗを０．
８μｍとしたとき、Ｌを数種類に変えて製造した結果、
Ｌが０．８μｍでは図２のような空隙部１２が発生し
た。Ｌを０．９５μｍ以上にすると空隙部が発生しなく
なった。そこで、０．８μｍの寸法のホールで、スペー
スＬが０．９５μｍとすると、１ホール当りの占有面積
は３．０６μｍ2となる。
【００１８】
【発明の効果】本発明ではビアホール内に空隙部を発生
させず、また上層Ａｌ配線の表面平坦性もよくすること
ができる。そのためエレクトロマイグレーション耐性が
向上し高密度になっても表面平坦性がよくなる。
させず、また上層Ａｌ配線の表面平坦性もよくすること
ができる。そのためエレクトロマイグレーション耐性が
向上し高密度になっても表面平坦性がよくなる。
【図１】本発明が適用される半導体装置の一例における
ビアホール開口パターンを示す平面図である。
ビアホール開口パターンを示す平面図である。
【図２】従来の方法により製造された２層Ａｌ配線を示
す断面図である。
す断面図である。
【図３】一実施例の製造方法を示す工程断面図である。
２ シリコン基板 ４ 下層Ａｌ配線 ６ 層間絶縁膜 ８ チタン膜 １０ 上層Ａｌ配線 １２ 空隙部 １４ ビアホール
Claims (5)
- 【請求項１】 下層アルミニウム配線と上層アルミニウ
ム配線とが層間絶縁膜により絶縁されているとともに、
下層アルミニウム配線と上層アルミニウム配線との所定
の部分が前記層間絶縁膜のビアホールを介して接続され
ている２層配線を少なくとも含む多層配線を備えた半導
体装置において、 １ビアホール当たりの占有面積が３．０μｍ2／ホール
以上であり、かつ、ビアホール内では下層アルミニウム
配線と上層アルミニウム配線の間にはチタン膜又はチタ
ン合金膜が形成されていることを特徴とする半導体装
置。 - 【請求項２】 以下の工程により形成される２層アルミ
ニウム配線を含む多層配線の形成方法を含むことを特徴
とする半導体装置の製造方法。（Ａ）下層アルミニウム
配線を被う層間絶縁膜を形成し、その層間絶縁膜に１ビ
アホール当たりの占有面積が３．０μｍ2／ホール以上
になるようにビアホールを形成する工程、（Ｂ）前記層
間絶縁膜上からチタン膜又はチタン合金膜を堆積する工
程、（Ｃ）スパッタリング過程中の少なくとも一部の期
間で基板温度を４００℃からアルミニウムの融点までの
範囲の温度、好ましくは５００℃以上にして所望の膜厚
のアルミニウムの高温スパッタ膜を形成する工程、
（Ｄ）前記上層アルミニウム膜を配線用にパターン化す
る工程。 - 【請求項３】 前記工程（Ｃ）のアルミニウムの高温ス
パッタリング工程は２ステップに分けて行ない、その第
１ステップでは基板を加熱せず、第２ステップでは基板
を４００℃からアルミニウムの融点までの範囲の温度、
好ましくは５００℃以上に加熱する請求項２に記載の半
導体装置の製造方法。 - 【請求項４】 第２ステップで形成するアルミニウム膜
の膜厚を第１ステップで形成するアルミニウム膜の膜厚
と同じかそれよりも厚くする請求項３に記載の半導体装
置の製造方法。 - 【請求項５】 第２ステップでのアルミニウム膜の成膜
速度を１００〜１４０Å／秒とする請求項３に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014194A JPH07254601A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014194A JPH07254601A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254601A true JPH07254601A (ja) | 1995-10-03 |
Family
ID=13423002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014194A Pending JPH07254601A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254601A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
-
1994
- 1994-03-14 JP JP7014194A patent/JPH07254601A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2710221B2 (ja) | 半導体装置及びその製造方法 | |
| EP0552968B1 (en) | Semiconductor device including a wiring layer | |
| US5963827A (en) | Method for producing via contacts in a semiconductor device | |
| US8119519B2 (en) | Semiconductor device manufacturing method | |
| KR0165813B1 (ko) | 접속홀의 플러그 형성 방법 | |
| JP3353727B2 (ja) | 半導体装置の配線構造の形成方法 | |
| KR100331906B1 (ko) | 반도체 장치의 제조 방법 | |
| JPH04290437A (ja) | 多層相互接続体用のアルミニウム積層型コンタクト／ビアの製造方法 | |
| US6844627B2 (en) | Metal film semiconductor device and a method for forming the same | |
| JPH09260384A (ja) | 平坦な誘電体層の形成方法および多層配線パターン | |
| JP3133842B2 (ja) | 多層配線構造の製造方法 | |
| US5641993A (en) | Semiconductor IC with multilayered Al wiring | |
| JPH0228253B2 (ja) | ||
| JPH07254601A (ja) | 半導体装置とその製造方法 | |
| JP3325714B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100371508B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH11330236A (ja) | 多層配線を有する電子装置及びその製造方法 | |
| JP3269490B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0621236A (ja) | 半導体装置およびその製造方法 | |
| JPS60173857A (ja) | 半導体装置の製造方法 | |
| JP3340578B2 (ja) | 半導体装置の多層配線及びその製造方法 | |
| JPH05251566A (ja) | 多層配線構造 | |
| KR100307985B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6180520B1 (en) | Multiple layer interconnects with low stray lateral capacitance | |
| JPH08255833A (ja) | 半導体装置の製造方法 |