JPH0750771B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0750771B2 JPH0750771B2 JP63074981A JP7498188A JPH0750771B2 JP H0750771 B2 JPH0750771 B2 JP H0750771B2 JP 63074981 A JP63074981 A JP 63074981A JP 7498188 A JP7498188 A JP 7498188A JP H0750771 B2 JPH0750771 B2 JP H0750771B2
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- JP
- Japan
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- power supply
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- output
- internal cell
- cell region
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Links
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- 239000000758 substrate Substances 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、相補なチャンネル型
の絶縁ゲート電界効果トランジスタで構成されるCMOS構
造の半導体装置に関する。
の絶縁ゲート電界効果トランジスタで構成されるCMOS構
造の半導体装置に関する。
〔従来の技術〕 従来、この種の半導体装置では、プロセスの微細化及び
高電界化に伴なうトランジスタの耐圧の低下のため、さ
らに消費電力の低減を目的として低電圧化が進められよ
うとしているが、一般に低電圧においては汎用ロジック
とのインターフェイスが確立されておらず、周辺の製品
な5V単一電源のものが主であるために、電源としては5V
単一電源を要求されることが多い。
高電界化に伴なうトランジスタの耐圧の低下のため、さ
らに消費電力の低減を目的として低電圧化が進められよ
うとしているが、一般に低電圧においては汎用ロジック
とのインターフェイスが確立されておらず、周辺の製品
な5V単一電源のものが主であるために、電源としては5V
単一電源を要求されることが多い。
すなわち、従来のCMOS集積回路の回路例を第５図に示す
ように、入力パッド501に接続される入力バッファ502と
出力パッド505に接続される出力バッファ504とこれらの
間に接続される内部セル領域の論理回路503とはいずれ
もＮチャンネルMOSFETとＰチャンネルMOSFETとで形成さ
れるCMOS構造をしており、これらは共通に電源線307とG
ND線506とで給電されている。
ように、入力パッド501に接続される入力バッファ502と
出力パッド505に接続される出力バッファ504とこれらの
間に接続される内部セル領域の論理回路503とはいずれ
もＮチャンネルMOSFETとＰチャンネルMOSFETとで形成さ
れるCMOS構造をしており、これらは共通に電源線307とG
ND線506とで給電されている。
〔発明が解決しようとする課題〕 上述した従来の半導体装置は、内部セル領域の論理回路
503の動作電源電位は入出力セル領域の入出力バッファ5
02,505の動作電源電位と同電位（主として5V）となって
いるので、内部セル領域の論理回路503は定格電圧が７
〜8V以上である比較的大きなトランジスタを用いて設計
する必要がある。このため、内部セル領域の論理回路50
3の動作速度および消費電力をさらに改善することは困
難であるという欠点がある。
503の動作電源電位は入出力セル領域の入出力バッファ5
02,505の動作電源電位と同電位（主として5V）となって
いるので、内部セル領域の論理回路503は定格電圧が７
〜8V以上である比較的大きなトランジスタを用いて設計
する必要がある。このため、内部セル領域の論理回路50
3の動作速度および消費電力をさらに改善することは困
難であるという欠点がある。
本発明の半導体装置は半導体基板上にCMOSトランジスタ
で構成される入出力セル領域及び内部セル領域を含む半
導体装置において、前記入出力セル領域のCMOSトランジ
スタには電源端子から直接電源を供給し、前記内部セル
領域を形成するCMOSトランジスタに対しては、当該CMOS
トランジスタのうち一導電型トランジスタにはダイオー
ド接続された逆導電型トランジスタを介して前記電源を
供給するようにした事を特徴とする。
で構成される入出力セル領域及び内部セル領域を含む半
導体装置において、前記入出力セル領域のCMOSトランジ
スタには電源端子から直接電源を供給し、前記内部セル
領域を形成するCMOSトランジスタに対しては、当該CMOS
トランジスタのうち一導電型トランジスタにはダイオー
ド接続された逆導電型トランジスタを介して前記電源を
供給するようにした事を特徴とする。
次に参考例について図面を参照して説明する。
第１図は第１の参考例の回路図である。入力信号は、入
力パッド101から入出力セル領域上の入力バッファ102を
通じて低電圧動作の内部セル領域の論理回路103に入力
される。低電圧動作の内部セル領域の論理回路103から
の出力信号は、出力バッファ104から出力パッド105を通
して出力される。GND線106の電位は、入出力セル領域の
入出力バッファ102,104と内部セル領域の論理回路103と
で同電位であるのに対し、電源側は、入出力セル領域の
入出力バッファ102,107の電源線107は電源端子ＶDDに接
続されており、その電位がＶDDレベルに設定されている
のに対し、電圧調整用ダイオード108を通して内部セル
領域の論理回路103の電源線109に電源端子ＶDDから電源
電位が与えられるので、論理回路103の電源線109の電位
ＶDDレベルより電圧調整用ダイオード108分低くなって
いる。
力パッド101から入出力セル領域上の入力バッファ102を
通じて低電圧動作の内部セル領域の論理回路103に入力
される。低電圧動作の内部セル領域の論理回路103から
の出力信号は、出力バッファ104から出力パッド105を通
して出力される。GND線106の電位は、入出力セル領域の
入出力バッファ102,104と内部セル領域の論理回路103と
で同電位であるのに対し、電源側は、入出力セル領域の
入出力バッファ102,107の電源線107は電源端子ＶDDに接
続されており、その電位がＶDDレベルに設定されている
のに対し、電圧調整用ダイオード108を通して内部セル
領域の論理回路103の電源線109に電源端子ＶDDから電源
電位が与えられるので、論理回路103の電源線109の電位
ＶDDレベルより電圧調整用ダイオード108分低くなって
いる。
第２図は第２の参考例の回路図であり、電源端子ＶDDは
入出力セル領域の入出力バッファ202,204の電源線207に
は直接接続されているが、内部セル領域の論理回路203
の電源線209には電圧調整用ダイオード208を２段直列に
介して接続されている。このため、内部セル領域の論理
回路203の電源線209の電位を第１図の第１の実施例に比
べ、さらに0.7〜0.9V程度低く設定できる。
入出力セル領域の入出力バッファ202,204の電源線207に
は直接接続されているが、内部セル領域の論理回路203
の電源線209には電圧調整用ダイオード208を２段直列に
介して接続されている。このため、内部セル領域の論理
回路203の電源線209の電位を第１図の第１の実施例に比
べ、さらに0.7〜0.9V程度低く設定できる。
第３図は本発明の第１の実施例の回路図である。入力信
号は入力パッド301から入出力セル領域の入力バッファ3
02を通じて低電圧動作の内部セル領域の論理回路303に
入力される。低電圧動作の内部セル領域の論理回路303
からの出力信号は、入出力セル領域の出力バッファ304
から出力パッド305を通して出力される。GND線306の電
位は、入出力セル領域の入出力バッファ302と304と内部
セル領域の論理回路303とで同電位であるのに対し、電
源側では、入出力セル領域の入出力バッファ302と304の
電源線307が電源端子ＶDDに直接接続されて、その電位
がＶDDレベルに設定されているのに対し、内部セル領域
の論理回路303の電源線309にはゲートとドレインが短絡
された電圧調整用ｎチャンネルトランジスタ308を通し
て電源端子に接続されており、内部セル領域の論理回路
303の電源線309にはＶDDレベルから電圧調整用ｎチャン
ネルトランジスタ308の電圧降下分低い電位が与えられ
ている。
号は入力パッド301から入出力セル領域の入力バッファ3
02を通じて低電圧動作の内部セル領域の論理回路303に
入力される。低電圧動作の内部セル領域の論理回路303
からの出力信号は、入出力セル領域の出力バッファ304
から出力パッド305を通して出力される。GND線306の電
位は、入出力セル領域の入出力バッファ302と304と内部
セル領域の論理回路303とで同電位であるのに対し、電
源側では、入出力セル領域の入出力バッファ302と304の
電源線307が電源端子ＶDDに直接接続されて、その電位
がＶDDレベルに設定されているのに対し、内部セル領域
の論理回路303の電源線309にはゲートとドレインが短絡
された電圧調整用ｎチャンネルトランジスタ308を通し
て電源端子に接続されており、内部セル領域の論理回路
303の電源線309にはＶDDレベルから電圧調整用ｎチャン
ネルトランジスタ308の電圧降下分低い電位が与えられ
ている。
第４図は本発明の第２の実施例の回路図である。入出力
セル領域の入出力バッファ402,404の電源線407は電源端
子ＶDDに直接接続されているが、内部セル領域の論理回
路403の電源線409には電源端子ＶDDから電圧調整用にゲ
ートとドレインが短絡されたｎチャンネルトランジスタ
408を２段直列に介して接続されており、内部セル領域
の論理回路403の電源線409の電位を第３図の実施例に比
べ、さらに0.5〜1.0V程度低く設定している。
セル領域の入出力バッファ402,404の電源線407は電源端
子ＶDDに直接接続されているが、内部セル領域の論理回
路403の電源線409には電源端子ＶDDから電圧調整用にゲ
ートとドレインが短絡されたｎチャンネルトランジスタ
408を２段直列に介して接続されており、内部セル領域
の論理回路403の電源線409の電位を第３図の実施例に比
べ、さらに0.5〜1.0V程度低く設定している。
以上説明したように、本発明は、内部セル領域の論理回
路の電源電位を入出力セル領域の入出力バッファの電源
電位より電圧調整用MOSトランジスタを設けて低くする
ことによって、内部セル内のトランジスタのチャンネル
長を短くし、内部セル領域を低電圧動作させることが可
能となり、これによって、従来の外部との5V単一電源を
用いた回路とインターフェイスを保ちながら、内部セル
領域の論理回路の動作速度を上げ、消費電力を低減する
ことができる。
路の電源電位を入出力セル領域の入出力バッファの電源
電位より電圧調整用MOSトランジスタを設けて低くする
ことによって、内部セル内のトランジスタのチャンネル
長を短くし、内部セル領域を低電圧動作させることが可
能となり、これによって、従来の外部との5V単一電源を
用いた回路とインターフェイスを保ちながら、内部セル
領域の論理回路の動作速度を上げ、消費電力を低減する
ことができる。
さらに、内部セル領域を形成するCMOSトランジスタに対
しては、当該CMOSトランジスタのうち一導電型トランジ
スタにはダイオード接続された逆導電型トランジスタを
介して電源を供給するようにした事により，前記逆導電
型トランジスタの基板効果により外部とのインターフェ
ーイス電源の電圧が変化しても内部セル領域の論理回路
には変化の少ない安定した電源電圧を供給することがで
きる。
しては、当該CMOSトランジスタのうち一導電型トランジ
スタにはダイオード接続された逆導電型トランジスタを
介して電源を供給するようにした事により，前記逆導電
型トランジスタの基板効果により外部とのインターフェ
ーイス電源の電圧が変化しても内部セル領域の論理回路
には変化の少ない安定した電源電圧を供給することがで
きる。
第１図は第１の参考例を示す回路図、第２図は第２の参
考例を示す回路図、第３図は本発明の第１の実施例を示
す回路図、第４図は本発明の第２の実施例を示す回路
図、第５図は従来の例を示す回路図である。 101,201,301,401,501……入力パッド、102,202,302,40
2,502……入力バッファ、103,203,303,403,503……内部
セル領域の論理回路、104,204,304,404,504……出力バ
ッファ、105,205,305,405,505……出力パッド、106,20
6,306,406,506……GND線、107,207,307,407……入出力
バッファ電源線、507……電源線、108,208……電圧調整
用ダイオード、308,408……電圧調整用ｎチャンネルト
ランジスタ、109,209,309,409……内部セル電源線。
考例を示す回路図、第３図は本発明の第１の実施例を示
す回路図、第４図は本発明の第２の実施例を示す回路
図、第５図は従来の例を示す回路図である。 101,201,301,401,501……入力パッド、102,202,302,40
2,502……入力バッファ、103,203,303,403,503……内部
セル領域の論理回路、104,204,304,404,504……出力バ
ッファ、105,205,305,405,505……出力パッド、106,20
6,306,406,506……GND線、107,207,307,407……入出力
バッファ電源線、507……電源線、108,208……電圧調整
用ダイオード、308,408……電圧調整用ｎチャンネルト
ランジスタ、109,209,309,409……内部セル電源線。
Claims (1)
- 【請求項１】半導体基板上にCMOSトランジスタで構成さ
れる入出力セル領域及び内部セル領域を含む半導体装置
において、前記入出力セル領域のCMOSトランジスタには
電源端子から直接電源を供給し、前記内部セル領域を形
成するCMOSトランジスタに対しては、当該CMOSトランジ
スタのうち一導電型トランジスタにはダイオード接続さ
れた逆導電型トランジスタを介して前記電源を供給する
ようにした事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074981A JPH0750771B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074981A JPH0750771B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01246861A JPH01246861A (ja) | 1989-10-02 |
| JPH0750771B2 true JPH0750771B2 (ja) | 1995-05-31 |
Family
ID=13562973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074981A Expired - Fee Related JPH0750771B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750771B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798056B2 (ja) * | 1996-05-30 | 1998-09-17 | 日本電気株式会社 | マスタスライス半導体集積回路 |
| JP2005243907A (ja) | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119960A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 相補型半導体集積回路装置 |
-
1988
- 1988-03-28 JP JP63074981A patent/JPH0750771B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01246861A (ja) | 1989-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |