JP2798056B2 - マスタスライス半導体集積回路 - Google Patents
マスタスライス半導体集積回路Info
- Publication number
- JP2798056B2 JP2798056B2 JP8136702A JP13670296A JP2798056B2 JP 2798056 B2 JP2798056 B2 JP 2798056B2 JP 8136702 A JP8136702 A JP 8136702A JP 13670296 A JP13670296 A JP 13670296A JP 2798056 B2 JP2798056 B2 JP 2798056B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- diode
- diffusion layer
- type diffusion
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 97
- 238000009792 diffusion process Methods 0.000 description 86
- 238000010586 diagram Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明マスタスライス半導体
集積回路に関し、特に絶縁体上に形成したシリコンなど
の半導体層を設けたＳＯＩ基板を使用したゲートアレー
やスタンダードセル方式等のマスタスライス半導体集積
回路に関する。
集積回路に関し、特に絶縁体上に形成したシリコンなど
の半導体層を設けたＳＯＩ基板を使用したゲートアレー
やスタンダードセル方式等のマスタスライス半導体集積
回路に関する。
【０００２】
【従来の技術】図８は特定用途向けＬＳＩ（ＡＳＩＣ
（アップリケーション・スペシフィック・ＩＣ））の代
表例である、ＣＭＯＳ ＳＯＧ（ゲート敷詰型アレー）
の内部基本セルに２入力ＮＡＮＤを構成したときのレイ
アウト平面図、図９（ａ），（ｂ）は図８のＥ−Ｅ線断
面図及びＦ−Ｆ線断面図、図１０は回路図である。図４
（ａ）において基本セル４０１は、Ｎウェルコンタクト
拡散層４０２、Ｐウェルコンタクト拡散層４０７、Ｐ+
型拡散層４０３ａ〜４０３ｃおよびｐＭＯＳゲート電極
４０５ａ，４０５ｂから成る２個のｐＭＯＳトランジス
タ４１６ａ，４１６ｂと、Ｎ+ 型拡散層４０４ａ〜４０
４ｃおよびｎＭＯＳゲート電極４０６ａ，４０６ｂから
成る２個のｎＭＯＳトランジスタ４１７ａ，４１７ｂで
構成されている。
（アップリケーション・スペシフィック・ＩＣ））の代
表例である、ＣＭＯＳ ＳＯＧ（ゲート敷詰型アレー）
の内部基本セルに２入力ＮＡＮＤを構成したときのレイ
アウト平面図、図９（ａ），（ｂ）は図８のＥ−Ｅ線断
面図及びＦ−Ｆ線断面図、図１０は回路図である。図４
（ａ）において基本セル４０１は、Ｎウェルコンタクト
拡散層４０２、Ｐウェルコンタクト拡散層４０７、Ｐ+
型拡散層４０３ａ〜４０３ｃおよびｐＭＯＳゲート電極
４０５ａ，４０５ｂから成る２個のｐＭＯＳトランジス
タ４１６ａ，４１６ｂと、Ｎ+ 型拡散層４０４ａ〜４０
４ｃおよびｎＭＯＳゲート電極４０６ａ，４０６ｂから
成る２個のｎＭＯＳトランジスタ４１７ａ，４１７ｂで
構成されている。
【０００３】電源電位（Ｖdd）は、電源配線４０８（層
間絶縁膜４２６を選択的に被覆している）からコンタク
ト孔４１２を介してＮウェルコンタクト拡散層領域４０
２およびＰ+ 型拡散層４０３ａ，４０３ｃにそれぞれ与
えられている。同時に接地電位は、接地配線４０９から
コンタクト孔４１２を介してＰウェルコンタクト拡散層
４０７およびＮ+ 型拡散層４０４ａにそれぞれ与えられ
ている。図８では、ソース領域を電源電位として並列接
続された２個のｐＭＯＳトランジスタ４１６ａ，４１６
ｂの共通ドレイン領域（４０３ｂ）と、一方のｎＭＯＳ
トランジスタ４１７ａのソースを接地電位として直列接
続された２個のｎＭＯＳトランジスタ４１７ａ，４１７
ｂのうち４１７ｂのドレイン領域（４０４ｃ）とを出力
配線４１１で結線し、ｐＭＯＳゲート電極４０５ａとｎ
ＭＯＳゲート電極４０６ａとを入力配線４１８で結線
し、ｐＭＯＳゲート電極４０５ｂとｎＭＯＳゲート電極
４０６ｂを入力配線４１９で結線することで２入力ＮＡ
ＮＤ回路を構成している。このように、従来のＣＭＯＳ
ＳＯＧで用いられている基本セルは、２入力ＮＡＮＤ
回路または２入力ＮＯＲ回路を基本として構成されてい
ることが多い。なお、入力配線４１８，４１９出力配線
４１１は第１層アルミニウム合金膜でなり、これらは図
示しない第２層アルミニウム合金膜でなる配線に接続さ
れる。
間絶縁膜４２６を選択的に被覆している）からコンタク
ト孔４１２を介してＮウェルコンタクト拡散層領域４０
２およびＰ+ 型拡散層４０３ａ，４０３ｃにそれぞれ与
えられている。同時に接地電位は、接地配線４０９から
コンタクト孔４１２を介してＰウェルコンタクト拡散層
４０７およびＮ+ 型拡散層４０４ａにそれぞれ与えられ
ている。図８では、ソース領域を電源電位として並列接
続された２個のｐＭＯＳトランジスタ４１６ａ，４１６
ｂの共通ドレイン領域（４０３ｂ）と、一方のｎＭＯＳ
トランジスタ４１７ａのソースを接地電位として直列接
続された２個のｎＭＯＳトランジスタ４１７ａ，４１７
ｂのうち４１７ｂのドレイン領域（４０４ｃ）とを出力
配線４１１で結線し、ｐＭＯＳゲート電極４０５ａとｎ
ＭＯＳゲート電極４０６ａとを入力配線４１８で結線
し、ｐＭＯＳゲート電極４０５ｂとｎＭＯＳゲート電極
４０６ｂを入力配線４１９で結線することで２入力ＮＡ
ＮＤ回路を構成している。このように、従来のＣＭＯＳ
ＳＯＧで用いられている基本セルは、２入力ＮＡＮＤ
回路または２入力ＮＯＲ回路を基本として構成されてい
ることが多い。なお、入力配線４１８，４１９出力配線
４１１は第１層アルミニウム合金膜でなり、これらは図
示しない第２層アルミニウム合金膜でなる配線に接続さ
れる。
【０００４】ＡＳＩＣ等のＣＭＯＳ論理ＬＳＩでは高速
化、高集積化の技術開発が進展し、ＡＳＩＣの場合、図
８に示すような基本セルの微細化が進められてきた。こ
れらの技術に加えて近年は、携帯情報機器の広がりと共
に低消費電力化技術が重視されるようになってきた。こ
れは、ＬＳＩの低電力化が携帯情報機器の電池での使用
可能時間を伸ばすことにつながるからである。
化、高集積化の技術開発が進展し、ＡＳＩＣの場合、図
８に示すような基本セルの微細化が進められてきた。こ
れらの技術に加えて近年は、携帯情報機器の広がりと共
に低消費電力化技術が重視されるようになってきた。こ
れは、ＬＳＩの低電力化が携帯情報機器の電池での使用
可能時間を伸ばすことにつながるからである。
【０００５】ＣＭＯＳ論理回路の消費電力Ｐ（Ｗ）は、
動作周波数ｆ（Ｈz ）、電源電圧Ｖdd（Ｖ）、負荷容量
Ｃ（Ｆ）として次式で与えられる。
動作周波数ｆ（Ｈz ）、電源電圧Ｖdd（Ｖ）、負荷容量
Ｃ（Ｆ）として次式で与えられる。
【０００６】 Ｐ＝０．５×Ｃ×ｆ×Ｖdd 2 …（１） （１）式からも明らかなように、消費電力は電源電圧の
２乗に比例しているため、低消費電力化には電源電圧を
下げることが最も効果的である。
２乗に比例しているため、低消費電力化には電源電圧を
下げることが最も効果的である。
【０００７】内部回路の電源電圧を下げる回路として
は、ダイオードの順方向の電圧降下を利用した回路が知
られており（特開平０１−２４６８６１号公報）、この
回路を図８に示したのと同じ基本セルレイアウトを使用
して構成する場合について、図１１を参照して説明す
る。
は、ダイオードの順方向の電圧降下を利用した回路が知
られており（特開平０１−２４６８６１号公報）、この
回路を図８に示したのと同じ基本セルレイアウトを使用
して構成する場合について、図１１を参照して説明す
る。
【０００８】まず、図１１（ｂ）に示すように、電源配
線５０８から電源電圧Ｖddをダイオード５０２ａの順方
向電圧分低い電圧をｐＭＯＳトランジスタ５１６ａ及び
ｎＭＯＳトランジスタ５１７ａでなるＣＭＯＳインバー
タに供給する場合について説明する。ある基本セル５０
１のＮ+ 型拡散層５０４ｂとｎＭＯＳゲート電極５０６
ａを電源配線５０８に接続し、接地配線５０９をＰウェ
ルコンタクト層５２１に接続することによってダイオー
ド５０２ａを構成する。隣接する基本セルのｐＭＯＳゲ
ート電極５０５ｆとｎＭＯＳゲート電極５０６ｄを入力
配線５１０ａにより接続し、電源配線５０８をＮウェル
コンタクト拡散層５２０に接続しＰ+ 型拡散層５０３ｉ
とＮ+ 型拡散層５０４ａを配線５２７ａにより接続し、
Ｎ+ 型拡散層５０４ｆを接地配線５０９に接続し、Ｐ+
型拡散層５０３ｈとＮ+ 型拡散層５０４ｅとを出力配線
５１１ａで結線することによりＣＭＯＳインバータを構
成する。ｐＭＯＳゲート電極５０５ｅを電源配線５０８
に接続し、ｎＭＯＳゲート電極５０６ｃを接地配線５０
９に接続してあるのは、出力配線５１１ａの電位により
これらのゲート電極下のチャネル部が導通するのを防ぐ
ためである。
線５０８から電源電圧Ｖddをダイオード５０２ａの順方
向電圧分低い電圧をｐＭＯＳトランジスタ５１６ａ及び
ｎＭＯＳトランジスタ５１７ａでなるＣＭＯＳインバー
タに供給する場合について説明する。ある基本セル５０
１のＮ+ 型拡散層５０４ｂとｎＭＯＳゲート電極５０６
ａを電源配線５０８に接続し、接地配線５０９をＰウェ
ルコンタクト層５２１に接続することによってダイオー
ド５０２ａを構成する。隣接する基本セルのｐＭＯＳゲ
ート電極５０５ｆとｎＭＯＳゲート電極５０６ｄを入力
配線５１０ａにより接続し、電源配線５０８をＮウェル
コンタクト拡散層５２０に接続しＰ+ 型拡散層５０３ｉ
とＮ+ 型拡散層５０４ａを配線５２７ａにより接続し、
Ｎ+ 型拡散層５０４ｆを接地配線５０９に接続し、Ｐ+
型拡散層５０３ｈとＮ+ 型拡散層５０４ｅとを出力配線
５１１ａで結線することによりＣＭＯＳインバータを構
成する。ｐＭＯＳゲート電極５０５ｅを電源配線５０８
に接続し、ｎＭＯＳゲート電極５０６ｃを接地配線５０
９に接続してあるのは、出力配線５１１ａの電位により
これらのゲート電極下のチャネル部が導通するのを防ぐ
ためである。
【０００９】同様に、図１１（ｃ）に示すように、ＣＭ
ＯＳインバータと接地との間にｐＭＯＳトランジスタで
構成したダイオード５０２ｂを挿入することによって、
低消費電力化を企ることも可能である。基本セルのＰ+
型拡散層５０３ａとｐＭＯＳゲート電極５０５ｂを接地
配線５０９に接続し、電源配線５０８をＮウェルコンタ
クト層５２０に接続することによってダイオード５０２
ｂを構成する。隣接する基本セルのｐＭＯＳゲート電極
５０５ｃとｎＭＯＳゲート電極５０６ｅを入力配線５１
０ｂにより接続し、接地配線５０９をＰウェルコンタク
ト拡散層５２１に接続し、Ｐ+ 型拡散層５０３ｃとＮ+
型拡散層５０４ｇを配線５２７ｂにより接続し、Ｐ+ 型
拡散層５０３ｄを電源配線５０８に接続し、Ｐ+ 型拡散
層５０３ｅとＮ+ 型拡散層５０４ｈとを出力配線５１１
ｂで結線することによりＣＭＯＳインバータを構成す
る。ｐＭＯＳゲート電極５０５ｄを電源配線５０８に接
続し、ｎＭＯＳゲート電極５０６ｆを接地配線５０９に
接続してあるのは、出力配線５１１ｂの電位によりこれ
らのゲート電極下のチャネル部が導通するのを防ぐため
である。
ＯＳインバータと接地との間にｐＭＯＳトランジスタで
構成したダイオード５０２ｂを挿入することによって、
低消費電力化を企ることも可能である。基本セルのＰ+
型拡散層５０３ａとｐＭＯＳゲート電極５０５ｂを接地
配線５０９に接続し、電源配線５０８をＮウェルコンタ
クト層５２０に接続することによってダイオード５０２
ｂを構成する。隣接する基本セルのｐＭＯＳゲート電極
５０５ｃとｎＭＯＳゲート電極５０６ｅを入力配線５１
０ｂにより接続し、接地配線５０９をＰウェルコンタク
ト拡散層５２１に接続し、Ｐ+ 型拡散層５０３ｃとＮ+
型拡散層５０４ｇを配線５２７ｂにより接続し、Ｐ+ 型
拡散層５０３ｄを電源配線５０８に接続し、Ｐ+ 型拡散
層５０３ｅとＮ+ 型拡散層５０４ｈとを出力配線５１１
ｂで結線することによりＣＭＯＳインバータを構成す
る。ｐＭＯＳゲート電極５０５ｄを電源配線５０８に接
続し、ｎＭＯＳゲート電極５０６ｆを接地配線５０９に
接続してあるのは、出力配線５１１ｂの電位によりこれ
らのゲート電極下のチャネル部が導通するのを防ぐため
である。
【００１０】
【発明が解決しようとする課題】上述したように、バル
ク基板を用いたＣＭＯＳ基本セルを利用して低消費電力
下を企ることはできるが、そのために基本セルをもう一
つ使用するので集積度の低下が大きい。又、ダイオード
動作をするｎＭＯＳトランジスタ又はｐＭＯＳトランジ
スタのソース拡散層とウェル関のＰＮ接合容量が大きく
（Ｐウェルは接地、Ｎウェルは電源電位に固定されてい
るので大きな逆バイアス状態になる）、高速動作を妨げ
る。
ク基板を用いたＣＭＯＳ基本セルを利用して低消費電力
下を企ることはできるが、そのために基本セルをもう一
つ使用するので集積度の低下が大きい。又、ダイオード
動作をするｎＭＯＳトランジスタ又はｐＭＯＳトランジ
スタのソース拡散層とウェル関のＰＮ接合容量が大きく
（Ｐウェルは接地、Ｎウェルは電源電位に固定されてい
るので大きな逆バイアス状態になる）、高速動作を妨げ
る。
【００１１】すなわち、ＣＭＯＳインバータに加わる実
効電源電圧が低下するだけでなく大きな寄生容量が附加
され、動作速度の低下が著しい。更に、この寄生容量を
充放電するので消費電力の低減を妨げる。
効電源電圧が低下するだけでなく大きな寄生容量が附加
され、動作速度の低下が著しい。更に、この寄生容量を
充放電するので消費電力の低減を妨げる。
【００１２】勿論、電源電圧を低下させるための専用の
ＰＮ接合ダイオードを基本セルに入れることもできる。
ＰＮ接合ダイオードを基本セルに入れることもできる。
【００１３】図１２（ａ）は、Ｐ型バルクシリコン基板
を用い、ツインウェルＣＭＯＳプロセスでアノードまた
はカソードの電位が電源または接地電位に固定されてい
ないダイオードとＣＭＯＳトランジスタを混在させた場
合のレイアウト図、図１２（ｂ）は電源側にダイオード
６０２ａを挿入したＣＭＯＳインバータの回路図、図１
２（ｂ）は接地側にダイオード６０２ｂを挿入したＣＭ
ＯＳインバータの回路図、図１３（ａ）は図１２（ａ）
のＧ−Ｇ線断面図であり、Ｎウェル６２２ａ中に形成さ
れた、ｐＭＯＳトランジスタに隣接するダイオードの断
面図を示したものである。また図１３（ｂ）は図１２
（ａ）のＨ−Ｈ線断面図であり、Ｐウェル６２３ａ中に
形成された、ｎＭＯＳトランジスタに隣接するダイオー
ドの断面図を示したものである。
を用い、ツインウェルＣＭＯＳプロセスでアノードまた
はカソードの電位が電源または接地電位に固定されてい
ないダイオードとＣＭＯＳトランジスタを混在させた場
合のレイアウト図、図１２（ｂ）は電源側にダイオード
６０２ａを挿入したＣＭＯＳインバータの回路図、図１
２（ｂ）は接地側にダイオード６０２ｂを挿入したＣＭ
ＯＳインバータの回路図、図１３（ａ）は図１２（ａ）
のＧ−Ｇ線断面図であり、Ｎウェル６２２ａ中に形成さ
れた、ｐＭＯＳトランジスタに隣接するダイオードの断
面図を示したものである。また図１３（ｂ）は図１２
（ａ）のＨ−Ｈ線断面図であり、Ｐウェル６２３ａ中に
形成された、ｎＭＯＳトランジスタに隣接するダイオー
ドの断面図を示したものである。
【００１４】図１３（ａ），（ｂ）においてダイオード
は、Ｎウェル６２２ｂ，６２２ｄ中のＮ+ 型拡散層６０
４ｄ，６０４ｅをカソードとし、Ｐ+ 型拡散層６０３
ｄ，６０３ｅをアノードとして構成される。またこの例
では、Ｐ型シリコン基板６１３を使用しており、通常は
Ｐ型シリコン基板には接地電位が与えられている。
は、Ｎウェル６２２ｂ，６２２ｄ中のＮ+ 型拡散層６０
４ｄ，６０４ｅをカソードとし、Ｐ+ 型拡散層６０３
ｄ，６０３ｅをアノードとして構成される。またこの例
では、Ｐ型シリコン基板６１３を使用しており、通常は
Ｐ型シリコン基板には接地電位が与えられている。
【００１５】図１３（ａ）において、Ｎウェルコンタク
ト拡散層６２０，Ｐ+ 型拡散層６０３ａ，６０３ｂ，６
０３ｃ，ｐＭＯＳゲート電極６０５ａ，６０５ｂから構
成される２個のｐＭＯＳトランジスタのＮウェル６２２
ａには、電源配線６０８からコンタクト６１２を介して
Ｎウェルコンタクト拡散層６２０に電源電位が与えられ
ている。この電源電位を与えられたｐＭＯＳトランジス
タ部のＮウェル６２２ａとダイオードのカソードと同電
位となるＮウェル６２２ｂを電気的に分離するため、両
者の間にＰウェル６２３ｃが設けられている。
ト拡散層６２０，Ｐ+ 型拡散層６０３ａ，６０３ｂ，６
０３ｃ，ｐＭＯＳゲート電極６０５ａ，６０５ｂから構
成される２個のｐＭＯＳトランジスタのＮウェル６２２
ａには、電源配線６０８からコンタクト６１２を介して
Ｎウェルコンタクト拡散層６２０に電源電位が与えられ
ている。この電源電位を与えられたｐＭＯＳトランジス
タ部のＮウェル６２２ａとダイオードのカソードと同電
位となるＮウェル６２２ｂを電気的に分離するため、両
者の間にＰウェル６２３ｃが設けられている。
【００１６】現在量産レベルにあるＭＯＳトランジスタ
のゲート長Ｌが０．５μｍルールのプロセスでは、この
分離のためのＰウェル６２３ｃの幅が約２μｍ必要とな
る。さらに、Ｐウェル６２３ｃとダイオードのアノード
となるＰ+ 型拡散層６０３ｄとの間に約１μｍ、Ｐウェ
ル６２３ｃとＮウェルコンタクト拡散層６２０との間に
約１μｍの間隔が必要となるため、ダイオードの周囲に
は、約４μｍの素子分離領域が必要となる。このよう
に、バルクシリコン基板を用いてＭＯＳトランジスタ
と、アノード、カソード共に固定電位を与えられていな
いダイオードを混在させるためには、ダイオードの周囲
に広い分離領域が必要となるため、集積度が劣化する。
のゲート長Ｌが０．５μｍルールのプロセスでは、この
分離のためのＰウェル６２３ｃの幅が約２μｍ必要とな
る。さらに、Ｐウェル６２３ｃとダイオードのアノード
となるＰ+ 型拡散層６０３ｄとの間に約１μｍ、Ｐウェ
ル６２３ｃとＮウェルコンタクト拡散層６２０との間に
約１μｍの間隔が必要となるため、ダイオードの周囲に
は、約４μｍの素子分離領域が必要となる。このよう
に、バルクシリコン基板を用いてＭＯＳトランジスタ
と、アノード、カソード共に固定電位を与えられていな
いダイオードを混在させるためには、ダイオードの周囲
に広い分離領域が必要となるため、集積度が劣化する。
【００１７】また、図１２（ａ），図１３（ａ）に記載
のダイオードのカソードはＮ+ 型拡散層６０４ｄとＮウ
ェル６２２ｂで構成されているため、カソード端子容量
はアノードとなるＰ+ 型拡散層６０３ｄ、Ｐウェル６２
３ｃ，６２３ｄ，Ｐ型シリコン基板６１３、それぞれと
の間のＰＮ接合容量の和となる。従って、このダイオー
ドのカソード電位を変化させるときには、同じ拡散層面
積とした場合、ＭＯＳトランジスタのソースまたはドレ
イン拡散層領域の電位を変化させる場合よりも多くの電
力を必要とする。
のダイオードのカソードはＮ+ 型拡散層６０４ｄとＮウ
ェル６２２ｂで構成されているため、カソード端子容量
はアノードとなるＰ+ 型拡散層６０３ｄ、Ｐウェル６２
３ｃ，６２３ｄ，Ｐ型シリコン基板６１３、それぞれと
の間のＰＮ接合容量の和となる。従って、このダイオー
ドのカソード電位を変化させるときには、同じ拡散層面
積とした場合、ＭＯＳトランジスタのソースまたはドレ
イン拡散層領域の電位を変化させる場合よりも多くの電
力を必要とする。
【００１８】図１３（ｂ）において、Ｐウェルコンタク
ト拡散層６２１、Ｎ+ 型拡散層６０４ａ，６０４ｂ，６
０４ｃ，ｎＭＯＳゲート電極６０６ａ，６０６ｂから構
成される２個のｎＭＯＳトランジスタ部のＰウェル６２
３ａには、接地線６０９からコンタクト６１２を介して
Ｐウェルコンタクト拡散層６２１に接地電位が与えられ
ている。
ト拡散層６２１、Ｎ+ 型拡散層６０４ａ，６０４ｂ，６
０４ｃ，ｎＭＯＳゲート電極６０６ａ，６０６ｂから構
成される２個のｎＭＯＳトランジスタ部のＰウェル６２
３ａには、接地線６０９からコンタクト６１２を介して
Ｐウェルコンタクト拡散層６２１に接地電位が与えられ
ている。
【００１９】この場合、図１３（ａ）のようなダイオー
ドの周囲に素子分離のための一定幅以上のＰウェルを設
ける必要はないが、基本セルの形状を矩形にするため図
１３（ａ）と同じ分離領域を設けている。また図１３
（ｂ）に記載のダイオードのカソード端子容量は、図１
３（ａ）の場合と同様、アノードとなるＰ+ 型拡散層６
０３ｅ，Ｐウェル６２３ａ，６２３ｂ、Ｐ型シリコン基
板６１３、それぞれとの間ＰＮ接合容量の和となる。従
って、図１３（ｂ）のダイオード素子のカソード電位を
変化させるときには、同じ拡散層面積とした場合、ＭＯ
Ｓトランジスタのソースまたはドレイン拡散層領域の電
位を変化させる場合よりも多くの電力を必要とする。す
なわち、ＣＭＯＳ基本ゲートを利用するよりも一層、集
積度、動作速度及び消費電力の全てに不利である。
ドの周囲に素子分離のための一定幅以上のＰウェルを設
ける必要はないが、基本セルの形状を矩形にするため図
１３（ａ）と同じ分離領域を設けている。また図１３
（ｂ）に記載のダイオードのカソード端子容量は、図１
３（ａ）の場合と同様、アノードとなるＰ+ 型拡散層６
０３ｅ，Ｐウェル６２３ａ，６２３ｂ、Ｐ型シリコン基
板６１３、それぞれとの間ＰＮ接合容量の和となる。従
って、図１３（ｂ）のダイオード素子のカソード電位を
変化させるときには、同じ拡散層面積とした場合、ＭＯ
Ｓトランジスタのソースまたはドレイン拡散層領域の電
位を変化させる場合よりも多くの電力を必要とする。す
なわち、ＣＭＯＳ基本ゲートを利用するよりも一層、集
積度、動作速度及び消費電力の全てに不利である。
【００２０】本発明の目的は、集積度及び動作速度の低
下が軽減され、一層低消費電力化が可能なマスタスライ
ス半導体集積回路を提供することにある。
下が軽減され、一層低消費電力化が可能なマスタスライ
ス半導体集積回路を提供することにある。
【００２１】
【課題を解決するための手段】本発明のマスタスライス
半導体集積回路は、第１の半導体層、絶縁層及び第２の
半導体層を積層したＳＯＩ領域を有する半導体基板の前
記第２の半導体層の表面から絶縁層に達する素子分離絶
縁膜で区画された活性領域を有する半導体素子が複数個
設けられたセルを有し、一の前記半導体素子として前記
第２の半導体層の表面から前記絶縁層に達する第１導電
型領域及び第２導電型領域を有するＰＮ接合ダイオード
を備えているというものである。
半導体集積回路は、第１の半導体層、絶縁層及び第２の
半導体層を積層したＳＯＩ領域を有する半導体基板の前
記第２の半導体層の表面から絶縁層に達する素子分離絶
縁膜で区画された活性領域を有する半導体素子が複数個
設けられたセルを有し、一の前記半導体素子として前記
第２の半導体層の表面から前記絶縁層に達する第１導電
型領域及び第２導電型領域を有するＰＮ接合ダイオード
を備えているというものである。
【００２２】セルはｐＭＯＳトランジスタ、ｎＭＯＳト
ランジスタ及びＰＮ接合ダイオードで構成することがで
きる。この場合、ｐＭＯＳトランジスタのソース・ドレ
イン領域及びｎＭＯＳトランジスタのソース・ドレイン
領域とそれぞれ同時に形成されたアノード領域及びカソ
ード領域をＰＮ接合ダイオードが有してもよい。更に、
ｐＭＯＳトランジスタの一方のソース・ドレイン領域を
アノードとして共有する第１のＰＮ接合ダイオードと、
ｎＭＯＳトランジスタの一方のソース・ドレイン領域を
カソードとして共有する第２のＰＮ接合ダイオードを備
えていてもよい。
ランジスタ及びＰＮ接合ダイオードで構成することがで
きる。この場合、ｐＭＯＳトランジスタのソース・ドレ
イン領域及びｎＭＯＳトランジスタのソース・ドレイン
領域とそれぞれ同時に形成されたアノード領域及びカソ
ード領域をＰＮ接合ダイオードが有してもよい。更に、
ｐＭＯＳトランジスタの一方のソース・ドレイン領域を
アノードとして共有する第１のＰＮ接合ダイオードと、
ｎＭＯＳトランジスタの一方のソース・ドレイン領域を
カソードとして共有する第２のＰＮ接合ダイオードを備
えていてもよい。
【００２３】更に又、電源配線（又は接地配線）にＰＮ
接合ダイオードのアノード領域（又はカソード領域）を
接続してそのカソード領域（又はアノード領域）をｐＭ
ＯＳトランジスタ（又はｎＭＯＳトランジスタ）のソー
ス領域に接続して低消費電力化したＣＭＯＳ論理ゲート
を含むようにすることができる。
接合ダイオードのアノード領域（又はカソード領域）を
接続してそのカソード領域（又はアノード領域）をｐＭ
ＯＳトランジスタ（又はｎＭＯＳトランジスタ）のソー
ス領域に接続して低消費電力化したＣＭＯＳ論理ゲート
を含むようにすることができる。
【００２４】以上の場合、基本セルが同期的に配置され
たゲートアレーを有するものでもよい。
たゲートアレーを有するものでもよい。
【００２５】ＳＯＩ領域には、ウェル領域が存在しない
ため、フィールド酸化膜（素子分離絶縁膜）を形成する
だけでトランジスタおよびダイオードの素子分離が可能
であり、かつＭＯＳトランジスタのウェルコンタクト拡
散層領域は不要である。このため本発明の半導体集積回
路では、バルクシリコン基板を用いた場合に比べダイオ
ードの形成に要する素子分離領域を大幅に縮小可能であ
り、かつ基本セル内のＭＯＳトランジスタのウェルコン
タクト拡散層領域を削除可能であるため、同程度の面積
で基本セル内にダイオード素子を形成可能である。又、
ダイオードの寄生容量も殆どない。
ため、フィールド酸化膜（素子分離絶縁膜）を形成する
だけでトランジスタおよびダイオードの素子分離が可能
であり、かつＭＯＳトランジスタのウェルコンタクト拡
散層領域は不要である。このため本発明の半導体集積回
路では、バルクシリコン基板を用いた場合に比べダイオ
ードの形成に要する素子分離領域を大幅に縮小可能であ
り、かつ基本セル内のＭＯＳトランジスタのウェルコン
タクト拡散層領域を削除可能であるため、同程度の面積
で基本セル内にダイオード素子を形成可能である。又、
ダイオードの寄生容量も殆どない。
【００２６】
【発明の実施の形態】図１は本発明の第１の実施の形態
を示す平面図（基本セルレイアウト）、図２（ａ），
（ｂ）は図１のＡ−Ａ線断面図及びＢ−Ｂ線断面図、図
３はこの基本セルで構成される回路の回路図である。
を示す平面図（基本セルレイアウト）、図２（ａ），
（ｂ）は図１のＡ−Ａ線断面図及びＢ−Ｂ線断面図、図
３はこの基本セルで構成される回路の回路図である。
【００２７】この実施の形態はＳＯＧ型のＣＭＯＳゲー
トアレーであり、基本セル１０１は、２個のダイオード
１０２ａ，１０２ｂと、Ｐ+ 型拡散層１０３ａ〜１０３
ｃおよびｐＭＯＳゲート電極１０５ａ，１０５ｂから成
る２個のｐＭＯＳトランジスタと、Ｎ+ 型拡散層１０４
ａ〜１０４ｃおよびｎＭＯＳゲート電極１０６ａ，１０
６ｂから成る２個のｎＭＯＳトランジスタで構成されて
いる。２個のダイオード１０２ａ，１０２ｂはそれぞ
れ、アノードとなるＰ+ 型拡散層１０３ｄ，１０３ｅと
Ｐ- 型拡散層１０７ａ，１０７ｂ、並びにカソードとな
るＮ+ 型拡散層１０４ｄ，１０４ｅから構成されてい
る。
トアレーであり、基本セル１０１は、２個のダイオード
１０２ａ，１０２ｂと、Ｐ+ 型拡散層１０３ａ〜１０３
ｃおよびｐＭＯＳゲート電極１０５ａ，１０５ｂから成
る２個のｐＭＯＳトランジスタと、Ｎ+ 型拡散層１０４
ａ〜１０４ｃおよびｎＭＯＳゲート電極１０６ａ，１０
６ｂから成る２個のｎＭＯＳトランジスタで構成されて
いる。２個のダイオード１０２ａ，１０２ｂはそれぞ
れ、アノードとなるＰ+ 型拡散層１０３ｄ，１０３ｅと
Ｐ- 型拡散層１０７ａ，１０７ｂ、並びにカソードとな
るＮ+ 型拡散層１０４ｄ，１０４ｅから構成されてい
る。
【００２８】図２（ａ）および図２（ｂ）に示すよう
に、ＳＯＩ基板ではＰ型シリコン基板１１３の上に埋込
酸化膜１１４が存在するため、通常ＬＯＣＯＳ法で形成
される素子分離酸化膜１１５ｂでダイオードとＭＯＳト
ランジスタを電気的に分離可能である。図２（ａ）で
は、ｐＭＯＳトランジスタのＰ+ 型拡散層１０３ａと、
ダイオード１０２ａのアノードとなるＰ+ 型拡散層１０
３ｄの間の素子分離酸化膜１１５ｂによりダイオード１
０２ａとｐＭＯＳトランジスタが分離されている。この
素子分離酸化膜１１５ｂの幅は通常、ＣＭＯＳプロセス
の最小素子分離酸化膜幅で決定され、現在量産レベルに
あるゲート長Ｌが０．５μｍルールのＣＭＯＳプロセス
では１μｍ以下で形成可能である。このように本発明で
は、従来の論理基本セル（図１２）よりも基本セル中に
ダイオード素子を高密度に形成可能である。
に、ＳＯＩ基板ではＰ型シリコン基板１１３の上に埋込
酸化膜１１４が存在するため、通常ＬＯＣＯＳ法で形成
される素子分離酸化膜１１５ｂでダイオードとＭＯＳト
ランジスタを電気的に分離可能である。図２（ａ）で
は、ｐＭＯＳトランジスタのＰ+ 型拡散層１０３ａと、
ダイオード１０２ａのアノードとなるＰ+ 型拡散層１０
３ｄの間の素子分離酸化膜１１５ｂによりダイオード１
０２ａとｐＭＯＳトランジスタが分離されている。この
素子分離酸化膜１１５ｂの幅は通常、ＣＭＯＳプロセス
の最小素子分離酸化膜幅で決定され、現在量産レベルに
あるゲート長Ｌが０．５μｍルールのＣＭＯＳプロセス
では１μｍ以下で形成可能である。このように本発明で
は、従来の論理基本セル（図１２）よりも基本セル中に
ダイオード素子を高密度に形成可能である。
【００２９】図１での回路レイアウトでは、電源配線１
０８からコンタクト孔１１２を通してダイオード１０２
ａのアノードとなるＰ+ 型拡散層１０３ｄへ電源電位が
与えられ、カソードとなるＮ+ 型拡散層１０４ｄは金属
配線によりｐＭＯＳトランジスタ１１６のソースとなる
Ｐ+ 型拡散層１０３ａと結線され、ｐＭＯＳトランジス
タ１１６のドレインとなるＰ+ 型拡散層１０３ｂは、ｎ
ＭＯＳトランジスタ１１７のドレインとなるＮ+ 型拡散
層１０４ｂと出力配線１１１で結線され、ｎＭＯＳトラ
ンジスタ１１７のソースとなるＮ+ 型拡散層１０４ａに
は接地配線１０９からコンタクト孔１１２を通して接地
電位が与えられ、ｐＭＯＳゲート電極１０５ａとｎＭＯ
Ｓゲート電極１０６ａは入力配線１１０で結線されてい
る。なお、１０５ｂには電源配線１０８より電源電位が
与えられ、同じくもう一方のｎＭＯＳゲート電極１０６
ｂには配線１０９より接地電位が与えられている。
０８からコンタクト孔１１２を通してダイオード１０２
ａのアノードとなるＰ+ 型拡散層１０３ｄへ電源電位が
与えられ、カソードとなるＮ+ 型拡散層１０４ｄは金属
配線によりｐＭＯＳトランジスタ１１６のソースとなる
Ｐ+ 型拡散層１０３ａと結線され、ｐＭＯＳトランジス
タ１１６のドレインとなるＰ+ 型拡散層１０３ｂは、ｎ
ＭＯＳトランジスタ１１７のドレインとなるＮ+ 型拡散
層１０４ｂと出力配線１１１で結線され、ｎＭＯＳトラ
ンジスタ１１７のソースとなるＮ+ 型拡散層１０４ａに
は接地配線１０９からコンタクト孔１１２を通して接地
電位が与えられ、ｐＭＯＳゲート電極１０５ａとｎＭＯ
Ｓゲート電極１０６ａは入力配線１１０で結線されてい
る。なお、１０５ｂには電源配線１０８より電源電位が
与えられ、同じくもう一方のｎＭＯＳゲート電極１０６
ｂには配線１０９より接地電位が与えられている。
【００３０】上記のレイアウトにより、ＣＭＯＳインバ
ータ回路のｐＭＯＳトランジスタのソースにダイオード
１０２ａのカソードが、またＬＳＩチップ全体の電源に
はダイオード１０２ａのアノードが接続された、図３の
回路が構成される。本実施の形態では、インバータ回路
のｐＭＯＳトランジスタのソースとＬＳＩチップ上の電
源配線の間にダイオードが順方向に接続されているた
め、インバータの動作電源電圧がダイオードのビルトイ
ン電圧分だけ低下し、このインバータ回路の低電力化を
図ることができる。いま、電源電圧をＶdd＝３．３Ｖ，
ダイオード素子のビルトイン電圧をＶfb＝０．７Ｖとし
て、式（１）より図３の回路の消費電力は、通常のＣＭ
ＯＳインバータ回路の （（Ｖdd−Ｖfb）2 ／Ｖdd 2 ）×１００＝６２（％）…（２） に低減されると計算される。実際の図３の回路の消費電
力には、付加したダイオードで消費される電力も加わる
が、それを加えたとしても式（２）の値は７０（％）以
下にすることが可能である。
ータ回路のｐＭＯＳトランジスタのソースにダイオード
１０２ａのカソードが、またＬＳＩチップ全体の電源に
はダイオード１０２ａのアノードが接続された、図３の
回路が構成される。本実施の形態では、インバータ回路
のｐＭＯＳトランジスタのソースとＬＳＩチップ上の電
源配線の間にダイオードが順方向に接続されているた
め、インバータの動作電源電圧がダイオードのビルトイ
ン電圧分だけ低下し、このインバータ回路の低電力化を
図ることができる。いま、電源電圧をＶdd＝３．３Ｖ，
ダイオード素子のビルトイン電圧をＶfb＝０．７Ｖとし
て、式（１）より図３の回路の消費電力は、通常のＣＭ
ＯＳインバータ回路の （（Ｖdd−Ｖfb）2 ／Ｖdd 2 ）×１００＝６２（％）…（２） に低減されると計算される。実際の図３の回路の消費電
力には、付加したダイオードで消費される電力も加わる
が、それを加えたとしても式（２）の値は７０（％）以
下にすることが可能である。
【００３１】図１，図３と図１１（ａ），図１１（ｂ）
と比較すると分るように、同一機能の回路を構成するの
に本実施の形態の方が占有面積を小さくできる。又、ダ
イオードの寄生容量が殆どないので消費電力も少なく高
速動作可能である。
と比較すると分るように、同一機能の回路を構成するの
に本実施の形態の方が占有面積を小さくできる。又、ダ
イオードの寄生容量が殆どないので消費電力も少なく高
速動作可能である。
【００３２】ＡＳＩＣにおいて、同一チップに電源電圧
で動作させる回路と、電源電圧を降下させて動作させる
回路とを設ける場合、図１１のような基本セルと図１の
ような基本セルとをチップ上に領域を分けて配置してお
くことにより、全体として効率よく低消費電力化を達成
できる。
で動作させる回路と、電源電圧を降下させて動作させる
回路とを設ける場合、図１１のような基本セルと図１の
ような基本セルとをチップ上に領域を分けて配置してお
くことにより、全体として効率よく低消費電力化を達成
できる。
【００３３】図４（ａ）は図１の基本セル上に、ダイオ
ード素子を接地側に接続したインバータ回路をレイアウ
トしたときの平面図、図４（ｂ）は等価回路図である。
この第２の実施の形態では、電源配線２０８からコンタ
クト孔２１２を通してｐＭＯＳトランジスタ２１６のソ
ースとなるＰ+ 型拡散層２０３ａと結線され、ｐＭＯＳ
トランジスタ２１６のドレインとなるＰ+ 型拡散層２０
３ｂは、ｎＭＯＳトランジスタ２１７のドレインとなる
Ｎ+ 型拡散層２０４ｂと出力配線２１１で結線され、ｎ
ＭＯＳトランジスタ２１７のソースとなるＮ+ 型拡散層
２０４ａはダイオード２０２ｂのアノードとなるＰ+ 型
拡散層２０３ｅと金属配線２２８で結線され、カソード
となるＮ+ 型拡散層２０４ｅには接地配線２０９からコ
ンタクト孔２１２を通して接地電位が与えられ、ｐＭＯ
Ｓゲート電極２０５ａとｎＭＯＳゲート電極２０６ａは
入力配線２１０で結線されている。なお、他方のｐＭＯ
Ｓゲート電極２０５ｂには電源配線２０８より電源電位
が与えられ、同じくもう一方のｎＭＯＳゲート電極２０
６ｂには接地配線２０９より接地電位が与えられてい
る。
ード素子を接地側に接続したインバータ回路をレイアウ
トしたときの平面図、図４（ｂ）は等価回路図である。
この第２の実施の形態では、電源配線２０８からコンタ
クト孔２１２を通してｐＭＯＳトランジスタ２１６のソ
ースとなるＰ+ 型拡散層２０３ａと結線され、ｐＭＯＳ
トランジスタ２１６のドレインとなるＰ+ 型拡散層２０
３ｂは、ｎＭＯＳトランジスタ２１７のドレインとなる
Ｎ+ 型拡散層２０４ｂと出力配線２１１で結線され、ｎ
ＭＯＳトランジスタ２１７のソースとなるＮ+ 型拡散層
２０４ａはダイオード２０２ｂのアノードとなるＰ+ 型
拡散層２０３ｅと金属配線２２８で結線され、カソード
となるＮ+ 型拡散層２０４ｅには接地配線２０９からコ
ンタクト孔２１２を通して接地電位が与えられ、ｐＭＯ
Ｓゲート電極２０５ａとｎＭＯＳゲート電極２０６ａは
入力配線２１０で結線されている。なお、他方のｐＭＯ
Ｓゲート電極２０５ｂには電源配線２０８より電源電位
が与えられ、同じくもう一方のｎＭＯＳゲート電極２０
６ｂには接地配線２０９より接地電位が与えられてい
る。
【００３４】上記のレイアウトにより、ＣＭＯＳインバ
ータ回路のｎＭＯＳトランジスタのソースにダイオード
２０２ｂのアノードが、またＬＳＩチップ全体の接地配
線にはダイオード２０２ｂのカソードが接続された、図
４（ｂ）の回路が構成される。インバータ回路のｎＭＯ
ＳトランジスタのソースとＬＳＩチップ上の接地配線の
間にダイオードが順方向に接続されているため、インバ
ータの接地電位がダイオードのビルトイン電圧分だけ増
加し、このインバータ回路の低電力化を図ることができ
る。
ータ回路のｎＭＯＳトランジスタのソースにダイオード
２０２ｂのアノードが、またＬＳＩチップ全体の接地配
線にはダイオード２０２ｂのカソードが接続された、図
４（ｂ）の回路が構成される。インバータ回路のｎＭＯ
ＳトランジスタのソースとＬＳＩチップ上の接地配線の
間にダイオードが順方向に接続されているため、インバ
ータの接地電位がダイオードのビルトイン電圧分だけ増
加し、このインバータ回路の低電力化を図ることができ
る。
【００３５】図５は本発明の第３の実施の形態の基本セ
ル上のレイアウトを示す平面図、図６（ａ），（ｂ）は
図５のＣ−Ｃ線断面図及びＤ−Ｄ線断面図、図７は回路
図である。図５の基本セル３０１は、図１と同様にそれ
ぞれ２個のｐＭＯＳトランジスタ、ｎＭＯＳトランジス
タおよびダイオードから構成されているが、ｐＭＯＳト
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域を同一Ｐ+ 型拡散層３０３ａで形成し、ま
たｎＭＯＳトランジスタのソースまたはドレイン領域と
ダイオードのカソードを同一Ｎ+ 型拡散層３０４ａで形
成することを特色としている。
ル上のレイアウトを示す平面図、図６（ａ），（ｂ）は
図５のＣ−Ｃ線断面図及びＤ−Ｄ線断面図、図７は回路
図である。図５の基本セル３０１は、図１と同様にそれ
ぞれ２個のｐＭＯＳトランジスタ、ｎＭＯＳトランジス
タおよびダイオードから構成されているが、ｐＭＯＳト
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域を同一Ｐ+ 型拡散層３０３ａで形成し、ま
たｎＭＯＳトランジスタのソースまたはドレイン領域と
ダイオードのカソードを同一Ｎ+ 型拡散層３０４ａで形
成することを特色としている。
【００３６】図６（ａ）ではＮ+ 型拡散層３０４ｄをカ
ソード、Ｐ- 型領域３０７ａを挟んだＰ+ 型拡散層３０
３ａをアノードとしてダイオードが形成されており、Ｐ
+ 型拡散層３０３ａはｐＭＯＳトランジスタのソースま
たはドレイン領域を兼ねている。図６（ｂ）でも同様
に、Ｎ+ 型拡散層３０４ａをカソード、Ｐ- 型領域３０
７ｂを挟んだＰ+ 型拡散層３０３ｄをアノードとしてダ
イオードが形成されており、Ｎ+ 型拡散層３０４ａはｎ
ＭＯＳトランジスタのソースまたはドレイン領域を兼ね
ている。
ソード、Ｐ- 型領域３０７ａを挟んだＰ+ 型拡散層３０
３ａをアノードとしてダイオードが形成されており、Ｐ
+ 型拡散層３０３ａはｐＭＯＳトランジスタのソースま
たはドレイン領域を兼ねている。図６（ｂ）でも同様
に、Ｎ+ 型拡散層３０４ａをカソード、Ｐ- 型領域３０
７ｂを挟んだＰ+ 型拡散層３０３ｄをアノードとしてダ
イオードが形成されており、Ｎ+ 型拡散層３０４ａはｎ
ＭＯＳトランジスタのソースまたはドレイン領域を兼ね
ている。
【００３７】このように、本実施の形態ではｐＭＯＳト
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域間の素子分離領域、およびｎＭＯＳトラン
ジスタのソースまたはドレイン領域とダイオードのカソ
ード領域間の素子分離領域がないため、図１の第１の実
施の形態に比べてセル面積を低減可能である。
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域間の素子分離領域、およびｎＭＯＳトラン
ジスタのソースまたはドレイン領域とダイオードのカソ
ード領域間の素子分離領域がないため、図１の第１の実
施の形態に比べてセル面積を低減可能である。
【００３８】図５でレイアウトされている回路では、電
源配線３０８からコンタクト孔３１２を通してダイオー
ドのアノードとなるＰ+ 型拡散層３０３ａへ電源電位が
与えられ、カソードとなるＮ+ 型拡散層３０４ｄは金属
配線３２８によりｐＭＯＳトランジスタ３１６のソース
となるＰ+ 型拡散層３０３ｂと結線され、ｐＭＯＳトラ
ンジスタ３１６のドレインとなるＰ+ 型拡散層３０３ｃ
は、ｎＭＯＳトランジスタ３１７のドレインとなるＮ+
型拡散層３０４ｃと出力配線３１１で結線され、ｎＭＯ
Ｓトランジスタ３１７のソースとなるＮ+ 型拡散層３０
４ｂには接地配線３０９からコンタクト孔３１２を通し
て接地電位が与えられ、ｐＭＯＳゲート電極３０５ｂと
ｎＭＯＳゲート電極３０６ｂは入力配線３１０で結線さ
れている。なお、同一基本セル中の他方のｐＭＯＳゲー
ト電極３０５ａには電源配線３０８より電源電位が与え
られ、同じくもう一方のｎＭＯＳゲート電極３０６ａに
は接地配線３０９より接地電位が与えられている。
源配線３０８からコンタクト孔３１２を通してダイオー
ドのアノードとなるＰ+ 型拡散層３０３ａへ電源電位が
与えられ、カソードとなるＮ+ 型拡散層３０４ｄは金属
配線３２８によりｐＭＯＳトランジスタ３１６のソース
となるＰ+ 型拡散層３０３ｂと結線され、ｐＭＯＳトラ
ンジスタ３１６のドレインとなるＰ+ 型拡散層３０３ｃ
は、ｎＭＯＳトランジスタ３１７のドレインとなるＮ+
型拡散層３０４ｃと出力配線３１１で結線され、ｎＭＯ
Ｓトランジスタ３１７のソースとなるＮ+ 型拡散層３０
４ｂには接地配線３０９からコンタクト孔３１２を通し
て接地電位が与えられ、ｐＭＯＳゲート電極３０５ｂと
ｎＭＯＳゲート電極３０６ｂは入力配線３１０で結線さ
れている。なお、同一基本セル中の他方のｐＭＯＳゲー
ト電極３０５ａには電源配線３０８より電源電位が与え
られ、同じくもう一方のｎＭＯＳゲート電極３０６ａに
は接地配線３０９より接地電位が与えられている。
【００３９】上記のレイアウトにより、ＣＭＯＳインバ
ータ回路のｐＭＯＳトランジスタのソースにダイオード
のカソードが、またＬＳＩチップ全体の電源にはダイオ
ードのアノードが接続された、図７の回路が構成され
る。図７の回路は図３と同じ回路であり、本実施の形態
でも、図１の場合と同様の低消費電力化及び高速化を図
ることができる。
ータ回路のｐＭＯＳトランジスタのソースにダイオード
のカソードが、またＬＳＩチップ全体の電源にはダイオ
ードのアノードが接続された、図７の回路が構成され
る。図７の回路は図３と同じ回路であり、本実施の形態
でも、図１の場合と同様の低消費電力化及び高速化を図
ることができる。
【００４０】以上述べたように、この第３の実施の形態
では、先の第１の実施の形態よりも基本セル内の素子の
集積度を高めることが可能であるという利点がある。
では、先の第１の実施の形態よりも基本セル内の素子の
集積度を高めることが可能であるという利点がある。
【００４１】なお、図５において、Ｐ+ 型拡散層３０３
ｄ、Ｎ+ 型拡散層３０４ａをともに接地配線３０９に接
続してもよい。
ｄ、Ｎ+ 型拡散層３０４ａをともに接地配線３０９に接
続してもよい。
【００４２】又、Ｐ- 型拡散層は、Ｎ- 型拡散層であっ
ても良い。また、Ｐ- 型拡散層を使用する場合、その直
上に酸化膜を介してゲート電極を配置し、そのゲートに
電源電位を与えても良い。更に、Ｎ- 型拡散層を使用す
る場合、その直上に酸化膜を介してゲート電極を配置
し、そのゲート電極に接地電位を与えても良い。
ても良い。また、Ｐ- 型拡散層を使用する場合、その直
上に酸化膜を介してゲート電極を配置し、そのゲートに
電源電位を与えても良い。更に、Ｎ- 型拡散層を使用す
る場合、その直上に酸化膜を介してゲート電極を配置
し、そのゲート電極に接地電位を与えても良い。
【００４３】本実施の形態の場合にも、図４（ｂ）の回
路を構成することができるのはいうまでもない。
路を構成することができるのはいうまでもない。
【００４４】以上、ゲートアレーを例にあげて説明した
が、本発明はスタンダードセルなど各種のセルやブロッ
クを使用したマスタスライス半導体集積回路に適用しう
ることは改めて詳細説明を待つまでもなく明らかであろ
う。
が、本発明はスタンダードセルなど各種のセルやブロッ
クを使用したマスタスライス半導体集積回路に適用しう
ることは改めて詳細説明を待つまでもなく明らかであろ
う。
【００４５】また、チップ全体に埋込酸化膜を有するＳ
ＯＩ基板を使用した例について説明したが、部分的にＳ
ＯＩ領域を含む半導体基板を用いてもよい。
ＯＩ基板を使用した例について説明したが、部分的にＳ
ＯＩ領域を含む半導体基板を用いてもよい。
【００４６】更に、ディジタル回路に限らず、アナログ
回路を構成することもできる。その場合、電源電圧の降
圧に使用するだけでなく、回路上必要とされる任意の箇
所にダイオードを使用できる。
回路を構成することもできる。その場合、電源電圧の降
圧に使用するだけでなく、回路上必要とされる任意の箇
所にダイオードを使用できる。
【００４７】
【発明の効果】本発明のマスタスライス半導体集積回路
は、素子分離絶縁膜を形成するだけで素子分離が可能と
なるＳＯＩ領域を有する半導体基板を用い、ＰＮ接合ダ
イオードを有するセルを設けることにより、バルク基板
を用いる場合に比較してセル面積の増加及び寄生容量を
軽減できる。従って内部回路用に電源電圧の降圧回路を
構成した場合、回路動作速度の低下が少なく、一層の消
費電力削減が可能となるという効果がある。
は、素子分離絶縁膜を形成するだけで素子分離が可能と
なるＳＯＩ領域を有する半導体基板を用い、ＰＮ接合ダ
イオードを有するセルを設けることにより、バルク基板
を用いる場合に比較してセル面積の増加及び寄生容量を
軽減できる。従って内部回路用に電源電圧の降圧回路を
構成した場合、回路動作速度の低下が少なく、一層の消
費電力削減が可能となるという効果がある。
【図１】本発明の第１の実施の形態を示す平面図。
【図２】図１のＡ−Ａ線断面図（図２（ａ））、Ｂ−Ｂ
線断面図（図２（ｂ））。
線断面図（図２（ｂ））。
【図３】第１の実施の形態を示す回路図。
【図４】本発明の第２の実施の形態を示す平面図（図
（ａ））及び回路図（図４（ｂ））。
（ａ））及び回路図（図４（ｂ））。
【図５】本発明の第３の実施の形態を示す平面図。
【図６】図５のＣ−Ｃ線断面図（図６（ａ））、Ｄ−Ｄ
線断面図（図６（ｂ））。
線断面図（図６（ｂ））。
【図７】第３の実施の形態を示す回路図。
【図８】ＣＭＯＳゲートアレーを示す平面図。
【図９】図８のＥ−Ｅ線断面図（図９（ａ））、Ｆ−Ｆ
線断面図（図９（ｂ））。
線断面図（図９（ｂ））。
【図１０】２入力ＮＡＮＤ回路の回路図。
【図１１】ＣＭＯＳゲートアレーによる降圧回路例を示
す平面図（図１１（ａ））、ダイオードを電源側に挿入
した例の回路図（図１１（ｂ））、ダイオードを接地側
に挿入した例の回路図（図１１（ｃ））。
す平面図（図１１（ａ））、ダイオードを電源側に挿入
した例の回路図（図１１（ｂ））、ダイオードを接地側
に挿入した例の回路図（図１１（ｃ））。
【図１２】ＣＭＯＳゲートアレーの基本セルにＰＮ接合
ダイオードを設けた例の平面図（図１２（ａ））、ダイ
オードを電源側に挿入した例の回路図（図１２
（ｂ））、ダイオードを接地側に挿入した例の回路図
（図１２（ｃ））。
ダイオードを設けた例の平面図（図１２（ａ））、ダイ
オードを電源側に挿入した例の回路図（図１２
（ｂ））、ダイオードを接地側に挿入した例の回路図
（図１２（ｃ））。
【図１３】図１２のＧ−Ｇ線断面図（図１３（ａ））、
Ｈ−Ｈ線断面図（図１３（ｂ））。
Ｈ−Ｈ線断面図（図１３（ｂ））。
１０１，２０１，３０１，４０１，５０１ 基本セル １０２，２０２，３０２ ダイオード １０３，２０３，３０３，４０３，５０３，６０３
Ｐ+ 型拡散層 １０４，２０４，３０４，４０４，５０４，６０４
Ｎ+ 型拡散層 １０５，２０５，３０５，４０５，５０５，６０５
ｐＭＯＳゲート電極 １０６，２０６，３０６，４０６，５０６，６０６
ｎＭＯＳゲート電極 １０７，３０７ Ｐ- 型領域 １０８，２０８，３０８，４０８，５０８，６０８
電源配線 １０９，２０９，３０９，４０９，５０９，６０９
接地配線 １１０，２１０，３１０ 入力配線 １１１，２１１，３１１ 出力配線 １１２，２１２，３１２，４１２，５１２，６１２
コンタクト孔 １１３，３１３，４１３ Ｐ型基板 １１４，３１４ 埋込酸化膜 １１５，３１５，４１５，６１５ 分離酸化膜 １１６，２１６，３１６，４１６，５１６ ｐＭＯＳ
トランジスタ １１７，２１７，３１７，４１７，５１７ ｎＭＯＳ
トランジスタ ４１８ 入力端子１ ４１９ 入力端子２ ４２０，５２０，６２０ Ｎウェルコンタクト拡散層 ４２１，５２１，６２１ Ｐウェルコンタクト拡散層 ４２２，６２２ Ｎウェル ４２３，６２３ Ｐウェル ５２４ 内部回路の接地端子 ５２５ 内部回路の電源端子 １２６，３２６，４２６，６２６ 層間絶縁膜 ５２７ 金属配線 ６２７ 金属配線 ２２８ 金属配線
Ｐ+ 型拡散層 １０４，２０４，３０４，４０４，５０４，６０４
Ｎ+ 型拡散層 １０５，２０５，３０５，４０５，５０５，６０５
ｐＭＯＳゲート電極 １０６，２０６，３０６，４０６，５０６，６０６
ｎＭＯＳゲート電極 １０７，３０７ Ｐ- 型領域 １０８，２０８，３０８，４０８，５０８，６０８
電源配線 １０９，２０９，３０９，４０９，５０９，６０９
接地配線 １１０，２１０，３１０ 入力配線 １１１，２１１，３１１ 出力配線 １１２，２１２，３１２，４１２，５１２，６１２
コンタクト孔 １１３，３１３，４１３ Ｐ型基板 １１４，３１４ 埋込酸化膜 １１５，３１５，４１５，６１５ 分離酸化膜 １１６，２１６，３１６，４１６，５１６ ｐＭＯＳ
トランジスタ １１７，２１７，３１７，４１７，５１７ ｎＭＯＳ
トランジスタ ４１８ 入力端子１ ４１９ 入力端子２ ４２０，５２０，６２０ Ｎウェルコンタクト拡散層 ４２１，５２１，６２１ Ｐウェルコンタクト拡散層 ４２２，６２２ Ｎウェル ４２３，６２３ Ｐウェル ５２４ 内部回路の接地端子 ５２５ 内部回路の電源端子 １２６，３２６，４２６，６２６ 層間絶縁膜 ５２７ 金属配線 ６２７ 金属配線 ２２８ 金属配線
Claims (6)
- 【請求項１】 第１の半導体層、絶縁層及び第２の半導
体層を積層したＳＯＩ領域を有する半導体基板の前記第
２の半導体層の表面から絶縁層に達する素子分離絶縁膜
で区画された活性領域を有する半導体素子が複数個設け
られたセルを有し、一の前記半導体素子として前記第２
の半導体層の表面から前記絶縁層に達する第１導電型領
域及び第２導電型領域を有するＰＮ接合ダイオードを備
えていることを特徴とするマスタスライス半導体集積回
路。 - 【請求項２】 ｐＭＯＳトランジスタ、ｎＭＯＳトラン
ジスタ及びＰＮ接合ダイオードでなるセルを含む請求項
１記載のマスタスライス半導体集積回路。 - 【請求項３】 ｐＭＯＳトランジスタのソース・ドレイ
ン領域及びｎＭＯＳトランジスタのソース・ドレイン領
域とそれぞれ同時に形成されたアノード領域及びカソー
ド領域をＰＮ接合ダイオードが有している請求項２記載
のマスタスライス半導体集積回路。 - 【請求項４】 ｐＭＯＳトランジスタの一方のソース・
ドレイン領域をアノードとして共有する第１のＰＮ接合
ダイオードと、ｎＭＯＳトランジスタの一方のソース・
ドレイン領域をカソードとして共有する第２のＰＮ接合
ダイオードを備えている請求項２又は３記載のマスタス
ライス半導体集積回路。 - 【請求項５】 電源配線（又は接地配線）にＰＮ接合ダ
イオードのアノード領域（又はカソード領域）を接続し
てそのカソード領域（又はアノード領域）をｐＭＯＳト
ランジスタ（又はｎＭＯＳトランジスタ）のソース領域
に接続して定消費電力化したＣＭＯＳ論理ゲートを含む
請求項２，３又は４記載のマスタスライス半導体集積回
路。 - 【請求項６】 基本セルが周期的に配置されたゲートア
レーを有する請求項１乃至５記載のマスタスライス半導
体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136702A JP2798056B2 (ja) | 1996-05-30 | 1996-05-30 | マスタスライス半導体集積回路 |
| DE69730266T DE69730266T2 (de) | 1996-05-30 | 1997-05-28 | Kundenspezifische integrierte Halbleiterschaltung mit Silizium-auf-Isolatorstruktur |
| EP97108647A EP0810668B1 (en) | 1996-05-30 | 1997-05-28 | Silicon on insulator master slice semiconductor integrated circuit |
| US08/865,328 US6008510A (en) | 1996-05-30 | 1997-05-29 | Silicon on insulator master slice semiconductor integrated circuit |
| KR1019970022080A KR100230117B1 (ko) | 1996-05-30 | 1997-05-30 | 마스터 슬라이스 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136702A JP2798056B2 (ja) | 1996-05-30 | 1996-05-30 | マスタスライス半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321257A JPH09321257A (ja) | 1997-12-12 |
| JP2798056B2 true JP2798056B2 (ja) | 1998-09-17 |
Family
ID=15181492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136702A Expired - Fee Related JP2798056B2 (ja) | 1996-05-30 | 1996-05-30 | マスタスライス半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6008510A (ja) |
| EP (1) | EP0810668B1 (ja) |
| JP (1) | JP2798056B2 (ja) |
| KR (1) | KR100230117B1 (ja) |
| DE (1) | DE69730266T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214662A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP3647323B2 (ja) * | 1999-07-30 | 2005-05-11 | 富士通株式会社 | 半導体集積回路 |
| KR100529386B1 (ko) * | 2004-04-27 | 2005-11-17 | 주식회사 하이닉스반도체 | 래치-업 방지용 클램프를 구비한 반도체 메모리 소자 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4253162A (en) * | 1979-08-28 | 1981-02-24 | Rca Corporation | Blocked source node field-effect circuitry |
| JPS592380B2 (ja) * | 1982-10-21 | 1984-01-18 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US4725875A (en) * | 1985-10-01 | 1988-02-16 | General Electric Co. | Memory cell with diodes providing radiation hardness |
| JPS62154663A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 電圧発生回路 |
| JPH0750771B2 (ja) * | 1988-03-28 | 1995-05-31 | 日本電気株式会社 | 半導体装置 |
| US4899202A (en) * | 1988-07-08 | 1990-02-06 | Texas Instruments Incorporated | High performance silicon-on-insulator transistor with body node to source node connection |
| JPH0499059A (ja) * | 1990-08-07 | 1992-03-31 | Seiko Epson Corp | ゲートアレイ用遅延回路 |
| JPH0496369A (ja) * | 1990-08-13 | 1992-03-27 | Kawasaki Steel Corp | ゲートアレー型ｌｓｉ |
| JP2839375B2 (ja) * | 1991-01-14 | 1998-12-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5298773A (en) * | 1992-08-17 | 1994-03-29 | United Technologies Corporation | Silicon-on-insulator H-transistor layout for gate arrays |
| US5317181A (en) * | 1992-09-10 | 1994-05-31 | United Technologies Corporation | Alternative body contact for fully-depleted silicon-on-insulator transistors |
| US5501989A (en) * | 1993-03-22 | 1996-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer |
| DE69502350T2 (de) * | 1994-06-28 | 1998-10-29 | Nippon Telegraph & Telephone | SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung |
| JPH08130295A (ja) * | 1994-09-08 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JPH0951083A (ja) * | 1995-08-10 | 1997-02-18 | Mitsubishi Electric Corp | ゲートアレイ型半導体集積回路装置及びその製造方法 |
-
1996
- 1996-05-30 JP JP8136702A patent/JP2798056B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-28 DE DE69730266T patent/DE69730266T2/de not_active Expired - Fee Related
- 1997-05-28 EP EP97108647A patent/EP0810668B1/en not_active Expired - Lifetime
- 1997-05-29 US US08/865,328 patent/US6008510A/en not_active Expired - Fee Related
- 1997-05-30 KR KR1019970022080A patent/KR100230117B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6008510A (en) | 1999-12-28 |
| JPH09321257A (ja) | 1997-12-12 |
| EP0810668B1 (en) | 2004-08-18 |
| EP0810668A1 (en) | 1997-12-03 |
| DE69730266T2 (de) | 2005-09-01 |
| KR970077629A (ko) | 1997-12-12 |
| DE69730266D1 (de) | 2004-09-23 |
| KR100230117B1 (ko) | 1999-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7930658B2 (en) | Semiconductor integrated circuit device and fabrication method thereof | |
| JP2912174B2 (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| CN112753098A (zh) | 半导体装置 | |
| JP3957013B2 (ja) | スタティックランダムアクセスメモリ装置 | |
| EP0644594B1 (en) | Power supply wiring for semiconductor device | |
| WO2020110733A1 (ja) | 半導体集積回路装置 | |
| JPH0786430A (ja) | 半導体装置およびその製造方法 | |
| US20030097641A1 (en) | Method of designing semiconductor device and semiconductor device | |
| JPH0434309B2 (ja) | ||
| JPH1084083A (ja) | 静電気保護回路を備えた半導体装置 | |
| KR900003029B1 (ko) | 칩을 갖는 집적회로 장치 | |
| JP2798056B2 (ja) | マスタスライス半導体集積回路 | |
| JP2833291B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JPS61158162A (ja) | 半導体集積回路 | |
| JP3955733B2 (ja) | 半導体装置 | |
| JPH10173055A (ja) | セルベース半導体装置及びスタンダードセル | |
| EP0113828B1 (en) | Master slice semiconductor chip having a new multi-function fet cell | |
| TW201310620A (zh) | 半導體積體電路裝置 | |
| US11715501B2 (en) | Header layout design including backside power rail | |
| JPH0513561A (ja) | 半導体集積回路 | |
| JP2001168209A (ja) | Ｃｍｏｓ集積回路及びその自動設計法 | |
| JPH0548052A (ja) | 半導体装置 | |
| JPH0548050A (ja) | 半導体装置 | |
| JPH0262063A (ja) | 半導体集積回路 | |
| JPS6355782B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |
|
| LAPS | Cancellation because of no payment of annual fees |