JP2798056B2 - マスタスライス半導体集積回路 - Google Patents
マスタスライス半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/11807—CMOS gate arrays
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Description
【0001】
【発明の属する技術分野】本発明マスタスライス半導体
集積回路に関し、特に絶縁体上に形成したシリコンなど
の半導体層を設けたSOI基板を使用したゲートアレー
やスタンダードセル方式等のマスタスライス半導体集積
回路に関する。
集積回路に関し、特に絶縁体上に形成したシリコンなど
の半導体層を設けたSOI基板を使用したゲートアレー
やスタンダードセル方式等のマスタスライス半導体集積
回路に関する。
【0002】
【従来の技術】図8は特定用途向けLSI(ASIC
(アップリケーション・スペシフィック・IC))の代
表例である、CMOS SOG(ゲート敷詰型アレー)
の内部基本セルに2入力NANDを構成したときのレイ
アウト平面図、図9(a),(b)は図8のE−E線断
面図及びF−F線断面図、図10は回路図である。図4
(a)において基本セル401は、Nウェルコンタクト
拡散層402、Pウェルコンタクト拡散層407、P+
型拡散層403a〜403cおよびpMOSゲート電極
405a,405bから成る2個のpMOSトランジス
タ416a,416bと、N+ 型拡散層404a〜40
4cおよびnMOSゲート電極406a,406bから
成る2個のnMOSトランジスタ417a,417bで
構成されている。
(アップリケーション・スペシフィック・IC))の代
表例である、CMOS SOG(ゲート敷詰型アレー)
の内部基本セルに2入力NANDを構成したときのレイ
アウト平面図、図9(a),(b)は図8のE−E線断
面図及びF−F線断面図、図10は回路図である。図4
(a)において基本セル401は、Nウェルコンタクト
拡散層402、Pウェルコンタクト拡散層407、P+
型拡散層403a〜403cおよびpMOSゲート電極
405a,405bから成る2個のpMOSトランジス
タ416a,416bと、N+ 型拡散層404a〜40
4cおよびnMOSゲート電極406a,406bから
成る2個のnMOSトランジスタ417a,417bで
構成されている。
【0003】電源電位(Vdd)は、電源配線408(層
間絶縁膜426を選択的に被覆している)からコンタク
ト孔412を介してNウェルコンタクト拡散層領域40
2およびP+ 型拡散層403a,403cにそれぞれ与
えられている。同時に接地電位は、接地配線409から
コンタクト孔412を介してPウェルコンタクト拡散層
407およびN+ 型拡散層404aにそれぞれ与えられ
ている。図8では、ソース領域を電源電位として並列接
続された2個のpMOSトランジスタ416a,416
bの共通ドレイン領域(403b)と、一方のnMOS
トランジスタ417aのソースを接地電位として直列接
続された2個のnMOSトランジスタ417a,417
bのうち417bのドレイン領域(404c)とを出力
配線411で結線し、pMOSゲート電極405aとn
MOSゲート電極406aとを入力配線418で結線
し、pMOSゲート電極405bとnMOSゲート電極
406bを入力配線419で結線することで2入力NA
ND回路を構成している。このように、従来のCMOS
SOGで用いられている基本セルは、2入力NAND
回路または2入力NOR回路を基本として構成されてい
ることが多い。なお、入力配線418,419出力配線
411は第1層アルミニウム合金膜でなり、これらは図
示しない第2層アルミニウム合金膜でなる配線に接続さ
れる。
間絶縁膜426を選択的に被覆している)からコンタク
ト孔412を介してNウェルコンタクト拡散層領域40
2およびP+ 型拡散層403a,403cにそれぞれ与
えられている。同時に接地電位は、接地配線409から
コンタクト孔412を介してPウェルコンタクト拡散層
407およびN+ 型拡散層404aにそれぞれ与えられ
ている。図8では、ソース領域を電源電位として並列接
続された2個のpMOSトランジスタ416a,416
bの共通ドレイン領域(403b)と、一方のnMOS
トランジスタ417aのソースを接地電位として直列接
続された2個のnMOSトランジスタ417a,417
bのうち417bのドレイン領域(404c)とを出力
配線411で結線し、pMOSゲート電極405aとn
MOSゲート電極406aとを入力配線418で結線
し、pMOSゲート電極405bとnMOSゲート電極
406bを入力配線419で結線することで2入力NA
ND回路を構成している。このように、従来のCMOS
SOGで用いられている基本セルは、2入力NAND
回路または2入力NOR回路を基本として構成されてい
ることが多い。なお、入力配線418,419出力配線
411は第1層アルミニウム合金膜でなり、これらは図
示しない第2層アルミニウム合金膜でなる配線に接続さ
れる。
【0004】ASIC等のCMOS論理LSIでは高速
化、高集積化の技術開発が進展し、ASICの場合、図
8に示すような基本セルの微細化が進められてきた。こ
れらの技術に加えて近年は、携帯情報機器の広がりと共
に低消費電力化技術が重視されるようになってきた。こ
れは、LSIの低電力化が携帯情報機器の電池での使用
可能時間を伸ばすことにつながるからである。
化、高集積化の技術開発が進展し、ASICの場合、図
8に示すような基本セルの微細化が進められてきた。こ
れらの技術に加えて近年は、携帯情報機器の広がりと共
に低消費電力化技術が重視されるようになってきた。こ
れは、LSIの低電力化が携帯情報機器の電池での使用
可能時間を伸ばすことにつながるからである。
【0005】CMOS論理回路の消費電力P(W)は、
動作周波数f(Hz )、電源電圧Vdd(V)、負荷容量
C(F)として次式で与えられる。
動作周波数f(Hz )、電源電圧Vdd(V)、負荷容量
C(F)として次式で与えられる。
【0006】 P=0.5×C×f×Vdd 2 …(1) (1)式からも明らかなように、消費電力は電源電圧の
2乗に比例しているため、低消費電力化には電源電圧を
下げることが最も効果的である。
2乗に比例しているため、低消費電力化には電源電圧を
下げることが最も効果的である。
【0007】内部回路の電源電圧を下げる回路として
は、ダイオードの順方向の電圧降下を利用した回路が知
られており(特開平01−246861号公報)、この
回路を図8に示したのと同じ基本セルレイアウトを使用
して構成する場合について、図11を参照して説明す
る。
は、ダイオードの順方向の電圧降下を利用した回路が知
られており(特開平01−246861号公報)、この
回路を図8に示したのと同じ基本セルレイアウトを使用
して構成する場合について、図11を参照して説明す
る。
【0008】まず、図11(b)に示すように、電源配
線508から電源電圧Vddをダイオード502aの順方
向電圧分低い電圧をpMOSトランジスタ516a及び
nMOSトランジスタ517aでなるCMOSインバー
タに供給する場合について説明する。ある基本セル50
1のN+ 型拡散層504bとnMOSゲート電極506
aを電源配線508に接続し、接地配線509をPウェ
ルコンタクト層521に接続することによってダイオー
ド502aを構成する。隣接する基本セルのpMOSゲ
ート電極505fとnMOSゲート電極506dを入力
配線510aにより接続し、電源配線508をNウェル
コンタクト拡散層520に接続しP+ 型拡散層503i
とN+ 型拡散層504aを配線527aにより接続し、
N+ 型拡散層504fを接地配線509に接続し、P+
型拡散層503hとN+ 型拡散層504eとを出力配線
511aで結線することによりCMOSインバータを構
成する。pMOSゲート電極505eを電源配線508
に接続し、nMOSゲート電極506cを接地配線50
9に接続してあるのは、出力配線511aの電位により
これらのゲート電極下のチャネル部が導通するのを防ぐ
ためである。
線508から電源電圧Vddをダイオード502aの順方
向電圧分低い電圧をpMOSトランジスタ516a及び
nMOSトランジスタ517aでなるCMOSインバー
タに供給する場合について説明する。ある基本セル50
1のN+ 型拡散層504bとnMOSゲート電極506
aを電源配線508に接続し、接地配線509をPウェ
ルコンタクト層521に接続することによってダイオー
ド502aを構成する。隣接する基本セルのpMOSゲ
ート電極505fとnMOSゲート電極506dを入力
配線510aにより接続し、電源配線508をNウェル
コンタクト拡散層520に接続しP+ 型拡散層503i
とN+ 型拡散層504aを配線527aにより接続し、
N+ 型拡散層504fを接地配線509に接続し、P+
型拡散層503hとN+ 型拡散層504eとを出力配線
511aで結線することによりCMOSインバータを構
成する。pMOSゲート電極505eを電源配線508
に接続し、nMOSゲート電極506cを接地配線50
9に接続してあるのは、出力配線511aの電位により
これらのゲート電極下のチャネル部が導通するのを防ぐ
ためである。
【0009】同様に、図11(c)に示すように、CM
OSインバータと接地との間にpMOSトランジスタで
構成したダイオード502bを挿入することによって、
低消費電力化を企ることも可能である。基本セルのP+
型拡散層503aとpMOSゲート電極505bを接地
配線509に接続し、電源配線508をNウェルコンタ
クト層520に接続することによってダイオード502
bを構成する。隣接する基本セルのpMOSゲート電極
505cとnMOSゲート電極506eを入力配線51
0bにより接続し、接地配線509をPウェルコンタク
ト拡散層521に接続し、P+ 型拡散層503cとN+
型拡散層504gを配線527bにより接続し、P+ 型
拡散層503dを電源配線508に接続し、P+ 型拡散
層503eとN+ 型拡散層504hとを出力配線511
bで結線することによりCMOSインバータを構成す
る。pMOSゲート電極505dを電源配線508に接
続し、nMOSゲート電極506fを接地配線509に
接続してあるのは、出力配線511bの電位によりこれ
らのゲート電極下のチャネル部が導通するのを防ぐため
である。
OSインバータと接地との間にpMOSトランジスタで
構成したダイオード502bを挿入することによって、
低消費電力化を企ることも可能である。基本セルのP+
型拡散層503aとpMOSゲート電極505bを接地
配線509に接続し、電源配線508をNウェルコンタ
クト層520に接続することによってダイオード502
bを構成する。隣接する基本セルのpMOSゲート電極
505cとnMOSゲート電極506eを入力配線51
0bにより接続し、接地配線509をPウェルコンタク
ト拡散層521に接続し、P+ 型拡散層503cとN+
型拡散層504gを配線527bにより接続し、P+ 型
拡散層503dを電源配線508に接続し、P+ 型拡散
層503eとN+ 型拡散層504hとを出力配線511
bで結線することによりCMOSインバータを構成す
る。pMOSゲート電極505dを電源配線508に接
続し、nMOSゲート電極506fを接地配線509に
接続してあるのは、出力配線511bの電位によりこれ
らのゲート電極下のチャネル部が導通するのを防ぐため
である。
【0010】
【発明が解決しようとする課題】上述したように、バル
ク基板を用いたCMOS基本セルを利用して低消費電力
下を企ることはできるが、そのために基本セルをもう一
つ使用するので集積度の低下が大きい。又、ダイオード
動作をするnMOSトランジスタ又はpMOSトランジ
スタのソース拡散層とウェル関のPN接合容量が大きく
(Pウェルは接地、Nウェルは電源電位に固定されてい
るので大きな逆バイアス状態になる)、高速動作を妨げ
る。
ク基板を用いたCMOS基本セルを利用して低消費電力
下を企ることはできるが、そのために基本セルをもう一
つ使用するので集積度の低下が大きい。又、ダイオード
動作をするnMOSトランジスタ又はpMOSトランジ
スタのソース拡散層とウェル関のPN接合容量が大きく
(Pウェルは接地、Nウェルは電源電位に固定されてい
るので大きな逆バイアス状態になる)、高速動作を妨げ
る。
【0011】すなわち、CMOSインバータに加わる実
効電源電圧が低下するだけでなく大きな寄生容量が附加
され、動作速度の低下が著しい。更に、この寄生容量を
充放電するので消費電力の低減を妨げる。
効電源電圧が低下するだけでなく大きな寄生容量が附加
され、動作速度の低下が著しい。更に、この寄生容量を
充放電するので消費電力の低減を妨げる。
【0012】勿論、電源電圧を低下させるための専用の
PN接合ダイオードを基本セルに入れることもできる。
PN接合ダイオードを基本セルに入れることもできる。
【0013】図12(a)は、P型バルクシリコン基板
を用い、ツインウェルCMOSプロセスでアノードまた
はカソードの電位が電源または接地電位に固定されてい
ないダイオードとCMOSトランジスタを混在させた場
合のレイアウト図、図12(b)は電源側にダイオード
602aを挿入したCMOSインバータの回路図、図1
2(b)は接地側にダイオード602bを挿入したCM
OSインバータの回路図、図13(a)は図12(a)
のG−G線断面図であり、Nウェル622a中に形成さ
れた、pMOSトランジスタに隣接するダイオードの断
面図を示したものである。また図13(b)は図12
(a)のH−H線断面図であり、Pウェル623a中に
形成された、nMOSトランジスタに隣接するダイオー
ドの断面図を示したものである。
を用い、ツインウェルCMOSプロセスでアノードまた
はカソードの電位が電源または接地電位に固定されてい
ないダイオードとCMOSトランジスタを混在させた場
合のレイアウト図、図12(b)は電源側にダイオード
602aを挿入したCMOSインバータの回路図、図1
2(b)は接地側にダイオード602bを挿入したCM
OSインバータの回路図、図13(a)は図12(a)
のG−G線断面図であり、Nウェル622a中に形成さ
れた、pMOSトランジスタに隣接するダイオードの断
面図を示したものである。また図13(b)は図12
(a)のH−H線断面図であり、Pウェル623a中に
形成された、nMOSトランジスタに隣接するダイオー
ドの断面図を示したものである。
【0014】図13(a),(b)においてダイオード
は、Nウェル622b,622d中のN+ 型拡散層60
4d,604eをカソードとし、P+ 型拡散層603
d,603eをアノードとして構成される。またこの例
では、P型シリコン基板613を使用しており、通常は
P型シリコン基板には接地電位が与えられている。
は、Nウェル622b,622d中のN+ 型拡散層60
4d,604eをカソードとし、P+ 型拡散層603
d,603eをアノードとして構成される。またこの例
では、P型シリコン基板613を使用しており、通常は
P型シリコン基板には接地電位が与えられている。
【0015】図13(a)において、Nウェルコンタク
ト拡散層620,P+ 型拡散層603a,603b,6
03c,pMOSゲート電極605a,605bから構
成される2個のpMOSトランジスタのNウェル622
aには、電源配線608からコンタクト612を介して
Nウェルコンタクト拡散層620に電源電位が与えられ
ている。この電源電位を与えられたpMOSトランジス
タ部のNウェル622aとダイオードのカソードと同電
位となるNウェル622bを電気的に分離するため、両
者の間にPウェル623cが設けられている。
ト拡散層620,P+ 型拡散層603a,603b,6
03c,pMOSゲート電極605a,605bから構
成される2個のpMOSトランジスタのNウェル622
aには、電源配線608からコンタクト612を介して
Nウェルコンタクト拡散層620に電源電位が与えられ
ている。この電源電位を与えられたpMOSトランジス
タ部のNウェル622aとダイオードのカソードと同電
位となるNウェル622bを電気的に分離するため、両
者の間にPウェル623cが設けられている。
【0016】現在量産レベルにあるMOSトランジスタ
のゲート長Lが0.5μmルールのプロセスでは、この
分離のためのPウェル623cの幅が約2μm必要とな
る。さらに、Pウェル623cとダイオードのアノード
となるP+ 型拡散層603dとの間に約1μm、Pウェ
ル623cとNウェルコンタクト拡散層620との間に
約1μmの間隔が必要となるため、ダイオードの周囲に
は、約4μmの素子分離領域が必要となる。このよう
に、バルクシリコン基板を用いてMOSトランジスタ
と、アノード、カソード共に固定電位を与えられていな
いダイオードを混在させるためには、ダイオードの周囲
に広い分離領域が必要となるため、集積度が劣化する。
のゲート長Lが0.5μmルールのプロセスでは、この
分離のためのPウェル623cの幅が約2μm必要とな
る。さらに、Pウェル623cとダイオードのアノード
となるP+ 型拡散層603dとの間に約1μm、Pウェ
ル623cとNウェルコンタクト拡散層620との間に
約1μmの間隔が必要となるため、ダイオードの周囲に
は、約4μmの素子分離領域が必要となる。このよう
に、バルクシリコン基板を用いてMOSトランジスタ
と、アノード、カソード共に固定電位を与えられていな
いダイオードを混在させるためには、ダイオードの周囲
に広い分離領域が必要となるため、集積度が劣化する。
【0017】また、図12(a),図13(a)に記載
のダイオードのカソードはN+ 型拡散層604dとNウ
ェル622bで構成されているため、カソード端子容量
はアノードとなるP+ 型拡散層603d、Pウェル62
3c,623d,P型シリコン基板613、それぞれと
の間のPN接合容量の和となる。従って、このダイオー
ドのカソード電位を変化させるときには、同じ拡散層面
積とした場合、MOSトランジスタのソースまたはドレ
イン拡散層領域の電位を変化させる場合よりも多くの電
力を必要とする。
のダイオードのカソードはN+ 型拡散層604dとNウ
ェル622bで構成されているため、カソード端子容量
はアノードとなるP+ 型拡散層603d、Pウェル62
3c,623d,P型シリコン基板613、それぞれと
の間のPN接合容量の和となる。従って、このダイオー
ドのカソード電位を変化させるときには、同じ拡散層面
積とした場合、MOSトランジスタのソースまたはドレ
イン拡散層領域の電位を変化させる場合よりも多くの電
力を必要とする。
【0018】図13(b)において、Pウェルコンタク
ト拡散層621、N+ 型拡散層604a,604b,6
04c,nMOSゲート電極606a,606bから構
成される2個のnMOSトランジスタ部のPウェル62
3aには、接地線609からコンタクト612を介して
Pウェルコンタクト拡散層621に接地電位が与えられ
ている。
ト拡散層621、N+ 型拡散層604a,604b,6
04c,nMOSゲート電極606a,606bから構
成される2個のnMOSトランジスタ部のPウェル62
3aには、接地線609からコンタクト612を介して
Pウェルコンタクト拡散層621に接地電位が与えられ
ている。
【0019】この場合、図13(a)のようなダイオー
ドの周囲に素子分離のための一定幅以上のPウェルを設
ける必要はないが、基本セルの形状を矩形にするため図
13(a)と同じ分離領域を設けている。また図13
(b)に記載のダイオードのカソード端子容量は、図1
3(a)の場合と同様、アノードとなるP+ 型拡散層6
03e,Pウェル623a,623b、P型シリコン基
板613、それぞれとの間PN接合容量の和となる。従
って、図13(b)のダイオード素子のカソード電位を
変化させるときには、同じ拡散層面積とした場合、MO
Sトランジスタのソースまたはドレイン拡散層領域の電
位を変化させる場合よりも多くの電力を必要とする。す
なわち、CMOS基本ゲートを利用するよりも一層、集
積度、動作速度及び消費電力の全てに不利である。
ドの周囲に素子分離のための一定幅以上のPウェルを設
ける必要はないが、基本セルの形状を矩形にするため図
13(a)と同じ分離領域を設けている。また図13
(b)に記載のダイオードのカソード端子容量は、図1
3(a)の場合と同様、アノードとなるP+ 型拡散層6
03e,Pウェル623a,623b、P型シリコン基
板613、それぞれとの間PN接合容量の和となる。従
って、図13(b)のダイオード素子のカソード電位を
変化させるときには、同じ拡散層面積とした場合、MO
Sトランジスタのソースまたはドレイン拡散層領域の電
位を変化させる場合よりも多くの電力を必要とする。す
なわち、CMOS基本ゲートを利用するよりも一層、集
積度、動作速度及び消費電力の全てに不利である。
【0020】本発明の目的は、集積度及び動作速度の低
下が軽減され、一層低消費電力化が可能なマスタスライ
ス半導体集積回路を提供することにある。
下が軽減され、一層低消費電力化が可能なマスタスライ
ス半導体集積回路を提供することにある。
【0021】
【課題を解決するための手段】本発明のマスタスライス
半導体集積回路は、第1の半導体層、絶縁層及び第2の
半導体層を積層したSOI領域を有する半導体基板の前
記第2の半導体層の表面から絶縁層に達する素子分離絶
縁膜で区画された活性領域を有する半導体素子が複数個
設けられたセルを有し、一の前記半導体素子として前記
第2の半導体層の表面から前記絶縁層に達する第1導電
型領域及び第2導電型領域を有するPN接合ダイオード
を備えているというものである。
半導体集積回路は、第1の半導体層、絶縁層及び第2の
半導体層を積層したSOI領域を有する半導体基板の前
記第2の半導体層の表面から絶縁層に達する素子分離絶
縁膜で区画された活性領域を有する半導体素子が複数個
設けられたセルを有し、一の前記半導体素子として前記
第2の半導体層の表面から前記絶縁層に達する第1導電
型領域及び第2導電型領域を有するPN接合ダイオード
を備えているというものである。
【0022】セルはpMOSトランジスタ、nMOSト
ランジスタ及びPN接合ダイオードで構成することがで
きる。この場合、pMOSトランジスタのソース・ドレ
イン領域及びnMOSトランジスタのソース・ドレイン
領域とそれぞれ同時に形成されたアノード領域及びカソ
ード領域をPN接合ダイオードが有してもよい。更に、
pMOSトランジスタの一方のソース・ドレイン領域を
アノードとして共有する第1のPN接合ダイオードと、
nMOSトランジスタの一方のソース・ドレイン領域を
カソードとして共有する第2のPN接合ダイオードを備
えていてもよい。
ランジスタ及びPN接合ダイオードで構成することがで
きる。この場合、pMOSトランジスタのソース・ドレ
イン領域及びnMOSトランジスタのソース・ドレイン
領域とそれぞれ同時に形成されたアノード領域及びカソ
ード領域をPN接合ダイオードが有してもよい。更に、
pMOSトランジスタの一方のソース・ドレイン領域を
アノードとして共有する第1のPN接合ダイオードと、
nMOSトランジスタの一方のソース・ドレイン領域を
カソードとして共有する第2のPN接合ダイオードを備
えていてもよい。
【0023】更に又、電源配線(又は接地配線)にPN
接合ダイオードのアノード領域(又はカソード領域)を
接続してそのカソード領域(又はアノード領域)をpM
OSトランジスタ(又はnMOSトランジスタ)のソー
ス領域に接続して低消費電力化したCMOS論理ゲート
を含むようにすることができる。
接合ダイオードのアノード領域(又はカソード領域)を
接続してそのカソード領域(又はアノード領域)をpM
OSトランジスタ(又はnMOSトランジスタ)のソー
ス領域に接続して低消費電力化したCMOS論理ゲート
を含むようにすることができる。
【0024】以上の場合、基本セルが同期的に配置され
たゲートアレーを有するものでもよい。
たゲートアレーを有するものでもよい。
【0025】SOI領域には、ウェル領域が存在しない
ため、フィールド酸化膜(素子分離絶縁膜)を形成する
だけでトランジスタおよびダイオードの素子分離が可能
であり、かつMOSトランジスタのウェルコンタクト拡
散層領域は不要である。このため本発明の半導体集積回
路では、バルクシリコン基板を用いた場合に比べダイオ
ードの形成に要する素子分離領域を大幅に縮小可能であ
り、かつ基本セル内のMOSトランジスタのウェルコン
タクト拡散層領域を削除可能であるため、同程度の面積
で基本セル内にダイオード素子を形成可能である。又、
ダイオードの寄生容量も殆どない。
ため、フィールド酸化膜(素子分離絶縁膜)を形成する
だけでトランジスタおよびダイオードの素子分離が可能
であり、かつMOSトランジスタのウェルコンタクト拡
散層領域は不要である。このため本発明の半導体集積回
路では、バルクシリコン基板を用いた場合に比べダイオ
ードの形成に要する素子分離領域を大幅に縮小可能であ
り、かつ基本セル内のMOSトランジスタのウェルコン
タクト拡散層領域を削除可能であるため、同程度の面積
で基本セル内にダイオード素子を形成可能である。又、
ダイオードの寄生容量も殆どない。
【0026】
【発明の実施の形態】図1は本発明の第1の実施の形態
を示す平面図(基本セルレイアウト)、図2(a),
(b)は図1のA−A線断面図及びB−B線断面図、図
3はこの基本セルで構成される回路の回路図である。
を示す平面図(基本セルレイアウト)、図2(a),
(b)は図1のA−A線断面図及びB−B線断面図、図
3はこの基本セルで構成される回路の回路図である。
【0027】この実施の形態はSOG型のCMOSゲー
トアレーであり、基本セル101は、2個のダイオード
102a,102bと、P+ 型拡散層103a〜103
cおよびpMOSゲート電極105a,105bから成
る2個のpMOSトランジスタと、N+ 型拡散層104
a〜104cおよびnMOSゲート電極106a,10
6bから成る2個のnMOSトランジスタで構成されて
いる。2個のダイオード102a,102bはそれぞ
れ、アノードとなるP+ 型拡散層103d,103eと
P- 型拡散層107a,107b、並びにカソードとな
るN+ 型拡散層104d,104eから構成されてい
る。
トアレーであり、基本セル101は、2個のダイオード
102a,102bと、P+ 型拡散層103a〜103
cおよびpMOSゲート電極105a,105bから成
る2個のpMOSトランジスタと、N+ 型拡散層104
a〜104cおよびnMOSゲート電極106a,10
6bから成る2個のnMOSトランジスタで構成されて
いる。2個のダイオード102a,102bはそれぞ
れ、アノードとなるP+ 型拡散層103d,103eと
P- 型拡散層107a,107b、並びにカソードとな
るN+ 型拡散層104d,104eから構成されてい
る。
【0028】図2(a)および図2(b)に示すよう
に、SOI基板ではP型シリコン基板113の上に埋込
酸化膜114が存在するため、通常LOCOS法で形成
される素子分離酸化膜115bでダイオードとMOSト
ランジスタを電気的に分離可能である。図2(a)で
は、pMOSトランジスタのP+ 型拡散層103aと、
ダイオード102aのアノードとなるP+ 型拡散層10
3dの間の素子分離酸化膜115bによりダイオード1
02aとpMOSトランジスタが分離されている。この
素子分離酸化膜115bの幅は通常、CMOSプロセス
の最小素子分離酸化膜幅で決定され、現在量産レベルに
あるゲート長Lが0.5μmルールのCMOSプロセス
では1μm以下で形成可能である。このように本発明で
は、従来の論理基本セル(図12)よりも基本セル中に
ダイオード素子を高密度に形成可能である。
に、SOI基板ではP型シリコン基板113の上に埋込
酸化膜114が存在するため、通常LOCOS法で形成
される素子分離酸化膜115bでダイオードとMOSト
ランジスタを電気的に分離可能である。図2(a)で
は、pMOSトランジスタのP+ 型拡散層103aと、
ダイオード102aのアノードとなるP+ 型拡散層10
3dの間の素子分離酸化膜115bによりダイオード1
02aとpMOSトランジスタが分離されている。この
素子分離酸化膜115bの幅は通常、CMOSプロセス
の最小素子分離酸化膜幅で決定され、現在量産レベルに
あるゲート長Lが0.5μmルールのCMOSプロセス
では1μm以下で形成可能である。このように本発明で
は、従来の論理基本セル(図12)よりも基本セル中に
ダイオード素子を高密度に形成可能である。
【0029】図1での回路レイアウトでは、電源配線1
08からコンタクト孔112を通してダイオード102
aのアノードとなるP+ 型拡散層103dへ電源電位が
与えられ、カソードとなるN+ 型拡散層104dは金属
配線によりpMOSトランジスタ116のソースとなる
P+ 型拡散層103aと結線され、pMOSトランジス
タ116のドレインとなるP+ 型拡散層103bは、n
MOSトランジスタ117のドレインとなるN+ 型拡散
層104bと出力配線111で結線され、nMOSトラ
ンジスタ117のソースとなるN+ 型拡散層104aに
は接地配線109からコンタクト孔112を通して接地
電位が与えられ、pMOSゲート電極105aとnMO
Sゲート電極106aは入力配線110で結線されてい
る。なお、105bには電源配線108より電源電位が
与えられ、同じくもう一方のnMOSゲート電極106
bには配線109より接地電位が与えられている。
08からコンタクト孔112を通してダイオード102
aのアノードとなるP+ 型拡散層103dへ電源電位が
与えられ、カソードとなるN+ 型拡散層104dは金属
配線によりpMOSトランジスタ116のソースとなる
P+ 型拡散層103aと結線され、pMOSトランジス
タ116のドレインとなるP+ 型拡散層103bは、n
MOSトランジスタ117のドレインとなるN+ 型拡散
層104bと出力配線111で結線され、nMOSトラ
ンジスタ117のソースとなるN+ 型拡散層104aに
は接地配線109からコンタクト孔112を通して接地
電位が与えられ、pMOSゲート電極105aとnMO
Sゲート電極106aは入力配線110で結線されてい
る。なお、105bには電源配線108より電源電位が
与えられ、同じくもう一方のnMOSゲート電極106
bには配線109より接地電位が与えられている。
【0030】上記のレイアウトにより、CMOSインバ
ータ回路のpMOSトランジスタのソースにダイオード
102aのカソードが、またLSIチップ全体の電源に
はダイオード102aのアノードが接続された、図3の
回路が構成される。本実施の形態では、インバータ回路
のpMOSトランジスタのソースとLSIチップ上の電
源配線の間にダイオードが順方向に接続されているた
め、インバータの動作電源電圧がダイオードのビルトイ
ン電圧分だけ低下し、このインバータ回路の低電力化を
図ることができる。いま、電源電圧をVdd=3.3V,
ダイオード素子のビルトイン電圧をVfb=0.7Vとし
て、式(1)より図3の回路の消費電力は、通常のCM
OSインバータ回路の ((Vdd−Vfb)2 /Vdd 2 )×100=62(%)…(2) に低減されると計算される。実際の図3の回路の消費電
力には、付加したダイオードで消費される電力も加わる
が、それを加えたとしても式(2)の値は70(%)以
下にすることが可能である。
ータ回路のpMOSトランジスタのソースにダイオード
102aのカソードが、またLSIチップ全体の電源に
はダイオード102aのアノードが接続された、図3の
回路が構成される。本実施の形態では、インバータ回路
のpMOSトランジスタのソースとLSIチップ上の電
源配線の間にダイオードが順方向に接続されているた
め、インバータの動作電源電圧がダイオードのビルトイ
ン電圧分だけ低下し、このインバータ回路の低電力化を
図ることができる。いま、電源電圧をVdd=3.3V,
ダイオード素子のビルトイン電圧をVfb=0.7Vとし
て、式(1)より図3の回路の消費電力は、通常のCM
OSインバータ回路の ((Vdd−Vfb)2 /Vdd 2 )×100=62(%)…(2) に低減されると計算される。実際の図3の回路の消費電
力には、付加したダイオードで消費される電力も加わる
が、それを加えたとしても式(2)の値は70(%)以
下にすることが可能である。
【0031】図1,図3と図11(a),図11(b)
と比較すると分るように、同一機能の回路を構成するの
に本実施の形態の方が占有面積を小さくできる。又、ダ
イオードの寄生容量が殆どないので消費電力も少なく高
速動作可能である。
と比較すると分るように、同一機能の回路を構成するの
に本実施の形態の方が占有面積を小さくできる。又、ダ
イオードの寄生容量が殆どないので消費電力も少なく高
速動作可能である。
【0032】ASICにおいて、同一チップに電源電圧
で動作させる回路と、電源電圧を降下させて動作させる
回路とを設ける場合、図11のような基本セルと図1の
ような基本セルとをチップ上に領域を分けて配置してお
くことにより、全体として効率よく低消費電力化を達成
できる。
で動作させる回路と、電源電圧を降下させて動作させる
回路とを設ける場合、図11のような基本セルと図1の
ような基本セルとをチップ上に領域を分けて配置してお
くことにより、全体として効率よく低消費電力化を達成
できる。
【0033】図4(a)は図1の基本セル上に、ダイオ
ード素子を接地側に接続したインバータ回路をレイアウ
トしたときの平面図、図4(b)は等価回路図である。
この第2の実施の形態では、電源配線208からコンタ
クト孔212を通してpMOSトランジスタ216のソ
ースとなるP+ 型拡散層203aと結線され、pMOS
トランジスタ216のドレインとなるP+ 型拡散層20
3bは、nMOSトランジスタ217のドレインとなる
N+ 型拡散層204bと出力配線211で結線され、n
MOSトランジスタ217のソースとなるN+ 型拡散層
204aはダイオード202bのアノードとなるP+ 型
拡散層203eと金属配線228で結線され、カソード
となるN+ 型拡散層204eには接地配線209からコ
ンタクト孔212を通して接地電位が与えられ、pMO
Sゲート電極205aとnMOSゲート電極206aは
入力配線210で結線されている。なお、他方のpMO
Sゲート電極205bには電源配線208より電源電位
が与えられ、同じくもう一方のnMOSゲート電極20
6bには接地配線209より接地電位が与えられてい
る。
ード素子を接地側に接続したインバータ回路をレイアウ
トしたときの平面図、図4(b)は等価回路図である。
この第2の実施の形態では、電源配線208からコンタ
クト孔212を通してpMOSトランジスタ216のソ
ースとなるP+ 型拡散層203aと結線され、pMOS
トランジスタ216のドレインとなるP+ 型拡散層20
3bは、nMOSトランジスタ217のドレインとなる
N+ 型拡散層204bと出力配線211で結線され、n
MOSトランジスタ217のソースとなるN+ 型拡散層
204aはダイオード202bのアノードとなるP+ 型
拡散層203eと金属配線228で結線され、カソード
となるN+ 型拡散層204eには接地配線209からコ
ンタクト孔212を通して接地電位が与えられ、pMO
Sゲート電極205aとnMOSゲート電極206aは
入力配線210で結線されている。なお、他方のpMO
Sゲート電極205bには電源配線208より電源電位
が与えられ、同じくもう一方のnMOSゲート電極20
6bには接地配線209より接地電位が与えられてい
る。
【0034】上記のレイアウトにより、CMOSインバ
ータ回路のnMOSトランジスタのソースにダイオード
202bのアノードが、またLSIチップ全体の接地配
線にはダイオード202bのカソードが接続された、図
4(b)の回路が構成される。インバータ回路のnMO
SトランジスタのソースとLSIチップ上の接地配線の
間にダイオードが順方向に接続されているため、インバ
ータの接地電位がダイオードのビルトイン電圧分だけ増
加し、このインバータ回路の低電力化を図ることができ
る。
ータ回路のnMOSトランジスタのソースにダイオード
202bのアノードが、またLSIチップ全体の接地配
線にはダイオード202bのカソードが接続された、図
4(b)の回路が構成される。インバータ回路のnMO
SトランジスタのソースとLSIチップ上の接地配線の
間にダイオードが順方向に接続されているため、インバ
ータの接地電位がダイオードのビルトイン電圧分だけ増
加し、このインバータ回路の低電力化を図ることができ
る。
【0035】図5は本発明の第3の実施の形態の基本セ
ル上のレイアウトを示す平面図、図6(a),(b)は
図5のC−C線断面図及びD−D線断面図、図7は回路
図である。図5の基本セル301は、図1と同様にそれ
ぞれ2個のpMOSトランジスタ、nMOSトランジス
タおよびダイオードから構成されているが、pMOSト
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域を同一P+ 型拡散層303aで形成し、ま
たnMOSトランジスタのソースまたはドレイン領域と
ダイオードのカソードを同一N+ 型拡散層304aで形
成することを特色としている。
ル上のレイアウトを示す平面図、図6(a),(b)は
図5のC−C線断面図及びD−D線断面図、図7は回路
図である。図5の基本セル301は、図1と同様にそれ
ぞれ2個のpMOSトランジスタ、nMOSトランジス
タおよびダイオードから構成されているが、pMOSト
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域を同一P+ 型拡散層303aで形成し、ま
たnMOSトランジスタのソースまたはドレイン領域と
ダイオードのカソードを同一N+ 型拡散層304aで形
成することを特色としている。
【0036】図6(a)ではN+ 型拡散層304dをカ
ソード、P- 型領域307aを挟んだP+ 型拡散層30
3aをアノードとしてダイオードが形成されており、P
+ 型拡散層303aはpMOSトランジスタのソースま
たはドレイン領域を兼ねている。図6(b)でも同様
に、N+ 型拡散層304aをカソード、P- 型領域30
7bを挟んだP+ 型拡散層303dをアノードとしてダ
イオードが形成されており、N+ 型拡散層304aはn
MOSトランジスタのソースまたはドレイン領域を兼ね
ている。
ソード、P- 型領域307aを挟んだP+ 型拡散層30
3aをアノードとしてダイオードが形成されており、P
+ 型拡散層303aはpMOSトランジスタのソースま
たはドレイン領域を兼ねている。図6(b)でも同様
に、N+ 型拡散層304aをカソード、P- 型領域30
7bを挟んだP+ 型拡散層303dをアノードとしてダ
イオードが形成されており、N+ 型拡散層304aはn
MOSトランジスタのソースまたはドレイン領域を兼ね
ている。
【0037】このように、本実施の形態ではpMOSト
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域間の素子分離領域、およびnMOSトラン
ジスタのソースまたはドレイン領域とダイオードのカソ
ード領域間の素子分離領域がないため、図1の第1の実
施の形態に比べてセル面積を低減可能である。
ランジスタのソースまたはドレイン領域とダイオードの
アノード領域間の素子分離領域、およびnMOSトラン
ジスタのソースまたはドレイン領域とダイオードのカソ
ード領域間の素子分離領域がないため、図1の第1の実
施の形態に比べてセル面積を低減可能である。
【0038】図5でレイアウトされている回路では、電
源配線308からコンタクト孔312を通してダイオー
ドのアノードとなるP+ 型拡散層303aへ電源電位が
与えられ、カソードとなるN+ 型拡散層304dは金属
配線328によりpMOSトランジスタ316のソース
となるP+ 型拡散層303bと結線され、pMOSトラ
ンジスタ316のドレインとなるP+ 型拡散層303c
は、nMOSトランジスタ317のドレインとなるN+
型拡散層304cと出力配線311で結線され、nMO
Sトランジスタ317のソースとなるN+ 型拡散層30
4bには接地配線309からコンタクト孔312を通し
て接地電位が与えられ、pMOSゲート電極305bと
nMOSゲート電極306bは入力配線310で結線さ
れている。なお、同一基本セル中の他方のpMOSゲー
ト電極305aには電源配線308より電源電位が与え
られ、同じくもう一方のnMOSゲート電極306aに
は接地配線309より接地電位が与えられている。
源配線308からコンタクト孔312を通してダイオー
ドのアノードとなるP+ 型拡散層303aへ電源電位が
与えられ、カソードとなるN+ 型拡散層304dは金属
配線328によりpMOSトランジスタ316のソース
となるP+ 型拡散層303bと結線され、pMOSトラ
ンジスタ316のドレインとなるP+ 型拡散層303c
は、nMOSトランジスタ317のドレインとなるN+
型拡散層304cと出力配線311で結線され、nMO
Sトランジスタ317のソースとなるN+ 型拡散層30
4bには接地配線309からコンタクト孔312を通し
て接地電位が与えられ、pMOSゲート電極305bと
nMOSゲート電極306bは入力配線310で結線さ
れている。なお、同一基本セル中の他方のpMOSゲー
ト電極305aには電源配線308より電源電位が与え
られ、同じくもう一方のnMOSゲート電極306aに
は接地配線309より接地電位が与えられている。
【0039】上記のレイアウトにより、CMOSインバ
ータ回路のpMOSトランジスタのソースにダイオード
のカソードが、またLSIチップ全体の電源にはダイオ
ードのアノードが接続された、図7の回路が構成され
る。図7の回路は図3と同じ回路であり、本実施の形態
でも、図1の場合と同様の低消費電力化及び高速化を図
ることができる。
ータ回路のpMOSトランジスタのソースにダイオード
のカソードが、またLSIチップ全体の電源にはダイオ
ードのアノードが接続された、図7の回路が構成され
る。図7の回路は図3と同じ回路であり、本実施の形態
でも、図1の場合と同様の低消費電力化及び高速化を図
ることができる。
【0040】以上述べたように、この第3の実施の形態
では、先の第1の実施の形態よりも基本セル内の素子の
集積度を高めることが可能であるという利点がある。
では、先の第1の実施の形態よりも基本セル内の素子の
集積度を高めることが可能であるという利点がある。
【0041】なお、図5において、P+ 型拡散層303
d、N+ 型拡散層304aをともに接地配線309に接
続してもよい。
d、N+ 型拡散層304aをともに接地配線309に接
続してもよい。
【0042】又、P- 型拡散層は、N- 型拡散層であっ
ても良い。また、P- 型拡散層を使用する場合、その直
上に酸化膜を介してゲート電極を配置し、そのゲートに
電源電位を与えても良い。更に、N- 型拡散層を使用す
る場合、その直上に酸化膜を介してゲート電極を配置
し、そのゲート電極に接地電位を与えても良い。
ても良い。また、P- 型拡散層を使用する場合、その直
上に酸化膜を介してゲート電極を配置し、そのゲートに
電源電位を与えても良い。更に、N- 型拡散層を使用す
る場合、その直上に酸化膜を介してゲート電極を配置
し、そのゲート電極に接地電位を与えても良い。
【0043】本実施の形態の場合にも、図4(b)の回
路を構成することができるのはいうまでもない。
路を構成することができるのはいうまでもない。
【0044】以上、ゲートアレーを例にあげて説明した
が、本発明はスタンダードセルなど各種のセルやブロッ
クを使用したマスタスライス半導体集積回路に適用しう
ることは改めて詳細説明を待つまでもなく明らかであろ
う。
が、本発明はスタンダードセルなど各種のセルやブロッ
クを使用したマスタスライス半導体集積回路に適用しう
ることは改めて詳細説明を待つまでもなく明らかであろ
う。
【0045】また、チップ全体に埋込酸化膜を有するS
OI基板を使用した例について説明したが、部分的にS
OI領域を含む半導体基板を用いてもよい。
OI基板を使用した例について説明したが、部分的にS
OI領域を含む半導体基板を用いてもよい。
【0046】更に、ディジタル回路に限らず、アナログ
回路を構成することもできる。その場合、電源電圧の降
圧に使用するだけでなく、回路上必要とされる任意の箇
所にダイオードを使用できる。
回路を構成することもできる。その場合、電源電圧の降
圧に使用するだけでなく、回路上必要とされる任意の箇
所にダイオードを使用できる。
【0047】
【発明の効果】本発明のマスタスライス半導体集積回路
は、素子分離絶縁膜を形成するだけで素子分離が可能と
なるSOI領域を有する半導体基板を用い、PN接合ダ
イオードを有するセルを設けることにより、バルク基板
を用いる場合に比較してセル面積の増加及び寄生容量を
軽減できる。従って内部回路用に電源電圧の降圧回路を
構成した場合、回路動作速度の低下が少なく、一層の消
費電力削減が可能となるという効果がある。
は、素子分離絶縁膜を形成するだけで素子分離が可能と
なるSOI領域を有する半導体基板を用い、PN接合ダ
イオードを有するセルを設けることにより、バルク基板
を用いる場合に比較してセル面積の増加及び寄生容量を
軽減できる。従って内部回路用に電源電圧の降圧回路を
構成した場合、回路動作速度の低下が少なく、一層の消
費電力削減が可能となるという効果がある。
【図1】本発明の第1の実施の形態を示す平面図。
【図2】図1のA−A線断面図(図2(a))、B−B
線断面図(図2(b))。
線断面図(図2(b))。
【図3】第1の実施の形態を示す回路図。
【図4】本発明の第2の実施の形態を示す平面図(図
(a))及び回路図(図4(b))。
(a))及び回路図(図4(b))。
【図5】本発明の第3の実施の形態を示す平面図。
【図6】図5のC−C線断面図(図6(a))、D−D
線断面図(図6(b))。
線断面図(図6(b))。
【図7】第3の実施の形態を示す回路図。
【図8】CMOSゲートアレーを示す平面図。
【図9】図8のE−E線断面図(図9(a))、F−F
線断面図(図9(b))。
線断面図(図9(b))。
【図10】2入力NAND回路の回路図。
【図11】CMOSゲートアレーによる降圧回路例を示
す平面図(図11(a))、ダイオードを電源側に挿入
した例の回路図(図11(b))、ダイオードを接地側
に挿入した例の回路図(図11(c))。
す平面図(図11(a))、ダイオードを電源側に挿入
した例の回路図(図11(b))、ダイオードを接地側
に挿入した例の回路図(図11(c))。
【図12】CMOSゲートアレーの基本セルにPN接合
ダイオードを設けた例の平面図(図12(a))、ダイ
オードを電源側に挿入した例の回路図(図12
(b))、ダイオードを接地側に挿入した例の回路図
(図12(c))。
ダイオードを設けた例の平面図(図12(a))、ダイ
オードを電源側に挿入した例の回路図(図12
(b))、ダイオードを接地側に挿入した例の回路図
(図12(c))。
【図13】図12のG−G線断面図(図13(a))、
H−H線断面図(図13(b))。
H−H線断面図(図13(b))。
101,201,301,401,501 基本セル 102,202,302 ダイオード 103,203,303,403,503,603
P+ 型拡散層 104,204,304,404,504,604
N+ 型拡散層 105,205,305,405,505,605
pMOSゲート電極 106,206,306,406,506,606
nMOSゲート電極 107,307 P- 型領域 108,208,308,408,508,608
電源配線 109,209,309,409,509,609
接地配線 110,210,310 入力配線 111,211,311 出力配線 112,212,312,412,512,612
コンタクト孔 113,313,413 P型基板 114,314 埋込酸化膜 115,315,415,615 分離酸化膜 116,216,316,416,516 pMOS
トランジスタ 117,217,317,417,517 nMOS
トランジスタ 418 入力端子1 419 入力端子2 420,520,620 Nウェルコンタクト拡散層 421,521,621 Pウェルコンタクト拡散層 422,622 Nウェル 423,623 Pウェル 524 内部回路の接地端子 525 内部回路の電源端子 126,326,426,626 層間絶縁膜 527 金属配線 627 金属配線 228 金属配線
P+ 型拡散層 104,204,304,404,504,604
N+ 型拡散層 105,205,305,405,505,605
pMOSゲート電極 106,206,306,406,506,606
nMOSゲート電極 107,307 P- 型領域 108,208,308,408,508,608
電源配線 109,209,309,409,509,609
接地配線 110,210,310 入力配線 111,211,311 出力配線 112,212,312,412,512,612
コンタクト孔 113,313,413 P型基板 114,314 埋込酸化膜 115,315,415,615 分離酸化膜 116,216,316,416,516 pMOS
トランジスタ 117,217,317,417,517 nMOS
トランジスタ 418 入力端子1 419 入力端子2 420,520,620 Nウェルコンタクト拡散層 421,521,621 Pウェルコンタクト拡散層 422,622 Nウェル 423,623 Pウェル 524 内部回路の接地端子 525 内部回路の電源端子 126,326,426,626 層間絶縁膜 527 金属配線 627 金属配線 228 金属配線
Claims (6)
- 【請求項1】 第1の半導体層、絶縁層及び第2の半導
体層を積層したSOI領域を有する半導体基板の前記第
2の半導体層の表面から絶縁層に達する素子分離絶縁膜
で区画された活性領域を有する半導体素子が複数個設け
られたセルを有し、一の前記半導体素子として前記第2
の半導体層の表面から前記絶縁層に達する第1導電型領
域及び第2導電型領域を有するPN接合ダイオードを備
えていることを特徴とするマスタスライス半導体集積回
路。 - 【請求項2】 pMOSトランジスタ、nMOSトラン
ジスタ及びPN接合ダイオードでなるセルを含む請求項
1記載のマスタスライス半導体集積回路。 - 【請求項3】 pMOSトランジスタのソース・ドレイ
ン領域及びnMOSトランジスタのソース・ドレイン領
域とそれぞれ同時に形成されたアノード領域及びカソー
ド領域をPN接合ダイオードが有している請求項2記載
のマスタスライス半導体集積回路。 - 【請求項4】 pMOSトランジスタの一方のソース・
ドレイン領域をアノードとして共有する第1のPN接合
ダイオードと、nMOSトランジスタの一方のソース・
ドレイン領域をカソードとして共有する第2のPN接合
ダイオードを備えている請求項2又は3記載のマスタス
ライス半導体集積回路。 - 【請求項5】 電源配線(又は接地配線)にPN接合ダ
イオードのアノード領域(又はカソード領域)を接続し
てそのカソード領域(又はアノード領域)をpMOSト
ランジスタ(又はnMOSトランジスタ)のソース領域
に接続して定消費電力化したCMOS論理ゲートを含む
請求項2,3又は4記載のマスタスライス半導体集積回
路。 - 【請求項6】 基本セルが周期的に配置されたゲートア
レーを有する請求項1乃至5記載のマスタスライス半導
体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8136702A JP2798056B2 (ja) | 1996-05-30 | 1996-05-30 | マスタスライス半導体集積回路 |
DE69730266T DE69730266T2 (de) | 1996-05-30 | 1997-05-28 | Kundenspezifische integrierte Halbleiterschaltung mit Silizium-auf-Isolatorstruktur |
EP97108647A EP0810668B1 (en) | 1996-05-30 | 1997-05-28 | Silicon on insulator master slice semiconductor integrated circuit |
US08/865,328 US6008510A (en) | 1996-05-30 | 1997-05-29 | Silicon on insulator master slice semiconductor integrated circuit |
KR1019970022080A KR100230117B1 (ko) | 1996-05-30 | 1997-05-30 | 마스터 슬라이스 반도체 집적 회로 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8136702A JP2798056B2 (ja) | 1996-05-30 | 1996-05-30 | マスタスライス半導体集積回路 |
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Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8136702A Expired - Fee Related JP2798056B2 (ja) | 1996-05-30 | 1996-05-30 | マスタスライス半導体集積回路 |
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KR (1) | KR100230117B1 (ja) |
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JP3647323B2 (ja) * | 1999-07-30 | 2005-05-11 | 富士通株式会社 | 半導体集積回路 |
KR100529386B1 (ko) * | 2004-04-27 | 2005-11-17 | 주식회사 하이닉스반도체 | 래치-업 방지용 클램프를 구비한 반도체 메모리 소자 |
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JPS592380B2 (ja) * | 1982-10-21 | 1984-01-18 | 株式会社東芝 | 半導体装置およびその製造方法 |
US4725875A (en) * | 1985-10-01 | 1988-02-16 | General Electric Co. | Memory cell with diodes providing radiation hardness |
JPS62154663A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 電圧発生回路 |
JPH0750771B2 (ja) * | 1988-03-28 | 1995-05-31 | 日本電気株式会社 | 半導体装置 |
US4899202A (en) * | 1988-07-08 | 1990-02-06 | Texas Instruments Incorporated | High performance silicon-on-insulator transistor with body node to source node connection |
JPH0499059A (ja) * | 1990-08-07 | 1992-03-31 | Seiko Epson Corp | ゲートアレイ用遅延回路 |
JPH0496369A (ja) * | 1990-08-13 | 1992-03-27 | Kawasaki Steel Corp | ゲートアレー型lsi |
JP2839375B2 (ja) * | 1991-01-14 | 1998-12-16 | 三菱電機株式会社 | 半導体集積回路装置 |
US5298773A (en) * | 1992-08-17 | 1994-03-29 | United Technologies Corporation | Silicon-on-insulator H-transistor layout for gate arrays |
US5317181A (en) * | 1992-09-10 | 1994-05-31 | United Technologies Corporation | Alternative body contact for fully-depleted silicon-on-insulator transistors |
US5501989A (en) * | 1993-03-22 | 1996-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer |
DE69502350T2 (de) * | 1994-06-28 | 1998-10-29 | Nippon Telegraph & Telephone | SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung |
JPH08130295A (ja) * | 1994-09-08 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
JPH0951083A (ja) * | 1995-08-10 | 1997-02-18 | Mitsubishi Electric Corp | ゲートアレイ型半導体集積回路装置及びその製造方法 |
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1996
- 1996-05-30 JP JP8136702A patent/JP2798056B2/ja not_active Expired - Fee Related
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1997
- 1997-05-28 DE DE69730266T patent/DE69730266T2/de not_active Expired - Fee Related
- 1997-05-28 EP EP97108647A patent/EP0810668B1/en not_active Expired - Lifetime
- 1997-05-29 US US08/865,328 patent/US6008510A/en not_active Expired - Fee Related
- 1997-05-30 KR KR1019970022080A patent/KR100230117B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6008510A (en) | 1999-12-28 |
JPH09321257A (ja) | 1997-12-12 |
EP0810668B1 (en) | 2004-08-18 |
EP0810668A1 (en) | 1997-12-03 |
DE69730266T2 (de) | 2005-09-01 |
KR970077629A (ko) | 1997-12-12 |
DE69730266D1 (de) | 2004-09-23 |
KR100230117B1 (ko) | 1999-11-15 |
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Legal Events
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---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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