DE69730266T2 - Kundenspezifische integrierte Halbleiterschaltung mit Silizium-auf-Isolatorstruktur - Google Patents

Kundenspezifische integrierte Halbleiterschaltung mit Silizium-auf-Isolatorstruktur Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • (a) Erfindungsgebiet
  • Die vorliegende Erfindung betrifft eine kundenspezifische, integrierte Halbleiterschaltung (IC) und insbesondere eine kundenspezifische Halbleiterschaltung IC, bei der auf einem Silizium-auf-Isolator-(SOI)-Substrat ein Gate-Array oder Standardzellen ausgebildet sind.
  • (b) Beschreibung des Standes der Technik
  • Anwendungsspezifische ICs, die allgemein als ASIC bezeichnet werden, werden in steigendem Umfang verwendet. 1 zeigt eine typische ASIC in einer Draufsicht, wobei das CMOS-SOG (ein Gate-Array) eine Anzahl von Basiszellen hat, die jeweils als ein NAND-Gatter mit zwei Eingängen implementiert sind. Die 2A und 2B sind Ansichten im Schnitt entlang der Schnittlinien E-E bzw. F-F in 1 und 3 ist ein Äquivalentschaltbild für die Basiszelle in 1. Jede Basiszelle 401 hat einen N-Well-Kontaktbereich 402, einen P-Well-Kontaktbereich 407, ein Paar pMOS-Transistoren 416a und 416b, die P+-diffundierte Regionen 403a, 403b und 403c und pMOS-Gate-Elektroden 405a und 405b aufweisen, und ein Paar nMOS-Transistoren 417a und 417b, die N+-diffundierte Regionen 404a, 404b und 404c und nMOS-Gate-Elektroden 406a und 406b aufweisen.
  • Über die Source-Leitung 408 und das Kontaktloch wird das Source-Potenzial Vdd an die N-Well-Kontaktregion 402 und die P+-diffundierten Regionen 403a und 403c angelegt. Das Massepotenzial wird über die Masseleitung 409 und das Kontaktloch 412 an die P-Well-Kontaktregion 407 und die N+-diffundierten Regionen 404a angelegt. Der gemeinsame Drain 403b des Paares paralleler pMOS-Transistoren 416a und 416b, die die Sourcen 403a und 403c an die Source-Leitungen angeschlossen haben, ist über die Ausgangsleitung 411 an den Drain 404c eines der seriellen nMOS-Transistoren 417a und 417b gekoppelt, nämlich den nMOS-Transistor 417b, dessen Source auf dem Massepotenzial gehalten wird. Eine pMOS-Gate-Elektrode 495a ist über die Eingangsleitung 418 an die nMOS-Gate-Elektrode 406a gekoppelt, die pMOS-Gate-Elektrode 405b ist über die Eingangsleitung 419 an die nMOS-Gate-Elektrode 406b gekoppelt, um dadurch das NAND-Gatter mit den zwei Eingängen zu bilden. Die Basiszelle ist eine herkömmliche CMOS-SOG, die im Allgemeinen als ein NAND-Gatter mit zwei Eingängen auf diese Art und Weise oder ein NOR-Gatter mit zwei Eingängen implementiert ist. Die Eingangsleitungen 418 und 419 sind durch eine erste Schicht Aluminiumlegierungsfilm implementiert und sind an Verbinder angeschlossen, die durch eine zweite Schicht Aluminiumlegierungsfilm, der in den Zeichnungen nicht gezeigt ist, implementiert sind.
  • Mit dem Vorteil der CMOS-ASIC-Technologie für eine höhere Geschwindigkeit und eine höhere Integration ist die Basiszelle wie in der 1 gezeigt, in Richtung auf ein feineres Muster entwickelt worden. Zusätzlich ist angesichts der breiten Verwendung eines tragbaren Kommunikationssystems eine Technik für geringeren Stromverbrauch, insbesondere für die CMOS-ASIC erforderlich. Diese Technologie verbessert die kontinuierliche Benutzung des tragbaren Kommunikationssystems, das mit einer Batterie betrieben werden kann, beträchtlich.
  • Der Energieverbrauch P (Watt) in der CMOS-logischen Schaltung wird in Termen der Betriebsfrequenz f (Hz), der Quellenspannung Vdd (Volt) und der Ladekapazität C (Farad) wie folgt ausgedrückt: P = 0,5 × C × f × Vdd2 (1)
  • Wie aus der Gleichung (1) zu ersehen ist, ist der Energieverbrauch proportional zum Quadrat der Quellenspannung und eine Verringerung des Energieverbrauchs wird am effektivsten durch die Reduzierung der Quellenspannung erzielt. Die Reduzierung der Quellenspannung in einer internen Schaltung kann beispielsweise durch eine Schaltungskonfiguration erzielt werden, die einen Vorwärtsspannungsabfall einer Diode verwendet, wie dies beispielsweise in der japanischen Patentveröffentlichung Nr. A-01-246861 beschrieben worden ist. 4A zeigt eine Schaltungsanordnung in einer Draufsicht, wobei die in der Veröffentlichung beschriebene Technik auf die in der 1 gezeigte Basiszelle gerichtet ist. Die 4B und 4C sind Schaltungsanordnungen, wobei die Technik an einer Source-Leitung bzw. Masseleitung für die Basiszelle angewandt worden ist.
  • In der 4B ist die Source-Spannung Vdd unter Reduzierung derselben durch einen Vorwärtsspannungsabfall der Diode 502a an den CMOS-Inverter angelegt, der einen pMOS-Transistor 516a und einen nMOS-Transistor 517a aufweist. Im Einzelnen sind die N+-diffundierte Region 504b und die nMOS-Gate-Elektrode 506a der Basiszelle 501 an die Source-Leitung 508 gekoppelt, und die P-Well-Kontaktregion 521 ist an die Masseleitung 509 gekoppelt, wodurch die Diode 502a implementiert ist. Ferner sind die pMOS-Gate-Elektrode 505f und nMOS-Gate-Elektrode 506d der benachbarten Basiszelle durch die Eingangsleitung 510a gekoppelt, die N-Well-Kontaktregion 520 ist an die Source-Leitung 508 gekoppelt, die P+-diffundierte Region 503i ist über die Leitung 527a an die N+-diffundierte Region 504a gekoppelt, die N+-diffundierte Region 504f ist an die Masseleitung 509 gekoppelt, und die P+-diffundierte Region 503h ist über die Ausgangsleitung 511a an die N+-diffundierte Region 504e gekoppelt, wodurch ein CMOS-Konverter implementiert ist. Die Konfiguration, dass die pMOS-Gate-Elektrode 505e an die Source-Leitung 508 und die nMOS-Gate 506c an die Masseleitung 509 gekoppelt sind, verhindert, dass Kanäle, welche unter diesen Gate-Elektroden liegen, leitend werden, was infolge des Potenzials der Ausgangsleitung 511a auftreten könnte.
  • Ähnlich wie in der 4C gezeigt, reduziert die Diode 502b, die durch einen pMOS-Transistor implementiert ist und zwischen den CMOS-Inverter und die Masseleitung ge schaltet ist, ebenfalls den Stromverbrauch im CMOS-Inverter. Im Einzelnen ist die P+-diffundierte Region 503a einer Basiszelle über die Masseleitung 509 an die pMOS-Gate-Elektrode 505b gekoppelt und die N-Well-Kontaktregion 520 ist an die Source-Leitung 508 gekoppelt, wodurch die Diode 502b implementiert wird. Ferner sind die pMOS-Gate-Elektrode 505c und nMOS-Gate-Elektrode 506e der benachbarten Basiszelle über die Eingangsleitung 510b zusammengekoppelt, die P-Well-Kontaktregion 521 ist an die Masseleitung 509 gekoppelt, die P+-diffundierte Region 503c ist über die Leitung 527b an die N+-diffundierte 504g-Region gekoppelt, die P+-diffundierte Region 503d ist an die Source-Leitung 508 gekoppelt, die P+-diffundierte Region 503e ist über die Ausgangsleitung 511b an die N+-diffundierte Region 504h gekoppelt, und die P+-diffundierte Region 503e ist über die Ausgangsleitung 511 an die N+-diffundierte Region 504h gekoppelt, wodurch ein CMOS-Inverter implementiert ist. Die Konfiguration, dass die pMOS-Gate-Elektrode 505d an die Source-Leitung 508 gekoppelt ist, und die nMOS-Gate-Elektrode 506f an die Masseleitung 509 gekoppelt ist, verhindert, dass die Kanalregionen, welche unter diesen Gate-Elektroden liegen, leiten, was infolge des Potenzials der Ausgangsleitung 511b auftreten könnte.
  • Obwohl wie vorstehend beschrieben in der CMOS-Basiszelle, die auf einem Großsubstrat ausgebildet ist, ein niedriger Energieverbrauch realisiert werden kann, reduziert die CMOS-Basiszelle, die zu diesem Zweck verwendet wird, auch die Integrationsdichte der ASIC infolge der Verwendung der zusätzlichen Basiszelle. Zusätzlich hat der P-N-Übergang zwischen der Source-Region des nMOS-Transistors oder pMOS-Transistors, der die Diode implementiert, und dem P-Well oder N-Well, der auf dem Massepotenzial oder dem Source-Potenzial für eine Rückwärts-Vorspannung gehalten wird, eine große Kapazität, um so den Hochgeschwindigkeitsbetrieb zu verzögern. Zusätzlich erfordert die große parasitäre Kapazität einen großen Lade/Entladestrom, wodurch die Verringerung des Energieverbrauches gehemmt wird.
  • Ein weiteres Verfahren zur Reduktion der Source-Spannung ist es, in der Basiszelle einen einsatzbereiten P-N-Übergang einzubauen. 5A zeigt eine derartige Konfiguration, bei der ein Zwillings-Well-CMOS-Prozess in einem Großsubstrat vom P-Typ durchgeführt ist, um eine Mischung aus CMOS-Transistor und Diode zu entwerfen, die eine Anode oder eine Kathode hat, die weder auf einem Source-Potenzial noch auf einem Massepotenzial in dem Substrat gehalten wird und an die Schaltung mittels metallischer Leitungen gekoppelt ist. 5B ist ein Schaltbild, bei dem die Diode 602a zwischen die Source-Leitung und einen CMOS-Inverter geschaltet ist, 5C ist ein Schaltbild, bei dem die Diode 602b zwischen die Masseleitung und einen CMOS-Inverter geschaltet ist, die 6A und 6B sind Ansichten im Schnitt entlang der Linien G-G bzw. H-H.
  • Die 6A und 6B zeigen die Diode, die in dem N-Well 622a in der Nähe des pMOS-Transistors ausgebildet ist bzw. die Diode, die in dem P-Well 623a in der Nähe der nMOS-Transistoren ausgebildet ist. Die Dioden haben Kathoden, die durch N+-diffundierte Regionen 604d und 604e im N-Well 622b und 622d implementiert sind und Anoden, die durch P+-diffundierte Regionen 603d und 603e implementiert sind. Das P-Siliziumsubstrat wird auf dem Massepotenzial gehalten.
  • In der 6A sind ein Paar pMOS-Transistoren durch die N-Well-Kontaktregion 620, die P+-diffundierten Regionen 603a, 603b und 603c und die pMOS-Gate-Elektroden 605a und 605b implementiert. An den N-Well 622a für das Paar pMOS-Transistoren ist über die Source-Leitung 608, das Kontaktloch 612 und die N-Well-Kontaktregion 620 das Source-Potenzial angelegt. Der P-Well 623c ist vorgesehen, um den N-Well 622a vom N-Well 622b zu trennen, der mit der Kathode der Diode auf einem gleichen Potenzial gehalten wird.
  • Bei einem derzeitigen CMOS-Transistor-Vorgang, bei dem 0,5 μm Designregel als Gate-Länge verwendet wird, beträgt die Breite für den P-Well 623c mindestens ungefähr 2 μm. Es ist auch notwendig, den Abstand zwischen dem P-Well 623c und der Anode der Diode, die durch die P+-diffundierte Region 603d implementiert ist, mit ungefähr 1 μm sicherzustellen und den Abstand zwischen der P-Well-623c und der N-Well-Kontaktregion 620 mit ungefähr 1 μm sicherzustellen. Demgemäß sollte die Trennregion für die Diode eine Breite von ungefähr 4 μm um die Diode herum haben, wodurch die Integrationsdichte der IC verringert wird.
  • Die in den 5a und 6a gezeigte Diode hat Kathoden, die durch die N+-diffundierten Regionen 604d und den N-Well 622b implementiert sind. Die der Kathode zugeordnete parasitäre Kapazität ist die Summe aus den P-N-Übergangskapazitäten zwischen denselben und der P+-diffundierten Region 603d, die die Anode bilden, zwischen denselben und den P-Wells 623c und 623d und zwischen denselben und dem P-Substrat 613. Die große parasitäre Kapazität der Kathode verbraucht, verglichen mit der Source- oder Drain-Region des MOS-Transistors, der vorgesehen ist, damit die Kathoden- und Source- oder Drain-Region eine identische Fläche besetzen, während des Potenzialwechsels derselben eine große Energie.
  • In der 6B sind das Paar nMOS-Transistoren durch die P-Well-Kontaktregion 621, die N+-diffundierten Regionen 604a, 604b und 604c und die nMOS-Gate-Elektroden 606a und 606b implementiert. Der P-Well 623a für das Paar nMOS-Transistoren wird durch die Masseleitung 609, das Kontaktloch 612 und die P-Well-Kontaktregion 621 auf dem Massepotenzial gehalten. In diesem Fall ist ähnlich der Trennregion für die Diode eine Trennregion vorgesehen, um die rechteckige Fläche für die Basiszelle sicherzustellen, die in einer Matrix angeordnet ist, obwohl es nicht erforderlich ist, dass die Trennregion eine konstante Weite hat, wie dies für die Trennregion in der 6A erforderlich ist.
  • Zusätzlich ist die parasitäre Kapazität, die dem Kathodenanschluss in der 6B zugeordnet ist, die Summe aus den P-N-Übergangskapazitäten zwischen denselben und der P+-diffundierten Region 603e, die die Anode bildet, zwischen denselben und dem P-Well 623a, 623b und 623c und zwischen demselben und dem P-Substrat 613, ähnlich wie im Fall gemäß 6A.
  • Die große Kapazität des Kathodenanschlusses erfordert während dessen Potenzialänderung einen größeren Energieverbrauch, verglichen mit demjenigen im Fall, dass die Source- oder Drain-Region vorgesehen sind, vorausgesetzt, dass die Kathoden- und Source- oder Drain-Region eine identische Flächengröße besetzen. In Kürze gesagt, ist die Verwendung einer Dioden-Basiszelle für die CMOS-Basiszelle bezüglich der Integrations dichte, der Betriebsgeschwindigkeit und des Energieverbrauchs schwächer als die Verwendung der CMOS-Basiszelle selbst.
  • Weitere integrierte Schaltungen sind aus der EP-690510, US-4,899,202, JP-55-078456 und dem Artikel "1 V high speed digital circuit technology" von S. Mutoh u. a., IEEE 1993, Seiten 186–189 bekannt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine kundenspezifische Halbleiter-IC zu schaffen, die den Energieverbrauch mit einer geringeren Verringerung der Integrationsdichte und der Betriebsgeschwindigkeit reduzieren kann.
  • Die vorliegende Erfindung schafft eine kundenspezifische Halbleiter-IC mit einem Substrat mit einem Silizium-auf-Isolator-(SOI)-Bereich mit einer Isolierschicht und einer Halbleiterschicht, die auf der Isolierschicht ausgebildet ist, einer Unterteilungsschicht zum Unterteilen der Halbleiterschicht in eine Anzahl von Zellregionen, einer Basiszelle, die in jeder der Zellregionen angeordnet ist, einem Paar Energieversorgungsleitungen zum Zuführen von elektrischer Energie zu der Basiszelle, wobei die Basiszelle einen funktionellen Zellenteil und eine erste Diode, die im Betrieb in Durchlassrichtung vorgespannt ist, zwischen einer der Energieversorgungsleitungen und dem funktionalen Zellenteil hat, wobei die erste Diode eine Anode und eine Kathode hat, die zwischen sich einen ersten P-N-Übergang definieren, der sich zwischen einer oberen Oberfläche der Halbleiterschicht und der Isolierschicht erstreckt.
  • In der kundenspezifischen Halbleiter-IC gemäß der vorliegenden Erfindung kann die Basiszelle zusätzlich zu der P-N-Übergangs-Diode wenigstens einen pMOS-Transistor und wenigstens einen nMOS-Transistor enthalten. In diesem Fall kann der P-N-Übergang eine Anode, die gemeinsam mit der Source oder dem Drain des pMOS-Transistors ausgebildet ist, oder eine Kathode, die gemeinsam mit der Source oder dem Drain des nMOS-Transistors ausgebildet ist, aufweisen.
  • Die Basiszelle kann eine erste und eine zweite Diode aufweisen, die zwischen der Source-Leitung und dem funktionellen Zellenteil und zwischen dem funktionellen Zellenteil und der Masseleitung angeordnet sind. Die Anode oder Kathode der Diode können durch die Source des pMOS-Transistors oder nMOS-Transistors implementiert sein. Der funktionelle Zellenteil kann ein NAND-Gatter, ein NOR-Gatter oder ein CMOS-Transistor, etc. sein.
  • Gemäß der vorliegenden Erfindung kann das SOI-Substrat, das keine Well-Region hat, nur durch eine Feldoxidschicht unterteilt sein und kann ohne Verwendung einer Kontaktregion mit einer Energieversorgung gespeist werden. Demgemäß kann eine Verringerung des Energieverbrauchs mit einer geringeren Reduktion der Integrationsdichte und der Betriebsgeschwindigkeit erzielt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Draufsicht auf eine typische ASIC, die durch einen CMOS-SOG implementiert ist;
  • 2A und 2B sind Schnittansichten entlang der Schnittlinie E-E bzw. F-F;
  • 3 ist ein Äquivalentschaltbild der Basiszelle aus 1:
  • 4A ist eine Draufsicht auf eine erste herkömmliche Schaltungsanordnung, die bei der ASIC gemäß 1 angewandt ist;
  • 4B und 4C sind Äquivalentschaltbilder für die Basiszelle gemäß 4A;
  • 5A ist eine Draufsicht auf eine zweite herkömmliche Schaltung, die einen Zwillings-Well-CMOS enthält;
  • 5B und 5C sind Äquivalentschaltbilder der Basiszelle gemäß 5A;
  • 6A und 6B sind Schnittansichten entlang der Schnittlinien G-G bzw. H-H;
  • 7 ist eine Draufsicht auf eine kundenspezifische Halbleiter-IC gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 8A und 8B sind Ansichten im Schnitt entlang der Schnittlinien A-A bzw. B-B;
  • 9 ist ein Äquivalentschaltbild der Basiszelle gemäß 7;
  • 10A ist eine Draufsicht auf eine kundenspezifische IC gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 10B ist ein Äquivalentschaltbild der Basiszelle gemäß 10A;
  • 11 ist eine Draufsicht auf eine kundenspezifische IC gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 12A und 12B sind Ansichten im Schnitt entlang der Schnittlinien C-C bzw. D-D; und
  • 13 ist ein Äquivalentschaltbild der Basiszelle gemäß 11.
  • BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Bezug nehmend auf 7 hat eine kundenspezifische Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Erfindung eine Anzahl von Basiszellen, die in einer Matrix angeordnet sind. Jede der Basiszellen hat ein Paar Dioden 102a und 102b, ein Paar pMOS-Transistoren, die durch P+-diffundierte Regionen 103a, 103b und 103c und pMOS-Gate-Elektroden 105a und 105b implementiert sind, und ein Paar nMOS-Transistoren, die durch N+-diffundierte Regionen 104a, 104b und 104c und nMOS-Gate-Elektroden 106a und 106b implementiert sind. Die Diode 102a hat eine Anode, die durch eine P+-diffundierte Region 103d und eine P–-diffundierte Region 107a implementiert ist und eine Kathode, die durch eine N+-diffundierte Region 104d implementiert ist, eine Diode 102b hat eine Anode, die durch eine P+-diffundierte Region 103e und eine P–-diffundierte Region 107b implementiert ist und eine Kathode, die durch die N+-diffundierte Region 104e implementiert ist.
  • Bezug nehmend auf die 8A und 8B, die Schnittansichten der Halbleiter-IC gemäß 7 zeigen, hat das SOI-Substrat einen versenkten Oxidfilm 114 auf dem P-Siliziumsubstrat 113 und eine Siliziumschicht auf dem versenkten Oxidfilm 11. Die Siliziumschicht kann durch einen Feldoxidfilm 115b, der im Allgemeinen durch eine LOCOS-Technik gebildet worden ist, in eine Anzahl von Zellregionen unterteilt sein. Der Feldoxidfilm trennt auch die Diode von dem funktionellen Zellenteil. Im Einzelnen ist die P+-diffundierte Region 103a des pMOS-Transistors von der Anode der Diode, implementiert durch die P+-diffundierte Region 103d, mittels des dazwischen angeordneten Feldoxidfilms 115b getrennt. Die Mindestbreite des Feldoxidfilms 115b ist durch die derzeitige LOCOS-Technologie definiert und kann bei der 0,5 μm Designregel für eine Gate-Breite unter 1 μm gebildet werden. Demgemäß kann die Diode mit einer höheren Integrationsdichte innerhalb einer Basiszelle implementiert werden.
  • In der 7 wird die Anode der Diode 102a, die durch die P+-diffundierte Region 103d implementiert ist, über die Source-Leitung 108 und das Kontaktloch 112 mit der Source-Spannung beaufschlagt, die Kathode der Diode 102a, die durch die N+-diffundierte Region 104 gebildet ist, ist an die P+-diffundierte Region 103a über Metall-Leiter an die P+-diffundierte Region 103a, welche die Source des pMOS-Transistors 116 bildet, gekoppelt, der Drain des pMOS-Transistors 116, der durch die P+-diffundierte Region 103b implementiert ist, ist über die Ausgangsleitung 111 an die N+-diffundierte Region 104b, welche den Drain des nMOS-Transistors 117 bildet, gekoppelt, die Source des nMOS-Transistors 117, die N+-diffundierte Region 104a implementiert ist, wird durch die Masseleitung 109 und das Kontaktloch 112 auf dem Massepotenzial gehalten und die pMOS-Gate-Elektrode 105a und nMOS-Gate-Elektrode 106a sind über die Eingangsleitung 110 miteinander gekoppelt. Die pMOS-Gate-Elektrode 105b wird durch die Source-Leitung 108 auf dem Source-Potenzial gehalten und die nMOS-Gate-Elektrode 106b wird durch die Leitung 109 auf dem Massepotenzial gehalten.
  • Die vorstehend beschriebene Konfiguration erzeugt die Schaltungskonfiguration gemäß 9, wobei der pMOS-Transistor eines CMOS-Inverters eine Source an die Kathode der Diode 102a gekoppelt hat, deren Anode an die Source-Leitung 108 der IC gekoppelt ist. Bei dieser Konfiguration wird, da die Diode 102a zwischen der Source-Leitung 108 und der Source des pMOS-Transistors 116 des CMOS-Inverters in Durchlassrichtung vorgespannt ist, ist die Betriebsspannung des CMOS-Inverters durch die eingebaute Spannung der Diode 102a reduziert und dadurch ist die Source-Spannung reduziert und demgemäß ist der Energieverbrauch des CMOS-Inverters reduziert.
  • Unter der Annahme, dass die Source-Spannung Vdd = 3,3 Volt ist, und die Einbau-Spannung der Diode Vfb = 0,7 Volt ist, ist der Energieverbrauch des CMOS-Inverters gemäß der folgenden Rate reduziert: Pr = {(Vdd – Vfb)2/Vdd2} × 100 = 62 (%) (2)mit Bezug auf den Fall, dass die Source-Spannung Vdd verwendet wird. In einer praktischen Schaltung umfasst der Gesamtenergieverbrauch den Energieverbrauch der Diode zusätzlich zu dem Energieverbrauch des CMOS-Inverters. Selbst wenn jedoch der Energieverbrauch der Diode berücksichtigt wird, wird der Gesamtenergieverbrauch auf unter 70% des Energieverbrauchs beim herkömmlichen CMOS-Inverter reduziert.
  • Der Vergleich der 7 und 9 mit den 4A und 4B zeigt, dass der CMOS-Inverter gemäß der Ausführungsform eine kleiner Belegfläche als diejenige des bekannten CMOS-Inverters hat. Zusätzlich hat die Diode gemäß der 7 und 9 eine kleinere parasitäre Kapazität und demgemäß erzielt sie sowohl eine Energiereduktion als auch eine höhere Betriebsgeschwindigkeit.
  • In einer praktischen Schaltung der ASIC können die Region für die in der 7 gezeigten Basiszellen, an die eine reduzierte Source-Spannung angelegt ist, und die Region für die in der 4A gezeigten Basiszellen, bei der die normale Source-Spannung angelegt ist, vorzugsweise voneinander auf einer einzelnen Chip-Fläche getrennt sein, um eine effektive Energieersparnis und eine reduzierte Belegfläche zu erzielen. In der 9 und in dem folgenden äquivalenten Schaltbild ist anzumerken, dass die Diode 102a etc. anstatt der in der Figur gezeigten Anordnung zwischen dem MOS-Transistor 116 etc. und die Ausgangsleitung 111 eingesetzt sein kann.
  • Bezug nehmend auf die 10A und 10B, die ähnlich wie die 7 bzw. 9 eine kundenspezifische Halbleiter-IC gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen, ist zwischen einem CMOS-Inverter und einer Masseleitung eine Diode für das Energiesparen eingesetzt. Im Einzelnen ist gemäß der vorliegenden Ausführungs form die Source des pMOS-Transistors 216, die durch die P+-diffundierte Region 203a implementiert ist, über das Kontaktloch 212 an die Source-Leitung 208 gekoppelt, der Drain des pMOS-Transistors 216, der durch die P+-diffundierte Region 203b implementiert ist, ist über die Ausgangsleitung 211 an den Drain des nMOS-Transistors 217, der durch die N+-diffundierte Region 204b implementiert ist, gekoppelt, die Source des nMOS-Transistors 217, die durch die N+-diffundierte Region 204a implementiert ist, ist über die Metall-Leitung 228 an die Anode der Diode 202b, implementiert durch die P+-diffundierte Region 203e, gekoppelt, die Kathode der Diode 202b wird durch die Masseleitung 209 und das Kontaktloch 212 auf dem Massepotenzial gehalten und die pMOS-Gate-Elektrode 205a und die nMOS-Gate-Elektrode 206a sind über die Eingangsleitung 210 zusammengekoppelt. Die andere pMOS-Gate-Elektrode 205b und nMOS-Gate-Elektrode 206b sind auf dem Source-Potenzial bzw. Massepotenzial gehalten.
  • Durch die vorstehend beschriebene Konfiguration kann die in der 10B gezeigte Äquivalentschaltung erhalten werden, wobei die Source des nMOS-Transistors 217 des CMOS-Inverters an die Anode der Diode 202b gekoppelt ist, deren Kathode an die Masseleitung 209 der IC angeschlossen ist. Da die Diode 202b zwischen der Source des nMOS-Transistors 217 des CMOS-Inverters und der Masseleitung 209 des IC-Chips in Durchlassrichtung vorgespannt ist, wird das Massepotenzial des CMOS-Inverters durch die Einbauspannung der Diode 202b angehoben, um dadurch eine Verringerung der Source-Spannung und demgemäß eine Energieeinsparung zu erzielen.
  • Bezug nehmend auf 11 ist bei einer kundenspezifischen Halbleiter-IC gemäß einer dritten Ausführungsform der vorliegenden Erfindung die Anode einer Diode durch die P+-diffundierte Region 303a implementiert, welche die Source des pMOS-Transistors bildet und die Kathode der Diode ist durch die N+-diffundierte Region 304a implementiert, welche die Source des nMOS-Transistors bildet. Die 12A und 12B sind Schnittansichten entlang der Schnittlinie C-C bzw. D-D in 11 und 13 ist eine Äquivalentschaltung der in der 11 gezeigten Basiszelle.
  • Im Einzelnen, wie in 12A gezeigt, ist die Anode und die Kathode der Diode durch die P+-diffundierte Region 303a bzw. die N+-diffundierte Region 304d implementiert, die zwischen sich die P–-diffundierte Region 307a einschließen. Die P+-diffundierte Region 303a bildet die Source des pMOS-Transistors. Ähnlich wie in der 12B gezeigt, sind die Anode und die Kathode der Diode durch die P+-diffundierte Region 303d bzw. N+-diffundierte Region 304a implementiert, welche zwischen sich die P–-diffundierte Region 307b einschließen. Die N+-diffundierte Region 304a bildet die Source des nMOS-Transistors.
  • Bei der vorliegenden Ausführungsform ist die Elementunterteilungsregion zwischen der Source des pMOS-Transistors und der Anode der Diode oder zwischen der Source des nMOS-Transistors und der Kathode der Diode nicht notwendig. Demgemäß hat die kundenspezifische Halbleiter-IC eine weiter reduzierte Belegfläche.
  • In dem Layout gemäß 11 ist an die P+-diffundierte Region 303a, welche die Anode der Diode bildet, über die Source-Leitung 308 und das Kontaktloch 312 die Source-Spannung angelegt, die N+-diffundierte Region 304d, welche die Kathode der Diode bildet, ist über die Metall-Leitung 328 an die P+-diffundierte Region 303b, welche die Source des pMOS-Transistors 316 bildet, gekoppelt, die P+-diffundierte Region 303c, welche den Drain des pMOS-Transistors 316 bildet, ist über die Ausgangsleitung 311 an die N+-diffundierte Region 304c, welche den Drain des nMOS-Transistors 317 bildet, gekoppelt, die N+-diffundierte Region 304b, welche die Source des nMOS-Transistors 317 bildet, ist durch die Masseleitung 309 und das Kontaktloch 312 auf dem Massepotenzial gehalten, die pMOS-Gate-Elektrode 305b und die nMOS-Gate-Elektrode 306b sind über die Eingangsleitung 310 zusammen gekoppelt. Die andere pMOS-Gate-Elektrode 305a und nMOS-Gate-Elektrode 306a sind durch die Source-Leitung 308 auf dem Source-Potenzial bzw. durch die Masseleitung 309 auf dem Massepotenzial gehalten.
  • Durch das Layout gemäß 11 wird eine in der 13 gezeigte Äquivalentschaltung erhalten, wobei die Diode 302 zwischen der Source-Leitung 308 und der Source des pMOS-Transistors 316 in dem CMOS-Inverter in Durchlassrichtung vorgespannt ist. Die Schaltung gemäß 13 ist äquivalent der Schaltung gemäß 9 und erzielt ebenfalls sowohl einen geringen Energieverbrauch als auch eine hohe Betriebsgeschwindigkeit.
  • In der 11 können die P+-diffundierte Region 303d und die N+-diffundierte Region 304a an die Masseleitung 309 gekoppelt sein. Die P–-diffundierte Region kann durch die N–-diffundierte Region ersetzt sein. Eine Gate-Elektrode, an welche die Source-Spannung angelegt ist, kann so ausgebildet sein, dass sie mit dazwischen angeordnetem Oxidfilm über der P–-diffundierten Region 303d liegt. Eine Gate-Elektrode, die auf dem Massepotenzial gehalten wird, kann so ausgebildet sein, dass sie mit dazwischen angeordneten Oxidfilm über der N–-diffundierten Region liegt. Eine Schaltungskonfiguration ähnlich der 10B kann ebenfalls durch die vorliegende Ausführungsform implementiert werden.
  • Die vorliegende Erfindung ist auf ein Gate-Array gerichtet, exemplarisch beschrieben worden und kann auch auf irgendeine kundenspezifische Halbleiter-IC, wie beispielsweise eine IC vom Standardzellentyp mit irgendeiner Basiszelle oder Block gerichtet sein. Zusätzlich wird bei den vorstehend beschriebenen Ausführungsformen für die gesamte Chipfläche ein SOI-Substrat verwendet. Die kundenspezifische IC kann jedoch auch auf einem Teil eines Halbleitersubstrats, das eine SOI-Region darin aufweist, implementiert sein. Die Schaltung kann anstatt der Digitalschaltung eine Analogschaltung sein.

Claims (9)

  1. Kundenspezifische integrierte Halbleiterschaltung (IC) mit einem Substrat (113) mit einem Silizium-auf-Isolator, SOI, Bereich, mit einer Isolierschicht (114), und einer Halbleiterschicht, die auf der Isolierschicht ausgebildet ist, einer Unterteilungsschicht (115) zum Unterteilen der Halbleiterschicht in eine Anzahl von Zellregionen, einer Basiszelle (101), die in jeder der Zellregionen angeordnet ist, einem Paar Energieversorgungsleitungen (108, 109) zum Zuführen von elektrischer Energie zu der Basiszelle, wobei die Basiszelle einen funktionalen Zellenteil und eine erste Diode (102a, 102b), die im Betrieb in Durchlassrichtung vorgespannt ist, zwischen einer der Energieversorgungsleitungen und dem funktionalen Zellenteil hat, wobei die erste Diode eine Anode (103d) und eine Kathode (104) hat, die zwischen sich einen ersten P-N-Übergang definieren, der sich zwischen einer oberen Oberfläche der zweiten Halbleiterschicht und der Isolierschicht erstreckt, wobei eine der Energieversorgungsleitungen und eine Source eines MOS-Transistors in dem funktionalen Zellenteil enthalten sind.
  2. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 1, wobei der funktionale Zellenteil wenigstens einen pMOS-Transistor und einen nMOS-Transistor enthält.
  3. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 2, wobei die Anode durch eine P-leitfähige Region implementiert ist, die eine Source des pMOS-Transistors bildet.
  4. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 2, wobei die Kathode durch eine N-leitfähige Region implementiert ist, die eine Source des nMOS-Transistors bildet.
  5. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 1, weiterhin mit einer zweiten Diode in der Basiszelle, wobei die zweite Diode zwischen dem funktionalen Zellenteil und der anderen der Energieversorgungsleitungen in Durchlassrichtung vorgespannt ist, und eine Anode und eine Kathode hat, zwischen welchen ein zweiter P-N-Übergang definiert ist, der sich zwischen der oberen Oberfläche der Halbleiterschicht und der Isolierschicht erstreckt.
  6. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 5, wobei der funktionale Zellenteil wenigstens einen pMOS-Transistor und einen nMOS-Transistor enthält.
  7. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 6, wobei die Anode der ersten Diode durch eine P-leitfähige Region implementiert ist, die eine Source oder einen Drain des pMOS-Transistors bildet und die Kathode der zweiten Diode durch eine N-leitfähige Region implementiert ist, die einen Drain oder eine Source des nMOS-Transistors bildet.
  8. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 1, wobei der funktionale Zellenteil ein NAND-Gatter ist.
  9. Kundenspezifische integrierte Halbleiterschaltung IC nach Anspruch 1, wobei eine Vielzahl dieser Basiszellen in einer Matrix angeordnet sind.
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