JP3955733B2 - 半導体装置 - Google Patents
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Description
技術分野
本発明は、半導体装置およびその製造技術に関し、特に、電源配線とウエルとの間にスイッチ素子を介在させ、そのオン・オフ制御によってウエルに形成されたトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置およびその設計技術に適用して有効な技術に関するものである。
背景技術
半導体素子の微細化、半導体装置の低消費電力化および半導体装置の動作速度の向上等の要求に伴い、半導体装置におけるトランジスタのしきい値電圧の低下が進められている。しかし、しきい値電圧が低いことに起因して、半導体装置のトランジスタに対してそのソース、ドレイン間にリーク電流が生じるか否かの有無を検査する際に、本当に欠陥なのか否かについての判定が難しいという課題がある。また、半導体装置の動作待機時においてはトランジスタのリーク電流により消費電力が増大するという課題もある。このような課題を解決するために、トランジスタが配置された半導体基板（具体的にはウエルと称する半導体領域）に所定の電圧を印加することにより、トランジスタのしきい値電圧を一時的に上げてリーク電流を少なくする技術がある。これにより、例えば試験時においては、しきい値電圧を上げているにもかかわらず対象のトランジスタがオンしていれば、そのトランジスタは欠陥であると容易に判断することができる。また、半導体装置の動作待機時においてはトランジスタのしきい値電圧を上げることでリーク電流を低減させ半導体装置の消費電力を低下させることもできる。このしきい値電圧を可変にする技術については、例えば日経ＢＰ社、１９９６年８月１日発行、日経マイクロデバイス（１９９６年８月号）Ｐ５０〜Ｐ６６に記載があり、基板電圧を帰還制御することでしきい値電圧を変化させ、低電力化や高速化を図る技術について、回路構造や素子レイアウト構造が開示されている。
ところで、本発明者は、基板（またはウエル）電圧を電源電圧にするか、他の電圧にするかを切り換えるスイッチ素子を用いて、しきい値電圧を可変にする技術を検討し、この技術においては、以下の課題があることを見出した。
すなわち、この技術においては、基板（ウエル）電圧を電源電圧にするか、他の電圧にするかを切り変えるスイッチ素子が必要であるが、そのスイッチ素子の配置について充分な考慮が必要であり、そのスイッチ素子が多すぎると論理回路の配置面積が小さくなる。したがって、チップサイズの増大を招く。一方、そのスイッチ素子が少なすぎると、ウエルの抵抗の増大に起因してウエルにノイズが生じる。したがって、しきい値電圧が変動し半導体装置の動作が不安定となる。また、そのノイズはＣＭＩＳ回路を持つ半導体装置においてラッチアップを誘発するという課題がある。
本発明の目的は、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置において半導体領域で発生するノイズを低減することのできる技術を提供することにある。
また、本発明の目的は、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の大型化を招くことなく、半導体領域で発生するノイズを低減することのできる技術を提供することにある。
また、本発明の目的は、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の構造を複雑にすることなく、半導体領域で発生するノイズを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
１．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記半導体領域内に複数分散させて配置したものである。
２．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記半導体領域に、それとは反対の導電型の半導体領域を設け、その半導体領域と前記電源配線とを電気的に接続したものである。
３．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記複数の電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
４．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を前記半導体領域内に複数個分散させて配置し、かつ、前記半導体領域に、それとは反対の導電型の半導体領域を設け、その半導体領域と前記電源配線とを電気的に接続したものである。
５．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を前記半導体領域内に複数個分散させて配置し、かつ、前記複数の電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
６．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セル内の電界効果トランジスタで形成し、かつ、前記半導体領域内に複数分散させて配置したものである。
７．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記複数の基本セル内の前記半導体領域内に形成された領域であって前記半導体領域とは反対導電型の半導体領域と前記電源配線とを電気的に接続したものである。
８．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
９．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記半導体領域内に複数個分散させて配置し、
前記複数の基本セル内の前記半導体領域に形成された領域であって前記半導体領域とは反対導電型の半導体領域と前記電源配線とを電気的に接続したものである。
１０．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記半導体領域内に複数個分散させて配置し、
前記電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
１１．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記複数の基本セルで形成された回路と、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記回路のうちの所定の回路内に前記スイッチ素子を内蔵させたものである。
１２．本発明は、半導体基板の周辺回路領域に形成された半導体領域と、
前記半導体基板の周辺回路領域に規則的に配置された複数の入出力回路用セルと、
前記複数の入出力回路用セルの各々に配置され、前記半導体領域に形成された入出力回路用の複数の電界効果トランジスタと、
前記入出力回路用の複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記周辺回路領域における半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記周辺回路領域は、外部領域と内部領域とを有し、前記外部領域には相対的にしきい値電圧の高い前記入出力回路用の電界効果トランジスタが配置され、前記内部領域には相対的にしきい値電圧の低い前記入出力回路用の電界効果トランジスタが配置され、
前記内部領域内の入出力回路用の電界効果トランジスタのうちの入出力回路として使用されない電界効果トランジスタによって前記スイッチ素子を形成したものである。
１３．本発明は、半導体基板の周辺回路領域に形成された半導体領域と、
前記半導体基板の周辺回路領域に規則的に配置された複数の入出力回路用セルと、
前記複数の入出力回路用セルの各々に配置され、前記半導体領域に形成された入出力回路用の複数の電界効果トランジスタと、
前記入出力回路用の複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記周辺回路領域における半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記周辺回路領域は、外部領域と内部領域とを有し、前記外部領域には相対的にしきい値電圧の高い前記入出力回路用の電界効果トランジスタが配置され、前記内部領域には相対的にしきい値電圧の低い前記入出力回路用の電界効果トランジスタが配置され、
前記内部領域内の入出力回路用の電界効果トランジスタのうちの未使用の電界効果トランジスタによって前記スイッチ素子を形成し、かつ、前記入出力として使用されない電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と、前記電源配線とを電気的に接続して容量素子を形成したものである。
１４．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルの電界効果トランジスタによって、前記半導体基板に形成された半導体領域と半導体装置の電源配線とを電気的に接続したり切り離したりするスイッチ素子を形成する工程と、（ｃ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程とを有するものである。
１５．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルの電界効果トランジスタによって、前記半導体基板に形成された半導体領域と半導体装置の電源配線とを電気的に接続したり切り離したりするスイッチ素子を形成する工程と、（ｃ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程と、（ｄ）前記複数の基本セルのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域のうちの少なくとも一方と、前記電源配線とを電気的に接続する接続孔を配置する工程とを有するものである。
１６．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルの電界効果トランジスタによって、前記半導体基板に形成された半導体領域と半導体装置の電源配線とを電気的に接続したり切り離したりするスイッチ素子を形成する工程と、（ｃ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程とを有し、前記（ｃ）工程において、前記複数の回路のうちの所定の回路内には前記スイッチ素子が内蔵されているものである。
１７．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程とを有し、前記複数の回路のうちの所定の回路内には前記スイッチ素子が内蔵されているものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
まず、本実施の形態を説明する前に、本発明の技術思想を説明する。図１は本発明者が本発明をするのに検討したＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＩＳ）ゲートアレイの一例の構造を模式的に示した図である。セル列には複数個の基本セル５０が図１の横方向に沿って規則的に並んで配置されている。なお、図１において複数の基本セル５０のうちの使用されていない基本セル５０には「未使用」と記載している。使用されている基本セル５０には、説明を簡単にするため、論理回路として、例えばインバータ回路ＩＮＶが形成されている場合が示されている。このインバータ回路ＩＮＶは、ｐＭＩＳ５１ＱｐとｎＭＩＳ５１Ｑｎとで構成されるＣＭＩＳインバータ回路となっている。なお、インバータ回路は基本的な論理回路を代表して示したもので、これに限定されるものではなく種々変更可能であり、例えばＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路またはＥｘｃｌｕｓｉｖｅ−ＯＲ回路等のような基本的な論理回路等が形成されている場合でも適用される。また、ここでは説明を簡単にするために基本的な論理回路を示しており、例えばフリップフロップ回路やクロック回路等のような比較的大型の（高機能化および大規模化された）論理回路が形成されている場合でも適用される。また、符号ＩＮは論理回路の入力、ＯＵＴは論理回路の出力を示している。
電源配線５２ＶＤＤは、相対的に高電位の電源電圧を供給するための配線である。また、電源配線５２ＶＳＳは、相対的に低電位の電源電圧を供給するための配線である。上記インバータ回路ＩＮＶで代表される論理回路は、この電源配線５２ＶＤＤ、５２ＶＳＳの間に電気的に接続されている。例えばインバータ回路ＩＮＶのｐＭＩＳ５１Ｑｐのドレインが電源配線５２ＶＤＤに電気的に接続され、インバータ回路ＩＮＶのｎＭＩＳ５１Ｑｎのソースが電源配線５２ＶＳＳに電気的に接続されている。
ウエル電位制御用の配線５３ＶＰＰは、基本セル５０のｐＭＩＳ５１Ｑｐが配置されたｎウエルに相当する。これにより、ｐＭＩＳ５１Ｑｐのしきい値電圧を所定値に設定することが可能となっている。符号の５４Ｒは、そのｎウエルの拡散抵抗を示している。また、ウエル電位制御用の配線５３ＶＮＮは、基本セル５０のｎＭＩＳ５１Ｑｎが配置されたｐウエルに相当する。これにより、ｎＭＩＳ５１Ｑｎのしきい値電圧を所定値に設定することが可能となっている。符号の５５Ｒは、そのｐウエルの拡散抵抗を示している。
上記電源配線５２ＶＤＤと配線５３ＶＰＰとの間にスイッチ素子５６ＳＷ１が介在され、上記電源配線５２ＶＳＳと配線５３ＶＮＮとの間にスイッチ素子５６ＳＷ２が介在されている。図１では、スイッチ素子５６ＳＷ１，５６ＳＷ２をスイッチの電気記号で模式的に示しているが、実際は、これもトランジスタによって構成されている。すなわち、スイッチ素子５６ＳＷ１は、ｐＭＩＳで構成され、スイッチ素子５６ＳＷ２は、ｎＭＩＳで構成されている。このスイッチ素子５６ＳＷ１，ＳＷ２は、電源配線５２ＶＤＤ、５２ＶＳＳと配線５３ＶＰＰ、５３ＶＮＮとを電気的に接続したり、切り離したりする素子である。すなわち、このスイッチ素子５６ＳＷ１，５６ＳＷ２がオンしている状態においては、配線５３ＶＰＰは、電源配線５２ＶＤＤの電位に設定され、上記ｐウエルやｎウエルにバイアス電圧は印加されない。一方、スイッチ素子５６ＳＷ１，５６ＳＷ２がオフしている状態においては、電源配線５２ＶＤＤ，５２ＶＳＳと配線５３ＶＰＰ、５３ＶＮＮとは切り離され、電源配線５２ＶＤＤ，５２ＶＳＳの電位とは異なる電位の電圧を外部から配線５３ＶＰＰ、５３ＶＮＮ（ｎウエルおよびｐウエル）に印加することによって上記ｐウエルやｎウエルにバイアスを発生させるのである。
ところで、上記ｐウエルやｎウエル（以下、単にウエルともいう）は、高抵抗の拡散層により構成されるため、給電のポイント数が少ないと電位が不安定になることが想定される。
ここで、ウエルの電位の安定性を確保することを考慮すると、スイッチ素子５６ＳＷ１，５６ＳＷ２が半導体装置の通常動作時にオンしているものと仮定して、上記ウエルの電位の安定性のために必要なスイッチ素子５６ＳＷ１，５６ＳＷ２の数（あるいは密度）はウエル給電のための接続孔分だけ必要になる。しかしながらスイッチ素子５６ＳＷ１，５６ＳＷ２はトランジスタとしての面積を所有していることから、スイッチ素子５６ＳＷ１，５６ＳＷ２を上記接続孔と同じ割合で配置すれば多大な面積を消費することになり現実的ではない。また、スイッチ素子５６ＳＷ１，５６ＳＷ２の数を減らし、かつ、ウエルの抵抗を低減にする方法として、ウエル給電用の配線を用意することも考えられるが、この解決策も配線チャネルの消費が増加することになり、面積効率の低下を招くことになる。
そこで、まず、ウエルに発生するスイッチングノイズのメカニズムを解析し、上記問題を回避する方法を考えるための準備を行うことにする。図２（ａ）は、ｐウエルの近辺のインバータ回路ＩＮＶを構成するｎＭＩＳ５１Ｑｎを取り出して示してある。また、ｐウエルのノードＮ５０において、このインバータ回路ＩＮＶ直下の点をモニタしたときのノイズ波形をスイッチング動作と同期させてグラフで示したのが図２（ｂ）である。まず、入力ＩＮの信号の波形が立ち上がるタイミングに同期してノイズＮｇｂが発生する。これはゲート電極と半導体基板との間に存在するゲート容量成分Ｃｇｂを介して発生したもので、プラス方向のノイズである。続いて、出力ＯＵＴの信号の波形と同期してマイナス方向に大きなノイズＮａが発生する。この時の電位変化量をｎＡとした。逆に入力ＩＮの信号が立ち下がる方向では、やはり出力ＯＵＴの信号に同期してノイズＮｂが発生する。この時の電位変化量をｎＢとした。また、この時はノイズＮｇｂに相当するノイズ成分は現れてこない。これは、ｎＭＩＳ５１Ｑｎがオンしチャネルが形成されると、ゲート容量成分Ｃｇｂは消えてしまうからである。電荷保存則によりＮａ＝Ｎｂであるから、ノイズの絶対値として大きいのはノイズＮｂである。したがって、ノイズＮｂのタイプのノイズに限って解析を行う。これには、ｎＭＩＳ５１Ｑｎに存在する寄生ダイオード容量が関与している。そこで、ノイズ源となっているインバータ回路ＩＮＶを今一度書き直すと図３（ａ）、（ｂ）のようになる。ここでは、ｐＭＩＳ５１Ｑｐのオン抵抗をＲ１、ダイオード容量をＣ１，Ｃ２とした。また、ウエルの実効的な抵抗をＲ２とした。Ｃ３は、外部負荷容量である。この解析に当たって、本発明者が検討した技術においては、抵抗Ｒ２が充分に小さいと考え、ダイオード容量Ｃ２は０（零）としていたが、抵抗Ｒ２が顕著になればダイオード容量Ｃ２を無視することはできなくなる。図３（ｂ）はこれらを全て抵抗および容量で置き換えた解析モデルである。ｕをウエルノイズに相当する電位とし、これを未知の関数として回路方程式を立てると二階線型微分方程式が得られ、その解は、
ｕ（ｔ）＝（ｅ−αｔ−ｅ−βｔ）／Ｄ１／２，Ｄ＝（１＋ｐ＋ｑ）２−４ｐｑ，α＝（１＋ｐ＋ｑ−Ｄ１／２）／２ｑτ１，β＝（１＋ｐ＋ｑ＋Ｄ１／２）／２ｑτ１，τ１＝Ｃ１Ｒ１，ｐ＝Ｒ１／Ｒ２，ｑ＝Ｃ２／Ｃ１
で与えられる。ただし、高電位側の電源電圧ＶＤＤ＝１で正規化した。このことから、ノイズｕ（ｔ）を小さくするためにはＤを大きくとれば良いことがわかる。Ｄはｐ，ｑの二次式だからｐ，ｑともに大きければＤも大きくなる。ｐを大きくとることは抵抗Ｒ２を小さくすることである。その方法は、上記スイッチ素子の数を増やすことに相当するが、その場合は、前述の通り、ただ単純にスイッチ素子を増やせば半導体装置の面積効率を犠牲にしなければならない。したがって、そのような面積効率の低下を考慮した配置が必要である。また、ｑを大きくする方法は、ダイオード容量Ｃ２を大きくすることに他ならない。図３のインバータ回路ＩＮＶの例で見るとダイオード容量Ｃ２はｎＭＩＳ５１Ｑｎの面積で決まってしまうように思われるが、実際は、図１に示したように、ダイオード容量Ｃ２用のダイオードは、分布定数的に存在しており、ダイオード容量Ｃ２の成分のダイオードは未使用のトランジスタ領域にも存在している。そこで、本発明の技術思想においては、未使用のトランジスタ領域についても電源とウエルとを電気的に接続する。これにより、分布定数的ではあるが、実効的にダイオード容量Ｃ２を増やしたように見せることが可能である。この接続はレイアウト面積の増加という不具合がない。すなわち、半導体装置における面積効率の低下を招くことなく、ウエルのノイズを低減できる。
次に、本発明の技術思想を説明する。図４は本発明の技術思想を模式的に示した図であり、１つの基本セル列を示している。また、図５は比較のため本発明の技術思想を取り入れていない技術の模式的な図を示している。
図４に示すように、基本セル列には複数の基本セル１が図４のＸ方向（第１方向）に沿って規則的に並んで配置されている。各基本セル１には、例えばｎＭＩＳＱｎおよびｐＭＭＩＳＱｐが配置されている。なお、符号１（Ｕ）は使用されている基本セルを、符号１（ＵＵ）は使用されていない基本セルを、１（Ｓ）はスイッチ素子３ＳＷ１，３ＳＷ２として使用されている基本セルを示す。また、使用されていない基本セル１（ＵＵ）は論理回路として使用されていないという意味である。
図４には、説明を簡単にするため、論理回路として、例えばインバータ回路ＩＮＶおよびＡＮＤ回路ＡＮＤ等のような基本的な論理回路が基本セル１に形成されている場合が示されている。ただし、インバータ回路ＩＮＶおよびＡＮＤ回路ＡＮＤは論理回路を代表したもので、これに限定されるものではなく種々変更可能であり、例えばＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路またはＥｘｃｌｕｓｉｖｅ−ＯＲ回路等のような基本的な論理回路が形成されている場合でも本発明を適用することができる。また、ここでは説明を簡単にするために基本的な論理回路を示しており、例えばフリップフロップ回路やクロック回路等のような比較的大型の論理回路が形成されている場合でも適用される。インバータ回路ＩＮＶおよびＡＮＤ回路ＡＮＤは、基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎにより構成されている。
電源配線２ＶＤＤは、相対的に高電位の電源電圧を供給するための配線であり、電源配線２ＶＳＳは、相対的に低電位の電源電圧を供給するための配線である。上記基本的な論理回路は、この電源配線２ＶＤＤ、２ＶＳＳの間に電気的に接続されている。例えばインバータ回路ＩＮＶのｐＭＩＳＱｐのドレインが電源配線２ＶＤＤに電気的に接続され、インバータ回路ＩＮＶのｎＭＩＳＱｎのソースが電源配線２ＶＳＳに電気的に接続されている。そのｎＭＩＳＱｎとｐＭＩＳＱｐとのゲート電極は互いに電気的に接続され、入力ＩＮと電気的に接続されている。また、そのｐＭＩＳＱｐのソースとｎＭＩＳＱｎのドレインとは互いに電気的に接続され、出力ＯＵＴと電気的に接続されている。
ウエル電位制御用の配線２ＶＰＰは、基本セル１のｐＭＩＳＱｐが配置されたｎウエルに相当するものであり、ここでは配線として示されている。この配線２ｖｐｐ（すなわち、ｎウエル）に所定の電圧を印加することによってｐＭＩＳＱｐのしきい値電圧を所定値に設定することが可能となっている。符号のＲ２ｎは、そのｎウエルの拡散抵抗を示している。また、ウエル電位制御用の配線２ＶＮＮは、基本セル１のｎＭＩＳが配置されたｐウエルに相当するものであり、ここでは配線として示されている。この配線２ｖＮＮ（すなわち、ｐウエル）に所定の電圧を印加することにより、ｎＭＩＳＱｎのしきい値電圧を所定値に設定することが可能となっている。符号のＲ２ｐは、そのｐウエルの拡散抵抗を示している。
上記電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）との間にスイッチ素子３ＳＷ１が介在され、上記電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）との間にスイッチ素子３ＳＷ２が介在されている。このスイッチ素子３ＳＷ１，３ＳＷ２は、電源配線２ＶＤＤ、２ＶＳＳと配線２ＶＰＰ、２ＶＮＮ（ウエル）とを電気的に接続したり、切り離したりする素子である。すなわち、このスイッチ素子３ＳＷ１，３ＳＷ２がオンしている状態においては、ｎウエルおよびｐウエルの電圧は電源電圧（ｎウエルは電源電圧ＶＤＤ、ｐウエルは電源電圧ＶＳＳ）に設定され、その各々のウエルにバイアス電圧は印加されない。一方、スイッチ素子３ＳＷ１，３ＳＷ２がオフしている状態においては、配線２ＶＰＰ、２ＶＮＮ（ｎウエルおよびｐウエル）に対して電源電圧とは異なる電位の電圧を外部から印加することによって上記各々のウエルにバイアスを発生させるのである。
ここで、本発明の技術思想の第１の大きな特徴は、このスイッチ素子３ＳＷ１，３ＳＷ２が基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎにより構成されていることである。すなわち、スイッチ素子３ｓｗ１，３ｓｗ２を１つの基本セル１を用いて構成する。このように、スイッチ素子を設けるという特殊な構造の半導体装置において、スイッチ素子３ＳＷ１，３ＳＷ２を基本セル１内のＭＩＳＦＥＴによって構成することにより、スイッチ素子を半導体基板のどこにでも配置することができる。すなわち、スイッチ素子３ＳＷ１，３ＳＷ２の配置の自由度を向上させることができる。したがって、スイッチ素子３ＳＷ１、３ＳＷ２を、半導体装置の設計および論理構成に対して最適な状態で、すなわち、主回路の配置に不具合を生じさせることなく、半導体基板上に配置する可能となっている。スイッチ素子３ｓｗ１を構成するｐＭＩＳＱＰのゲート電極は配線２ＶＤＢＣと電気的に接続されている。スイッチ素子３ＳＷ２を構成するｎＭＩＳＱｎのゲート電極は配線２ＶＳＢＣと電気的に接続されている。そして、これら配線２ＶＤＢＣ、２ＶＳＢＣから各スイッチ素子３ＳＷ１，３ＳＷ２のゲート電極に伝送される信号によってスイッチ素子３ＳＷ１，３ＳＷ２のオン・オフが制御されるようになっている。
また、本発明の技術思想の第２の大きな特徴は、スイッチ素子３ＳＷ１，３ＳＷ２が個々のウエルにおいて分散的に配置されていることである。すなわち、ウエルの両端の間に、複数のスイッチ素子３ＳＷ１，３ｓｗ２が分散的に配置される。これは、Ｘ方向において複数の基本セル１を用いてスイッチ素子３ＳＷ１，３ＳＷ２を構成することにより、Ｘ方向に延在して形成されるウエルに複数のスイッチ素子３ＳＷ１，３ＳＷ２をｘ方向において分散的に配置することができる。これは、上記したように、ウエルの両端にスイッチ素子を配置しただけではウエルノイズが増大する課題を考慮した構造である。この場合、上記したように、ただ単にスイッチ素子ＳＷ１，３ＳＷ２を配置すれば良いのではなく、面積効率の低下を考慮した配置が必要である。
なお、使用の基本セル１、すなわち、論理回路が形成された基本セル１（Ｕ）およびスイッチ素子３ＳＷ１、３ＳＷ２が形成された基本セル１（Ｓ）において、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）との間および電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）との間には、上記ダイオード容量Ｃ２に相当するダイオード容量Ｃ２ａが形成されている。これは図５にも示すように一般的に形成される容量である。
さらに、本発明の技術思想の第３の大きな特徴は、未使用のトランジスタ領域の半導体領域と電源とが電気的に接続され、容量素子としての上記ダイオード容量Ｃ２を形成していることである。すなわち、図４に示すように、未使用の基本セル１（ＵＵ）のｐＭＩＳＱｐの半導体領域（ドレイン）と電源配線２ＶＤＤとが電気的に接続され、また、未使用の基本セル１のｎＭＩＳＱｎの半導体領域（ソース）と電源配線２ＶＳＳとが電気的に接続されている。これにより、未使用の基本セル１（ＵＵ）の領域においても、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）との間および電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）との間に上記ダイオード容量Ｃ２に相当するダイオード容量Ｃ２ｂが形成されている。すなわち、論理回路を構成しない未使用の基本セル１（ＵＵ）を用いて上記容量素子（ダイオード容量素子）Ｃ２を構成する。これにより、半導体装置における面積効率の低下を招くことなく、上記ダイオード容量Ｃ２を増加させることができるので、ウエルのノイズを低減させることができる。なお、図５に示すように、通常は、論理回路を構成しない基本セルを電源配線５２ＶＤＤ、５２ＶＳＳに電気的に接続しないので、上記ダイオード容量Ｃ２ｂは形成されていない。
次に、このような本発明の技術思想を、例えばＣＭＩＳゲートアレイに適用した場合について説明する。図６（ａ）、（ｂ）は本実施の形態の半導体装置を構成する半導体チップ４の平面図を示している。図６（ａ）は半導体チップ４における基本セル１、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル５および外部端子であるボンディングパッドＢＰの配置を模式的に示しており、図６（ｂ）は配置・配線工程後の半導体チップ４の平面図を模式的に示している。なお、図６（ａ）、（ｂ）は同一の半導体チップ４であるが、図面を見易くするために図を分けて示している。
半導体チップ４は、例えば平面四角形状のシリコン単結晶の小片を素子形成部材として構成され、その主面中央（内部回路領域）には複数個の基本セル２がＸ方向およびＹ方向に沿って規則的に敷き詰められている。すなわち、本実施の形態のゲートアレイは、いわゆる全面敷き詰め型（ＳＯＧ：Ｓｅａ Ｏｆ Ｇａｔｅ）あるいはチャネルレス型と称するゲートアレイである。ただし、本発明はＳＯＧ型のゲートアレイに適用されることに限定されるものではなく、種々適用可能であり、例えば複数の基本セル２がＸ方向に沿って並んで配置されてなる基本セル列を、配線チャネルを介して複数列設ける一般的なゲートアレイや基本セル１の他にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等をも内部回路領域に配置する、いわゆる複合型のゲートアレイに適用することも可能である。
基本セル１は、基本的な論理回路（例えばＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路またはインバータ回路）を構成することが可能な１個または複数個の素子を有する単位領域である。半導体チップ４には、基本的な論理回路または比較的大型の論理回路（図６の綱掛けハッチングで示す領域）が１個または複数個の基本セル１で形成され、さらに、それらの論理回路間が配線２（図６（ｂ）の斜線のハッチングにより示され、上記した電源配線２ＶＤＤ、２ＶＳＳ、配線２ＶＤＢＣ、２ＶＳＢＣを含む）によって電気的に接続されて、例えばマイクロプロセッサ等のような所定の論理機能を持った半導体装置が構成されている。基本セル１には、後述するように、例えばｐＭＩＳとｎＭＩＳとが形成されている。このｐＰＭＩＳとｎＭＩＳとによりＣＭＩＳ回路を形成できる。なお、基本セル１の具体的な構成例については後ほど詳細に説明する。
半導体チップ１の主面外周（内部回路領域の外周、すなわち、周辺回路領域）には、複数のＩ／Ｏセル５およびボンディングパッドＢＰが半導体チップ４の各辺に沿って配置されている。このＩ／Ｏセル５は、例えば入力回路、出力回路または入出力双方向回路等のような入出力回路および保護ダイオードまたは保護抵抗等のような静電破壊防止回路を構成するための素子を含む単位領域である。なお、入力回路は、半導体チップ４の外部からの電源電圧や電気信号を半導体チップ４の内部の回路に見合った状態にする機能を有し、出力回路は半導体チップ４の内部で形成された電気信号を減衰させないように半導体チップ４の外部の伝送線路を通じて目的とする電子装置に伝送する機能を有している。また、ボンディングパッドＢＰは、ボンディングワイヤが接合される部分で、ここを通じて半導体チップ４の内外間での電源電圧および電気信号の入出力が行われる。なお、ボンディングパッドＢＰは、例えば平面四角形状のアルミニウム、アルミニウム合金または銅からなり、Ｉ／Ｏセル５毎に配置されている。Ｉ／Ｏセル５の具体的な構成例についても後ほど詳細に説明する。
まず、上記第１、第２の大きな特徴で説明したスイッチ素子について説明する。図７は上記スイッチ素子およびそれに関わる配線の配置を模式的に示した図である。図７に示すように、内部回路領域Ａには、ｎウエルＮＷＬおよびｐウエルＰＷＬがＹ方向に沿って交互に配置されている。上記したように、本実施の形態においては、スイッチ素子３ＳＷ１，３ＳＷ２が基本セル１内のｐＭＩＳＱＰおよびｎＭＩＳＱｎにより構成されており、かつ、ｎウエルＮＷＬおよびｐウエルＰＷＬの各々において分散されて配置されている。
同一のｎウエルＮＷＬ内に分散された複数のスイッチ素子３ＳＷ１用のｐＭＩＳＱｐの半導体領域（ドレイン）は、電源配線２ＶＤＤＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａの外周を取り囲むように配置された電源配線２ＶＤＤＢに電気的に接続されている。また、その複数のスイッチ素子３ＳＷ１のｐＭＩＳＱｐの半導体領域（ソース）は、配線２ＶＰＰＡを通じてｎウエルＮＷＬに電気的に接続されている。このようにして電源配線２ＶＤＤＢとｎウエルＮＷＬとの間にスイッチ素子３ＳＷ１が介在されている。なお、内部回路領域Ａの外周を取り囲むように配置された配線２ＶＰＰＢは、ｎウエルＮＷＬに電気的に接続されて外部からｎウエルＮＷＬに対して所定の電位の電圧を印加できるようになっている。さらに、その複数のスイッチ素子３ＳＷ１のｐＭＩＳＱｐのゲート電極は配線２ＶＤＢＣＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａを取り囲むように配置された配線２ＶＤＢＣＢに電気的に接続されている。一方、同一のｐウエルＰＷＬ内に分散された複数のスイッチ素子３ＳＷ２用のｎＭＩＳＱｎの半導体領域（ソース）は、電源配線２ＶＳＳＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａの外周を取り囲むように配置された電源配線２ＶＳＳＢに電気的に接続されている。また、その複数のスイッチ素子３ＳＷ２のｎＭＩＳＱｎの半導体領域（ソース）は、配線２ＶＮＮＡを通じてｐウエルＰＷＬに電気的に接続されている。このようにして電源配線２ＶＳＳＡとｐウエルＰＷＬとの間にスイッチ素子３ＳＷ２が介在されている。また、内部回路領域Ａの外周を取り囲むように配置された配線２ＶＮＮＢは、ｐウエルＰＷＬと電気的に接続されて外部からｐウエルＰＷＬに所定の電位の電圧を印加できるようになっている。さらに、その複数のスイッチ素子３ＳＷ２のｎＭＩＳＱｎのゲート電極は配線２ＶＳＢＣＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａを取り囲むように配置された配線２ＶＳＢＣＢに電気的に接続されている。このように、電源配線２ＶＤＤＢ、２ＶＳＳＢ、配線２ＶＰＰＢ，２ＶＮＮＢ、２ＶＤＢＣＢ、２ＶＳＢＣＢを内部回路領域Ａを取り囲むように配置したことにより、内部回路領域Ａの四方から電源電圧ＶＤＤ，ＶＳＳおよび制御信号用の所定の電圧ＶＰＰ、ＶＮＮ、ＶＤＢＣ、ＶＳＢＣを内部回路領域Ａ側に供給することが可能となっている。
また、本実施の形態においては、Ｉ／Ｏセル５が、図７の破線Ｂを境界線として示すように、内部領域側と外部領域側とに分かれており、その内部領域側の素子により、スイッチ素子３ＳＷ３、３ＳＷ４が形成されている。このスイッチ素子３ＳＷ３、３ＳＷ４は、上記内部回路領域Ａにおけるスイッチ素子３ＳＷ１，３ＳＷ２と同じ機能を持っている。これは、後述するようにＩ／Ｏセル５の内部領域側の素子（ＭＩＳＦＥＴ）は、主として入力回路を構成することから動作速度の高速化を図るべく、内部回路領域Ａの素子（ＭＩＳＦＥＴ）と同じ寸法として、しきい値電圧を相対的に低くする必要があるため、例えば半導体装置の電気的試験時や待機時にそのしきい値電圧を変える必要性があるからである。このようなスイッチ素子ＳＷ３、ＳＷ４を設けたことにより、通常動作時にはスイッチ素子３ＳＷ３、３ＳＷ４をオンさせＩ／Ｏセル５内の内部領域のＭＩＳＦＥＴのしきい値を設定通り低くする一方で、試験時にはスイッチ素子３ＳＷ３、３ＳＷ４をオフさせ、Ｉ／Ｏセル５内の内部領域のＭＩＳＦＥＴのしきい値を相対的に高くすることが可能になっている。
本実施の形態においては、このスイッチ素子３ＳＷ３、３ＳＷ４が、Ｉ／Ｏセル５の内部領域における未使用のｐＭＩＳＱｐＡおよびｎＭＩＳＱｎＡによって形成されている。ただし、未使用のＩ／Ｏセル５内の素子によりスイッチ素子３ＳＷ３、３ＳＷ４を形成することもできる。図７においては、スイッチ素子３ＳＷ３、３ＳＷ４を半導体チップ４の角部近傍に配置した場合について示したが、スイッチ素子３ＳＷ３、３ＳＷ４を半導体チップ４の各辺ごとに複数個設けることもできる。ただし、この場合も、ただ単にスイッチ素子ＳＷ３，３ＳＷ４を配置すれば良いのではなく、入出力回路の配置を阻害せず、かつ、ウエルノイズの低減を図るような考慮が必要である。なお、Ｉ／Ｏセル５内のレイアウトおよびスイッチ素子の効果等については後ほど詳細に説明する。
このＩ／Ｏセル５の内部領域上には、電源配線２ＶＤＤＣ、２ＶＳＳＣ、配線２ＶＤＢＣＣ、２ＶＳＢＣＣ、２ＶＰＰＣ、２ＶＮＮＣが、半導体チップ４の外周に沿って環状に配置されている。これにより、Ｉ／Ｏセル５の各素子（スイッチ素子３ＳＷ３，３ＳＷ４を含む）に対して電源電圧ＶＤＤ，ＶＳＳおよび制御信号用の所定の電圧ＶＤＢＣ、ＶＳＢＣを印加でき、また、周辺回路領域におけるｎウエルＮＷＬおよびｐウエルＰＷＬに対してどの位置からも制御信号用の所定の電圧ＶＰＰ、ＶＮＮを印加することが可能となっている。なお、上記入出力回路と論理を構成する内部回路とでは、電源電圧ＶＤＤ，ＶＳＳおよび所定の電圧ＶＰＰ、ＶＮＮ、ＶＤＢＣ、ＶＳＢＣの電位が同じ場合であっても、ノイズの問題を考慮して、それらの供給用の配線系が別々に設けられている。また、上記入出力回路と上記内部回路とで、電源電圧ＶＤＤ，ＶＳＳおよび所定の電圧ＶＰＰ、ＶＮＮ、ＶＤＢＣ、ＶＳＢＣの電位を異ならせる場合もある。
図８は図７の変形例を示した図である。太枠は基本セル１を示している。この変形例は、１つの基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎの両方をスイッチ素子にせず、図８に示すように、１つの基本セル１内のｐＭＩＳＱｐまたはｎＭＩＳＱｎのいずれか一方だけをスイッチ素子３ＳＷ１，３ＳＷ２とすることもできることを示している。この構造の場合、未使用のＭＩＳＦＥＴをスイッチ素子として使用することになるので、未使用の基本セル１をスイッチ素子として使用する場合に比べて、スイッチ素子の配置の自由度をさらに向上させることができる。この構造は、周辺回路領域（Ｉ／Ｏセル５の内部側）においても適用できる。
このようなスイッチ素子の使用例を図９〜図１１によって説明する。なお、図９および図１１においては、スイッチ素子３ＳＷ１、３ＳＷ２のオンオフ動作の状態がわかるように、スイッチ素子３ＳＷ１、３ＳＷ２をスイッチの電気記号で示してある。
図９は、本実施の形態の半導体装置におけるスタンバイ電流の測定試験等のような電気的試験時の状態を模式的に示した図である。試験時においては、配線２ＶＤＢＣ、２ＶＳＢＣからの信号によりスイッチ素子３ＳＷ１、３ＳＷ２をオフし、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）とを電気的に切り離し、かつ、電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）とを電気的に切り離した状態で、テスタ６から（すなわち、半導体チップ４の外部から）配線２ＶＰＰ、２ＶＮＮ（ウエル）に対して、電源電圧ＶＤＤ，ＶＳＳとは異なる所定の電位の電圧ＶＰＰ，ＶＮＮを印加する。これにより、基本セル１内におけるｐＭＩＳＱｐおよびｎＭＩＳＱｎのしきい値電圧を動作時とは異なる所定の値（動作時に対して相対的に高い値）に設定することが可能な構造となっている。なお、この試験においては、図１０に示すように、ｎウエルＮＷＬまたはｐウエルＰＷＬの両端に上記所定の電圧ＶＰＰ，ＶＮＮを印加することになるが、この試験では論理回路を動作させるわけではなく、ノイズがあまり問題とならないので、拡散抵抗Ｒ２ｎ、Ｒ２ｐが高抵抗であっても構わない。また、試験時の電源電圧ＶＤＤは、例えば３．５Ｖ程度、電源電圧ＶＳＳは、例えば−１．８Ｖ程度である。これにより、試験時にトランジスタのしきい値を上げてリーク電流を少なくでき、トランジスタが欠陥か否かの判断を容易にすることができる。
一方、図１１は、半導体装置の動作時における状態を模式的に示した図である。動作時においては、配線２ＶＤＢＣ、２ＶＳＢＣからの信号によりスイッチ素子３ＳＷ１、３ＳＷ２をオンし、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）とを電気的に接続し、かつ、電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）とを電気的に接続することにより、配線２ＶＰＰ、２ＶＮＮ（ウエル）と電源配線２ＶＤＤ、２ＶＳＳとの電位を同電位（誤差を含む）にする。これにより、基本セル１内におけるｐＭＩＳＱｐおよびｎＭＩＳＱｎのしきい値電圧を設計上の値（試験時に対して相対的に低い値）に設定することが可能な構造となっている。なお、動作時の電源電圧ＶＤＤは、例えば１．８Ｖ程度、電源電圧ＶＳＳは、例えば０Ｖ程度である。これにより、論理回路の動作を高速に行うことができる。
図１２は半導体チップ４内にスイッチ素子３ＳＷ１、３ＳＷ２のゲート電極への電圧（ＶＤＢＣ、ＶＳＢＣ）および配線２ＶＰＰ，２ＶＮＮ（ｎウエルおよびｐウエル）への供給用の電圧（ＶＰＰ、ＶＮＮ）の供給構成の変形例を示している。図１２においても、スイッチ素子３ＳＷ１、３ＳＷ２をスイッチの電気記号で示してあるが、実際は上記説明と同様にｐＭＩＳおよびｎＭＩＳによって形成されている。電圧発生回路７Ａは、配線２ＶＤＢＣ、２ＶＳＢＣと電気的に接続されてスイッチ素子３ＳＷ１、３ＳＷ２のゲート電極に所定の電圧ＶＤＢＣ、ＶＳＢＣを伝送し、スイッチ素子３ＳＷ１、３ＳＷ２のオン・オフを制御する回路である。電圧発生回路７Ｂは、配線２ＶＰＰ、２ＶＮＮ（ｎウエルおよびｐウエル）と電気的に接続されて、試験時や待機時に、ｎウエルおよびｐウエルに対してそれぞれ電圧ＶＰＰ、ＶＮＮを供給する回路である。
次に、上記第３の大きな特徴で説明したウエルの電位安定化のための構造（上記ダイオード容量Ｃ２を増大させる構造）について説明する。図１３（ａ）は、未使用のトランジスタの平面レイアウトを模式的に示した平面図である。図１３（ａ）は平面図だが、図面を見易くするためにハッチングを付す。また、図１３（ｂ）は図１３（ａ）のＸＡ−ＸＡ線の模式的な断面図である。図１３（ｂ）は断面図であるが、図面を見易くするため一部ハッチングを付さないようにした。図１３（ａ）、（ｂ）に示すように、半導体チップ４を構成する半導体基板４Ｓにおいて、ｎウエルＮＷＬの形成領域にはｐＭＩＳＱｐが形成され、ｐウエルＰＷＬの形成領域にはｎＭＩＳＱｎが形成されている。ｐＭＩＳＱｐは、一対のｐ型の半導体領域８Ｐ、８Ｐと、ゲート絶縁膜９と、ゲート電極１０とを有している。一方、ｎＭＩＳＱｎは、一対のｎ型の半導体領域８Ｎ、８Ｎと、ゲート絶縁膜９と、ゲート電極１０とを有している。半導体基板４Ｓの主面上には、層間絶縁膜１１が形成されており、これによってｐＭＩＳＱｐおよびｎＭＩＳＱｎが被覆されている。この層間絶縁膜１１上には、配線２ＶＤＤ、２ＶＳＳが形成されている。本実施の形態においては、配線２ＶＤＤが層間絶縁膜１１に穿孔された接続孔１２を通じてｐＭＩＳＱｐの一対の半導体領域８Ｐの両方に電気的に接続されている。また、配線２ＶＳＳが層間絶縁膜１１に穿孔された接続孔１２を通じてｎＭＩＳＱｎの一対の半導体領域８Ｎの両方に電気的に接続されている。
このような構造においては、ｎウエルＮＷＬと一対の半導体領域８Ｐ、８Ｐの両方との間およびｐウエルＰＷＬと一対の半導体領域８Ｎ、８Ｎの両方との間にｐｎ接合ダイオードが形成される。このダイオードには逆バイアスが印加されるので、オンせず上記ダイオード容量Ｃ２として観測される。したがって、未使用のｐＭＩＳＱｐおよびｎＭＩＳＱｎの半導体領域８Ｐ，８Ｎと配線２ＶＤＤ，２ＶＳＳとを電気的に接続することにより、ダイオード容量Ｃ２を増大させることができる。これにより、ｎウエルＮＷＬおよびｐウエルＰＷＬの電位の安定性を向上させることが可能となっている。このため、半導体基板４に形成された論理回路を構成するｐＭＩＳＱｐおよびｎＭＩＳＱｎのしきい値電圧の安定性を向上させることができるので、半導体装置の動作安定性を向上させることが可能となる。また、ＣＭＩＳ回路を有する半導体装置においてはラッチアップの課題がある。特に、上記スイッチ素子を有する構造においては上記したように抵抗Ｒ２の増大によりウエルにおけるノイズの増大が予測されるのでラッチアップが生じ易いという課題がある。その対策の一例としてウエルを３重構造にすることでノイズの伝搬を抑制すること等が考えられるが、内部回路領域においては、微細化が要求されるので、微細化を阻害する構造を採用することは避けたい。本実施の形態においては、未使用のトランジスタのソース・ドレイン用の半導体領域（８Ｐ，８Ｎ）と電源配線２ＶＤＤ，２ＶＳＳとを小さな接続孔１２を通じて電気的に接続することによりダイオード容量Ｃ２を増大させ、ｎウエルＮＷＬおよびｐウエルＰＷＬで生じるノイズを抑制するので、微細化要求を阻害することなく、ラッチアップの発生を抑制できる。したがって、半導体装置の大型化を招くことなく、ＣＭＩＳ回路を有する半導体装置の動作信頼性を向上させることが可能となっている。
図１４（ａ）、（ｂ）は図１３（ａ）、（ｂ）の変形例を示している。図１４においては、電源配線２ＶＤＤとｐＭＩＳＱｐの一対の半導体領域８Ｐ，８Ｐの片方の半導体領域８Ｐとが接続孔１２を通じて電気的に接続され、かつ、電源配線２ＶＳＳとｎＭＩＳＱｎの一対の半導体領域８Ｎ，８Ｎの片方の半導体領域８Ｎとが接続孔１２を通じて電気的に接続されている。この場合、半導体基板４には、片方の半導体領域８ＰとｎウエルＮＷＬとの間および片方の半導体領域８ＮとｐウエルＰＷＬとの間にダイオード容量Ｃ２が形成されることになる。このため、図１３の場合よりも容量の電極面積が小さくなりダイオード容量Ｃ２がに低減するが、全く接続しない場合に比べればダイオード容量Ｃ２を増大させることが可能となる。
次に、本実施の形態における半導体装置の具体的な構造例について説明する。図１５は本実施の形態のＣＭＩＳゲートアレイの要部の平面レイアウト図である。図１６は図１５から基本セル１のみを抜き出して示した平面レイアウト図である。また、図１７は図１５のＸＡ−ＸＡ線の断面図、図１８は図１５のＸＢ−ＸＢ線の断面図である。なお、図１５および図１６に示す符号ＣＨＸおよびＣＨＹは配線ピッチ線（すなわち、配線チャネル（配線経路））を示すもので、実際の製品に形成されているものではない。その配線ピッチ線ＣＨＸ，ＣＨＹの交点に十字状の印が付されており、その十字位置に、配線−半導体基板間および異なる配線層間を接続するための接続孔が配置されるようになっている。配線ピッチ線の１ピッチは、例えば０．５μｍ程度である。なお、図１６に示すように、基本セル１をＹ方向（Ｘ方向に垂直な方向）において、２つのｎＭＩＳ形成領域ＱＮＡと、２つのｐＭＩＳ形成領域ＱＰＡとで構成しているが、これに限らず、基本セル１をＹ方向において１つのｎＭＩＳ形成領域ＱＮＡと１つのｐＭＩＳ形成領域ＱＰＡとで構成しても良いのは無論である。
半導体基板４Ｓは、例えばｐ型のシリコン単結晶からなり、その主面の内部回路領域には、図１５および図１６のＸ方向に帯状に延在するｎウエルＮＷＬ（２ＶＰＰに該当）およびｐウエルＰＷＬ（２ＶＮＮに該当）が、図１５および図１６のＹ方向に沿って交互に形成されている。ｎウエルＮＷＬには、例えばリンまたはヒ素が含有されている。また、ｐウエルＰＷＬには、例えばホウ素が含有されている。
また、半導体基板４Ｓには、溝型の分離部（トレンチアイソレーション）１３が形成されている。この溝型の分離部１３は、半導体基板４Ｓの厚さ方向に掘られた分離溝１３ａ内に、例えばシリコン酸化膜からなる分離用絶縁膜１３ｂが埋め込まれて形成されており、平面的には活性領域Ｌを規定している。なお、この分離部は溝型のものに限定されるものではなく、例えば選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）によって形成されるフィールド絶縁膜によって構成することもできる。
また、半導体基板４ＳのｎウエルＮＷＬには、図１５のＸ方向に隣接する２つの基本セル１毎に１つの割合でｎ＋型の半導体領域１４Ｎが形成されている。この半導体領域１４Ｎは、例えばリンまたはヒ素が含有されてなり、ｎウエルＮＷＬと電気的に接続されている。また、半導体基板４ＳのｐウエルＰＷＬには、図１５のＸ方向に隣接する２つの基本セル１毎に１つの割合でｐ＋型の半導体領域１４Ｐが形成されている。この半導体領域１４Ｐは、例えばホウ素が含有されてなり、ｐウエルＰＷＬと電気的に接続されている。このｎ＋型の半導体領域１４Ｎおよびｐ＋型の半導体領域１４Ｐにはスイッチ素子を構成するＭＩＳＦＥＴのソース・ドレイン用の一対の半導体領域のうちの一方の半導体領域が電気的に接続される。
１つの基本セル１には、例えばｐＭＩＳ形成領域ＱＰＡ、ｎＭＩＳ形成領域ＱＮＡ、ｐＭＩＳ形成領域ＱＰＡおよびｎＭＩＳ形成領域ＱＮＡが図１５および図１６のＹ方向に沿って順に配置されている。
ｐＭＩＳ形成領域ＱＰＡは、上記ｎウエルＮＷＬに配置されており、その個々の領域には、例えば２個のｐＭＩＳＱｐ、Ｑｐが形成されている。各ｐＭＩＳＱｐは、上記と同様に、ソース・ドレイン形成用の一対のｐ型の半導体領域８Ｐと、ゲート絶縁膜９と、ゲート電極１０とを有している。ここでは、２個のｐＭＩＳＱｐ，Ｑｐ用の活性領域Ｌに、２つのゲート電極１０が平面的に重なって配置され、その互いに隣接するゲート電極１０、１０の間の半導体領域８Ｐが、２個のｐＭＩＳＱｐ，Ｑｐに共有の領域となっている。半導体領域８Ｐには、例えばホウ素が含有されている。なお、半導体領域８Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に形成された高不純物濃度領域とで構成することでホットキャリアを抑制する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることもできる。また、半導体領域８Ｐのチャネル側端部近傍において半導体基板４の主面から所定の深さ位置に半導体領域８Ｐとは導電型の異なる半導体領域を設けることで、ソース・ドレイン間のパンチスルーを抑制する構造とすることもできる。
また、ｎＭＩＳ形成領域ＱＮＡは、上記ｐウエルＰＷＬに配置されており、その個々の領域には、例えば２個のｎＭＩＳＱｎ、Ｑｎが形成されている。各ｎＭＩＳＱｎは、上記と同様に、ソース・ドレイン形成用の一対のｎ型の半導体領域８Ｎと、ゲート絶縁膜９と、ゲート電極１０とを有している。この場合もｐＭＩＳ形成領域の場合と同様に、２個のｎＭＩＳＱｎ，Ｑｎ用の活性領域Ｌに、２つのゲート電極１０が平面的に重なって配置され、その互いに隣接するゲート電極１０、１０の間の半導体領域８Ｎが、２個のｎＭＩＳＱｎ，Ｑｎに共有の領域となっている。半導体領域８Ｎには、例えばリンまたはヒ素が含有されている。ｎＭＩＳＱｎにおいても、上記ＬＤＤ構造やパンチスルーを抑制する構造とすることもできる。
ゲート絶縁膜９は、例えばシリコン酸化膜からなる。また、このゲート絶縁膜９を酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜９中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜９中の電子トラップも低減することができるので、ゲート絶縁膜９におけるホットキャリア耐性を向上させることが可能となる。これにより、ｎＭＩＳＱｎおよびｐＭＩＳＱｐの動作信頼性を向上させることが可能となる。
ゲート電極１０は、例えばｎ形の低抵抗ポリシリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜が下層から順に堆積されて形成されている（いわゆるポリメタル構造）。このバリア金属膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等のための膜である。ゲート電極１０の一部に金属膜を設けたことでゲート電極の抵抗を低減させることができ、半導体装置の動作速度を向上させることが可能となる。ただし、ゲート電極１０はポリメタル構造に限定されるものではなく、例えば低抵抗ポリシリコンの単体膜で形成することもできるし、低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させて形成した、いわゆるポリサイド構造とすることもできる。なお、ゲート電極１０の両端部には幅広部が形成されており、ここに上層配線との接続孔が配置されるようになっている。また、ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極１０は、フォトリソグラフィ技術およびドライエッチング技術による同一のパターニング行程時に形成されている。また、特に限定されるものではないが、ゲート電極１０のゲート長は、例えば０．１４μｍ程度、ゲート幅は、例えば０．３０μｍ程度である。
このように本実施の形態においては、１個の基本セル１が、ゲート電極の寸法（ゲート幅およびゲート長）が等しい４個のｐＭＩＳＱｐと、そのｐＭＩＳＱｐとゲート電極の寸法（ゲート幅およびゲート長）が等しい４個のｎＭＩＳＱｎとで、合計８個のＭＩＳＦＥＴを有している。ただし、基本セル１の構成は、これに限定されるものではなく種々変更可能であり、１個の基本セル１に含まれるＭＩＳＦＥＴの数は８個より少なくても良いし、また、８個よりも多くても良い。また、１個の基本セル１内に、ゲート電極寸法の異なるＭＩＳＦＥＴを配置することもできる。例えば相対的にゲート幅の小さいＭＩＳＦＥＴと、相対的にゲート幅の大きいＭＩＳＦＥＴとを１個の基本セル１内に配置するようにしても良い。これにより、例えば駆動電流の大きなＭＩＳＦＥＴ（ゲート幅が相対的に大きなＭＩＳＦＥＴ）で構成される論理回路の入力に駆動電流の小さなＭＩＳＦＥＴ（ゲート幅が相対的に小さなＭＩＳＦＥＴ）を接続したい場合に、短い配線経路でそれを実現できる。
次に、半導体装置の配線を含めた構造を図１９〜図２４によって説明する。図１９は図１５のレイアウト上に第１から第３配線層までを配置した場合の一例を示している。また、図２０は図１９の第１および第２配線層までを配置した場合を示している。また、図２１は図１９の第１配線層のみを配置した場合を示している。また、図２２は図２１のＸＡ−ＸＡ線の断面図である。また、図２３は図１９〜図２２に示されたスイッチ素子の回路図である。さらに、図２４は図１９のＸＢ−ＸＢ線の断面図である。
第１配線層および第３配線層の配線経路は基本的にＸ方向に延在されている（部分的にＹ方向に延びる場合もある）。また、第２配線層の配線経路は基本的にＹ方向に延在されている（部分的にＸ方向に延びる場合もある）。なお、図１９〜図２１は平面図であるが、図面を見易くするため部分的にハッチングが付されている。
第１配線層には、第１層目の電源配線２ＶＤＤＡ１、２ＶＳＳＡ１、第１層目の配線２ＶｐｐＡ１、２ＶＮＮＡ１、２ＬＢ１、２ＬＣ１が形成されている。第１層目の電源配線２ＶＤＤＡ１は、上記電源電圧ＶＤＤを供給するための配線であって、Ｘ方向に沿って帯状に延在され、Ｘ方向に並ぶ複数のｐＭＩＳＱｐ上に配置されている。スイッチ素子３ＳＷ１の形成領域においては、第１層目の電源配線２ＶＤＤＡ１が、スイッチ素子３ＳＷ１を構成するｐＭＩＳＱｐの一方の半導体領域８Ｐ（活性領域Ｌの幅方向両端側）に接続孔１５ａを通じて電気的に接続されている。また、基本的な論理回路を代表して示したインバータ回路ＩＮＶの形成領域においては、第１層目の電源配線２ＶＤＤＡ１が、インバータ回路ＩＮＶを構成するｐＭＩＳＱｐの一方の半導体領域８Ｐ（活性領域Ｌの幅方向片端側）に接続孔１５ｂを通じて電気的に接続されている。
また、第１層目の電源配線２ＶＳＳＡ１は、上記電源電圧ＶＳＳを供給するための配線であって、Ｘ方向に沿って帯状に延在され、Ｘ方向に並ぶ複数のｎＭＩＳＱｎ上に配置されている。スイッチ素子３ＳＷ２の形成領域においては、第１層目の電源配線２ＶＳＳＡ１が、スイッチ素子３ＳＷ２を構成するｎＭＩＳＱｎの一方の半導体領域８Ｎ（活性領域Ｌの幅方向両端側）に接続孔１５ｃを通じて電気的に接続されている。また、基本的な論理回路を代表して示したインバータ回路ＩＮＶの形成領域においては、第１層目の電源配線２ＶＳＳＡ１が、インバータ回路ＩＮＶを構成するｎＭＩＳＱｎの一方の半導体領域８Ｎ（活性領域Ｌの幅方向片端側）に接続孔１５ｄを通じて電気的に接続されている。
また、スイッチ素子３ＳＷ１を構成するｐＭＩＳＱｐの他方の半導体領域８Ｐ（活性領域Ｌの幅方向中央）と、そのｐＭＩＳＱｐに隣接するｎ＋型の半導体領域１４Ｎ（すなわち、ｎウエルＮＷＬ）とは、第１層目の配線２ＶＰＰＡ１（上記配線２ＶＰＰＡに相当）およびその両端近傍に配置された接続孔１５ｅを通じて電気的に接続されている。これにより、第１層目の電源配線２ＶＤＤＡ１と、ｎウエルＮＷＬとはスイッチ素子３ＳＷ１用の２個のｐＭＩＳＱＰを介して接続されている。また、スイッチ素子３ＳＷ１を構成する２個のｐＭＩＳＱｐのゲート電極１０、１０は、第１層目の配線２ＶＤＢＣＡ１およびその両端近傍に配置された接続孔１５ｆを通じて電気的に接続されている。
また、スイッチ素子３ＳＷ２を構成するｎＭＩＳＱｎの他方の半導体領域８Ｎ（活性領域Ｌの幅方向中央）と、そのｎＭＩＳＱｎに隣接するｐ＋型の半導体領域１４Ｐ（すなわち、ｐウエルＰＷＬ）とは、第１層目の配線２ＶＮＮＡ１（上記配線２ＶＮＮＡに相当）およびその両端近傍に配置された接続孔１５ｅを通じて電気的に接続されている。これにより、第１層目の電源配線電源配線２ＶＳＳＡ１と、ｐウエルＰＷＬとはスイッチ素子３ＳＷ２用の２個のｎＭＩＳＱｎを介して接続されている。また、スイッチ素子３ＳＷ２を構成する２個のｎＭＩＳＱｎのゲート電極１０、１０は、第１層目の配線２ＶＳＢＣＡ１およびその両端近傍に配置された接続孔１５ｆを通じて電気的に接続されている。なお、図２３に示すように、スイッチ素子３ＳＷ１は２個のｐＭＩＳＱｐを有し、スイッチ素子３ＳＷ２は２個のｎＭＩＳてＱｎを有している。
また、インバータ回路ＩＮＶを構成するｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極１０、１０は、第１層目の配線２ＬＢ１およびその両端部近傍に配置された接続孔１５ｇを通じて電気的に接続されている。この配線２ＬＢ１は、インバータ回路ＩＮＶの入力を形成している。また、インバータ回路ＩＮＶを構成するｐＭＩＳＱｐおよびｎＭＩＳＱｎの半導体領域８Ｐ，８Ｎ（活性領域Ｌの中央）は、第１層目の配線２ＬＣ１およびその両端近傍に配置された接続孔１５ｈを通じて電気的に接続されている。この第１層目の配線２ＬＣ１は、インバータ回路ＩＮＶの出力を形成している。このように、基本セル１内を結線する配線２ＶＰＰＡ１，２ＶＮＮＡ１，２ＬＢ１，２ＬＣ１は、主に第１配線層で構成される。
第２配線層には、第２層目の電源配線２ＶＤＤＡ２、２ＶＳＳＡ２、第２層目の配線２ＶＤＢＣＡ２、２ＶＳＢＣＡ２が形成されている。なお、第２配線層の配線はＹ方向に延在するように配置される。第２層目の電源配線２ＶＤＤＡ２は、第１配線層とは交差するＹ方向に沿って帯状に延在され、Ｙ方向に沿って交互に並ぶ複数のｐ＋型の半導体領域１４Ｐおよびｎ＋型の半導体領域１４Ｎ上に配置されている。この第２層目の電源配線２ＶＤＤＡ２と上記第１層目の電源配線２ＶＤＤＡ１との交点には接続孔１５ｉが配置されており、これを通じて第１層目の電源配線２ＶＤＤＡ１と第２層目の電源配線２ＶＤＤＡ２とが電気的に接続されている。
また、第２層目の電源配線２ＶＳＳＡ２は、第１配線層とは交差するＹ方向に沿って帯状に延在され、Ｙ方向に沿って交互に並ぶ複数のｐ＋型の半導体領域１４Ｐおよびｎ＋型の半導体領域１４Ｎ上に配置されている。この第２層目の電源配線２ＶＳＳＡ２と第１層目の電源配線２ＶＳＳＡ１との交点には接続孔１５ｊが配置されており、これを通じて第１層目の電源配線２ＶＳＳＡ１と第２層目の電源配線２ＶＳＳＡ２とが電気的に接続されている。
また、第２層目の配線２ＶＤＢＣＡ２、２ＶＳＢＣＡ２は、スイッチ素子３ＳＷ１、３ＳＷ２をオン・オフさせるための制御信号を伝送する配線であり、Ｙ方向に沿って帯状に延在されている。このうち配線２ＶＤＢＣＡ２は、接続孔１５ｋを通じて第１層目の配線２ＶＤＢＣＡ１と電気的に接続され、これを通じてスイッチ素子３ＳＷ１用の２個のｐＭＩＳＱｐのゲート電極１０、１０と電気的に接続されている。一方、配線２ＶＳＢＣＡ２は、接続孔１５ｍを通じて第１層目の配線２ＶＳＢＣＡ１と電気的に接続され、これを通じてスイッチ素子３ＳＷ２用の２個のｎＭＩＳＱｎのゲート電極１０、１０と電気的に接続されている。
また、第３配線層には、配線２ＶＤＢＣＡ３、２ＶＳＢＣＡ３が形成されている。なお、第３配線層の配線はＸ方向に延存するように配置される。この配線２ＶＤＢＣＡ３、２ＶＳＢＣＡ３は、スイッチ素子３ＳＷ１、３ＳＷ２をオン・オフさせるための制御信号を伝送する配線であり、Ｘ方向に沿って第２層目の電源配線２ＶＤＤＡ１、２ＶＳＳＡ１と平行に帯状に延在されている。このうち配線２ＶＤＢＣＡ３は、接続孔１５ｎを通じて第２層目の配線２ＶＤＢＣＡ２と電気的に接続され、これを通じてスイッチ素子３ＳＷ１用の２個のｐＭＩＳＱｐのゲート電極１０、１０と電気的に接続されている。一方、配線２ＶＳＢＣＡ３は、接続孔１５ｐを通じて第２層目の配線２ＶＳＢＣＡ２と電気的に接続され、これを通じてスイッチ素子３ＳＷ２用の２個のｎＭＩＳＱｎのゲート電極１０、１０と電気的に接続されている。この配線２ＶＤＢＣＡ３、２ＶＳＢＣＡ３を第３配線層に配置し第２配線層に配置しなかったのは、スイッチ素子３ＳＷ１、３ＳＷ２を通常の基本セル１で実現し、かつ、実装される論理とは無関係に配置できるようにしたためで、配線２ＶＤＢＣＡ、２ＶＳＢＣＡを第２配線層で形成すると、幅の狭い基本セル１のＸ方向内に、その２本で１ペアをなす配線２ＶＤＢＣＡ、２ＶＳＢＣＡを配置しなければならず、第２配線層の配線チャネルを殆ど潰してしまうことになり現実的でないからである。なお、図示しないが、基本セル１間は、Ｘ方向に延在する第１配線層の配線、Ｙ方向に延在する第２配線層の配線、Ｘ方向に延在する第３配線層の配線を用いて結線される。
さらに、本実施の形態においては、使用されない基本セル１または使用されないｎＭＩＳＱｎの半導体領域８Ｎに第１層目の電源配線２ＶＳＳ１が接続孔１２を通じて接続されている一例が示されている。これにより、微細な接続孔１２の配置だけでウエルのノイズを抑制することができる。すなわち、スイッチ素子３ＳＷ１、３ＳＷ２を有するような半導体装置であっても、構造の複雑化やチップサイズの増大を招くことなく、半導体基板４Ｓに形成されたウエルにおけるノイズ発生を抑制できる。したがって、ＭＩＳＦＥＴのしきい値電圧の安定化、ラッチアップの抑制等を図ることができ、半導体装置の動作信頼性を向上させることが可能となる。なお、図２２および図２４の符号１１ａ、１１ｂは、層間絶縁膜を示しており、例えば酸化シリコン膜からなる。また、電源配線２ＶＤＤＡ１、２ＶＤＤＡ２、２ＶＳＳＡ１、２ＶＳＳＡ２、配線２ＶＤＢＣＡ１、２ＶＤＢＣＡ２、２ＶＤＢＣＡ３、配線２ＶＳＢＣＡ１、２ＶＳＢＣＡ２、２ＶＳＢＣＡ３、配線２ＶＰＰＡ１、２ＶＮＮＡ１，２ＬＢ１、２ＬＣ１等の配線は、例えばアルミニウム、シリコンや銅を含有するアルミニウム合金、銅、銅合金またはこれらの導体膜と窒化チタンやチタン膜とを積み重ねてなる積層膜からなる。
次に、図２５は上記のような基本セル１の配列によって構成された論理回路のレイアウト例を示している。また、図２６は図２５のレイアウトに上記ウエルの電位安定化のための構成を模式的に示している。なお、図２５および図２６において破線は基本セル１を示し、太い枠は論理回路を示している。
図２５および図２６には、基本的な論理回路としてインバータ回路ＩＮＶが配置され、また、比較的大型の論理回路としてクロック回路ＣＬおよびフリップフロップ回路ＦＦが配置されている状態が模式的に示されている。これら論理回路は、上記基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎで形成されている。太い枠で示された論理回路の領域以外の領域は、論理設計者が作成する論理が配置されるか、または、配線２の配置領域として使用されている。配線２の配置領域の基本セル１は未使用の基本セルとなっている。
スイッチ素子３ＳＷは、上記スイッチ素子３ＳＷ１、３ＳＷ２を簡略化して示している。ここでは、クロック回路ＣＬやフリップフロップ回路ＦＦ内にスイッチ素子３ＳＷが配置されている。すなわち、論理回路の中にはスイッチ素子３ＳＷを内蔵するものがある。これは、クロック回路ＣＬやフリップフロップ回路ＦＦにおいては、動作速度が速く駆動能力が高いことや複数の素子または配線が同時に駆動する場合があるので瞬間的に大きなノイズが生じ易いことを考慮したものである。すなわち、ノイズが生じ易い論理回路内にスイッチ素子３ＳＷを予め配置しておくことにより、効率的にノイズの発生を抑制することができる。また、この場合、設計の段階において、既にスイッチ素子３ＳＷを内蔵させた論理回路を用意し、これをレイアウトする。これにより、設計者はスイッチ素子３ＳＷの存在自体を考慮せずに論理回路をレイアウトできる。また、スイッチ素子３ＳＷ内蔵の論理回路をレイアウトすることにより、全体的または部分的にスイッチ素子３ＳＷの配置も完了させることができる。このため、スイッチ素子３ＳＷを効果的に、かつ、容易に配置することが可能となり、また、全体的な回路のレイアウトを容易にすることができる。
また、図２６には、上記ウエル電位安定化のための接続孔１２が、上記と同様に、未使用の基本セル１内のＭＩＳＦＥＴのソース・ドレイン用の半導体領域またはクロック回路ＣＬやフリップフロップ回路ＦＦ内における未使用のＭＩＳＦＥＴのソース・ドレイン用の半導体領域に配置され、その半導体領域と電源配線２ＶＤＤＡ、２ＶＳＳＡとが電気的に接続されていることが示されている。すなわち、ウエル電位安定化のための接続孔１２は、論理回路内の未使用のＭＩＳＦＥＴに配置することもできる。
図２７はクロック回路ＣＬの模式図である。図２７に示すようにクロック回路ＣＬには、スイッチ素子３ＳＷ１，３ＳＷ２が内蔵されている。符号ＩＮＶＣＬは、クロック用のインバータ回路を示している。図２８は図２７のクロック回路ＣＬのレイアウト図を模式的に示している。斜線のハッチングは使用されていることを示している。右下がりの斜線のハッチングの領域にはクロック回路ＣＬが形成され、左下がりの斜線のハッチングの領域にはスイッチ素子３ＳＷが形成されている。すなわち、上記のようにクロック回路ＣＬ内にスイッチ素子３ＳＷが内蔵されている。また、クロック回路ＣＬ内のｎＭＩＳ形成領域ＱＮＡ（図２８の基本セル１の最下部）は、未使用となっており、そのｎＭＩＳのソース・ドレイン用の半導体領域と電源配線２ＶＳＳＡとは接続孔１２を通じて上記の説明のように電気的に接続されている。
また、図２９はフリップフロップ回路ＦＦの模式図である。図２９に示すように、フリップフロップ回路ＦＦ内にもスイッチ素子３ＳＷ１，３ＳＷ２が内蔵されている。符号ＦＦＡは、フリップロップ回路の本体部分を示している。図３０は図２９のフリップフロップ回路ＦＦのレイアウト図を模式的に示している。斜線のハッチングは図２８と同様にしようされている領域を示しており、右下がりのハッチングの領域にはフリップフロップ回路、左下がりのハッチングの領域にはスイッチ素子３ＳＷが形成されている。すなわち、上記のようにフリップフロップ回路ＦＦ内にスイッチ素子３ＳＷが内蔵されている。また、フリップフロップ回路ＦＦ内のｐＭＩＳ形成領域ＱＰＡ（図３０の基本セル１の最上部）およびｎＭＩＳ形成領域ＱＮＡ（図２８の基本セル１の最下部）は、未使用となっており、そのｐＭＩＳのソース・ドレイン用の半導体領域と電源配線２ＶＤＤＡとは接続孔１２を通じて上記説明のように電気的に接続され、かつ、ｎＭＩＳのソース・ドレイン用の半導体領域と電源配線２ＶＳＳＡとは接続孔１２を通じて上記説明のように電気的に接続されている。
スイッチ素子を有する構造を得るための製造方法は、例えば次の通りである。まず、半導体基板に複数の基本セル１を敷き詰めて配置する。続いて、基本セル１内のＭＩＳＦＥＴによりスイッチ素子３ＳＷ１，３ＳＷ２を配置する（例えば図３８の斜線で示すように配置する）。その後、設計者が要求する論理回路を複数の基本セル１を用いて自動的に配置・配線する。また、他の方法として、スイッチ素子３ＳＷ１，３ＳＷ２を内蔵する論理回路（例えばクロック回路やフリップフロップ回路）を自動配置・配線することもできる。さらに、これらの方法を組み合わせることもできる。
また、上記ウエル電位の安定化のための接続孔１２を有する構造とする場合は、上記論理回路を配置・配線した後に、未使用のＭＩＳＦＥＴのソース・ドレイン用の半導体領域と電源配線との交差領域に接続孔１２を配置すれば良い。この際、完成した半導体装置に対して、ウエルでノイズが生じるか否かを自動的に判定することにより、接続孔１２の配置の仕方や個数を変えることも可能である。また、他の方法として、予め決められている論理回路（ここではクロック回路やフリップフロップ回路に相当する）内に未使用のＭＩＳＦＥＴが存在するならば、初めからそのＭＩＳＦＥＴのソース・ドレイン用の半導体領域に接続孔１２も配置しておき、その接続孔１２を所有する論理回路をレイアウト面上に通常の自動配置・配線法によって配置・配線することで全体的な論理回路を構成することもできる。さらに、これらの方法を組み合わせることもできる。これにより、配線の自由度を低下させずに接続孔１２を設けることができる。
次に、本実施の形態の半導体装置の周辺およびその近傍の構造を説明する。
図３１は半導体チップ１の外周角部およびその近傍の平面図であり、図３２は図３１の要部拡大平面図である。
図３１に示すように、半導体チップ４の最外周においてＩ／Ｏセル５内の外部領域上には、電源配線２ＶＳＳＤ２、２ＶＳＳＤ１、電源配線２ＶＤＤＤ２、２ＶＤＤＤ１が半導体チップ４の外周から中央に向かう方向に沿って順に配置されている。
電源配線２ＶＳＳＤ２、２ＶＳＳＤ１は、Ｉ／Ｏセル５の外部領域に配置された相対的にゲート幅の大きなＭＩＳＦＥＴで構成された回路に電源電圧ＶＳＳを供給するための配線である。電源配線２ＶＳＳＤ２は、第２配線層に形成され図３１のＹ方向に帯状に延びている。また、電源配線２ＶＳＳＤ１は、第１配線層に形成され図３１のＸ方向に帯状に延びている。これら電源配線２ＶＳＳＤ２、２ＶＳＳＤ１は、その交差部に配置された接続孔１６ａを通じて互いに電気的に接続されている。
一方、電源配線２ＶＤＤＤ２、２ＶＤＤＤ１は、上記Ｉ／Ｏセル５の外部領域に配置された相対的にゲート幅の大きなＭＩＳＦＥＴで構成された回路に電源電圧ＶＤＤを供給するための配線である。電源配線２ＶＤＤＤ２は、第２配線層に形成され図３１のＹ方向に帯状に延び、電源配線２ＶＤＤＤ１は、第１配線層に形成され図３１のＸ方向に帯状に延びており、これら電源配線２ＶＤＤＤ２、２ＶＤＤＤ１は、その交差部に配置された接続孔１６ｂを通じて互いに電気的に接続されている。このように、Ｉ／Ｏセル５で構成される回路に電源電圧ＶＤＤ，ＶＳＳを供給するための電源配線は半導体チップ４の主面外周に沿って形成されている。
また、図３１に示すように、上記電源配線２ＶＤＤＤ２、２ＶＤＤＤ１よりも内側においてＩ／Ｏセル５内の内部領域上には、配線２ＶＮＮＣ２、２ＶＮＮＣ１、電源配線２ＶＳＳＣ２、２ＶＳＳＣ１、配線２ＶＳＢＣＣ２、２ＶＳＢＣＣ１、配線２ＶＤＢＣ２、２ＶＤＢＣＣ１、電源配線２ＶＤＤＣ２、２ＶＤＤＣ１、配線２ＶＰＰＣ２、２ＶＰＰＣ１が半導体チップ４の外周から中央に向かう方向に沿って順に配置されている。
配線２ＶＮＮＣ２、２ＶＮＮＣ１は、試験時や待機時にＩ／Ｏセル５の内部領域におけるウエル（ｐウエル）に電圧ＶＮＮを供給する配線であり、上記図７の配線２ＶＮＮＣに対応している。第２配線層に形成された配線２ＶＮＮＣ２は、接続孔１６ｃを通じて第１配線層に形成された配線２ＶＮＮＣ１と電気的に接続されている。
電源配線２ＶＳＳＣ２、２ＶＳＳＣ１は、Ｉ／Ｏセル５の内部領域に形成された回路に電源電圧ＶＳＳを供給する配線であり、上記図７の電源配線２ＶＳＳＣに対応している。第２配線層に形成された配線２ＶＳＳＣ２は、接続孔１６ｄを通じて第１配線層に形成された配線２ＶＳＳＣ１と電気的に接続されている。
配線２ＶＳＢＣＣ２、２ＶＳＢＣＣ１は、Ｉ／Ｏセル５の内部領域に形成された上記スイッチ素子を構成するｎＭＩＳＱｎＡ（図７参照）のゲート電極に電圧ＶＳＢＣを供給する配線であり、上記図７の配線２ＶＳＢＣＣに対応している。第２配線層に形成された配線２ＶＳＢＣＣ２は、接続孔１６ｅを通じて第１配線層に形成された配線２ＶＳＢＣＣ１と電気的に接続されている。
配線２ＶＤＢＣＣ２、２ＶＤＢＣＣ１は、Ｉ／Ｏセル５の内部領域に形成されたスイッチ素子を構成するｐＭＩＳＱｐＡ（図７参照）のゲート電極に電圧ＶＤＢＣを供給する配線であり、上記図７の配線２ＶＤＢＣＣに対応している。第２配線層に形成された配線２ＶＤＢＣＣ２は、接続孔１６ｆを通じて第１配線層に形成された配線２ＶＤＢＣＣ１と電気的に接続されている。
電源配線２ＶＤＤＣ２、２ＶＤＤＣ１は、Ｉ／Ｏセル５の内部領域に形成された回路に電源電圧ＶＤＤを供給する配線であり、上記図７の電源配線２ＶＤＤＣに対応している。第２配線層に形成された配線２ＶＤＤＣ２は、接続孔１６ｇを通じて第１配線層に形成された配線２ＶＤＤＣ１と電気的に接続されている。
配線２ＶＰＰＣ２、２ＶＰＰＣ１は、試験時や待機時にＩ／Ｏセル５の内部領域におけるウエル（ｎウエル）に電圧ＶＰＰを供給する配線であり、上記図７の配線２ＶＰＰＣに対応している。第２配線層に形成された配線２ＶＰＰＣ２は、接続孔１６ｈを通じて第１配線層に形成された配線２ＶＰＰＣ１と電気的に接続されている。
また、図３１、図３２に示すように、配線２ＶＰＰＣ２、２ＶＰＰＣ１よりも内側の領域には、配線２ＶＳＢＣＢ２、２ＶＳＢＣＢ１、配線２ＶＤＢＣＢ２、２ＶＤＢＣＢ１、電源配線２ＶＳＳＢ２、２ＶＳＳＢ３、電源配線２ＶＤＤＢ２、２ＶＤＤＢ３が半導体チップ４の外周から中央に向かう方向に沿って順に配置されている。
配線２ＶＳＢＣＢ２、２ＶＳＢＣＢ１は、内部回路領域に配置された上記スイッチ素子を構成するｎＭＩＳＱｎのゲート電極に電圧ＶＳＢＣを供給する配線であり、上記図７の配線２ＶＳＢＣＢに対応している。第２配線層に形成された配線２ＶＳＢＣＢ２は、接続孔１６ｉを通じて第１配線層に形成された配線２ＶＳＢＣＢ１と電気的に接続されている。また、第２配線層の配線２ＶＳＢＣＢ２は、接続孔１６ｊを通じて第３配線層に形成された配線２ＶＳＢＣＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＳＢＣＢ２は、接続孔１６ｋを通じて第１配線層に形成された配線２ＶＳＢＣＡ１と電気的に接続され、これを通じて内部回路領域内のスイッチ素子を構成するｎＭＩＳＱｎのゲート電極と電気的に接続されている。
配線２ＶＤＢＣＢ２、２ＶＤＢＣＣ１は、内部回路領域に配置された上記スイッチ素子を構成するｐＭＩＳＱｐのゲート電極に電圧ＶＤＢＣを供給する配線であり、上記図７の配線２ＶＤＢＣＢに対応している。第２配線層に形成された配線２ＶＤＢＣＣ２は、接続孔１６ｍを通じて第１配線層に形成された配線２ＶＤＢＣＣ１と電気的に接続されている。また、第２配線層の配線２ＶＤＢＣＢ２は、接続孔１６ｎを通じて第３配線層に形成された配線２ＶＤＢＣＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＤＢＣＢ２は、接続孔１６ｐを通じて第１配線層に形成された配線２ＶＤＢＣＡ１と電気的に接続され、これを通じて内部回路領域内のスイッチ素子を構成するｐＭＩＳＱｐのゲート電極と電気的に接続されている。
電源配線２ＶＳＳＢ２、２ＶＳＳＢ３は、内部回路領域に形成された論理回路および上記スイッチ素子に電源電圧ＶＳＳを供給する配線であり、上記図７の電源配線２ＶＳＳＢに対応している。第２配線層に形成された配線２ＶＳＳＢ２は、接続孔１６ｑを通じてその上層の第３配線層に形成された配線２ＶＳＳＢ３と電気的に接続されている。また、第２配線層の配線２ＶＳＳＢ２は、接続孔１６ｒを通じて第３配線層に形成された配線２ＶＳＳＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＳＳＢ２は、接続孔１６ｓを通じて第１配線層に形成された配線２ＶＳＳＡ１と電気的に接続され、これを通じて内部回路領域内の論理回路およびスイッチ素子を構成するｎＭＩＳＱｎと電気的に接続されている。
電源配線２ＶＤＤＢ２、２ＶＤＤＢ３は、内部回路領域に形成された論理回路および上記スイッチ素子に電源電圧ＶＤＤを供給する配線であり、上記図７の配線２ＶＤＤＢに対応している。第２配線層に形成された配線２ＶＤＤＢ２は、接続孔１６ｔを通じてその上層の第３配線層に形成された配線２ＶＤＤＢ３と電気的に接続されている。また、第２配線層の配線２ＶＤＤＢ２は、接続孔１６ｕを通じて第３配線層に形成された配線２ＶＤＤＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＤＤＢ２は、接続孔１６ｗを通じて第１配線層に形成された配線２ＶＤＤＡ１と電気的に接続され、これを通じて内部回路領域内の論理回路およびスイッチ素子を構成するｐＭＩＳＱｐと電気的に接続されている。
さらに、ｎウエルＮＷＬおよびｐウエルＰＷＬの両端（図３１及び図３２においては片方の端部のみに図示している）近傍の領域に、それぞれ複数のｎ＋型の半導体領域１４Ｎおよびｐ＋型の半導体領域１４Ｐが並んで配置されている。上記電源配線２ＶＤＤＢ２、２ＶＤＤＢ３よりも内側には、配線２ＶＮＮＢ２、２ＶＮＮＢ３、２ＶＰＰＢ２、２ＶＰＰＢ３が配置されている。配線２ＶＮＮＢ２、２ＶＮＮＢ３は、試験時や待機時にｐウエルＰＷＬに電圧ＶＮＮを供給するための配線であり、上記図７の配線２ＶＮＮＢに対応している。第２配線層に形成された配線２ＶＮＮＢ２は、接続孔１６ｘを通じて第３配線層に形成された配線２ＶＮＮＢ３と電気的に接続され、かつ、接続孔１７ａを通じてｐ＋型の半導体領域１４Ｐに接続され、これを通じてｐウエルＰＷＬと電気的に接続されている。なお、配線２ＶＮＮＢ２、２ＶＮＮＢ３は、第３配線層における所定の配線を通じてボンディングパッドＢＰと電気的に接続され、これを通じてテスタ等と電気的に接続される。
配線２ＶＰＰＢ２、２ＶＰＰＢ３は、試験時や待機時にｎウエルＮＷＬに電圧ＶＰＰを供給するための配線であり、上記図７の配線２ＶＰＰＢに対応している。第２配線層に形成された配線２ＶＰＰＢ２は、接続孔１６ｙを通じて第３配線層に形成された配線２ＶＰＰＢ３と電気的に接続され、かつ、接続孔１７ｂを通じてｎ＋型の半導体領域１４Ｎに接続され、これを通じてｎウエルＮＷＬと電気的に接続されている。なお、配線２ＶＰＰＢ２、２ＶＰＰＢ３は、第３配線層における配線２ＶＰＰＢ３を通じてボンディングパッドＢＰと電気的に接続され、これを通じてテスタ等と電気的に接続される。
なお、これら半導体チップ４の外周およびその近傍の配線は、上記内部回路領域の配線と同様に、例えばアルミニウム、シリコンおよび銅を含むアルミニウム合金、銅、銅合金またはそれらの導体膜に窒化チタンやチタン膜を積み重ねてな積層膜で構成されている
次に、Ｉ／Ｏセル５の構成およびこれを用いた回路の一例を説明する。図３３はＩ／Ｏセル５を模式的に示した図である。また、図３４は図３３のＩ／Ｏセル５のさらに具体的な素子レイアウトを模式的に示した図である。さらに、図３５は図３４のＸＡ−ＸＡ線およびＸＢ−ＸＢ線の断面図である。
図３３および図３４に示すように、Ｉ／Ｏセル５は、外部領域と内部領域とを有している。外部領域は、主として出力回路を構成する領域であり、この領域には、ボンディングパッドＢＰ、保護回路領域１８、ｎＭＩＳ形成領域ＱＮＢおよびｐＭＩＳ形成領域ＱＰＢが配置されている。ｎＭＩＳ形成領域ＱＮＢは、ｐウエルＰＷＬの領域内に配置され、ｐＭＩＳ形成領域ＱＰＢはｎウエルＮＷＬの領域内に配置されている。このｐウエルＰＷＬおよびｎウエルＮＷＬは、半導体チップ４の外周に沿って上記論理回路が構成された内部回路領域を取り囲むように延びている。そして、そのｐウエルＰＷＬおよびｎウエルＮＷＬに沿って、ｎＭＩＳ形成領域ＱＮＢ上を通過するように電源配線２ＶＳＳＤが配置され、ｐＭＩＳ形成領域ＱＰＢ上を通過するように電源配線２ＶＤＤＤが配置されている。
保護回路領域１８には、例えば保護抵抗等、半導体装置の素子を静電気等による過電圧から保護するための保護素子が形成されている。なお、外部領域のｐＭＩＳ形成領域ＱＰＢおよびｎＭＩＳ形成領域ＱＮＢのＭＩＳＦＥＴ自体も内部領域の回路に対する保護回路として機能するようになっている。
ｎＭＩＳ形成領域ＱＮＢには、図３４および図３５に示すようにｎＭＩＳＱｎＢが形成され、ｐＭＩＳ形成領域ＱＰＢにはｐＭＩＳＱｐＢが形成されている。ｎＭＩＳＱｎＢは、ソース・ドレイン用の一対のｎ型の半導体領域１９Ｎ、ゲート絶縁膜９Ａおよびゲート電極１０Ａを有している。また、ｐＭＩＳＱｐＢは、ソース・ドレイン用の一対のｐ型の半導体領域２０Ｐ、ゲート絶縁膜およびゲート電極１０Ａを有している。ｐＭＩＳＱｐＢの断面構造は図３５のｎＭＩＳＱｎＢと同じなので図示していない。半導体領域１９Ｎには、例えばリンまたはヒ素が含有されている。また、半導体領域２０Ｐには、例えばホウ素が含有されている。図３４においては中央の半導体領域１９Ｎ、２０Ｐが、それぞれ２つのｎＭＩＳＱｎＢ、２つのｐＭＩＳＱｐＢの共通の領域となっている。ｎＭＩＳＱｎＢおよびｐＭＩＳＱｐＢのゲート絶縁膜（９Ａ）の材料は、前記した論理回路等を形成するＭＩＳＦＥＴのゲート絶縁膜９と同じである。ただし、ゲート絶縁膜９Ａの厚さは、ゲート絶縁膜９の厚さよりも厚い。これは、外部領域側のＭＩＳＦＥＴの動作電圧（例えば２．５〜３．３Ｖ程度）は、内部回路領域のＭＩＳＦＥＴの動作電圧（例えば１．５〜１．８Ｖ程度）よりも高いからである。Ｉ／Ｏでの企画は、内部回路領域の電圧が下がったからといって勝手に変えられるものではなく、従来の高い電圧で動作することも保証しなければならないからである。
また、ｎＭＩＳＱｎＢおよびｐＭＩＳＱｐＢのゲート電極１０Ａの材料は、前記したゲート電極１０と同じである。ただし、ゲート電極１０の幅および長さ（チャネル長）は、ゲート電極１０よりも大きい。このようにゲート絶縁膜９Ａおよびゲート電極１０の寸法が論理回路用のＭＩＳＦＥＴに比べて相対的に大きくしてあるのは、外部領域のｎＭＩＳＱｎＢおよびｐＭＩＳＱｐＢのが主として出力回路を形成するため大きな駆動能力を必要とする等の理由からである。
一方、Ｉ／Ｏセル５の内部領域は、主として入力回路を構成する領域であり、その領域には、ｎＭＩＳ形成領域ＱＮＣおよびｐＭＩＳ形成領域ＱＰＣが配置されている。ｎＭＩＳ形成領域ＱＮＣは、ｐウエルＰＷＬの領域内に配置され、ｐＭＩＳ形成領域ＱＰＣはｎウエルＮＷＬの領域内に配置されている。このｐウエルＰＷＬおよびｎウエルＮＷＬも、半導体チップ４の外周に沿って上記内部回路領域を取り囲むように延びている。そして、そのｐウエルＰＷＬおよびｎウエルＮＷＬに沿って、ｎＭＩＳ形成領域ＱＮＣ上を通過するように配線２ＶＮＮＣ、電源配線２ＶＳＳＣおよび配線２ＶＳＢＣＣが配置され、ｐＭＩＳ形成領域ＱＰＢ上を通過するように配線２ＶＤＢＣＣ、電源配線２ＶＤＤＤおよび配線２ＶＰＰＣが配置されている。
ｎＭＩＳ形成領域ＱＮＣには、ｐ＋型の半導体領域２１Ｐおよび複数のｎＭＩＳＱｎＡが形成され、ｐＭＩＳ形成領域ＱＰＣには、ｎ＋型の半導体領域２１Ｎおよび複数のｐＭＩＳＱｐＡが形成されている。ｐ＋型の半導体領域２１Ｐは、例えばホウ素が含有されてなり、ｐウエルＰＷＬに所定の電圧を供給するための領域である。また、ｎ＋型の半導体領域２１Ｎは、例えばリンまたはヒ素が含有されてなり、ｎウエルＮＷＬに所定の電圧を供給するための領域である。
各ｎＭＩＳＱｎＡは、ソース・ドレイン用の一対のｎ型の半導体領域２２Ｎ、ゲート絶縁膜９およびゲート電極１０を有しており、内部回路領域のｎＭＩＳＱｎとほぼ同じ構造および寸法で形成されている。各ｐＭＩＳＱｐＡは、ソース・ドレイン用の一対のｎ型の半導体領域２３Ｐ、ゲート絶縁膜およびゲート電極１０を有しており、内部回路領域のｐＭＩＳＱｐとほぼ同じ構造および寸法で形成されている。ｐＭＩＳＱｐＡの断面構造は図３５のｎＭＩＳＱｎＡと同じなので図示していない。
半導体領域２２Ｎには、例えばリンまたはヒ素が含有され、半導体領域２３Ｐには、例えばホウ素が含有されている。ｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡのゲート絶縁膜（９）およびゲート電極１０の材料および寸法は、前記した内部回路領域におけるｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜９およびゲート電極１０の材料および寸法と同じである。すなわち、Ｉ／Ｏセル５の内部領域のｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡは、外部領域のｎＭＩＳＱｎおよびｐＭＩＳＱｐＢに比較してゲート幅およびゲート絶縁膜の厚さが薄い。これは、内部領域のＭＩＳＦＥＴは主として入力回路を構成するので、動作速度を速くするために、しきい値電圧を相対的に低くする必要性があるからである。そして、この複数のｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡのうちのいずれかを用いて図７に示したスイッチ素子３ＳＷ４、３ＳＷ３が形成される。
図３６および図３７には、そのＩ／Ｏセル５に形成されたスイッチ素子３ＳＷ３，３ＳＷ４および入力回路が模式的に示されている。
スイッチ素子３ＳＷ３を構成するｐＭＩＳＱｐＡのゲート電極１０には、配線２ＶＤＢＣＣが電気的に接続されている。また、そのｐＭＩＳＱｐＡのソース・ドレイン用の一方の半導体領域２３Ｐには電源配線２ＶＤＤＣが電気的に接続され、ソース・ドレイン用の他方の半導体領域２３Ｐには配線２ＶＰＰＣが電気的に接続されている。この配線２ＶＰＰＣは、Ｉ／Ｏセル５の内部領域内のｎ＋型半導体領域２１Ｎと電気的に接続され、これを通じてｎウエルＮＷＬと電気的に接続されている。このような接続関係とすることにより、スイッチ素子３ＳＷ３は、電源配線ＶＤＤＣとｎウエルＮＷＬとの間に介在されている。
一方、スイッチ素子３ＳＷ４を構成するｎＭＩＳＱｎＡのゲート電極１０には、配線２ＶＳＢＣＣが電気的に接続されている。また、そのｎＭＩＳＱｎＡのソース・ドレイン用の一方の半導体領域２２Ｎには電源配線２ＶＳＳＣが電気的に接続され、ソース・ドレイン用の他方の半導体領域２２Ｎには配線２ＶＮＮＣが電気的に接続されている。この配線２ＶＮＮＣは、Ｉ／Ｏセル５の内部領域内のｐ＋型半導体領域２１Ｐと電気的に接続され、これを通じてｐウエルＰＷＬと電気的に接続されている。このような接続関係とすることにより、スイッチ素子３ＳＷ４は、電源配線ＶＳＳＣとｐウエルＰＷＬとの間に介在されている。
上述のように、Ｉ／Ｏセル５の内部領域におけるｎＭＩＳＱｎＡ、ｐＭＩＳＱｐＡは、主として入力回路を構成するので、動作速度を速くすべく、しきい値電圧を相対的に低くする必要性がある。したがって、前記したように内部回路領域に形成されたＭＩＳＦＥＴと同様に試験時に良否判定が難しいので、スイッチ素子３ＳＷ３、３ＳＷ４を設け、そのしきい値電圧を通常動作時と試験時とで変える必要がある。そこで、本実施の形態においては、Ｉ／Ｏセル５の領域内にもスイッチ素子３ＳＷ３、３ＳＷ４を設けている。これにより、通常動作時にはスイッチ素子３ＳＷ３をオンさせｎウエルＮＷＬに電源電圧ＶＤＤを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｐＭＩＳＱｐＡのしきい値電圧を設計通り低くする一方で、試験時にはスイッチ素子３ＳＷ３をオフさせｎウエルＮＷＬに電源電圧ＶＤＤとは別の電圧ＶＰＰを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｐＭＩＳＱｐＡのしきい値電圧を高くすることが可能になっている。同様に、通常動作時にはスイッチ素子３ＳＷ４をオンさせｐウエルＰＷＬに電源電圧ＶＳＳを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｎＭＩＳＱｎＡのしきい値電圧を設計通り低くする一方で、試験時にはスイッチ素子３ＳＷ４をオフさせｐウエルＰＷＬに電源電圧ＶＳＳとは別の電圧ＶＮＮを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｎＭＩＳＱｎＡのしきい値電圧を高くすることが可能になっている。
ただし、上記のように、ただ単にスイッチ素子ＳＷ３，３ＳＷ４を配置すれば良いのではなく、入出力回路の配置を阻害せず、かつ、ウエルのノイズ低減を図るような考慮が必要である。例えばＩ／Ｏセル５により形成される入出力回路では複数の信号端子が同時に駆動する場合があるので、ウエルにおいて瞬間的に大きなノイズが生じ易い。この問題は、ＣＭＩＳ回路を有し、かつ、スイッチ素子ＳＷ３、ＳＷ４を設ける半導体装置において、ラッチアップの原因ともなるので、特に問題となる。そこで、本実施の形態においては、Ｉ／Ｏセル５の領域においても各ウエル毎に複数のスイッチ素子３ＳＷ３、３ＳＷ４を分散的に配置する。これにより、そのノイズの発生を抑制できるので、ラッチアップの発生を抑制できる。また、このＩ／Ｏセル５の内部領域内における未使用のＭＩＳＦＥＴの半導体領域に対しては、上記のようにウエル電位の安定化のための接続孔を配置し、その半導体領域と電源配線とを電気的に接続する。例えばＩ／Ｏセル５内にはＩ／Ｏとしての機能は特に持たないが、静電保護や未使用のゲート処理を施したセルをかぶせるような処理をおこなっているので、そのＩ／Ｏセル５の中にウエル電位安定化のための接続孔を形成することもできる。これにより、チップサイズの増大を招くことなく、ウエルにおいてノイズが発生するのを抑制でき、ラッチアップの発生を抑制することができる。
また、入力回路用のインバータ回路ＩＮＶＩＮは、Ｉ／Ｏセル５の内部領域におけるｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡで構成されるＣＭＩＳインバータ回路である。すなわち、ｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡのゲート電極１０は配線２によって互いに電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。この入力側の配線２には上記保護回路が接続されている。また、ｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡの半導体領域２２Ｎ、２３Ｐは配線２によって互いに電気的に接続され、これを通じて内部回路領域内の所定の論理回路と電気的に接続されている。
このように、本実施の形態によれば、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置において半導体領域で発生するノイズを低減することが可能となる。
また、本実施の形態によれば、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の大型化を招くことなく、半導体領域で発生するノイズを低減することが可能となる。
さらに、本実施の形態によれば、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の構造を複雑にすることなく、半導体領域で発生するノイズを低減することが可能となる。
これらにより、上記ノイズに起因するしきい値電圧の変動を抑制することが可能となる。また、上記ノイズに起因するラッチアップの発生を抑制することが可能となる。したがって、半導体装置の動作信頼性を向上させることが可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態においては、ボンディングパッドにボンディングワイヤが電気的に接続される構造とした場合について説明したが、これに限定されるものではなく、例えばボンディングパッドにバンプ電極（突状電極）が接続される構造にも本発明を適用できる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳゲートアレイに適用した場合について説明したが、それに限定されるものではなく、例えば予め用意されたセル・ライブラリを用いて設計を行うスタンダードセル（セル・ベースＩＣ）方式による半導体装置にも適用できる。
産業上の利用可能性
以上のように、本発明にかかる半導体装置は、例えば計算機等のような情報処理装置を構成するものとして、また、携帯電話等のような通信機器を構成するものとして、さらに、画像処理装置を構成するものとして有用であり、特に、高速動作が要求される装置を構成する半導体装置に適用して有効である。
【図面の簡単な説明】
図１は本発明者が検討した技術の説明図である。
図２の（ａ）は図１の技術の一部を抜き出して示した回路図、（ｂ）は（ａ）の接続部における電圧波形を示した波形図である。
図３の（ａ）は図１の技術の一部を抜き出して示した回路図、（ｂ）は（ａ）の等価回路である。
図４は本発明の技術思想であって回路の一部を模式的に示した説明図である。
図５は本発明者が検討した技術における回路を模式的に示した説明図である。
図６の（ａ）および（ｂ）は本発明の一実施の形態である半導体装置の平面図である。
図７は図６の半導体装置における配線系およびスイッチ素子の配置を模式的に示した説明図である。
図８は図７の変形例を模式的に示した説明図である。
図９は図６の半導体装置の試験時の説明図である。
図１０は図６の半導体装置の試験時におけるスイッチ素子の説明図である。
図１１は図６の半導体装置の動作時におけるスイッチ素子の説明図である。
図１２は図６の半導体装置の変形例を模式的に示した説明図である。
図１３の（ａ）および（ｂ）は本発明の技術思想の１つであるウエル電位安定化のための手段を模式的に示した説明図である。
図１４の（ａ）および（ｂ）は図１３の変形例を模式的に示す説明図である。
図１５は図６の半導体装置の素子レイアウトを示す半導体基板の要部平面図である。
図１６は図１５の素子レイアウトのうちの基本セルを抜き出して示した半導体基板の要部平面図である。
図１７は図１５のＸＡ−ＸＡ線の断面図である。
図１８は図１５のＸＢ−ＸＢ線の断面図である。
図１９は図１５の半導体基板上に配線を配置した場合の一例を示す半導体基板の要部平面図である。
図２０は図１９の半導体装置において半導体基板上に第１層目および第２層目の配線のみを配置した場合を示した半導体基板の要部平面図である。
図２１は図１９の半導体装置において半導体基板上に第１層目の配線のみを配置した場合を示した半導体基板の要部平面図である。
図２２は図２１のＸＡ−ＸＡ線の断面図である。
図２３は図１９に示したスイッチ素子の回路図である。
図２４は図１９のＸＢ−ＸＢ線の断面図である。
図２５は図６の半導体基板に配置された論理回路を模式的に示した説明図である。
図２６は図２５の半導体基板上に配線および本発明の技術思想を模式的に示した説明図である。
図２７は図２５および図２６に示されたクロック回路の回路図である。
図２８は図２７のクロック回路の素子レイアウトを模式的に示した説明図である。
図２９は図２５および図２６に示したフリップフロップ回路の回路図である。
図３０は図２９の半導体装置の素子レイアウトを模式的に示す説明図である。
図３１は図６の半導体装置の外周近傍における配線系および回路系の配置を示した要部平面図である。
図３２は図３１の要部拡大平面図である。
図３３は図６の半導体装置の入出力回路セルを模式的に示した説明図である。
図３４は図３３の入出力回路セルの素子レイアウト例を示した半導体基板の要部平面図である。
図３５は図３４のＸＡ−ＸＡ線およびＸＢ−ＸＢ線の断面図である。
図３６は図３３の入出力回路セル内に入力回路およびスイッチ素子を形成した状態を模式的に示した説明図である。
図３７は図３６の入力回路およびスイッチ素子のレイアウトを模式的に示した説明図である。
図３８は本発明の一実施の形態である半導体装置の平面図である。
本発明は、半導体装置およびその製造技術に関し、特に、電源配線とウエルとの間にスイッチ素子を介在させ、そのオン・オフ制御によってウエルに形成されたトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置およびその設計技術に適用して有効な技術に関するものである。
背景技術
半導体素子の微細化、半導体装置の低消費電力化および半導体装置の動作速度の向上等の要求に伴い、半導体装置におけるトランジスタのしきい値電圧の低下が進められている。しかし、しきい値電圧が低いことに起因して、半導体装置のトランジスタに対してそのソース、ドレイン間にリーク電流が生じるか否かの有無を検査する際に、本当に欠陥なのか否かについての判定が難しいという課題がある。また、半導体装置の動作待機時においてはトランジスタのリーク電流により消費電力が増大するという課題もある。このような課題を解決するために、トランジスタが配置された半導体基板（具体的にはウエルと称する半導体領域）に所定の電圧を印加することにより、トランジスタのしきい値電圧を一時的に上げてリーク電流を少なくする技術がある。これにより、例えば試験時においては、しきい値電圧を上げているにもかかわらず対象のトランジスタがオンしていれば、そのトランジスタは欠陥であると容易に判断することができる。また、半導体装置の動作待機時においてはトランジスタのしきい値電圧を上げることでリーク電流を低減させ半導体装置の消費電力を低下させることもできる。このしきい値電圧を可変にする技術については、例えば日経ＢＰ社、１９９６年８月１日発行、日経マイクロデバイス（１９９６年８月号）Ｐ５０〜Ｐ６６に記載があり、基板電圧を帰還制御することでしきい値電圧を変化させ、低電力化や高速化を図る技術について、回路構造や素子レイアウト構造が開示されている。
ところで、本発明者は、基板（またはウエル）電圧を電源電圧にするか、他の電圧にするかを切り換えるスイッチ素子を用いて、しきい値電圧を可変にする技術を検討し、この技術においては、以下の課題があることを見出した。
すなわち、この技術においては、基板（ウエル）電圧を電源電圧にするか、他の電圧にするかを切り変えるスイッチ素子が必要であるが、そのスイッチ素子の配置について充分な考慮が必要であり、そのスイッチ素子が多すぎると論理回路の配置面積が小さくなる。したがって、チップサイズの増大を招く。一方、そのスイッチ素子が少なすぎると、ウエルの抵抗の増大に起因してウエルにノイズが生じる。したがって、しきい値電圧が変動し半導体装置の動作が不安定となる。また、そのノイズはＣＭＩＳ回路を持つ半導体装置においてラッチアップを誘発するという課題がある。
本発明の目的は、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置において半導体領域で発生するノイズを低減することのできる技術を提供することにある。
また、本発明の目的は、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の大型化を招くことなく、半導体領域で発生するノイズを低減することのできる技術を提供することにある。
また、本発明の目的は、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の構造を複雑にすることなく、半導体領域で発生するノイズを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
１．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記半導体領域内に複数分散させて配置したものである。
２．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記半導体領域に、それとは反対の導電型の半導体領域を設け、その半導体領域と前記電源配線とを電気的に接続したものである。
３．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記複数の電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
４．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を前記半導体領域内に複数個分散させて配置し、かつ、前記半導体領域に、それとは反対の導電型の半導体領域を設け、その半導体領域と前記電源配線とを電気的に接続したものである。
５．本発明は、半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を前記半導体領域内に複数個分散させて配置し、かつ、前記複数の電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
６．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セル内の電界効果トランジスタで形成し、かつ、前記半導体領域内に複数分散させて配置したものである。
７．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記複数の基本セル内の前記半導体領域内に形成された領域であって前記半導体領域とは反対導電型の半導体領域と前記電源配線とを電気的に接続したものである。
８．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
９．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記半導体領域内に複数個分散させて配置し、
前記複数の基本セル内の前記半導体領域に形成された領域であって前記半導体領域とは反対導電型の半導体領域と前記電源配線とを電気的に接続したものである。
１０．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子を、前記基本セルの電界効果トランジスタで形成し、かつ、前記半導体領域内に複数個分散させて配置し、
前記電界効果トランジスタのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したものである。
１１．本発明は、半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された電界効果トランジスタと、
前記複数の基本セルで形成された回路と、
前記電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記回路のうちの所定の回路内に前記スイッチ素子を内蔵させたものである。
１２．本発明は、半導体基板の周辺回路領域に形成された半導体領域と、
前記半導体基板の周辺回路領域に規則的に配置された複数の入出力回路用セルと、
前記複数の入出力回路用セルの各々に配置され、前記半導体領域に形成された入出力回路用の複数の電界効果トランジスタと、
前記入出力回路用の複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記周辺回路領域における半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記周辺回路領域は、外部領域と内部領域とを有し、前記外部領域には相対的にしきい値電圧の高い前記入出力回路用の電界効果トランジスタが配置され、前記内部領域には相対的にしきい値電圧の低い前記入出力回路用の電界効果トランジスタが配置され、
前記内部領域内の入出力回路用の電界効果トランジスタのうちの入出力回路として使用されない電界効果トランジスタによって前記スイッチ素子を形成したものである。
１３．本発明は、半導体基板の周辺回路領域に形成された半導体領域と、
前記半導体基板の周辺回路領域に規則的に配置された複数の入出力回路用セルと、
前記複数の入出力回路用セルの各々に配置され、前記半導体領域に形成された入出力回路用の複数の電界効果トランジスタと、
前記入出力回路用の複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記周辺回路領域における半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記周辺回路領域は、外部領域と内部領域とを有し、前記外部領域には相対的にしきい値電圧の高い前記入出力回路用の電界効果トランジスタが配置され、前記内部領域には相対的にしきい値電圧の低い前記入出力回路用の電界効果トランジスタが配置され、
前記内部領域内の入出力回路用の電界効果トランジスタのうちの未使用の電界効果トランジスタによって前記スイッチ素子を形成し、かつ、前記入出力として使用されない電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と、前記電源配線とを電気的に接続して容量素子を形成したものである。
１４．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルの電界効果トランジスタによって、前記半導体基板に形成された半導体領域と半導体装置の電源配線とを電気的に接続したり切り離したりするスイッチ素子を形成する工程と、（ｃ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程とを有するものである。
１５．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルの電界効果トランジスタによって、前記半導体基板に形成された半導体領域と半導体装置の電源配線とを電気的に接続したり切り離したりするスイッチ素子を形成する工程と、（ｃ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程と、（ｄ）前記複数の基本セルのうちの未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域のうちの少なくとも一方と、前記電源配線とを電気的に接続する接続孔を配置する工程とを有するものである。
１６．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルの電界効果トランジスタによって、前記半導体基板に形成された半導体領域と半導体装置の電源配線とを電気的に接続したり切り離したりするスイッチ素子を形成する工程と、（ｃ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程とを有し、前記（ｃ）工程において、前記複数の回路のうちの所定の回路内には前記スイッチ素子が内蔵されているものである。
１７．本発明は、（ａ）半導体基板に複数の基本セルを規則的に配置する工程と、（ｂ）前記複数の基本セルのうちの所定の基本セルによって複数の回路を形成する工程とを有し、前記複数の回路のうちの所定の回路内には前記スイッチ素子が内蔵されているものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
まず、本実施の形態を説明する前に、本発明の技術思想を説明する。図１は本発明者が本発明をするのに検討したＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＩＳ）ゲートアレイの一例の構造を模式的に示した図である。セル列には複数個の基本セル５０が図１の横方向に沿って規則的に並んで配置されている。なお、図１において複数の基本セル５０のうちの使用されていない基本セル５０には「未使用」と記載している。使用されている基本セル５０には、説明を簡単にするため、論理回路として、例えばインバータ回路ＩＮＶが形成されている場合が示されている。このインバータ回路ＩＮＶは、ｐＭＩＳ５１ＱｐとｎＭＩＳ５１Ｑｎとで構成されるＣＭＩＳインバータ回路となっている。なお、インバータ回路は基本的な論理回路を代表して示したもので、これに限定されるものではなく種々変更可能であり、例えばＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路またはＥｘｃｌｕｓｉｖｅ−ＯＲ回路等のような基本的な論理回路等が形成されている場合でも適用される。また、ここでは説明を簡単にするために基本的な論理回路を示しており、例えばフリップフロップ回路やクロック回路等のような比較的大型の（高機能化および大規模化された）論理回路が形成されている場合でも適用される。また、符号ＩＮは論理回路の入力、ＯＵＴは論理回路の出力を示している。
電源配線５２ＶＤＤは、相対的に高電位の電源電圧を供給するための配線である。また、電源配線５２ＶＳＳは、相対的に低電位の電源電圧を供給するための配線である。上記インバータ回路ＩＮＶで代表される論理回路は、この電源配線５２ＶＤＤ、５２ＶＳＳの間に電気的に接続されている。例えばインバータ回路ＩＮＶのｐＭＩＳ５１Ｑｐのドレインが電源配線５２ＶＤＤに電気的に接続され、インバータ回路ＩＮＶのｎＭＩＳ５１Ｑｎのソースが電源配線５２ＶＳＳに電気的に接続されている。
ウエル電位制御用の配線５３ＶＰＰは、基本セル５０のｐＭＩＳ５１Ｑｐが配置されたｎウエルに相当する。これにより、ｐＭＩＳ５１Ｑｐのしきい値電圧を所定値に設定することが可能となっている。符号の５４Ｒは、そのｎウエルの拡散抵抗を示している。また、ウエル電位制御用の配線５３ＶＮＮは、基本セル５０のｎＭＩＳ５１Ｑｎが配置されたｐウエルに相当する。これにより、ｎＭＩＳ５１Ｑｎのしきい値電圧を所定値に設定することが可能となっている。符号の５５Ｒは、そのｐウエルの拡散抵抗を示している。
上記電源配線５２ＶＤＤと配線５３ＶＰＰとの間にスイッチ素子５６ＳＷ１が介在され、上記電源配線５２ＶＳＳと配線５３ＶＮＮとの間にスイッチ素子５６ＳＷ２が介在されている。図１では、スイッチ素子５６ＳＷ１，５６ＳＷ２をスイッチの電気記号で模式的に示しているが、実際は、これもトランジスタによって構成されている。すなわち、スイッチ素子５６ＳＷ１は、ｐＭＩＳで構成され、スイッチ素子５６ＳＷ２は、ｎＭＩＳで構成されている。このスイッチ素子５６ＳＷ１，ＳＷ２は、電源配線５２ＶＤＤ、５２ＶＳＳと配線５３ＶＰＰ、５３ＶＮＮとを電気的に接続したり、切り離したりする素子である。すなわち、このスイッチ素子５６ＳＷ１，５６ＳＷ２がオンしている状態においては、配線５３ＶＰＰは、電源配線５２ＶＤＤの電位に設定され、上記ｐウエルやｎウエルにバイアス電圧は印加されない。一方、スイッチ素子５６ＳＷ１，５６ＳＷ２がオフしている状態においては、電源配線５２ＶＤＤ，５２ＶＳＳと配線５３ＶＰＰ、５３ＶＮＮとは切り離され、電源配線５２ＶＤＤ，５２ＶＳＳの電位とは異なる電位の電圧を外部から配線５３ＶＰＰ、５３ＶＮＮ（ｎウエルおよびｐウエル）に印加することによって上記ｐウエルやｎウエルにバイアスを発生させるのである。
ところで、上記ｐウエルやｎウエル（以下、単にウエルともいう）は、高抵抗の拡散層により構成されるため、給電のポイント数が少ないと電位が不安定になることが想定される。
ここで、ウエルの電位の安定性を確保することを考慮すると、スイッチ素子５６ＳＷ１，５６ＳＷ２が半導体装置の通常動作時にオンしているものと仮定して、上記ウエルの電位の安定性のために必要なスイッチ素子５６ＳＷ１，５６ＳＷ２の数（あるいは密度）はウエル給電のための接続孔分だけ必要になる。しかしながらスイッチ素子５６ＳＷ１，５６ＳＷ２はトランジスタとしての面積を所有していることから、スイッチ素子５６ＳＷ１，５６ＳＷ２を上記接続孔と同じ割合で配置すれば多大な面積を消費することになり現実的ではない。また、スイッチ素子５６ＳＷ１，５６ＳＷ２の数を減らし、かつ、ウエルの抵抗を低減にする方法として、ウエル給電用の配線を用意することも考えられるが、この解決策も配線チャネルの消費が増加することになり、面積効率の低下を招くことになる。
そこで、まず、ウエルに発生するスイッチングノイズのメカニズムを解析し、上記問題を回避する方法を考えるための準備を行うことにする。図２（ａ）は、ｐウエルの近辺のインバータ回路ＩＮＶを構成するｎＭＩＳ５１Ｑｎを取り出して示してある。また、ｐウエルのノードＮ５０において、このインバータ回路ＩＮＶ直下の点をモニタしたときのノイズ波形をスイッチング動作と同期させてグラフで示したのが図２（ｂ）である。まず、入力ＩＮの信号の波形が立ち上がるタイミングに同期してノイズＮｇｂが発生する。これはゲート電極と半導体基板との間に存在するゲート容量成分Ｃｇｂを介して発生したもので、プラス方向のノイズである。続いて、出力ＯＵＴの信号の波形と同期してマイナス方向に大きなノイズＮａが発生する。この時の電位変化量をｎＡとした。逆に入力ＩＮの信号が立ち下がる方向では、やはり出力ＯＵＴの信号に同期してノイズＮｂが発生する。この時の電位変化量をｎＢとした。また、この時はノイズＮｇｂに相当するノイズ成分は現れてこない。これは、ｎＭＩＳ５１Ｑｎがオンしチャネルが形成されると、ゲート容量成分Ｃｇｂは消えてしまうからである。電荷保存則によりＮａ＝Ｎｂであるから、ノイズの絶対値として大きいのはノイズＮｂである。したがって、ノイズＮｂのタイプのノイズに限って解析を行う。これには、ｎＭＩＳ５１Ｑｎに存在する寄生ダイオード容量が関与している。そこで、ノイズ源となっているインバータ回路ＩＮＶを今一度書き直すと図３（ａ）、（ｂ）のようになる。ここでは、ｐＭＩＳ５１Ｑｐのオン抵抗をＲ１、ダイオード容量をＣ１，Ｃ２とした。また、ウエルの実効的な抵抗をＲ２とした。Ｃ３は、外部負荷容量である。この解析に当たって、本発明者が検討した技術においては、抵抗Ｒ２が充分に小さいと考え、ダイオード容量Ｃ２は０（零）としていたが、抵抗Ｒ２が顕著になればダイオード容量Ｃ２を無視することはできなくなる。図３（ｂ）はこれらを全て抵抗および容量で置き換えた解析モデルである。ｕをウエルノイズに相当する電位とし、これを未知の関数として回路方程式を立てると二階線型微分方程式が得られ、その解は、
ｕ（ｔ）＝（ｅ−αｔ−ｅ−βｔ）／Ｄ１／２，Ｄ＝（１＋ｐ＋ｑ）２−４ｐｑ，α＝（１＋ｐ＋ｑ−Ｄ１／２）／２ｑτ１，β＝（１＋ｐ＋ｑ＋Ｄ１／２）／２ｑτ１，τ１＝Ｃ１Ｒ１，ｐ＝Ｒ１／Ｒ２，ｑ＝Ｃ２／Ｃ１
で与えられる。ただし、高電位側の電源電圧ＶＤＤ＝１で正規化した。このことから、ノイズｕ（ｔ）を小さくするためにはＤを大きくとれば良いことがわかる。Ｄはｐ，ｑの二次式だからｐ，ｑともに大きければＤも大きくなる。ｐを大きくとることは抵抗Ｒ２を小さくすることである。その方法は、上記スイッチ素子の数を増やすことに相当するが、その場合は、前述の通り、ただ単純にスイッチ素子を増やせば半導体装置の面積効率を犠牲にしなければならない。したがって、そのような面積効率の低下を考慮した配置が必要である。また、ｑを大きくする方法は、ダイオード容量Ｃ２を大きくすることに他ならない。図３のインバータ回路ＩＮＶの例で見るとダイオード容量Ｃ２はｎＭＩＳ５１Ｑｎの面積で決まってしまうように思われるが、実際は、図１に示したように、ダイオード容量Ｃ２用のダイオードは、分布定数的に存在しており、ダイオード容量Ｃ２の成分のダイオードは未使用のトランジスタ領域にも存在している。そこで、本発明の技術思想においては、未使用のトランジスタ領域についても電源とウエルとを電気的に接続する。これにより、分布定数的ではあるが、実効的にダイオード容量Ｃ２を増やしたように見せることが可能である。この接続はレイアウト面積の増加という不具合がない。すなわち、半導体装置における面積効率の低下を招くことなく、ウエルのノイズを低減できる。
次に、本発明の技術思想を説明する。図４は本発明の技術思想を模式的に示した図であり、１つの基本セル列を示している。また、図５は比較のため本発明の技術思想を取り入れていない技術の模式的な図を示している。
図４に示すように、基本セル列には複数の基本セル１が図４のＸ方向（第１方向）に沿って規則的に並んで配置されている。各基本セル１には、例えばｎＭＩＳＱｎおよびｐＭＭＩＳＱｐが配置されている。なお、符号１（Ｕ）は使用されている基本セルを、符号１（ＵＵ）は使用されていない基本セルを、１（Ｓ）はスイッチ素子３ＳＷ１，３ＳＷ２として使用されている基本セルを示す。また、使用されていない基本セル１（ＵＵ）は論理回路として使用されていないという意味である。
図４には、説明を簡単にするため、論理回路として、例えばインバータ回路ＩＮＶおよびＡＮＤ回路ＡＮＤ等のような基本的な論理回路が基本セル１に形成されている場合が示されている。ただし、インバータ回路ＩＮＶおよびＡＮＤ回路ＡＮＤは論理回路を代表したもので、これに限定されるものではなく種々変更可能であり、例えばＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路またはＥｘｃｌｕｓｉｖｅ−ＯＲ回路等のような基本的な論理回路が形成されている場合でも本発明を適用することができる。また、ここでは説明を簡単にするために基本的な論理回路を示しており、例えばフリップフロップ回路やクロック回路等のような比較的大型の論理回路が形成されている場合でも適用される。インバータ回路ＩＮＶおよびＡＮＤ回路ＡＮＤは、基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎにより構成されている。
電源配線２ＶＤＤは、相対的に高電位の電源電圧を供給するための配線であり、電源配線２ＶＳＳは、相対的に低電位の電源電圧を供給するための配線である。上記基本的な論理回路は、この電源配線２ＶＤＤ、２ＶＳＳの間に電気的に接続されている。例えばインバータ回路ＩＮＶのｐＭＩＳＱｐのドレインが電源配線２ＶＤＤに電気的に接続され、インバータ回路ＩＮＶのｎＭＩＳＱｎのソースが電源配線２ＶＳＳに電気的に接続されている。そのｎＭＩＳＱｎとｐＭＩＳＱｐとのゲート電極は互いに電気的に接続され、入力ＩＮと電気的に接続されている。また、そのｐＭＩＳＱｐのソースとｎＭＩＳＱｎのドレインとは互いに電気的に接続され、出力ＯＵＴと電気的に接続されている。
ウエル電位制御用の配線２ＶＰＰは、基本セル１のｐＭＩＳＱｐが配置されたｎウエルに相当するものであり、ここでは配線として示されている。この配線２ｖｐｐ（すなわち、ｎウエル）に所定の電圧を印加することによってｐＭＩＳＱｐのしきい値電圧を所定値に設定することが可能となっている。符号のＲ２ｎは、そのｎウエルの拡散抵抗を示している。また、ウエル電位制御用の配線２ＶＮＮは、基本セル１のｎＭＩＳが配置されたｐウエルに相当するものであり、ここでは配線として示されている。この配線２ｖＮＮ（すなわち、ｐウエル）に所定の電圧を印加することにより、ｎＭＩＳＱｎのしきい値電圧を所定値に設定することが可能となっている。符号のＲ２ｐは、そのｐウエルの拡散抵抗を示している。
上記電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）との間にスイッチ素子３ＳＷ１が介在され、上記電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）との間にスイッチ素子３ＳＷ２が介在されている。このスイッチ素子３ＳＷ１，３ＳＷ２は、電源配線２ＶＤＤ、２ＶＳＳと配線２ＶＰＰ、２ＶＮＮ（ウエル）とを電気的に接続したり、切り離したりする素子である。すなわち、このスイッチ素子３ＳＷ１，３ＳＷ２がオンしている状態においては、ｎウエルおよびｐウエルの電圧は電源電圧（ｎウエルは電源電圧ＶＤＤ、ｐウエルは電源電圧ＶＳＳ）に設定され、その各々のウエルにバイアス電圧は印加されない。一方、スイッチ素子３ＳＷ１，３ＳＷ２がオフしている状態においては、配線２ＶＰＰ、２ＶＮＮ（ｎウエルおよびｐウエル）に対して電源電圧とは異なる電位の電圧を外部から印加することによって上記各々のウエルにバイアスを発生させるのである。
ここで、本発明の技術思想の第１の大きな特徴は、このスイッチ素子３ＳＷ１，３ＳＷ２が基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎにより構成されていることである。すなわち、スイッチ素子３ｓｗ１，３ｓｗ２を１つの基本セル１を用いて構成する。このように、スイッチ素子を設けるという特殊な構造の半導体装置において、スイッチ素子３ＳＷ１，３ＳＷ２を基本セル１内のＭＩＳＦＥＴによって構成することにより、スイッチ素子を半導体基板のどこにでも配置することができる。すなわち、スイッチ素子３ＳＷ１，３ＳＷ２の配置の自由度を向上させることができる。したがって、スイッチ素子３ＳＷ１、３ＳＷ２を、半導体装置の設計および論理構成に対して最適な状態で、すなわち、主回路の配置に不具合を生じさせることなく、半導体基板上に配置する可能となっている。スイッチ素子３ｓｗ１を構成するｐＭＩＳＱＰのゲート電極は配線２ＶＤＢＣと電気的に接続されている。スイッチ素子３ＳＷ２を構成するｎＭＩＳＱｎのゲート電極は配線２ＶＳＢＣと電気的に接続されている。そして、これら配線２ＶＤＢＣ、２ＶＳＢＣから各スイッチ素子３ＳＷ１，３ＳＷ２のゲート電極に伝送される信号によってスイッチ素子３ＳＷ１，３ＳＷ２のオン・オフが制御されるようになっている。
また、本発明の技術思想の第２の大きな特徴は、スイッチ素子３ＳＷ１，３ＳＷ２が個々のウエルにおいて分散的に配置されていることである。すなわち、ウエルの両端の間に、複数のスイッチ素子３ＳＷ１，３ｓｗ２が分散的に配置される。これは、Ｘ方向において複数の基本セル１を用いてスイッチ素子３ＳＷ１，３ＳＷ２を構成することにより、Ｘ方向に延在して形成されるウエルに複数のスイッチ素子３ＳＷ１，３ＳＷ２をｘ方向において分散的に配置することができる。これは、上記したように、ウエルの両端にスイッチ素子を配置しただけではウエルノイズが増大する課題を考慮した構造である。この場合、上記したように、ただ単にスイッチ素子ＳＷ１，３ＳＷ２を配置すれば良いのではなく、面積効率の低下を考慮した配置が必要である。
なお、使用の基本セル１、すなわち、論理回路が形成された基本セル１（Ｕ）およびスイッチ素子３ＳＷ１、３ＳＷ２が形成された基本セル１（Ｓ）において、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）との間および電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）との間には、上記ダイオード容量Ｃ２に相当するダイオード容量Ｃ２ａが形成されている。これは図５にも示すように一般的に形成される容量である。
さらに、本発明の技術思想の第３の大きな特徴は、未使用のトランジスタ領域の半導体領域と電源とが電気的に接続され、容量素子としての上記ダイオード容量Ｃ２を形成していることである。すなわち、図４に示すように、未使用の基本セル１（ＵＵ）のｐＭＩＳＱｐの半導体領域（ドレイン）と電源配線２ＶＤＤとが電気的に接続され、また、未使用の基本セル１のｎＭＩＳＱｎの半導体領域（ソース）と電源配線２ＶＳＳとが電気的に接続されている。これにより、未使用の基本セル１（ＵＵ）の領域においても、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）との間および電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）との間に上記ダイオード容量Ｃ２に相当するダイオード容量Ｃ２ｂが形成されている。すなわち、論理回路を構成しない未使用の基本セル１（ＵＵ）を用いて上記容量素子（ダイオード容量素子）Ｃ２を構成する。これにより、半導体装置における面積効率の低下を招くことなく、上記ダイオード容量Ｃ２を増加させることができるので、ウエルのノイズを低減させることができる。なお、図５に示すように、通常は、論理回路を構成しない基本セルを電源配線５２ＶＤＤ、５２ＶＳＳに電気的に接続しないので、上記ダイオード容量Ｃ２ｂは形成されていない。
次に、このような本発明の技術思想を、例えばＣＭＩＳゲートアレイに適用した場合について説明する。図６（ａ）、（ｂ）は本実施の形態の半導体装置を構成する半導体チップ４の平面図を示している。図６（ａ）は半導体チップ４における基本セル１、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル５および外部端子であるボンディングパッドＢＰの配置を模式的に示しており、図６（ｂ）は配置・配線工程後の半導体チップ４の平面図を模式的に示している。なお、図６（ａ）、（ｂ）は同一の半導体チップ４であるが、図面を見易くするために図を分けて示している。
半導体チップ４は、例えば平面四角形状のシリコン単結晶の小片を素子形成部材として構成され、その主面中央（内部回路領域）には複数個の基本セル２がＸ方向およびＹ方向に沿って規則的に敷き詰められている。すなわち、本実施の形態のゲートアレイは、いわゆる全面敷き詰め型（ＳＯＧ：Ｓｅａ Ｏｆ Ｇａｔｅ）あるいはチャネルレス型と称するゲートアレイである。ただし、本発明はＳＯＧ型のゲートアレイに適用されることに限定されるものではなく、種々適用可能であり、例えば複数の基本セル２がＸ方向に沿って並んで配置されてなる基本セル列を、配線チャネルを介して複数列設ける一般的なゲートアレイや基本セル１の他にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等をも内部回路領域に配置する、いわゆる複合型のゲートアレイに適用することも可能である。
基本セル１は、基本的な論理回路（例えばＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路またはインバータ回路）を構成することが可能な１個または複数個の素子を有する単位領域である。半導体チップ４には、基本的な論理回路または比較的大型の論理回路（図６の綱掛けハッチングで示す領域）が１個または複数個の基本セル１で形成され、さらに、それらの論理回路間が配線２（図６（ｂ）の斜線のハッチングにより示され、上記した電源配線２ＶＤＤ、２ＶＳＳ、配線２ＶＤＢＣ、２ＶＳＢＣを含む）によって電気的に接続されて、例えばマイクロプロセッサ等のような所定の論理機能を持った半導体装置が構成されている。基本セル１には、後述するように、例えばｐＭＩＳとｎＭＩＳとが形成されている。このｐＰＭＩＳとｎＭＩＳとによりＣＭＩＳ回路を形成できる。なお、基本セル１の具体的な構成例については後ほど詳細に説明する。
半導体チップ１の主面外周（内部回路領域の外周、すなわち、周辺回路領域）には、複数のＩ／Ｏセル５およびボンディングパッドＢＰが半導体チップ４の各辺に沿って配置されている。このＩ／Ｏセル５は、例えば入力回路、出力回路または入出力双方向回路等のような入出力回路および保護ダイオードまたは保護抵抗等のような静電破壊防止回路を構成するための素子を含む単位領域である。なお、入力回路は、半導体チップ４の外部からの電源電圧や電気信号を半導体チップ４の内部の回路に見合った状態にする機能を有し、出力回路は半導体チップ４の内部で形成された電気信号を減衰させないように半導体チップ４の外部の伝送線路を通じて目的とする電子装置に伝送する機能を有している。また、ボンディングパッドＢＰは、ボンディングワイヤが接合される部分で、ここを通じて半導体チップ４の内外間での電源電圧および電気信号の入出力が行われる。なお、ボンディングパッドＢＰは、例えば平面四角形状のアルミニウム、アルミニウム合金または銅からなり、Ｉ／Ｏセル５毎に配置されている。Ｉ／Ｏセル５の具体的な構成例についても後ほど詳細に説明する。
まず、上記第１、第２の大きな特徴で説明したスイッチ素子について説明する。図７は上記スイッチ素子およびそれに関わる配線の配置を模式的に示した図である。図７に示すように、内部回路領域Ａには、ｎウエルＮＷＬおよびｐウエルＰＷＬがＹ方向に沿って交互に配置されている。上記したように、本実施の形態においては、スイッチ素子３ＳＷ１，３ＳＷ２が基本セル１内のｐＭＩＳＱＰおよびｎＭＩＳＱｎにより構成されており、かつ、ｎウエルＮＷＬおよびｐウエルＰＷＬの各々において分散されて配置されている。
同一のｎウエルＮＷＬ内に分散された複数のスイッチ素子３ＳＷ１用のｐＭＩＳＱｐの半導体領域（ドレイン）は、電源配線２ＶＤＤＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａの外周を取り囲むように配置された電源配線２ＶＤＤＢに電気的に接続されている。また、その複数のスイッチ素子３ＳＷ１のｐＭＩＳＱｐの半導体領域（ソース）は、配線２ＶＰＰＡを通じてｎウエルＮＷＬに電気的に接続されている。このようにして電源配線２ＶＤＤＢとｎウエルＮＷＬとの間にスイッチ素子３ＳＷ１が介在されている。なお、内部回路領域Ａの外周を取り囲むように配置された配線２ＶＰＰＢは、ｎウエルＮＷＬに電気的に接続されて外部からｎウエルＮＷＬに対して所定の電位の電圧を印加できるようになっている。さらに、その複数のスイッチ素子３ＳＷ１のｐＭＩＳＱｐのゲート電極は配線２ＶＤＢＣＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａを取り囲むように配置された配線２ＶＤＢＣＢに電気的に接続されている。一方、同一のｐウエルＰＷＬ内に分散された複数のスイッチ素子３ＳＷ２用のｎＭＩＳＱｎの半導体領域（ソース）は、電源配線２ＶＳＳＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａの外周を取り囲むように配置された電源配線２ＶＳＳＢに電気的に接続されている。また、その複数のスイッチ素子３ＳＷ２のｎＭＩＳＱｎの半導体領域（ソース）は、配線２ＶＮＮＡを通じてｐウエルＰＷＬに電気的に接続されている。このようにして電源配線２ＶＳＳＡとｐウエルＰＷＬとの間にスイッチ素子３ＳＷ２が介在されている。また、内部回路領域Ａの外周を取り囲むように配置された配線２ＶＮＮＢは、ｐウエルＰＷＬと電気的に接続されて外部からｐウエルＰＷＬに所定の電位の電圧を印加できるようになっている。さらに、その複数のスイッチ素子３ＳＷ２のｎＭＩＳＱｎのゲート電極は配線２ＶＳＢＣＡを通じて互いに電気的に接続され、かつ、内部回路領域Ａを取り囲むように配置された配線２ＶＳＢＣＢに電気的に接続されている。このように、電源配線２ＶＤＤＢ、２ＶＳＳＢ、配線２ＶＰＰＢ，２ＶＮＮＢ、２ＶＤＢＣＢ、２ＶＳＢＣＢを内部回路領域Ａを取り囲むように配置したことにより、内部回路領域Ａの四方から電源電圧ＶＤＤ，ＶＳＳおよび制御信号用の所定の電圧ＶＰＰ、ＶＮＮ、ＶＤＢＣ、ＶＳＢＣを内部回路領域Ａ側に供給することが可能となっている。
また、本実施の形態においては、Ｉ／Ｏセル５が、図７の破線Ｂを境界線として示すように、内部領域側と外部領域側とに分かれており、その内部領域側の素子により、スイッチ素子３ＳＷ３、３ＳＷ４が形成されている。このスイッチ素子３ＳＷ３、３ＳＷ４は、上記内部回路領域Ａにおけるスイッチ素子３ＳＷ１，３ＳＷ２と同じ機能を持っている。これは、後述するようにＩ／Ｏセル５の内部領域側の素子（ＭＩＳＦＥＴ）は、主として入力回路を構成することから動作速度の高速化を図るべく、内部回路領域Ａの素子（ＭＩＳＦＥＴ）と同じ寸法として、しきい値電圧を相対的に低くする必要があるため、例えば半導体装置の電気的試験時や待機時にそのしきい値電圧を変える必要性があるからである。このようなスイッチ素子ＳＷ３、ＳＷ４を設けたことにより、通常動作時にはスイッチ素子３ＳＷ３、３ＳＷ４をオンさせＩ／Ｏセル５内の内部領域のＭＩＳＦＥＴのしきい値を設定通り低くする一方で、試験時にはスイッチ素子３ＳＷ３、３ＳＷ４をオフさせ、Ｉ／Ｏセル５内の内部領域のＭＩＳＦＥＴのしきい値を相対的に高くすることが可能になっている。
本実施の形態においては、このスイッチ素子３ＳＷ３、３ＳＷ４が、Ｉ／Ｏセル５の内部領域における未使用のｐＭＩＳＱｐＡおよびｎＭＩＳＱｎＡによって形成されている。ただし、未使用のＩ／Ｏセル５内の素子によりスイッチ素子３ＳＷ３、３ＳＷ４を形成することもできる。図７においては、スイッチ素子３ＳＷ３、３ＳＷ４を半導体チップ４の角部近傍に配置した場合について示したが、スイッチ素子３ＳＷ３、３ＳＷ４を半導体チップ４の各辺ごとに複数個設けることもできる。ただし、この場合も、ただ単にスイッチ素子ＳＷ３，３ＳＷ４を配置すれば良いのではなく、入出力回路の配置を阻害せず、かつ、ウエルノイズの低減を図るような考慮が必要である。なお、Ｉ／Ｏセル５内のレイアウトおよびスイッチ素子の効果等については後ほど詳細に説明する。
このＩ／Ｏセル５の内部領域上には、電源配線２ＶＤＤＣ、２ＶＳＳＣ、配線２ＶＤＢＣＣ、２ＶＳＢＣＣ、２ＶＰＰＣ、２ＶＮＮＣが、半導体チップ４の外周に沿って環状に配置されている。これにより、Ｉ／Ｏセル５の各素子（スイッチ素子３ＳＷ３，３ＳＷ４を含む）に対して電源電圧ＶＤＤ，ＶＳＳおよび制御信号用の所定の電圧ＶＤＢＣ、ＶＳＢＣを印加でき、また、周辺回路領域におけるｎウエルＮＷＬおよびｐウエルＰＷＬに対してどの位置からも制御信号用の所定の電圧ＶＰＰ、ＶＮＮを印加することが可能となっている。なお、上記入出力回路と論理を構成する内部回路とでは、電源電圧ＶＤＤ，ＶＳＳおよび所定の電圧ＶＰＰ、ＶＮＮ、ＶＤＢＣ、ＶＳＢＣの電位が同じ場合であっても、ノイズの問題を考慮して、それらの供給用の配線系が別々に設けられている。また、上記入出力回路と上記内部回路とで、電源電圧ＶＤＤ，ＶＳＳおよび所定の電圧ＶＰＰ、ＶＮＮ、ＶＤＢＣ、ＶＳＢＣの電位を異ならせる場合もある。
図８は図７の変形例を示した図である。太枠は基本セル１を示している。この変形例は、１つの基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎの両方をスイッチ素子にせず、図８に示すように、１つの基本セル１内のｐＭＩＳＱｐまたはｎＭＩＳＱｎのいずれか一方だけをスイッチ素子３ＳＷ１，３ＳＷ２とすることもできることを示している。この構造の場合、未使用のＭＩＳＦＥＴをスイッチ素子として使用することになるので、未使用の基本セル１をスイッチ素子として使用する場合に比べて、スイッチ素子の配置の自由度をさらに向上させることができる。この構造は、周辺回路領域（Ｉ／Ｏセル５の内部側）においても適用できる。
このようなスイッチ素子の使用例を図９〜図１１によって説明する。なお、図９および図１１においては、スイッチ素子３ＳＷ１、３ＳＷ２のオンオフ動作の状態がわかるように、スイッチ素子３ＳＷ１、３ＳＷ２をスイッチの電気記号で示してある。
図９は、本実施の形態の半導体装置におけるスタンバイ電流の測定試験等のような電気的試験時の状態を模式的に示した図である。試験時においては、配線２ＶＤＢＣ、２ＶＳＢＣからの信号によりスイッチ素子３ＳＷ１、３ＳＷ２をオフし、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）とを電気的に切り離し、かつ、電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）とを電気的に切り離した状態で、テスタ６から（すなわち、半導体チップ４の外部から）配線２ＶＰＰ、２ＶＮＮ（ウエル）に対して、電源電圧ＶＤＤ，ＶＳＳとは異なる所定の電位の電圧ＶＰＰ，ＶＮＮを印加する。これにより、基本セル１内におけるｐＭＩＳＱｐおよびｎＭＩＳＱｎのしきい値電圧を動作時とは異なる所定の値（動作時に対して相対的に高い値）に設定することが可能な構造となっている。なお、この試験においては、図１０に示すように、ｎウエルＮＷＬまたはｐウエルＰＷＬの両端に上記所定の電圧ＶＰＰ，ＶＮＮを印加することになるが、この試験では論理回路を動作させるわけではなく、ノイズがあまり問題とならないので、拡散抵抗Ｒ２ｎ、Ｒ２ｐが高抵抗であっても構わない。また、試験時の電源電圧ＶＤＤは、例えば３．５Ｖ程度、電源電圧ＶＳＳは、例えば−１．８Ｖ程度である。これにより、試験時にトランジスタのしきい値を上げてリーク電流を少なくでき、トランジスタが欠陥か否かの判断を容易にすることができる。
一方、図１１は、半導体装置の動作時における状態を模式的に示した図である。動作時においては、配線２ＶＤＢＣ、２ＶＳＢＣからの信号によりスイッチ素子３ＳＷ１、３ＳＷ２をオンし、電源配線２ＶＤＤと配線２ＶＰＰ（ｎウエル）とを電気的に接続し、かつ、電源配線２ＶＳＳと配線２ＶＮＮ（ｐウエル）とを電気的に接続することにより、配線２ＶＰＰ、２ＶＮＮ（ウエル）と電源配線２ＶＤＤ、２ＶＳＳとの電位を同電位（誤差を含む）にする。これにより、基本セル１内におけるｐＭＩＳＱｐおよびｎＭＩＳＱｎのしきい値電圧を設計上の値（試験時に対して相対的に低い値）に設定することが可能な構造となっている。なお、動作時の電源電圧ＶＤＤは、例えば１．８Ｖ程度、電源電圧ＶＳＳは、例えば０Ｖ程度である。これにより、論理回路の動作を高速に行うことができる。
図１２は半導体チップ４内にスイッチ素子３ＳＷ１、３ＳＷ２のゲート電極への電圧（ＶＤＢＣ、ＶＳＢＣ）および配線２ＶＰＰ，２ＶＮＮ（ｎウエルおよびｐウエル）への供給用の電圧（ＶＰＰ、ＶＮＮ）の供給構成の変形例を示している。図１２においても、スイッチ素子３ＳＷ１、３ＳＷ２をスイッチの電気記号で示してあるが、実際は上記説明と同様にｐＭＩＳおよびｎＭＩＳによって形成されている。電圧発生回路７Ａは、配線２ＶＤＢＣ、２ＶＳＢＣと電気的に接続されてスイッチ素子３ＳＷ１、３ＳＷ２のゲート電極に所定の電圧ＶＤＢＣ、ＶＳＢＣを伝送し、スイッチ素子３ＳＷ１、３ＳＷ２のオン・オフを制御する回路である。電圧発生回路７Ｂは、配線２ＶＰＰ、２ＶＮＮ（ｎウエルおよびｐウエル）と電気的に接続されて、試験時や待機時に、ｎウエルおよびｐウエルに対してそれぞれ電圧ＶＰＰ、ＶＮＮを供給する回路である。
次に、上記第３の大きな特徴で説明したウエルの電位安定化のための構造（上記ダイオード容量Ｃ２を増大させる構造）について説明する。図１３（ａ）は、未使用のトランジスタの平面レイアウトを模式的に示した平面図である。図１３（ａ）は平面図だが、図面を見易くするためにハッチングを付す。また、図１３（ｂ）は図１３（ａ）のＸＡ−ＸＡ線の模式的な断面図である。図１３（ｂ）は断面図であるが、図面を見易くするため一部ハッチングを付さないようにした。図１３（ａ）、（ｂ）に示すように、半導体チップ４を構成する半導体基板４Ｓにおいて、ｎウエルＮＷＬの形成領域にはｐＭＩＳＱｐが形成され、ｐウエルＰＷＬの形成領域にはｎＭＩＳＱｎが形成されている。ｐＭＩＳＱｐは、一対のｐ型の半導体領域８Ｐ、８Ｐと、ゲート絶縁膜９と、ゲート電極１０とを有している。一方、ｎＭＩＳＱｎは、一対のｎ型の半導体領域８Ｎ、８Ｎと、ゲート絶縁膜９と、ゲート電極１０とを有している。半導体基板４Ｓの主面上には、層間絶縁膜１１が形成されており、これによってｐＭＩＳＱｐおよびｎＭＩＳＱｎが被覆されている。この層間絶縁膜１１上には、配線２ＶＤＤ、２ＶＳＳが形成されている。本実施の形態においては、配線２ＶＤＤが層間絶縁膜１１に穿孔された接続孔１２を通じてｐＭＩＳＱｐの一対の半導体領域８Ｐの両方に電気的に接続されている。また、配線２ＶＳＳが層間絶縁膜１１に穿孔された接続孔１２を通じてｎＭＩＳＱｎの一対の半導体領域８Ｎの両方に電気的に接続されている。
このような構造においては、ｎウエルＮＷＬと一対の半導体領域８Ｐ、８Ｐの両方との間およびｐウエルＰＷＬと一対の半導体領域８Ｎ、８Ｎの両方との間にｐｎ接合ダイオードが形成される。このダイオードには逆バイアスが印加されるので、オンせず上記ダイオード容量Ｃ２として観測される。したがって、未使用のｐＭＩＳＱｐおよびｎＭＩＳＱｎの半導体領域８Ｐ，８Ｎと配線２ＶＤＤ，２ＶＳＳとを電気的に接続することにより、ダイオード容量Ｃ２を増大させることができる。これにより、ｎウエルＮＷＬおよびｐウエルＰＷＬの電位の安定性を向上させることが可能となっている。このため、半導体基板４に形成された論理回路を構成するｐＭＩＳＱｐおよびｎＭＩＳＱｎのしきい値電圧の安定性を向上させることができるので、半導体装置の動作安定性を向上させることが可能となる。また、ＣＭＩＳ回路を有する半導体装置においてはラッチアップの課題がある。特に、上記スイッチ素子を有する構造においては上記したように抵抗Ｒ２の増大によりウエルにおけるノイズの増大が予測されるのでラッチアップが生じ易いという課題がある。その対策の一例としてウエルを３重構造にすることでノイズの伝搬を抑制すること等が考えられるが、内部回路領域においては、微細化が要求されるので、微細化を阻害する構造を採用することは避けたい。本実施の形態においては、未使用のトランジスタのソース・ドレイン用の半導体領域（８Ｐ，８Ｎ）と電源配線２ＶＤＤ，２ＶＳＳとを小さな接続孔１２を通じて電気的に接続することによりダイオード容量Ｃ２を増大させ、ｎウエルＮＷＬおよびｐウエルＰＷＬで生じるノイズを抑制するので、微細化要求を阻害することなく、ラッチアップの発生を抑制できる。したがって、半導体装置の大型化を招くことなく、ＣＭＩＳ回路を有する半導体装置の動作信頼性を向上させることが可能となっている。
図１４（ａ）、（ｂ）は図１３（ａ）、（ｂ）の変形例を示している。図１４においては、電源配線２ＶＤＤとｐＭＩＳＱｐの一対の半導体領域８Ｐ，８Ｐの片方の半導体領域８Ｐとが接続孔１２を通じて電気的に接続され、かつ、電源配線２ＶＳＳとｎＭＩＳＱｎの一対の半導体領域８Ｎ，８Ｎの片方の半導体領域８Ｎとが接続孔１２を通じて電気的に接続されている。この場合、半導体基板４には、片方の半導体領域８ＰとｎウエルＮＷＬとの間および片方の半導体領域８ＮとｐウエルＰＷＬとの間にダイオード容量Ｃ２が形成されることになる。このため、図１３の場合よりも容量の電極面積が小さくなりダイオード容量Ｃ２がに低減するが、全く接続しない場合に比べればダイオード容量Ｃ２を増大させることが可能となる。
次に、本実施の形態における半導体装置の具体的な構造例について説明する。図１５は本実施の形態のＣＭＩＳゲートアレイの要部の平面レイアウト図である。図１６は図１５から基本セル１のみを抜き出して示した平面レイアウト図である。また、図１７は図１５のＸＡ−ＸＡ線の断面図、図１８は図１５のＸＢ−ＸＢ線の断面図である。なお、図１５および図１６に示す符号ＣＨＸおよびＣＨＹは配線ピッチ線（すなわち、配線チャネル（配線経路））を示すもので、実際の製品に形成されているものではない。その配線ピッチ線ＣＨＸ，ＣＨＹの交点に十字状の印が付されており、その十字位置に、配線−半導体基板間および異なる配線層間を接続するための接続孔が配置されるようになっている。配線ピッチ線の１ピッチは、例えば０．５μｍ程度である。なお、図１６に示すように、基本セル１をＹ方向（Ｘ方向に垂直な方向）において、２つのｎＭＩＳ形成領域ＱＮＡと、２つのｐＭＩＳ形成領域ＱＰＡとで構成しているが、これに限らず、基本セル１をＹ方向において１つのｎＭＩＳ形成領域ＱＮＡと１つのｐＭＩＳ形成領域ＱＰＡとで構成しても良いのは無論である。
半導体基板４Ｓは、例えばｐ型のシリコン単結晶からなり、その主面の内部回路領域には、図１５および図１６のＸ方向に帯状に延在するｎウエルＮＷＬ（２ＶＰＰに該当）およびｐウエルＰＷＬ（２ＶＮＮに該当）が、図１５および図１６のＹ方向に沿って交互に形成されている。ｎウエルＮＷＬには、例えばリンまたはヒ素が含有されている。また、ｐウエルＰＷＬには、例えばホウ素が含有されている。
また、半導体基板４Ｓには、溝型の分離部（トレンチアイソレーション）１３が形成されている。この溝型の分離部１３は、半導体基板４Ｓの厚さ方向に掘られた分離溝１３ａ内に、例えばシリコン酸化膜からなる分離用絶縁膜１３ｂが埋め込まれて形成されており、平面的には活性領域Ｌを規定している。なお、この分離部は溝型のものに限定されるものではなく、例えば選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）によって形成されるフィールド絶縁膜によって構成することもできる。
また、半導体基板４ＳのｎウエルＮＷＬには、図１５のＸ方向に隣接する２つの基本セル１毎に１つの割合でｎ＋型の半導体領域１４Ｎが形成されている。この半導体領域１４Ｎは、例えばリンまたはヒ素が含有されてなり、ｎウエルＮＷＬと電気的に接続されている。また、半導体基板４ＳのｐウエルＰＷＬには、図１５のＸ方向に隣接する２つの基本セル１毎に１つの割合でｐ＋型の半導体領域１４Ｐが形成されている。この半導体領域１４Ｐは、例えばホウ素が含有されてなり、ｐウエルＰＷＬと電気的に接続されている。このｎ＋型の半導体領域１４Ｎおよびｐ＋型の半導体領域１４Ｐにはスイッチ素子を構成するＭＩＳＦＥＴのソース・ドレイン用の一対の半導体領域のうちの一方の半導体領域が電気的に接続される。
１つの基本セル１には、例えばｐＭＩＳ形成領域ＱＰＡ、ｎＭＩＳ形成領域ＱＮＡ、ｐＭＩＳ形成領域ＱＰＡおよびｎＭＩＳ形成領域ＱＮＡが図１５および図１６のＹ方向に沿って順に配置されている。
ｐＭＩＳ形成領域ＱＰＡは、上記ｎウエルＮＷＬに配置されており、その個々の領域には、例えば２個のｐＭＩＳＱｐ、Ｑｐが形成されている。各ｐＭＩＳＱｐは、上記と同様に、ソース・ドレイン形成用の一対のｐ型の半導体領域８Ｐと、ゲート絶縁膜９と、ゲート電極１０とを有している。ここでは、２個のｐＭＩＳＱｐ，Ｑｐ用の活性領域Ｌに、２つのゲート電極１０が平面的に重なって配置され、その互いに隣接するゲート電極１０、１０の間の半導体領域８Ｐが、２個のｐＭＩＳＱｐ，Ｑｐに共有の領域となっている。半導体領域８Ｐには、例えばホウ素が含有されている。なお、半導体領域８Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に形成された高不純物濃度領域とで構成することでホットキャリアを抑制する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることもできる。また、半導体領域８Ｐのチャネル側端部近傍において半導体基板４の主面から所定の深さ位置に半導体領域８Ｐとは導電型の異なる半導体領域を設けることで、ソース・ドレイン間のパンチスルーを抑制する構造とすることもできる。
また、ｎＭＩＳ形成領域ＱＮＡは、上記ｐウエルＰＷＬに配置されており、その個々の領域には、例えば２個のｎＭＩＳＱｎ、Ｑｎが形成されている。各ｎＭＩＳＱｎは、上記と同様に、ソース・ドレイン形成用の一対のｎ型の半導体領域８Ｎと、ゲート絶縁膜９と、ゲート電極１０とを有している。この場合もｐＭＩＳ形成領域の場合と同様に、２個のｎＭＩＳＱｎ，Ｑｎ用の活性領域Ｌに、２つのゲート電極１０が平面的に重なって配置され、その互いに隣接するゲート電極１０、１０の間の半導体領域８Ｎが、２個のｎＭＩＳＱｎ，Ｑｎに共有の領域となっている。半導体領域８Ｎには、例えばリンまたはヒ素が含有されている。ｎＭＩＳＱｎにおいても、上記ＬＤＤ構造やパンチスルーを抑制する構造とすることもできる。
ゲート絶縁膜９は、例えばシリコン酸化膜からなる。また、このゲート絶縁膜９を酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜９中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜９中の電子トラップも低減することができるので、ゲート絶縁膜９におけるホットキャリア耐性を向上させることが可能となる。これにより、ｎＭＩＳＱｎおよびｐＭＩＳＱｐの動作信頼性を向上させることが可能となる。
ゲート電極１０は、例えばｎ形の低抵抗ポリシリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜が下層から順に堆積されて形成されている（いわゆるポリメタル構造）。このバリア金属膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等のための膜である。ゲート電極１０の一部に金属膜を設けたことでゲート電極の抵抗を低減させることができ、半導体装置の動作速度を向上させることが可能となる。ただし、ゲート電極１０はポリメタル構造に限定されるものではなく、例えば低抵抗ポリシリコンの単体膜で形成することもできるし、低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させて形成した、いわゆるポリサイド構造とすることもできる。なお、ゲート電極１０の両端部には幅広部が形成されており、ここに上層配線との接続孔が配置されるようになっている。また、ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極１０は、フォトリソグラフィ技術およびドライエッチング技術による同一のパターニング行程時に形成されている。また、特に限定されるものではないが、ゲート電極１０のゲート長は、例えば０．１４μｍ程度、ゲート幅は、例えば０．３０μｍ程度である。
このように本実施の形態においては、１個の基本セル１が、ゲート電極の寸法（ゲート幅およびゲート長）が等しい４個のｐＭＩＳＱｐと、そのｐＭＩＳＱｐとゲート電極の寸法（ゲート幅およびゲート長）が等しい４個のｎＭＩＳＱｎとで、合計８個のＭＩＳＦＥＴを有している。ただし、基本セル１の構成は、これに限定されるものではなく種々変更可能であり、１個の基本セル１に含まれるＭＩＳＦＥＴの数は８個より少なくても良いし、また、８個よりも多くても良い。また、１個の基本セル１内に、ゲート電極寸法の異なるＭＩＳＦＥＴを配置することもできる。例えば相対的にゲート幅の小さいＭＩＳＦＥＴと、相対的にゲート幅の大きいＭＩＳＦＥＴとを１個の基本セル１内に配置するようにしても良い。これにより、例えば駆動電流の大きなＭＩＳＦＥＴ（ゲート幅が相対的に大きなＭＩＳＦＥＴ）で構成される論理回路の入力に駆動電流の小さなＭＩＳＦＥＴ（ゲート幅が相対的に小さなＭＩＳＦＥＴ）を接続したい場合に、短い配線経路でそれを実現できる。
次に、半導体装置の配線を含めた構造を図１９〜図２４によって説明する。図１９は図１５のレイアウト上に第１から第３配線層までを配置した場合の一例を示している。また、図２０は図１９の第１および第２配線層までを配置した場合を示している。また、図２１は図１９の第１配線層のみを配置した場合を示している。また、図２２は図２１のＸＡ−ＸＡ線の断面図である。また、図２３は図１９〜図２２に示されたスイッチ素子の回路図である。さらに、図２４は図１９のＸＢ−ＸＢ線の断面図である。
第１配線層および第３配線層の配線経路は基本的にＸ方向に延在されている（部分的にＹ方向に延びる場合もある）。また、第２配線層の配線経路は基本的にＹ方向に延在されている（部分的にＸ方向に延びる場合もある）。なお、図１９〜図２１は平面図であるが、図面を見易くするため部分的にハッチングが付されている。
第１配線層には、第１層目の電源配線２ＶＤＤＡ１、２ＶＳＳＡ１、第１層目の配線２ＶｐｐＡ１、２ＶＮＮＡ１、２ＬＢ１、２ＬＣ１が形成されている。第１層目の電源配線２ＶＤＤＡ１は、上記電源電圧ＶＤＤを供給するための配線であって、Ｘ方向に沿って帯状に延在され、Ｘ方向に並ぶ複数のｐＭＩＳＱｐ上に配置されている。スイッチ素子３ＳＷ１の形成領域においては、第１層目の電源配線２ＶＤＤＡ１が、スイッチ素子３ＳＷ１を構成するｐＭＩＳＱｐの一方の半導体領域８Ｐ（活性領域Ｌの幅方向両端側）に接続孔１５ａを通じて電気的に接続されている。また、基本的な論理回路を代表して示したインバータ回路ＩＮＶの形成領域においては、第１層目の電源配線２ＶＤＤＡ１が、インバータ回路ＩＮＶを構成するｐＭＩＳＱｐの一方の半導体領域８Ｐ（活性領域Ｌの幅方向片端側）に接続孔１５ｂを通じて電気的に接続されている。
また、第１層目の電源配線２ＶＳＳＡ１は、上記電源電圧ＶＳＳを供給するための配線であって、Ｘ方向に沿って帯状に延在され、Ｘ方向に並ぶ複数のｎＭＩＳＱｎ上に配置されている。スイッチ素子３ＳＷ２の形成領域においては、第１層目の電源配線２ＶＳＳＡ１が、スイッチ素子３ＳＷ２を構成するｎＭＩＳＱｎの一方の半導体領域８Ｎ（活性領域Ｌの幅方向両端側）に接続孔１５ｃを通じて電気的に接続されている。また、基本的な論理回路を代表して示したインバータ回路ＩＮＶの形成領域においては、第１層目の電源配線２ＶＳＳＡ１が、インバータ回路ＩＮＶを構成するｎＭＩＳＱｎの一方の半導体領域８Ｎ（活性領域Ｌの幅方向片端側）に接続孔１５ｄを通じて電気的に接続されている。
また、スイッチ素子３ＳＷ１を構成するｐＭＩＳＱｐの他方の半導体領域８Ｐ（活性領域Ｌの幅方向中央）と、そのｐＭＩＳＱｐに隣接するｎ＋型の半導体領域１４Ｎ（すなわち、ｎウエルＮＷＬ）とは、第１層目の配線２ＶＰＰＡ１（上記配線２ＶＰＰＡに相当）およびその両端近傍に配置された接続孔１５ｅを通じて電気的に接続されている。これにより、第１層目の電源配線２ＶＤＤＡ１と、ｎウエルＮＷＬとはスイッチ素子３ＳＷ１用の２個のｐＭＩＳＱＰを介して接続されている。また、スイッチ素子３ＳＷ１を構成する２個のｐＭＩＳＱｐのゲート電極１０、１０は、第１層目の配線２ＶＤＢＣＡ１およびその両端近傍に配置された接続孔１５ｆを通じて電気的に接続されている。
また、スイッチ素子３ＳＷ２を構成するｎＭＩＳＱｎの他方の半導体領域８Ｎ（活性領域Ｌの幅方向中央）と、そのｎＭＩＳＱｎに隣接するｐ＋型の半導体領域１４Ｐ（すなわち、ｐウエルＰＷＬ）とは、第１層目の配線２ＶＮＮＡ１（上記配線２ＶＮＮＡに相当）およびその両端近傍に配置された接続孔１５ｅを通じて電気的に接続されている。これにより、第１層目の電源配線電源配線２ＶＳＳＡ１と、ｐウエルＰＷＬとはスイッチ素子３ＳＷ２用の２個のｎＭＩＳＱｎを介して接続されている。また、スイッチ素子３ＳＷ２を構成する２個のｎＭＩＳＱｎのゲート電極１０、１０は、第１層目の配線２ＶＳＢＣＡ１およびその両端近傍に配置された接続孔１５ｆを通じて電気的に接続されている。なお、図２３に示すように、スイッチ素子３ＳＷ１は２個のｐＭＩＳＱｐを有し、スイッチ素子３ＳＷ２は２個のｎＭＩＳてＱｎを有している。
また、インバータ回路ＩＮＶを構成するｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極１０、１０は、第１層目の配線２ＬＢ１およびその両端部近傍に配置された接続孔１５ｇを通じて電気的に接続されている。この配線２ＬＢ１は、インバータ回路ＩＮＶの入力を形成している。また、インバータ回路ＩＮＶを構成するｐＭＩＳＱｐおよびｎＭＩＳＱｎの半導体領域８Ｐ，８Ｎ（活性領域Ｌの中央）は、第１層目の配線２ＬＣ１およびその両端近傍に配置された接続孔１５ｈを通じて電気的に接続されている。この第１層目の配線２ＬＣ１は、インバータ回路ＩＮＶの出力を形成している。このように、基本セル１内を結線する配線２ＶＰＰＡ１，２ＶＮＮＡ１，２ＬＢ１，２ＬＣ１は、主に第１配線層で構成される。
第２配線層には、第２層目の電源配線２ＶＤＤＡ２、２ＶＳＳＡ２、第２層目の配線２ＶＤＢＣＡ２、２ＶＳＢＣＡ２が形成されている。なお、第２配線層の配線はＹ方向に延在するように配置される。第２層目の電源配線２ＶＤＤＡ２は、第１配線層とは交差するＹ方向に沿って帯状に延在され、Ｙ方向に沿って交互に並ぶ複数のｐ＋型の半導体領域１４Ｐおよびｎ＋型の半導体領域１４Ｎ上に配置されている。この第２層目の電源配線２ＶＤＤＡ２と上記第１層目の電源配線２ＶＤＤＡ１との交点には接続孔１５ｉが配置されており、これを通じて第１層目の電源配線２ＶＤＤＡ１と第２層目の電源配線２ＶＤＤＡ２とが電気的に接続されている。
また、第２層目の電源配線２ＶＳＳＡ２は、第１配線層とは交差するＹ方向に沿って帯状に延在され、Ｙ方向に沿って交互に並ぶ複数のｐ＋型の半導体領域１４Ｐおよびｎ＋型の半導体領域１４Ｎ上に配置されている。この第２層目の電源配線２ＶＳＳＡ２と第１層目の電源配線２ＶＳＳＡ１との交点には接続孔１５ｊが配置されており、これを通じて第１層目の電源配線２ＶＳＳＡ１と第２層目の電源配線２ＶＳＳＡ２とが電気的に接続されている。
また、第２層目の配線２ＶＤＢＣＡ２、２ＶＳＢＣＡ２は、スイッチ素子３ＳＷ１、３ＳＷ２をオン・オフさせるための制御信号を伝送する配線であり、Ｙ方向に沿って帯状に延在されている。このうち配線２ＶＤＢＣＡ２は、接続孔１５ｋを通じて第１層目の配線２ＶＤＢＣＡ１と電気的に接続され、これを通じてスイッチ素子３ＳＷ１用の２個のｐＭＩＳＱｐのゲート電極１０、１０と電気的に接続されている。一方、配線２ＶＳＢＣＡ２は、接続孔１５ｍを通じて第１層目の配線２ＶＳＢＣＡ１と電気的に接続され、これを通じてスイッチ素子３ＳＷ２用の２個のｎＭＩＳＱｎのゲート電極１０、１０と電気的に接続されている。
また、第３配線層には、配線２ＶＤＢＣＡ３、２ＶＳＢＣＡ３が形成されている。なお、第３配線層の配線はＸ方向に延存するように配置される。この配線２ＶＤＢＣＡ３、２ＶＳＢＣＡ３は、スイッチ素子３ＳＷ１、３ＳＷ２をオン・オフさせるための制御信号を伝送する配線であり、Ｘ方向に沿って第２層目の電源配線２ＶＤＤＡ１、２ＶＳＳＡ１と平行に帯状に延在されている。このうち配線２ＶＤＢＣＡ３は、接続孔１５ｎを通じて第２層目の配線２ＶＤＢＣＡ２と電気的に接続され、これを通じてスイッチ素子３ＳＷ１用の２個のｐＭＩＳＱｐのゲート電極１０、１０と電気的に接続されている。一方、配線２ＶＳＢＣＡ３は、接続孔１５ｐを通じて第２層目の配線２ＶＳＢＣＡ２と電気的に接続され、これを通じてスイッチ素子３ＳＷ２用の２個のｎＭＩＳＱｎのゲート電極１０、１０と電気的に接続されている。この配線２ＶＤＢＣＡ３、２ＶＳＢＣＡ３を第３配線層に配置し第２配線層に配置しなかったのは、スイッチ素子３ＳＷ１、３ＳＷ２を通常の基本セル１で実現し、かつ、実装される論理とは無関係に配置できるようにしたためで、配線２ＶＤＢＣＡ、２ＶＳＢＣＡを第２配線層で形成すると、幅の狭い基本セル１のＸ方向内に、その２本で１ペアをなす配線２ＶＤＢＣＡ、２ＶＳＢＣＡを配置しなければならず、第２配線層の配線チャネルを殆ど潰してしまうことになり現実的でないからである。なお、図示しないが、基本セル１間は、Ｘ方向に延在する第１配線層の配線、Ｙ方向に延在する第２配線層の配線、Ｘ方向に延在する第３配線層の配線を用いて結線される。
さらに、本実施の形態においては、使用されない基本セル１または使用されないｎＭＩＳＱｎの半導体領域８Ｎに第１層目の電源配線２ＶＳＳ１が接続孔１２を通じて接続されている一例が示されている。これにより、微細な接続孔１２の配置だけでウエルのノイズを抑制することができる。すなわち、スイッチ素子３ＳＷ１、３ＳＷ２を有するような半導体装置であっても、構造の複雑化やチップサイズの増大を招くことなく、半導体基板４Ｓに形成されたウエルにおけるノイズ発生を抑制できる。したがって、ＭＩＳＦＥＴのしきい値電圧の安定化、ラッチアップの抑制等を図ることができ、半導体装置の動作信頼性を向上させることが可能となる。なお、図２２および図２４の符号１１ａ、１１ｂは、層間絶縁膜を示しており、例えば酸化シリコン膜からなる。また、電源配線２ＶＤＤＡ１、２ＶＤＤＡ２、２ＶＳＳＡ１、２ＶＳＳＡ２、配線２ＶＤＢＣＡ１、２ＶＤＢＣＡ２、２ＶＤＢＣＡ３、配線２ＶＳＢＣＡ１、２ＶＳＢＣＡ２、２ＶＳＢＣＡ３、配線２ＶＰＰＡ１、２ＶＮＮＡ１，２ＬＢ１、２ＬＣ１等の配線は、例えばアルミニウム、シリコンや銅を含有するアルミニウム合金、銅、銅合金またはこれらの導体膜と窒化チタンやチタン膜とを積み重ねてなる積層膜からなる。
次に、図２５は上記のような基本セル１の配列によって構成された論理回路のレイアウト例を示している。また、図２６は図２５のレイアウトに上記ウエルの電位安定化のための構成を模式的に示している。なお、図２５および図２６において破線は基本セル１を示し、太い枠は論理回路を示している。
図２５および図２６には、基本的な論理回路としてインバータ回路ＩＮＶが配置され、また、比較的大型の論理回路としてクロック回路ＣＬおよびフリップフロップ回路ＦＦが配置されている状態が模式的に示されている。これら論理回路は、上記基本セル１内のｐＭＩＳＱｐおよびｎＭＩＳＱｎで形成されている。太い枠で示された論理回路の領域以外の領域は、論理設計者が作成する論理が配置されるか、または、配線２の配置領域として使用されている。配線２の配置領域の基本セル１は未使用の基本セルとなっている。
スイッチ素子３ＳＷは、上記スイッチ素子３ＳＷ１、３ＳＷ２を簡略化して示している。ここでは、クロック回路ＣＬやフリップフロップ回路ＦＦ内にスイッチ素子３ＳＷが配置されている。すなわち、論理回路の中にはスイッチ素子３ＳＷを内蔵するものがある。これは、クロック回路ＣＬやフリップフロップ回路ＦＦにおいては、動作速度が速く駆動能力が高いことや複数の素子または配線が同時に駆動する場合があるので瞬間的に大きなノイズが生じ易いことを考慮したものである。すなわち、ノイズが生じ易い論理回路内にスイッチ素子３ＳＷを予め配置しておくことにより、効率的にノイズの発生を抑制することができる。また、この場合、設計の段階において、既にスイッチ素子３ＳＷを内蔵させた論理回路を用意し、これをレイアウトする。これにより、設計者はスイッチ素子３ＳＷの存在自体を考慮せずに論理回路をレイアウトできる。また、スイッチ素子３ＳＷ内蔵の論理回路をレイアウトすることにより、全体的または部分的にスイッチ素子３ＳＷの配置も完了させることができる。このため、スイッチ素子３ＳＷを効果的に、かつ、容易に配置することが可能となり、また、全体的な回路のレイアウトを容易にすることができる。
また、図２６には、上記ウエル電位安定化のための接続孔１２が、上記と同様に、未使用の基本セル１内のＭＩＳＦＥＴのソース・ドレイン用の半導体領域またはクロック回路ＣＬやフリップフロップ回路ＦＦ内における未使用のＭＩＳＦＥＴのソース・ドレイン用の半導体領域に配置され、その半導体領域と電源配線２ＶＤＤＡ、２ＶＳＳＡとが電気的に接続されていることが示されている。すなわち、ウエル電位安定化のための接続孔１２は、論理回路内の未使用のＭＩＳＦＥＴに配置することもできる。
図２７はクロック回路ＣＬの模式図である。図２７に示すようにクロック回路ＣＬには、スイッチ素子３ＳＷ１，３ＳＷ２が内蔵されている。符号ＩＮＶＣＬは、クロック用のインバータ回路を示している。図２８は図２７のクロック回路ＣＬのレイアウト図を模式的に示している。斜線のハッチングは使用されていることを示している。右下がりの斜線のハッチングの領域にはクロック回路ＣＬが形成され、左下がりの斜線のハッチングの領域にはスイッチ素子３ＳＷが形成されている。すなわち、上記のようにクロック回路ＣＬ内にスイッチ素子３ＳＷが内蔵されている。また、クロック回路ＣＬ内のｎＭＩＳ形成領域ＱＮＡ（図２８の基本セル１の最下部）は、未使用となっており、そのｎＭＩＳのソース・ドレイン用の半導体領域と電源配線２ＶＳＳＡとは接続孔１２を通じて上記の説明のように電気的に接続されている。
また、図２９はフリップフロップ回路ＦＦの模式図である。図２９に示すように、フリップフロップ回路ＦＦ内にもスイッチ素子３ＳＷ１，３ＳＷ２が内蔵されている。符号ＦＦＡは、フリップロップ回路の本体部分を示している。図３０は図２９のフリップフロップ回路ＦＦのレイアウト図を模式的に示している。斜線のハッチングは図２８と同様にしようされている領域を示しており、右下がりのハッチングの領域にはフリップフロップ回路、左下がりのハッチングの領域にはスイッチ素子３ＳＷが形成されている。すなわち、上記のようにフリップフロップ回路ＦＦ内にスイッチ素子３ＳＷが内蔵されている。また、フリップフロップ回路ＦＦ内のｐＭＩＳ形成領域ＱＰＡ（図３０の基本セル１の最上部）およびｎＭＩＳ形成領域ＱＮＡ（図２８の基本セル１の最下部）は、未使用となっており、そのｐＭＩＳのソース・ドレイン用の半導体領域と電源配線２ＶＤＤＡとは接続孔１２を通じて上記説明のように電気的に接続され、かつ、ｎＭＩＳのソース・ドレイン用の半導体領域と電源配線２ＶＳＳＡとは接続孔１２を通じて上記説明のように電気的に接続されている。
スイッチ素子を有する構造を得るための製造方法は、例えば次の通りである。まず、半導体基板に複数の基本セル１を敷き詰めて配置する。続いて、基本セル１内のＭＩＳＦＥＴによりスイッチ素子３ＳＷ１，３ＳＷ２を配置する（例えば図３８の斜線で示すように配置する）。その後、設計者が要求する論理回路を複数の基本セル１を用いて自動的に配置・配線する。また、他の方法として、スイッチ素子３ＳＷ１，３ＳＷ２を内蔵する論理回路（例えばクロック回路やフリップフロップ回路）を自動配置・配線することもできる。さらに、これらの方法を組み合わせることもできる。
また、上記ウエル電位の安定化のための接続孔１２を有する構造とする場合は、上記論理回路を配置・配線した後に、未使用のＭＩＳＦＥＴのソース・ドレイン用の半導体領域と電源配線との交差領域に接続孔１２を配置すれば良い。この際、完成した半導体装置に対して、ウエルでノイズが生じるか否かを自動的に判定することにより、接続孔１２の配置の仕方や個数を変えることも可能である。また、他の方法として、予め決められている論理回路（ここではクロック回路やフリップフロップ回路に相当する）内に未使用のＭＩＳＦＥＴが存在するならば、初めからそのＭＩＳＦＥＴのソース・ドレイン用の半導体領域に接続孔１２も配置しておき、その接続孔１２を所有する論理回路をレイアウト面上に通常の自動配置・配線法によって配置・配線することで全体的な論理回路を構成することもできる。さらに、これらの方法を組み合わせることもできる。これにより、配線の自由度を低下させずに接続孔１２を設けることができる。
次に、本実施の形態の半導体装置の周辺およびその近傍の構造を説明する。
図３１は半導体チップ１の外周角部およびその近傍の平面図であり、図３２は図３１の要部拡大平面図である。
図３１に示すように、半導体チップ４の最外周においてＩ／Ｏセル５内の外部領域上には、電源配線２ＶＳＳＤ２、２ＶＳＳＤ１、電源配線２ＶＤＤＤ２、２ＶＤＤＤ１が半導体チップ４の外周から中央に向かう方向に沿って順に配置されている。
電源配線２ＶＳＳＤ２、２ＶＳＳＤ１は、Ｉ／Ｏセル５の外部領域に配置された相対的にゲート幅の大きなＭＩＳＦＥＴで構成された回路に電源電圧ＶＳＳを供給するための配線である。電源配線２ＶＳＳＤ２は、第２配線層に形成され図３１のＹ方向に帯状に延びている。また、電源配線２ＶＳＳＤ１は、第１配線層に形成され図３１のＸ方向に帯状に延びている。これら電源配線２ＶＳＳＤ２、２ＶＳＳＤ１は、その交差部に配置された接続孔１６ａを通じて互いに電気的に接続されている。
一方、電源配線２ＶＤＤＤ２、２ＶＤＤＤ１は、上記Ｉ／Ｏセル５の外部領域に配置された相対的にゲート幅の大きなＭＩＳＦＥＴで構成された回路に電源電圧ＶＤＤを供給するための配線である。電源配線２ＶＤＤＤ２は、第２配線層に形成され図３１のＹ方向に帯状に延び、電源配線２ＶＤＤＤ１は、第１配線層に形成され図３１のＸ方向に帯状に延びており、これら電源配線２ＶＤＤＤ２、２ＶＤＤＤ１は、その交差部に配置された接続孔１６ｂを通じて互いに電気的に接続されている。このように、Ｉ／Ｏセル５で構成される回路に電源電圧ＶＤＤ，ＶＳＳを供給するための電源配線は半導体チップ４の主面外周に沿って形成されている。
また、図３１に示すように、上記電源配線２ＶＤＤＤ２、２ＶＤＤＤ１よりも内側においてＩ／Ｏセル５内の内部領域上には、配線２ＶＮＮＣ２、２ＶＮＮＣ１、電源配線２ＶＳＳＣ２、２ＶＳＳＣ１、配線２ＶＳＢＣＣ２、２ＶＳＢＣＣ１、配線２ＶＤＢＣ２、２ＶＤＢＣＣ１、電源配線２ＶＤＤＣ２、２ＶＤＤＣ１、配線２ＶＰＰＣ２、２ＶＰＰＣ１が半導体チップ４の外周から中央に向かう方向に沿って順に配置されている。
配線２ＶＮＮＣ２、２ＶＮＮＣ１は、試験時や待機時にＩ／Ｏセル５の内部領域におけるウエル（ｐウエル）に電圧ＶＮＮを供給する配線であり、上記図７の配線２ＶＮＮＣに対応している。第２配線層に形成された配線２ＶＮＮＣ２は、接続孔１６ｃを通じて第１配線層に形成された配線２ＶＮＮＣ１と電気的に接続されている。
電源配線２ＶＳＳＣ２、２ＶＳＳＣ１は、Ｉ／Ｏセル５の内部領域に形成された回路に電源電圧ＶＳＳを供給する配線であり、上記図７の電源配線２ＶＳＳＣに対応している。第２配線層に形成された配線２ＶＳＳＣ２は、接続孔１６ｄを通じて第１配線層に形成された配線２ＶＳＳＣ１と電気的に接続されている。
配線２ＶＳＢＣＣ２、２ＶＳＢＣＣ１は、Ｉ／Ｏセル５の内部領域に形成された上記スイッチ素子を構成するｎＭＩＳＱｎＡ（図７参照）のゲート電極に電圧ＶＳＢＣを供給する配線であり、上記図７の配線２ＶＳＢＣＣに対応している。第２配線層に形成された配線２ＶＳＢＣＣ２は、接続孔１６ｅを通じて第１配線層に形成された配線２ＶＳＢＣＣ１と電気的に接続されている。
配線２ＶＤＢＣＣ２、２ＶＤＢＣＣ１は、Ｉ／Ｏセル５の内部領域に形成されたスイッチ素子を構成するｐＭＩＳＱｐＡ（図７参照）のゲート電極に電圧ＶＤＢＣを供給する配線であり、上記図７の配線２ＶＤＢＣＣに対応している。第２配線層に形成された配線２ＶＤＢＣＣ２は、接続孔１６ｆを通じて第１配線層に形成された配線２ＶＤＢＣＣ１と電気的に接続されている。
電源配線２ＶＤＤＣ２、２ＶＤＤＣ１は、Ｉ／Ｏセル５の内部領域に形成された回路に電源電圧ＶＤＤを供給する配線であり、上記図７の電源配線２ＶＤＤＣに対応している。第２配線層に形成された配線２ＶＤＤＣ２は、接続孔１６ｇを通じて第１配線層に形成された配線２ＶＤＤＣ１と電気的に接続されている。
配線２ＶＰＰＣ２、２ＶＰＰＣ１は、試験時や待機時にＩ／Ｏセル５の内部領域におけるウエル（ｎウエル）に電圧ＶＰＰを供給する配線であり、上記図７の配線２ＶＰＰＣに対応している。第２配線層に形成された配線２ＶＰＰＣ２は、接続孔１６ｈを通じて第１配線層に形成された配線２ＶＰＰＣ１と電気的に接続されている。
また、図３１、図３２に示すように、配線２ＶＰＰＣ２、２ＶＰＰＣ１よりも内側の領域には、配線２ＶＳＢＣＢ２、２ＶＳＢＣＢ１、配線２ＶＤＢＣＢ２、２ＶＤＢＣＢ１、電源配線２ＶＳＳＢ２、２ＶＳＳＢ３、電源配線２ＶＤＤＢ２、２ＶＤＤＢ３が半導体チップ４の外周から中央に向かう方向に沿って順に配置されている。
配線２ＶＳＢＣＢ２、２ＶＳＢＣＢ１は、内部回路領域に配置された上記スイッチ素子を構成するｎＭＩＳＱｎのゲート電極に電圧ＶＳＢＣを供給する配線であり、上記図７の配線２ＶＳＢＣＢに対応している。第２配線層に形成された配線２ＶＳＢＣＢ２は、接続孔１６ｉを通じて第１配線層に形成された配線２ＶＳＢＣＢ１と電気的に接続されている。また、第２配線層の配線２ＶＳＢＣＢ２は、接続孔１６ｊを通じて第３配線層に形成された配線２ＶＳＢＣＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＳＢＣＢ２は、接続孔１６ｋを通じて第１配線層に形成された配線２ＶＳＢＣＡ１と電気的に接続され、これを通じて内部回路領域内のスイッチ素子を構成するｎＭＩＳＱｎのゲート電極と電気的に接続されている。
配線２ＶＤＢＣＢ２、２ＶＤＢＣＣ１は、内部回路領域に配置された上記スイッチ素子を構成するｐＭＩＳＱｐのゲート電極に電圧ＶＤＢＣを供給する配線であり、上記図７の配線２ＶＤＢＣＢに対応している。第２配線層に形成された配線２ＶＤＢＣＣ２は、接続孔１６ｍを通じて第１配線層に形成された配線２ＶＤＢＣＣ１と電気的に接続されている。また、第２配線層の配線２ＶＤＢＣＢ２は、接続孔１６ｎを通じて第３配線層に形成された配線２ＶＤＢＣＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＤＢＣＢ２は、接続孔１６ｐを通じて第１配線層に形成された配線２ＶＤＢＣＡ１と電気的に接続され、これを通じて内部回路領域内のスイッチ素子を構成するｐＭＩＳＱｐのゲート電極と電気的に接続されている。
電源配線２ＶＳＳＢ２、２ＶＳＳＢ３は、内部回路領域に形成された論理回路および上記スイッチ素子に電源電圧ＶＳＳを供給する配線であり、上記図７の電源配線２ＶＳＳＢに対応している。第２配線層に形成された配線２ＶＳＳＢ２は、接続孔１６ｑを通じてその上層の第３配線層に形成された配線２ＶＳＳＢ３と電気的に接続されている。また、第２配線層の配線２ＶＳＳＢ２は、接続孔１６ｒを通じて第３配線層に形成された配線２ＶＳＳＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＳＳＢ２は、接続孔１６ｓを通じて第１配線層に形成された配線２ＶＳＳＡ１と電気的に接続され、これを通じて内部回路領域内の論理回路およびスイッチ素子を構成するｎＭＩＳＱｎと電気的に接続されている。
電源配線２ＶＤＤＢ２、２ＶＤＤＢ３は、内部回路領域に形成された論理回路および上記スイッチ素子に電源電圧ＶＤＤを供給する配線であり、上記図７の配線２ＶＤＤＢに対応している。第２配線層に形成された配線２ＶＤＤＢ２は、接続孔１６ｔを通じてその上層の第３配線層に形成された配線２ＶＤＤＢ３と電気的に接続されている。また、第２配線層の配線２ＶＤＤＢ２は、接続孔１６ｕを通じて第３配線層に形成された配線２ＶＤＤＢ３と電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。さらに、第２配線層の配線２ＶＤＤＢ２は、接続孔１６ｗを通じて第１配線層に形成された配線２ＶＤＤＡ１と電気的に接続され、これを通じて内部回路領域内の論理回路およびスイッチ素子を構成するｐＭＩＳＱｐと電気的に接続されている。
さらに、ｎウエルＮＷＬおよびｐウエルＰＷＬの両端（図３１及び図３２においては片方の端部のみに図示している）近傍の領域に、それぞれ複数のｎ＋型の半導体領域１４Ｎおよびｐ＋型の半導体領域１４Ｐが並んで配置されている。上記電源配線２ＶＤＤＢ２、２ＶＤＤＢ３よりも内側には、配線２ＶＮＮＢ２、２ＶＮＮＢ３、２ＶＰＰＢ２、２ＶＰＰＢ３が配置されている。配線２ＶＮＮＢ２、２ＶＮＮＢ３は、試験時や待機時にｐウエルＰＷＬに電圧ＶＮＮを供給するための配線であり、上記図７の配線２ＶＮＮＢに対応している。第２配線層に形成された配線２ＶＮＮＢ２は、接続孔１６ｘを通じて第３配線層に形成された配線２ＶＮＮＢ３と電気的に接続され、かつ、接続孔１７ａを通じてｐ＋型の半導体領域１４Ｐに接続され、これを通じてｐウエルＰＷＬと電気的に接続されている。なお、配線２ＶＮＮＢ２、２ＶＮＮＢ３は、第３配線層における所定の配線を通じてボンディングパッドＢＰと電気的に接続され、これを通じてテスタ等と電気的に接続される。
配線２ＶＰＰＢ２、２ＶＰＰＢ３は、試験時や待機時にｎウエルＮＷＬに電圧ＶＰＰを供給するための配線であり、上記図７の配線２ＶＰＰＢに対応している。第２配線層に形成された配線２ＶＰＰＢ２は、接続孔１６ｙを通じて第３配線層に形成された配線２ＶＰＰＢ３と電気的に接続され、かつ、接続孔１７ｂを通じてｎ＋型の半導体領域１４Ｎに接続され、これを通じてｎウエルＮＷＬと電気的に接続されている。なお、配線２ＶＰＰＢ２、２ＶＰＰＢ３は、第３配線層における配線２ＶＰＰＢ３を通じてボンディングパッドＢＰと電気的に接続され、これを通じてテスタ等と電気的に接続される。
なお、これら半導体チップ４の外周およびその近傍の配線は、上記内部回路領域の配線と同様に、例えばアルミニウム、シリコンおよび銅を含むアルミニウム合金、銅、銅合金またはそれらの導体膜に窒化チタンやチタン膜を積み重ねてな積層膜で構成されている
次に、Ｉ／Ｏセル５の構成およびこれを用いた回路の一例を説明する。図３３はＩ／Ｏセル５を模式的に示した図である。また、図３４は図３３のＩ／Ｏセル５のさらに具体的な素子レイアウトを模式的に示した図である。さらに、図３５は図３４のＸＡ−ＸＡ線およびＸＢ−ＸＢ線の断面図である。
図３３および図３４に示すように、Ｉ／Ｏセル５は、外部領域と内部領域とを有している。外部領域は、主として出力回路を構成する領域であり、この領域には、ボンディングパッドＢＰ、保護回路領域１８、ｎＭＩＳ形成領域ＱＮＢおよびｐＭＩＳ形成領域ＱＰＢが配置されている。ｎＭＩＳ形成領域ＱＮＢは、ｐウエルＰＷＬの領域内に配置され、ｐＭＩＳ形成領域ＱＰＢはｎウエルＮＷＬの領域内に配置されている。このｐウエルＰＷＬおよびｎウエルＮＷＬは、半導体チップ４の外周に沿って上記論理回路が構成された内部回路領域を取り囲むように延びている。そして、そのｐウエルＰＷＬおよびｎウエルＮＷＬに沿って、ｎＭＩＳ形成領域ＱＮＢ上を通過するように電源配線２ＶＳＳＤが配置され、ｐＭＩＳ形成領域ＱＰＢ上を通過するように電源配線２ＶＤＤＤが配置されている。
保護回路領域１８には、例えば保護抵抗等、半導体装置の素子を静電気等による過電圧から保護するための保護素子が形成されている。なお、外部領域のｐＭＩＳ形成領域ＱＰＢおよびｎＭＩＳ形成領域ＱＮＢのＭＩＳＦＥＴ自体も内部領域の回路に対する保護回路として機能するようになっている。
ｎＭＩＳ形成領域ＱＮＢには、図３４および図３５に示すようにｎＭＩＳＱｎＢが形成され、ｐＭＩＳ形成領域ＱＰＢにはｐＭＩＳＱｐＢが形成されている。ｎＭＩＳＱｎＢは、ソース・ドレイン用の一対のｎ型の半導体領域１９Ｎ、ゲート絶縁膜９Ａおよびゲート電極１０Ａを有している。また、ｐＭＩＳＱｐＢは、ソース・ドレイン用の一対のｐ型の半導体領域２０Ｐ、ゲート絶縁膜およびゲート電極１０Ａを有している。ｐＭＩＳＱｐＢの断面構造は図３５のｎＭＩＳＱｎＢと同じなので図示していない。半導体領域１９Ｎには、例えばリンまたはヒ素が含有されている。また、半導体領域２０Ｐには、例えばホウ素が含有されている。図３４においては中央の半導体領域１９Ｎ、２０Ｐが、それぞれ２つのｎＭＩＳＱｎＢ、２つのｐＭＩＳＱｐＢの共通の領域となっている。ｎＭＩＳＱｎＢおよびｐＭＩＳＱｐＢのゲート絶縁膜（９Ａ）の材料は、前記した論理回路等を形成するＭＩＳＦＥＴのゲート絶縁膜９と同じである。ただし、ゲート絶縁膜９Ａの厚さは、ゲート絶縁膜９の厚さよりも厚い。これは、外部領域側のＭＩＳＦＥＴの動作電圧（例えば２．５〜３．３Ｖ程度）は、内部回路領域のＭＩＳＦＥＴの動作電圧（例えば１．５〜１．８Ｖ程度）よりも高いからである。Ｉ／Ｏでの企画は、内部回路領域の電圧が下がったからといって勝手に変えられるものではなく、従来の高い電圧で動作することも保証しなければならないからである。
また、ｎＭＩＳＱｎＢおよびｐＭＩＳＱｐＢのゲート電極１０Ａの材料は、前記したゲート電極１０と同じである。ただし、ゲート電極１０の幅および長さ（チャネル長）は、ゲート電極１０よりも大きい。このようにゲート絶縁膜９Ａおよびゲート電極１０の寸法が論理回路用のＭＩＳＦＥＴに比べて相対的に大きくしてあるのは、外部領域のｎＭＩＳＱｎＢおよびｐＭＩＳＱｐＢのが主として出力回路を形成するため大きな駆動能力を必要とする等の理由からである。
一方、Ｉ／Ｏセル５の内部領域は、主として入力回路を構成する領域であり、その領域には、ｎＭＩＳ形成領域ＱＮＣおよびｐＭＩＳ形成領域ＱＰＣが配置されている。ｎＭＩＳ形成領域ＱＮＣは、ｐウエルＰＷＬの領域内に配置され、ｐＭＩＳ形成領域ＱＰＣはｎウエルＮＷＬの領域内に配置されている。このｐウエルＰＷＬおよびｎウエルＮＷＬも、半導体チップ４の外周に沿って上記内部回路領域を取り囲むように延びている。そして、そのｐウエルＰＷＬおよびｎウエルＮＷＬに沿って、ｎＭＩＳ形成領域ＱＮＣ上を通過するように配線２ＶＮＮＣ、電源配線２ＶＳＳＣおよび配線２ＶＳＢＣＣが配置され、ｐＭＩＳ形成領域ＱＰＢ上を通過するように配線２ＶＤＢＣＣ、電源配線２ＶＤＤＤおよび配線２ＶＰＰＣが配置されている。
ｎＭＩＳ形成領域ＱＮＣには、ｐ＋型の半導体領域２１Ｐおよび複数のｎＭＩＳＱｎＡが形成され、ｐＭＩＳ形成領域ＱＰＣには、ｎ＋型の半導体領域２１Ｎおよび複数のｐＭＩＳＱｐＡが形成されている。ｐ＋型の半導体領域２１Ｐは、例えばホウ素が含有されてなり、ｐウエルＰＷＬに所定の電圧を供給するための領域である。また、ｎ＋型の半導体領域２１Ｎは、例えばリンまたはヒ素が含有されてなり、ｎウエルＮＷＬに所定の電圧を供給するための領域である。
各ｎＭＩＳＱｎＡは、ソース・ドレイン用の一対のｎ型の半導体領域２２Ｎ、ゲート絶縁膜９およびゲート電極１０を有しており、内部回路領域のｎＭＩＳＱｎとほぼ同じ構造および寸法で形成されている。各ｐＭＩＳＱｐＡは、ソース・ドレイン用の一対のｎ型の半導体領域２３Ｐ、ゲート絶縁膜およびゲート電極１０を有しており、内部回路領域のｐＭＩＳＱｐとほぼ同じ構造および寸法で形成されている。ｐＭＩＳＱｐＡの断面構造は図３５のｎＭＩＳＱｎＡと同じなので図示していない。
半導体領域２２Ｎには、例えばリンまたはヒ素が含有され、半導体領域２３Ｐには、例えばホウ素が含有されている。ｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡのゲート絶縁膜（９）およびゲート電極１０の材料および寸法は、前記した内部回路領域におけるｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜９およびゲート電極１０の材料および寸法と同じである。すなわち、Ｉ／Ｏセル５の内部領域のｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡは、外部領域のｎＭＩＳＱｎおよびｐＭＩＳＱｐＢに比較してゲート幅およびゲート絶縁膜の厚さが薄い。これは、内部領域のＭＩＳＦＥＴは主として入力回路を構成するので、動作速度を速くするために、しきい値電圧を相対的に低くする必要性があるからである。そして、この複数のｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡのうちのいずれかを用いて図７に示したスイッチ素子３ＳＷ４、３ＳＷ３が形成される。
図３６および図３７には、そのＩ／Ｏセル５に形成されたスイッチ素子３ＳＷ３，３ＳＷ４および入力回路が模式的に示されている。
スイッチ素子３ＳＷ３を構成するｐＭＩＳＱｐＡのゲート電極１０には、配線２ＶＤＢＣＣが電気的に接続されている。また、そのｐＭＩＳＱｐＡのソース・ドレイン用の一方の半導体領域２３Ｐには電源配線２ＶＤＤＣが電気的に接続され、ソース・ドレイン用の他方の半導体領域２３Ｐには配線２ＶＰＰＣが電気的に接続されている。この配線２ＶＰＰＣは、Ｉ／Ｏセル５の内部領域内のｎ＋型半導体領域２１Ｎと電気的に接続され、これを通じてｎウエルＮＷＬと電気的に接続されている。このような接続関係とすることにより、スイッチ素子３ＳＷ３は、電源配線ＶＤＤＣとｎウエルＮＷＬとの間に介在されている。
一方、スイッチ素子３ＳＷ４を構成するｎＭＩＳＱｎＡのゲート電極１０には、配線２ＶＳＢＣＣが電気的に接続されている。また、そのｎＭＩＳＱｎＡのソース・ドレイン用の一方の半導体領域２２Ｎには電源配線２ＶＳＳＣが電気的に接続され、ソース・ドレイン用の他方の半導体領域２２Ｎには配線２ＶＮＮＣが電気的に接続されている。この配線２ＶＮＮＣは、Ｉ／Ｏセル５の内部領域内のｐ＋型半導体領域２１Ｐと電気的に接続され、これを通じてｐウエルＰＷＬと電気的に接続されている。このような接続関係とすることにより、スイッチ素子３ＳＷ４は、電源配線ＶＳＳＣとｐウエルＰＷＬとの間に介在されている。
上述のように、Ｉ／Ｏセル５の内部領域におけるｎＭＩＳＱｎＡ、ｐＭＩＳＱｐＡは、主として入力回路を構成するので、動作速度を速くすべく、しきい値電圧を相対的に低くする必要性がある。したがって、前記したように内部回路領域に形成されたＭＩＳＦＥＴと同様に試験時に良否判定が難しいので、スイッチ素子３ＳＷ３、３ＳＷ４を設け、そのしきい値電圧を通常動作時と試験時とで変える必要がある。そこで、本実施の形態においては、Ｉ／Ｏセル５の領域内にもスイッチ素子３ＳＷ３、３ＳＷ４を設けている。これにより、通常動作時にはスイッチ素子３ＳＷ３をオンさせｎウエルＮＷＬに電源電圧ＶＤＤを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｐＭＩＳＱｐＡのしきい値電圧を設計通り低くする一方で、試験時にはスイッチ素子３ＳＷ３をオフさせｎウエルＮＷＬに電源電圧ＶＤＤとは別の電圧ＶＰＰを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｐＭＩＳＱｐＡのしきい値電圧を高くすることが可能になっている。同様に、通常動作時にはスイッチ素子３ＳＷ４をオンさせｐウエルＰＷＬに電源電圧ＶＳＳを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｎＭＩＳＱｎＡのしきい値電圧を設計通り低くする一方で、試験時にはスイッチ素子３ＳＷ４をオフさせｐウエルＰＷＬに電源電圧ＶＳＳとは別の電圧ＶＮＮを印加することで入力回路用のインバータ回路ＩＮＶＩＮを構成するｎＭＩＳＱｎＡのしきい値電圧を高くすることが可能になっている。
ただし、上記のように、ただ単にスイッチ素子ＳＷ３，３ＳＷ４を配置すれば良いのではなく、入出力回路の配置を阻害せず、かつ、ウエルのノイズ低減を図るような考慮が必要である。例えばＩ／Ｏセル５により形成される入出力回路では複数の信号端子が同時に駆動する場合があるので、ウエルにおいて瞬間的に大きなノイズが生じ易い。この問題は、ＣＭＩＳ回路を有し、かつ、スイッチ素子ＳＷ３、ＳＷ４を設ける半導体装置において、ラッチアップの原因ともなるので、特に問題となる。そこで、本実施の形態においては、Ｉ／Ｏセル５の領域においても各ウエル毎に複数のスイッチ素子３ＳＷ３、３ＳＷ４を分散的に配置する。これにより、そのノイズの発生を抑制できるので、ラッチアップの発生を抑制できる。また、このＩ／Ｏセル５の内部領域内における未使用のＭＩＳＦＥＴの半導体領域に対しては、上記のようにウエル電位の安定化のための接続孔を配置し、その半導体領域と電源配線とを電気的に接続する。例えばＩ／Ｏセル５内にはＩ／Ｏとしての機能は特に持たないが、静電保護や未使用のゲート処理を施したセルをかぶせるような処理をおこなっているので、そのＩ／Ｏセル５の中にウエル電位安定化のための接続孔を形成することもできる。これにより、チップサイズの増大を招くことなく、ウエルにおいてノイズが発生するのを抑制でき、ラッチアップの発生を抑制することができる。
また、入力回路用のインバータ回路ＩＮＶＩＮは、Ｉ／Ｏセル５の内部領域におけるｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡで構成されるＣＭＩＳインバータ回路である。すなわち、ｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡのゲート電極１０は配線２によって互いに電気的に接続され、これを通じてボンディングパッドＢＰと電気的に接続されている。この入力側の配線２には上記保護回路が接続されている。また、ｎＭＩＳＱｎＡおよびｐＭＩＳＱｐＡの半導体領域２２Ｎ、２３Ｐは配線２によって互いに電気的に接続され、これを通じて内部回路領域内の所定の論理回路と電気的に接続されている。
このように、本実施の形態によれば、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置において半導体領域で発生するノイズを低減することが可能となる。
また、本実施の形態によれば、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の大型化を招くことなく、半導体領域で発生するノイズを低減することが可能となる。
さらに、本実施の形態によれば、トランジスタが形成された半導体領域と電源配線との間にスイッチ素子を介在させ、そのオン・オフ制御によってトランジスタのしきい値電圧を制御することが可能な機能を有する半導体装置の構造を複雑にすることなく、半導体領域で発生するノイズを低減することが可能となる。
これらにより、上記ノイズに起因するしきい値電圧の変動を抑制することが可能となる。また、上記ノイズに起因するラッチアップの発生を抑制することが可能となる。したがって、半導体装置の動作信頼性を向上させることが可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態においては、ボンディングパッドにボンディングワイヤが電気的に接続される構造とした場合について説明したが、これに限定されるものではなく、例えばボンディングパッドにバンプ電極（突状電極）が接続される構造にも本発明を適用できる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳゲートアレイに適用した場合について説明したが、それに限定されるものではなく、例えば予め用意されたセル・ライブラリを用いて設計を行うスタンダードセル（セル・ベースＩＣ）方式による半導体装置にも適用できる。
産業上の利用可能性
以上のように、本発明にかかる半導体装置は、例えば計算機等のような情報処理装置を構成するものとして、また、携帯電話等のような通信機器を構成するものとして、さらに、画像処理装置を構成するものとして有用であり、特に、高速動作が要求される装置を構成する半導体装置に適用して有効である。
【図面の簡単な説明】
図１は本発明者が検討した技術の説明図である。
図２の（ａ）は図１の技術の一部を抜き出して示した回路図、（ｂ）は（ａ）の接続部における電圧波形を示した波形図である。
図３の（ａ）は図１の技術の一部を抜き出して示した回路図、（ｂ）は（ａ）の等価回路である。
図４は本発明の技術思想であって回路の一部を模式的に示した説明図である。
図５は本発明者が検討した技術における回路を模式的に示した説明図である。
図６の（ａ）および（ｂ）は本発明の一実施の形態である半導体装置の平面図である。
図７は図６の半導体装置における配線系およびスイッチ素子の配置を模式的に示した説明図である。
図８は図７の変形例を模式的に示した説明図である。
図９は図６の半導体装置の試験時の説明図である。
図１０は図６の半導体装置の試験時におけるスイッチ素子の説明図である。
図１１は図６の半導体装置の動作時におけるスイッチ素子の説明図である。
図１２は図６の半導体装置の変形例を模式的に示した説明図である。
図１３の（ａ）および（ｂ）は本発明の技術思想の１つであるウエル電位安定化のための手段を模式的に示した説明図である。
図１４の（ａ）および（ｂ）は図１３の変形例を模式的に示す説明図である。
図１５は図６の半導体装置の素子レイアウトを示す半導体基板の要部平面図である。
図１６は図１５の素子レイアウトのうちの基本セルを抜き出して示した半導体基板の要部平面図である。
図１７は図１５のＸＡ−ＸＡ線の断面図である。
図１８は図１５のＸＢ−ＸＢ線の断面図である。
図１９は図１５の半導体基板上に配線を配置した場合の一例を示す半導体基板の要部平面図である。
図２０は図１９の半導体装置において半導体基板上に第１層目および第２層目の配線のみを配置した場合を示した半導体基板の要部平面図である。
図２１は図１９の半導体装置において半導体基板上に第１層目の配線のみを配置した場合を示した半導体基板の要部平面図である。
図２２は図２１のＸＡ−ＸＡ線の断面図である。
図２３は図１９に示したスイッチ素子の回路図である。
図２４は図１９のＸＢ−ＸＢ線の断面図である。
図２５は図６の半導体基板に配置された論理回路を模式的に示した説明図である。
図２６は図２５の半導体基板上に配線および本発明の技術思想を模式的に示した説明図である。
図２７は図２５および図２６に示されたクロック回路の回路図である。
図２８は図２７のクロック回路の素子レイアウトを模式的に示した説明図である。
図２９は図２５および図２６に示したフリップフロップ回路の回路図である。
図３０は図２９の半導体装置の素子レイアウトを模式的に示す説明図である。
図３１は図６の半導体装置の外周近傍における配線系および回路系の配置を示した要部平面図である。
図３２は図３１の要部拡大平面図である。
図３３は図６の半導体装置の入出力回路セルを模式的に示した説明図である。
図３４は図３３の入出力回路セルの素子レイアウト例を示した半導体基板の要部平面図である。
図３５は図３４のＸＡ−ＸＡ線およびＸＢ−ＸＢ線の断面図である。
図３６は図３３の入出力回路セル内に入力回路およびスイッチ素子を形成した状態を模式的に示した説明図である。
図３７は図３６の入力回路およびスイッチ素子のレイアウトを模式的に示した説明図である。
図３８は本発明の一実施の形態である半導体装置の平面図である。
Claims (13)
- 半導体基板に形成された半導体領域と、
前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記複数の電界効果トランジスタのうち未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したことを特徴とする半導体装置。 - 半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記複数の基本セルのうち未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したことを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記未使用の電界効果トランジスタは、未使用の基本セルに含まれることを特徴とする半導体装置。 - 半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子は、前記半導体領域内に複数分散させて配置され、
前記基本セルで、前記スイッチ素子または論理回路が構成されることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
前記分散配置されたスイッチ素子とスイッチ素子との間に形成された基本セルで論理回路が構成されることを特徴とする半導体装置。 - 請求項４または５に記載の半導体装置において、
前記複数の基本セルのうち未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したことを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
前記未使用の電界効果トランジスタは、未使用の基本セルに含まれることを特徴とする半導体装置。 - 半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子は、前記半導体領域内に複数分散させて配置され、
前記基本セルは、論理回路を構成する電界効果トランジスタと同じ電界効果トランジスタで、前記スイッチ素子が形成されるように構成されることを特徴とする半導体装置。 - 請求項８に記載の半導体装置において、
前記複数の基本セルのうち未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したことを特徴とする半導体装置。 - 請求項９に記載の半導体装置において、
前記未使用の電界効果トランジスタは、未使用の基本セルに含まれることを特徴とする半導体装置。 - 半導体基板に形成された半導体領域と、
前記半導体基板に規則的に配置された複数の基本セルと、
前記複数の基本セルの各々に配置され、前記半導体領域に形成された複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに対して電源電圧を供給する電源配線と、
前記半導体領域と前記電源配線との間に介在されたスイッチ素子とを備え、
前記スイッチ素子は、前記基本セルの電界効果トランジスタで構成され、
前記スイッチ素子は、前記半導体領域内に複数分散させて配置され、
前記分散配置されたスイッチ素子とスイッチ素子との間に形成された基本セルで論理回路が構成されることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
前記複数の基本セルのうち未使用の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の少なくとも一方と前記電源配線とを電気的に接続したことを特徴とする半導体装置。 - 請求項１２に記載の半導体装置において、
前記未使用の電界効果トランジスタは、未使用の基本セルに含まれることを特徴とする半導体装置。
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