KR19990071560A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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마사토 하마모토
가즈타카 모리
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가나이 쓰도무
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Abstract

CMOS회로를 갖는 반도체 집적회로장치에 있어서, CMOS회로를 구성하는 한쪽의 트랜지스터Tp가 배치된 n형 웰(2)와 제1 전원전압선Vdd를 스위치용 트랜지스터Tps를 거쳐 전기적으로 접속하고, 또한 CMOS회로를 구성하는 다른쪽의 트랜지스터Tn이 배치된 p형 웰(3)과 제2 전원전압선Vss를 스위치용 트랜지스터Tns를 거쳐 전기적으로 접속하는 구성으로 하였다. 그리고, 반도체 집적회로장치의 시험시에는 스위치용 트랜지스터Tps, Tns를 오프하고 n형 웰(2) 및 p형 웰(3)에 대해 외부에서 시험에 적합한 전위를 공급하는 것에 의해, 누설전류에 기인하는 열폭주를 억제하는 것이 가능한 구조로 되어 있다. 한편, 반도체 집적회로장치의 통상동작시에는 스위치용 트랜지스터Tps, Tns를 온해서 n형 웰(2) 및 p형 웰(3)을 각각 전원전압Vdd, Vss로 설정하는 것에 의해, 래치업 및 동작속도의 변동 등을 방지하는 것이 가능한 구조로 되어 있다.

Description

반도체 집적회로장치 및 그 제조방법
근래, 반도체 집적회로장치에 있어서는 고집적화, 고속화 및 저소비전력화 등을 실행하기 위해 여러가지의 검토가 이루어지고 있다. 특히, MOSFET (Metal Oxide Semiconductor Field Effect Transistor)를 갖는 반도체 집적회로장치에 있어서는 소자집적도나 동작속도를 향상시키기 위해 소자나 배선의 미세화가 필요하고 소자치수의 스케일링이 급속하게 진행되고 있다.
그런데, 본 발명자는 반도체 집적회로장치에 있어서의 스케일링에 대해서 검토하였다. 이하는 본 발명자에 의해 검토된 기술로서 그 개요는 다음과 같다.
즉, LSI(Large Scale Integrated Circuit) 등의 반도체 집적회로장치의 스케일링에는 전압이 일정한 스케일링과 전계가 일정한 스케일링의 2종류가 있다.
CMOSFET를 구성요소로 하는 CMOS형 반도체 집적회로장치에 있어서는 게이트산화막의 신뢰성을 확보하는 관점 등에서 주로 전계가 일정한 스케일링이 실시되고 있다. 이 경우, 소자특성의 안정성을 확보하는 관점 등에서 소자치수의 축소에 비례해서 전원전압도 저하시킬 필요가 있다.
또한, CMOS형 반도체 집적회로장치의 제조기술에 관한 문헌으로서는 예를 들면 1990년 12월 15일, 게이가구슛판(주)발행의 W. 말리저「즈세츠(圖說)초LSI공학」p167∼p191에 기재되어 있는 것이 있다.
그런데, 상술한 CMOS형 반도체 집적회로장치에 있어서 실로 스케일링룰을 성립시키기 위해서는 임계값전압도 소자치수에 비례해서 낮게 할 필요가 있다. 이것은 회로동작에 기여하는 전압성분이 (전원전압-임계값전압)의 식으로 나타나기 때문이다.
그러나, 임계값전압의 저하는 누설전류의 증대를 초래하므로 반도체 집적회로장치의 테스트에 널리 실시되고 있는 누설전류시험(I ddq 테스트)이 불가능하게 됨과 동시에 에이징(aging)시험시에 그 누설전류의 증대 등에 의한 온도상승이 매우 커져 열폭주를 야기시키는 등의 문제가 발생하고 있다.
에이징시험시의 열폭주의 메커니즘을 도 29에 도시한다. 도 29에 있어서 횡축은 반도체 집적회로장치의 설정접합온도(접합온도Tj1)를 나타내고, 종축은 접합온도Tj1에 의해 발생하는 반도체 집적회로장치의 총누설전류에 기인한 온도상승분을 주위온도에 부가한 온도(접합온도Tj2)를 나타내고 있다. 통상은, 접합온도Tj2와 접합온도Tj1이 동일한 온도로 안정된다. 그러나, 누설전류성분이 커지면 누설전류에 수반하는 온도상승이 매우 커져 열폭주에 도달한다.
이와 같은 문제를 해결하기 위해 MOSFET의 웰에 백바이어스를 인가하는 것에 의해, 임계값전압을 제어하는 방법을 고려할 수 있다.
그러나, 이 방법은 실사용상태시(통상동작시)에 노이즈 등의 원인에 의해 웰전위가 변동할 우려가 있고, 웰과 소오스/드레인 사이에 순방향전압이 인가되어 래치업을 일으키는 등의 문제가 발생할 가능성이 있다.
또, 이와 같은 백바이어스를 사용해서 누설전류를 저감시키는 기술은 예를 들면 일본국 특허공개공보 평성6-334010호에 기재되어 있고, 이 문헌에는 논리회로군을 구성하는 저임계값전압의 전계효과 트랜지스터의 기판노드를 전원선에 접속하고, 또 논리회로군에 접속된 의사전원선을 고임계값전압의 전계효과 트랜지스터를 거쳐서 전원선에 접속하는 구성이 개시되어 있다.
이 기술의 경우, 반도체 집적회로장치의 통상동작시에는 고임계값전압의 전계효과 트랜지스터를 온하는 것에 의해, 기판노드를 전원선에 접속한 전계효과 트랜지스터는 낮은 임계값전압에서 통상의 동작을 실행할 수 있고, 한편 시험기간중에는 고임계값전압의 전계효과 트랜지스터를 오프하고 또한 의사전원선에 시험용 전압을 인가하는 것에 의해, 저임계값전압의 전계효과 트랜지스터는 일시적으로 고임계값전압을 갖도록 할 수 있다.
그러나, 이 기술에 있어서는 고임계값전압의 전계효과 트랜지스터를 논리회로군과 전원 사이에 직렬로 개재시키므로, 회로의 임피던스가 증대하는 결과 반도체 집적회로장치의 전체적인 동작속도가 저하해 버리는 문제가 있다.
또, MOSFET의 임계값전압을 제어하는 기술로서, 예를 들면 일본국 특허공개공보 평성8-17183호에는 MOSFET의 기판전위를 가변으로 하는 스위치수단을 마련하는 기술이 있다. 이 기술의 경우는 스위칭수단이 MOSFET의 백게이트바이어스전위를 제1 전위 또는 제2 전위로 전환하고 MOSFET의 임계값전압의 절대값을 전환하는 것에 의해, 스위칭특성 및 서브임계값 전류특성을 전환할 수 있다.
그러나, 이 기술에 있어서는 p채널형 MOSFET의 소오스-n웰 사이를 n채널형 MOSFET스위치를 거쳐서 단락하므로, [1] 통상동작시에 전원전압보다 높은 전압을 발생시킬 필요가 생기고, [2] 상기 [1]의 고전압을 MOSFET에 인가하므로 이 MOSFET의 게이트산화막을 두껍게 하지 않으면 안되어 소자특성이 열화한다는 등의 문제가 있다.
본 발명의 목적은 래치업을 방지할 수 있는 등의 고성능인 CMOS형 반도체 집적회로장치 및 그 제조기술을 제공하는 것이다.
또, 본 발명의 다른 목적은 CMOS형 반도체 집적회로장치에 있어서 통상동작시에 있어서는 래치업을 방지할 수 있고 시험시에 있어서는 누설전류를 억제할 수 있는 기술을 제공하는 것이다.
또, 본 발명의 다른 목적은 CMOS형 반도체 집적회로장치에 있어서 통상동작시에 있어서의 동작속도의 저하를 초래하지 않고 통상동작시 및 시험시에 있어서의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
또, 본 발명의 다른 목적은 CMOS형 반도체 집적회로장치에 있어서 소자특성의 열화를 초래하지 않고 통상시 및 시험시에 있어서의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본 발명은 반도체 집적회로장치 및 그 제조기술에 관한 것으로서, 특히 CMIS(Complimentary Metal Insulator Semiconductor)회로를 갖는 반도체 집적회로장치기술에 적용해서 유효한 기술에 관한 것이다.
도 1은 본 발명의 1실시예인 CMOS형 반도체 집적회로장치를 도시한 개략단면도,
도 2는 본 발명의 1실시예인 CMOS형 반도체 집적회로장치를 도시한 개략레이아웃도,
도 3은 본 발명의 1실시예인 CMOS형 반도체 집적회로장치를 도시한 개략회로도,
도 4는 도 1의 반도체 집적회로장치의 통상동작시 및 시험시에 있어서의 웰급전용 선 및 제어신호선에 인가되는 전위를 도시한 설명도,
도 5는 에이징시험을 설명하기 위한 에이징시험장치의 설명도,
도 6은 본 발명의 1실시예인 반도체 집적회로장치의 제조공정을 도시한 개략단면도,
도 7은 본 발명의 1실시예인 반도체 집적회로장치의 제조공정을 도시한 개략단면도,
도 8은 본 발명의 1실시예인 반도체 집적회로장치의 제조공정을 도시한 개략단면도,
도 9는 본 발명의 1실시예인 반도체 집적회로장치의 제조공정을 도시한 개략단면도,
도 10은 본 발명의 다른 실시예인 반도체 집적회로장치를 도시한 개략레이아웃도,
도 11은 도 10의 논리게이트의 회로도,
도 12는 본 발명의 다른 실시예인 반도체 집적회로장치를 도시한 개략레이아웃도,
도 13은 도 12의 논리게이트의 회로도,
도 14는 본 발명의 다른 실시예인 반도체 집적회로장치를 도시한 개략레이아웃도,
도 15는 도 14의 논리게이트의 회로도,
도 16은 본 발명의 다른 실시예인 반도체 집적회로장치를 도시한 개략레이아웃도,
도 17은 도 16의 논리게이트의 회로도,
도 18은 본 발명의 다른 실시예인 반도체 집적회로장치의 반도체칩을 모식적으로 도시한 설명도,
도 19는 본 발명의 다른 실시예인 반도체 집적회로장치에 있어서의 반도체칩의 주요부 평면도,
도 20은 본 발명의 다른 실시예인 반도체 집적회로장치의 주요부 회로도,
도 21은 도 20의 반도체 집적회로장치의 배치의 1예를 도시한 레이아웃도,
도 22는 도 20의 반도체 집적회로장치의 배치의 1예를 도시한 레이아웃도,
도 23은 도 20의 반도체 집적회로장치에 있어서의 반도체칩의 주요부 평면도,
도 24는 도 23의 XXIV-XXIV선의 단면도,
도 25는 도 23의 XXV-XXV선의 단면도,
도 26은 본 발명의 다른 실시예인 반도체 집적회로장치의 주요부 회로도,
도 27은 본 발명의 다른 실시예인 반도체 집적회로장치에 있어서의 반도체칩의 평면도,
도 28은 도 27의 반도체 집적회로장치의 메모리셀에 있어서의 회로도,
도 29는 에이징시험시의 열폭주의 메커니즘을 설명하기 위한 그래프도.
발명의 개시
즉, 본 발명의 반도체 집적회로장치는 CMOSFET에 접속되어 있는 제1 전원전압선과 제1 전원전압선보다 작은 전압이 인가되고 있는 제2 전원전압선과는 독립으로 제3 전원전압선 및 제4 전원전압선을 갖고, 제3 전원전압선에 의해 제1 도전형 웰로 필요에 따라 급전할 수 있음과 동시에 제4 전원전압선에 의해 제2 도전형 웰로 필요에 따라서 급전할 수 있는 것이다.
또, 본 발명의 반도체 집적회로장치는 제1 전원전압선과 제3 전원전압선 사이에 MOSFET로 이루어지는 제1 스위치용 트랜지스터가 접속되어 있고, 제2 전원전압선과 제4 전원전압선 사이에 MOSFET로 이루어지는 제2 스위치용 트랜지스터가 접속되어 있고, 제1 스위치용 트랜지스터를 필요에 따라서 동작시키는 것에 의해 제1 전원전압선과 제3 전원전압선을 단락시킬 수 있음과 동시에 제2 스위치용 트랜지스터를 필요에 따라서 동작시키는 것에 의해 제2 전원전압선과 제4 전원전압선을 단락시킬 수 있는 것이다.
이것에 의해, 예를 들면 반도체 집적회로장치의 통상동작시에 있어서는 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 온하고, 제1 도전형 웰 및 제2 도전형 웰에 각각 제1 전원전압 및 제2 전원전압을 공급하는 것에 의해, 제1 도전형 MOSFET 및 제2 도전형 MOSFET의 기판전위의 변동을 억제할 수 있으므로 그 변동에 기인하는 래치업을 방지하는 것이 가능하게 된다.
또, 예를 들면 반도체 집적회로장치의 시험시에 있어서는 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 오프하고, 제3 전원전압선 및 제4 전원전압선에서 시험에 적합한 전압을 각각 제1 도전형 웰 및 제2 도전형 웰에 공급하는 것에 의해 누설전류를 저감할 수 있으므로, 그 누설전류에 기인하는 열폭주를 억제하는 것이 가능하게 된다.
또, 본 발명의 반도체 집적회로장치의 제조방법은 반도체기판의 표면에 제1 도전형 웰 및 제2 도전형 웰을 형성하는 공정, 상기 제1 도전형 웰에 CMOSFET를 구성하는 제2 도전형 MOSFET와 그것과는 다른 MOSFET로 이루어지는 제1 스위치용 트랜지스터를 형성하는 공정, 상기 제2 도전형 웰에 CMOSFET를 구성하는 제1 도전형 MOSFET와 그것과는 다른 MOSFET로 이루어지는 제2 스위치용 트랜지스터를 형성하는 공정, 상기 CMOSFET를 구성하는 상기 제2 도전형 MOSFET의 소오스에 접속하도록 제1 전원전압선을 형성하는 공정, 상기 CMOSFET를 구성하는 상기 제1 도전형 MOSFET의 소오스에 접속하도록 제2 전원전압선을 형성하는 공정, 상기 제1 스위치용 트랜지스터의 드레인 및 상기 제1 도전형 웰에 접속하도록 웰급전용 선을 형성하는 공정, 상기 제2 스위치용 트랜지스터의 드레인 및 상기 제2 도전형 웰에 접속하도록 웰급전용 선을 형성하는 공정, 상기 제1 스위치용 트랜지스터의 게이트전극에 접속하도록 제어신호선을 형성하는 공정 및 상기 제2 스위치용 트랜지스터의 게이트전극에 접속하도록 제어신호선을 형성하는 공정을 갖고, 상기 제1 스위치용 트랜지스터의 소오스는 상기 제2 도전형 MOSFET에 있어서의 소오스와 인접해서 배치되어 있음과 동시에 동일한 반도체영역으로 하고, 상기 제2 스위치용 트랜지스터의 소오스는 상기 제1 도전형 MOSFET에 있어서의 소오스와 인접해서 배치되어 있음과 동시에 동일한 반도체영역으로서 형성하는 것이다.
이것에 의해, 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터의 점유면적을 축소할 수 있으므로, 배치의 효율을 향상시키는 것이 가능하게 된다.
또, 본 발명의 반도체 집적회로장치의 제조방법은 반도체기판의 표면에 제1 도전형 웰 및 제2 도전형 웰을 형성하는 공정, 상기 제1 도전형 웰에 CMOSFET를 구성하는 제2 도전형 MOSFET와 그것과는 다른 MOSFET로 이루어지는 제1 스위치용 트랜지스터를 형성하는 공정, 상기 제2 도전형 웰에 CMOSFET를 구성하는 제1 도전형 MOSFET와 그것과는 다른 MOSFET로 이루어지는 제2 스위치용 트랜지스터를 형성하는 공정, 상기 CMOSFET를 구성하는 상기 제2 도전형 MOSFET의 소오스에 접속하도록 제1 전원전압선을 형성하는 공정, 상기 CMOSFET를 구성하는 상기 제1 도전형 MOSFET의 소오스에 접속하도록 제2 전원전압선을 형성하는 공정, 상기 제1 스위치용 트랜지스터의 드레인 및 상기 제1 도전형 웰에 접속하도록 웰급전용 선을 형성하는 공정, 상기 제2 스위치용 트랜지스터의 드레인 및 상기 제2 도전형 웰에 접속하도록 웰급전용 선을 형성하는 공정, 상기 제1 스위치용 트랜지스터의 게이트전극에 접속하도록 제어신호선을 형성하는 공정 및 상기 제2 스위치용 트랜지스터의 게이트전극에 접속하도록 제어신호선을 형성하는 공정을 갖고, 상기 제1 스위치용 트랜지스터의 드레인 및 상기 제1 도전형 웰에 접속하도록 상기 웰급전용 선을 형성하는 공정과 상기 제2 스위치용 트랜지스터의 드레인 및 상기 제2 도전형 웰에 접속하도록 상기 웰급전용 선을 형성하는 공정을 동일 공정에 의해 실행하고, 상기 제1 스위치용 트랜지스터의 게이트전극에 접속하도록 상기 제어신호선을 형성하는 공정과 상기 제2 스위치용 트랜지스터의 게이트전극에 접속하도록 상기 제어신호선을 형성하는 공정을 동일 공정에 의해 실행하는 것이다.
이것에 의해, 제1 스위치용 트랜지스터, 그의 웰급전용 선 및 그의 제어신호선과 제2 스위치용 트랜지스터, 그의 웰급전용 선 및 그의 제어신호선을 동일 공정시에 형성하는 것에 의해, 제조공정의 대폭적인 증가를 초래하지 않고 제1 스위치용 트랜지스터, 제2 스위치용 트랜지스터, 웰급전용 선 및 제어신호선을 갖는 반도체 집적회로장치를 제조하는 것이 가능하게 된다.
또, 본 발명의 반도체 집적회로장치는 상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 여러개의 논리게이트에 대해 1조의 비율로 마련한 것이다. 이것에 의해, 개개의 논리게이트마다 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 마련하는 경우보다 전체적인 스위치용 트랜지스터의 점유면적을 축소할 수 있으므로, 스위치용 트랜지스터를 부가한 것에 기인하는 칩사이즈의 증대나 소자집적도의 저감을 억제하는 것이 가능하게 된다.
또, 본 발명의 반도체 집적회로장치는 상기 제3 전원전압선 및 제4 전원전압선을 도체배선으로 구성하고, 상기 여러개의 논리게이트의 각각을 배치하기 위한 각 셀영역마다 상기 제3 전원전압선용 도체배선과 상기 제1 도전형 웰을 접속하는 접속부를 마련하고, 또한 상기 제4 전원전압선용 도체배선과 상기 제2 도전형 웰을 접속하는 접속부를 마련한 것이다.
이것에 의해, 웰급전용 전압을 각 논리게이트의 근방에서 공급할 수 있으므로 각 논리게이트에 대해 안정한 전위의 공급이 가능하게 된다.
또, 본 발명의 반도체 집적회로장치는 상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터의 입력의 전단에 1개의 제어신호선에 있어서의 제어신호를 전위가 다른 2개의 제어신호로 나누고, 그의 각각의 제어신호를 각각 상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터의 입력으로 전송하기 위한 스위치 제어부를 마련한 것이다. 이것에 의해, 스위치용 트랜지스터의 온/오프를 제어하기 위한 제어신호선을 1개로 하는 것이 가능하게 된다.
또, 본 발명의 반도체 집적회로장치는 상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 전원전압선이 배치되는 빈 영역에 마련한 것이다.
이것에 의해, 스위치용 트랜지스터를 본래 빈영역으로 되어 있는 전원전압선의 배치영역에 마련한 것에 의해 반도체칩의 주면을 유효하게 사용할 수 있고, 그 배선배치영역 이외의 영역에 스위치용 트랜지스터를 마련하는 경우에 비해 면적의 증대를 억제하는 것이 가능하게 된다.
발명을 실시하기 위한 최량의 형태
본 발명을 더욱 상세하게 설명하기 위해 첨부도면에 따라 이것을 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고 그의 반복적인 설명은 생략한다.
도 1∼도 5를 사용해서 본 실시예의 CMOS형 반도체 집적회로장치를 구체적으로 설명한다.
또한, 도 1∼도 3은 본 실시예의 CMOS형 반도체 집적회로장치에 있어서의 논리게이트가 인버터인 경우에 있어서 그 인버터회로의 영역을 도시한 것이다.
또, 본 명세서에 있어서 Vdd 등의 부호는 일반적인 표시인 전압을 나타내는 경우와 그 전압이 인가되고 있는 배선을 나타내는 경우의 양쪽에 사용하고 있다. 또, 도시에 있어서 "○"표는 각 배선의 끝부에 마련되어 있는 핀 등의 전극을 나타내고 있고, 정방형에 ×의 빗금을 친 것은 다른 배선층을 접속하고 있는 콘택트영역으로서 스루홀에 매립되어 있는 스루홀용 도전층의 영역을 나타내고 있다.
또, 도 1에 도시한 본 실시예의 CMOS형 반도체 집적회로장치를 도시한 개략단면도는 도시 및 설명의 명확을 위해, 도 2에 도시한 본 실시예의 CMOS형 반도체 집적회로장치를 도시한 개략레이아웃도에 있어서의 여러가지의 단면영역을 연결한 형태의 것으로 하고 있다.
본 실시예의 CMOS형 반도체 집적회로장치는 p형 반도체기판(1)에 n형 웰(2)와 p형 웰(3)이 형성되어 있다.
또, p형 반도체기판(1)의 표면에는 n형 웰(2)와 p형 웰(3)의 경계영역 등에 필드절연막(4)가 형성되어 있다.
n형 웰(2)에는 인버터회로의 구성요소인 p채널 MOSFET의 트랜지스터Tp와 본 실시예의 특징인 스위치용 트랜지스터Tps인 p채널형 MOSFET가 마련되어 있고, 스위치용 트랜지스터Tps의 소오스(5)와 인버터회로용 트랜지스터Tp의 소오스(5)는 인접해서 배치되어 있고 동일한 p형 반도체영역으로 되어 있다.
또, p형 웰(3)에는 인버터회로의 구성요소인 n채널 MOSFET의 트랜지스터Tn과 본 실시예의 특징인 스위치용 트랜지스터Tns인 n채널 MOSFET가 마련되어 있고, 스위치용 트랜지스터Tns의 소오스(10)과 인버터회로용 트랜지스터Tn의 소오스(10)은 인접해서 배치되어 있고 동일한 n형 반도체영역으로 되어 있다.
또, n형 웰(2)에 CMOSFET를 구성하는 p채널 MOSFET의 트랜지스터Tp의 고농도의 p형 반도체영역인 소오스(5) 및 드레인(6)과 스위치용 트랜지스터Tps의 고농도의 p형 반도체영역인 소오스(5) 및 드레인(7)에는 그것보다 저농도인 p형 반도체영역(9)가 형성되어 있고, LDD구조(Lightly Doped Drain Structure)의 MOSFET로 되어 있다.
또, p형 웰(3)에 CMOSFET를 구성하는 n채널 MOSFET의 트랜지스터Tn의 고농도의 n형 반도체영역인 소오스(10) 및 드레인(11)과 스위치용 트랜지스터Tns의 고농도의 n형 반도체영역인 소오스(10) 및 드레인(12)에는 그것보다 저농도인 n형 반도체영역(14)가 형성되어 있고, LDD구조의 MOSFET로 되어 있다.
또, 상술한 여러가지의 MOSFET에 있어서의 게이트전극G의 하부에는 게이트절연막이 형성되어 있음과 동시에 게이트전극G의 측벽에는 측벽용 절연막이 형성되어 있다.
또, 트랜지스터Tp의 소오스(5)에는 예를 들면 5V정도의 전원전압Vdd가 인가되어 있는 제1 전원전압선 Vdd가 접속되어 있고, 그의 게이트전극G에는 입력선IN이 접속되어 있고, 그의 드레인(6)에는 출력선OUT가 접속되어 있다.
트랜지스터Tn의 소오스(10)에는 예를 들면 0V(접지전압)의 전원전압Vss가 인가되어 있는(제1 전원전압선보다 작은 전위상태의) 제2 전원전압선(소오스선)Vss이 접속되어 있고, 그의 게이트전극G에는 입력선IN이 접속되어 있고, 그의 드레인(11)에는 출력선OUT가 접속되어 있다.
또, 스위치용 트랜지스터Tps를 제어하기 위해 그의 게이트전극G에 제어신호Cwl이 인가되어 있는 제어신호선Cwl이 접속되어 있다.
또, n형 웰(2)에는 n형 반도체영역(13)을 거쳐서 웰급전용 전압Vwl이 인가되어 있는 웰급전용 선Vwl이 접속되어 있고, 그 웰급전용 선Vwl은 스위치용 트랜지스터Tps의 드레인(7)에 접속되어 있다.
한편, 스위치용 트랜지스터Tns를 제어하기 위해 그의 게이트전극G에는 제어신호Csu가 인가되어 있는 제어신호선Csu가 접속되어 있다.
또, p형 웰(3)에는 p형 반도체영역(8)을 거쳐서 웰급전용 전압Vsu가 인가되어 있는 웰급전용 선Vsu가 접속되어 있고, 그 웰급전용 선Vsu는 스위치용 트랜지스터Tns의 드레인(12)에 접속되어 있다. 이 경우, p형 웰(3)과 p형 반도체기판(1)은 동일한 도전형인 것에 의해, 웰급전용 선Vsu는 p형 반도체기판(1)의 기판급전용 선의 형태로 되어 있다.
상술한 본 실시예의 CMOS형 반도체 집적회로장치는 n형 웰(2)에 스위치 트랜지스터Tps를 새로 마련하고 있음과 동시에 p형 웰(3)에 스위치용 트랜지스터Tns를 새로 마련하고 있다.
또, 스위치용 트랜지스터Tps를 제어하기 위해 그의 게이트전극G에 제어신호선Cwl이 새로 접속되어 있음과 동시에 그의 드레인(7)에 웰급전용 선Vwl이 새로 접속되어 있다.
또, 스위치용 트랜지스터Tns를 제어하기 위해 그의 게이트전극G에 제어신호선Csu가 새로 접속되어 있음과 동시에 그의 드레인(12)에 웰급전용 선Vsu가 새로 접속되어 있다.
따라서, n형 웰(2)에 있어서의 p채널 MOSFET의 임계값전압Vthp 및 p형 웰(3)에 있어서의 n채널 MOSFET의 임계값전압Vthn을 제어하여 원하는 값으로 하기 위해, 웰급전용 선Vwl과 웰급전용 선Vsu를 조정하는 것에 의해 실행할 수 있다.
즉, n형 웰(2)에 있어서의 p채널 MOSFET의 임계값전압의 변화분ΔV thp는 ΔVthp = KBP {(Vwl - Vdd + 2ΦF)^1/2 - (2ΦF)^1/2}의 식에서 웰급전용 선Vwl을 조정하는 것에 의해 제어할 수 있다.
또, p형 웰(3)에 있어서의 n채널 MOSFET의 임계값전압ΔVthn은 ΔV thn = KBN {(Vss - Vsu + 2ΦF)^1/2 - (2ΦF)^1/2}의 식에서 웰급전용 선Vsu를 조정하는 것에 의해 제어할 수 있다.
또한, 상기 식에 있어서 KBP는 p채널 MOSFET의 기판효과정수이고, K BN은 n채널 MOSFET의 기판효과정수이고, ΦF는 반도체의 내장(built-in)전위를 나타내고 있다.
여기에서, 본 실시예에 있어서의 반도체 집적회로장치의 에이징시험 등의 시험시 및 통상동작시에 웰급전용 선 Vwl, Vsu 및 제어신호선Cwl, Csu에 인가하는 전압을 도 4에 도시한다. 또, 도 4에 있어서 VBB는 정의 소정의 기준전압을 나타내고 있다.
우선, 에이징시험시에 있어서는 제어신호선Cwl, Csu에 각각 Vwl(Vdd+ΔVBB), Vsu(Vss-ΔVBB)를 인가하는 것에 의해, 스위치용 트랜지스터Tps, Tns를 오프한다. 그리고, 외부에서 웰급전용 선Vwl, Vsu에 각각 Vdd+ΔVBB, Vss-ΔVBB를 인가한다. 이것에 의해, 에이징시험시에 있어서의 누설전류의 문제를 회피할 수 있고, 그 누설전류에 기인하는 열폭주의 문제도 회피하는 것이 가능하게 되고 있다.
한편, 통상동작시에 있어서는 제어신호선Cwl, Csu에 각각 전원전압Vss, Vdd를 인가하는 것에 의해, 스위치용 트랜지스터Tps, Tns를 온한다. 이것에 의해, 전원전압선Vdd, Vss와 웰급전용 선Vwl, Vsu를 전기적으로 접속해서 트랜지스터Tp, Tn의 기판전위를 각각 전원전압Vdd, Vss로 설정한다. 이것에 의해, 트랜지스터Tp, Tn의 기판전위의 변동을 억제할 수 있으므로, 그 기판전위의 변동에 기인하는 래치업이나 동작속도의 변동을 방지할 수 있어 반도체 집적회로장치의 동작신뢰성을 확보하는 것이 가능하게 되고 있다.
이와 같이 본 실시예의 CMOS형 반도체 집적회로장치에 있어서 LSI의 시험에 널리 실시되고 있는 누설전류시험 및 에이징시험시에는 n형 웰(2)에 형성되어 있는 스위치용 트랜지스터Tps 및 p형 웰(3)에 형성되어 있는 스위치용 트랜지스터Tns를 오프상태 즉 비접속상태로 하기 위해, 스위치용 트랜지스터Tps를 제어하기 위한 제어신호선Cwl과 제1 전원전압Vdd를 동일하게 함과 동시에 스위치용 트랜지스터Tns를 제어하기 위한 제어신호선Csu와 제2 전원전압Vss를 동일하게 한다.
따라서, 본 실시예의 CMOS형 반도체 집적회로장치에 의하면 누설전류시험 및 에이징시험시에는 n형 웰(2)에 형성되어 있는 스위치용 트랜지스터Tps 및 p형 웰(3)에 형성되어 있는 스위치용 트랜지스터Tns를 오프상태 즉 비접속상태로 하는 것에 의해, 제1 전원전압선Vdd 및 제2 전원전압선Vss와는 독립으로 n형 웰(2) 및 p형 웰(3)의 전위를 설정하는 것이 가능하게 되고 누설전류를 억제한 정상인 상태에서 시험을 실행하는 것이 가능하게 된다.
또, 본 실시예의 CMOS형 반도체 집적회로장치에 의하면 누설전류시험 또는 에이징시험 등의 시험시가 아니라 통상동작시에 있어서는 n형 웰(2)에 형성되어 있는 스위치용 트랜지스터Tps 및 p형 웰(3)에 형성되어 있는 스위치용 트랜지스터Tns를 온상태 즉 접속상태로 하는 것에 의해, 래치업 등을 방지한 상태에서 정상의 동작을 실행할 수 있다.
또, 본 실시예의 CMOS형 반도체 집적회로장치에 의하면 n형 웰(2) 및 p형 웰(3)에 필요에 따라서 백바이어스를 인가할 수 있는 것에 의해, MOSFET의 임계값전압을 제어할 수 있음과 동시에 래치업의 발생을 방지할 수 있으므로, 고성능이고 또한 고신뢰도의 반도체 집적회로장치로 할 수 있다.
또, 본 실시예의 CMOS형 반도체 집적회로장치에 의하면 n형 웰(2)와 p형 웰(3)에 회로동작상 필요한 전원계통인 전원전압Vdd가 인가되어 있는 제1 전원전압선Vdd와 전원전압Vss가 인가되어 있는 제2 전원전압선Vss와는 독립된 전원계통인 제어신호선Cwl, 웰급전용 선Vwl, 제어신호선Csu 및 웰급전용 선Vsu를 구비하고 있는 것에 의해, MOSFET의 임계값전압을 제어할 수 있음과 동시에 회로동작상 필요한 전원계통과 그것과는 독립된 전원계통을 스위치용 트랜지스터Tps 및 스위치용 트랜지스터Tns를 거쳐서 필요에 따라서 단락상태로 할 수 있다.
이와 같이, 본 실시예의 CMOS형 반도체 집적회로장치에 의하면 누설전류 시험시, 에이징시험시 및 통상동작시에 있어서 래치업 등을 방지할 수 있으므로, 고성능이고 또한 고신뢰도의 반도체 집적회로장치로 할 수 있다.
또한, 상기한 에이징시험의 상태를 도 5에 모식적으로 도시한다. CMOS형 반도체 집적회로장치SI는 에이징용 배선기판LB상에 1개 또는 여러개 실장된 상태에서 에이징 로(爐)A내에 장전되어 있다.
전원공급유닛PWU는 전원전압Vdd, Vss, 웰급전용 전압Vwl, Vsu 및 웰급전용 제어신호Cwl, Csu를 반도체 집적회로장치SI에 대해 공급하기 위한 구성부이다.
패턴발생기PG는 펄스신호를 생성함과 동시에 그 펄스신호를 필요에 따라서 반도체 집적회로장치SI에 공급하는 것에 의해, 반도체 집적회로장치SI의 내부회로를 활성화시킨 상태에서 시험을 실행하기 위한 구성부이다.
에이징시험시에는 반도체 집적회로장치SI가 수용된 에이징로A내의 온도를 소정의 온도로 설정한 후 그 상태를 일정시간 유지하는 것에 의해, 반도체 집적회로장치SI의 초기불량의 스크리닝(screening)을 실행하도록 되어 있다.
다음에, 본 실시예의 CMOS형 반도체 집적회로장치의 제조기술을 도 6∼도 9에 의해 설명한다.
도 6∼도 9는 본 실시예의 CMOS형 반도체 집적회로장치의 제조공정을 도시한 개략단면도이다.
우선, 도 6에 도시한 바와 같이 p형 반도체기판(1)을 마련하고 선행기술을 사용해서 그 p형 반도체기판(1)의 표면에 이온주입법에 의해 n형 웰(2) 및 p형 웰(3)을 형성한 후 그 표면의 선택적인 영역에 예를 들면 산화실리콘막으로 이루어지는 필드절연막(4)를 형성한다.
다음에, 도 7에 도시한 바와 같이 n형 웰(2)에 CMOSFET를 구성하는 p채널 MOSFET의 트랜지스터Tp와 본 실시예의 특징인 스위치용 트랜지스터T ps인 p채널 MOSFET를 동일 공정에 의해 형성한다.
또, p형 웰(3)에 CMOSFET를 구성하는 n채널 MOSFET의 트랜지스터Tn과 본 실시예의 특징인 스위치용 트랜지스터Tns인 n채널 MOSFET를 동일 공정에 의해 형성한다.
이 경우, 상술한 여러가지의 MOSFET에 있어서의 게이트전극G의 하부에는 게이트절연막이 형성되어 있음과 동시에 게이트전극G의 측벽에는 측벽용 절연막이 형성되어 있다.
또, n형 웰(2)에 CMOSFET를 구성하는 p채널 MOSFET의 트랜지스터Tp의 고농도의 p형 반도체영역인 소오스(5) 및 드레인(6)을 이온주입법에 의해 형성하는 공정과 동일 공정에 의해, 스위치용 트랜지스터Tps의 소오스(5)와 드레인(7) 및 p형 웰(3)에 p형 반도체영역(8)을 동시에 형성하고 있다.
또, 트랜지스터Tp의 소오스(5)와 스위치용 트랜지스터Tps의 소오스(5)는 인접해서 배치되어 있고 동일한 고농도의 p형 반도체영역으로서 형성하고 있다.
또, 상술한 고농도의 p형 반도체영역에는 그것보다 저농도의 p형 반도체영역(9)가 형성되어 있고, LDD구조의 MOSFET로서 형성하고 있다.
한편, p형 웰(3)에 CMOSFET를 구성하는 n채널 MOSFET의 트랜지스터Tn의 고농도의 n형 반도체영역인 소오스(10) 및 드레인(11)을 이온주입법에 의해 형성하는 공정과 동일 공정에 의해, 스위치용 트랜지스터Tns의 소오스(10)과 드레인(12) 및 n형 웰(2)에 n형 반도체영역(13)을 동시에 형성하고 있다.
또, 트랜지스터Tn의 소오스(10)과 스위치용 트랜지스터Tns의 소오스(10)은 인접해서 배치되어 있고 동일한 고농도의 n형 반도체영역으로서 형성하고 있다.
또, 상술한 고농도의 n형 반도체영역에는 그것보다 저농도의 n형 반도체영역(14)가 형성되어 있고 LDD구조의 MOSFET로서 형성하고 있다.
다음에, 도 8에 도시한 바와 같이 p형 반도체기판(1)상에 예를 들면 산화실리콘막을 CVD(Chemical Vapor Deposition)법에 의해 퇴적해서 절연막(15)를 형성한다.
계속해서, 포토리도그래피기술과 선택에칭기술을 사용해서 절연막(15)의 선택적인 영역에 스루홀을 형성한다.
그 후, P형 반도체기판(1)상에 예를 들면 알루미늄막을 스퍼터링법에 의해 퇴적해서 배선층(16)을 형성한다.
다음에, 포토리도그래피기술과 선택에칭기술을 사용해서 배선층(16)의 선택적인 영역을 제거하는 것에 의해 패턴화된 배선층(16)을 형성한다.
계속해서, 도 9에 도시한 바와 같이 p형 반도체기판(1)상에 예를 들면 산화실리콘막을 CVD법에 의해 퇴적해서 절연막(17)을 형성한다.
그 후, 포토리도그래피기술과 선택에칭기술을 사용해서 절연막(17)의 선택적인 영역에 스루홀을 형성한다.
다음에, p형 반도체기판(1)상에 예를 들면 알루미늄막을 스퍼터링법에 의해 퇴적해서 배선층(18)을 형성한다.
계속해서, 포토리도그래피기술과 선택에칭기술을 사용해서 배선층(18)의 선택적인 영역을 제거하는 것에 의해 패턴화된 배선층(18)을 형성한다.
이 경우, 배선층(16) 및 배선층(18)에 의해 CMOSFET에 있어서의 제1 전원전압선Vdd, 제2 전원전압선Vss, 입력선IN, 출력선OUT가 동일 공정에 의해 형성되어 있다.
또, 배선층(16) 및 배선층(18)에 의해 스위치용 트랜지스터Tps를 제어하기 위한 제어신호선Cwl, 스위치용 트랜지스터Tps의 드레인과 n형 웰(2)에 접속되어 있는 웰급전용 선Vwl, 스위치용 트랜지스터Tns를 제어하기 위한 제어신호선Csu, 스위치용 트랜지스터 Tns의 드레인과 p형 웰(3)에 접속되어 있는 웰급전용 선Vsu가 동일 공정에 의해 형성되어 있다.
그 후, p형 반도체기판(1)상에 다층배선기술을 이용해서 다층배선층을 형성한 후 표면보호막을 형성하는 것(도시생략)에 의해, CMOS형 반도체 집적회로장치의 제조공정을 종료한다.
또한, 상술한 제조공정은 p형 반도체기판(1)을 사용한 형태의 것이지만, 그것과는 반대의 도전형 n형 반도체기판을 사용해서 상술한 제조공정과는 반대의 도전형 웰 등의 반도체영역을 형성하는 형태로 할 수 있다.
상술한 본 실시예의 CMOS형 반도체 집적회로장치의 제조기술에 있어서, n형 웰(2)에 CMOSFET를 구성하는 p채널 MOSFET의 트랜지스터Tp와 본 실시예의 특징인 스위치용 트랜지스터Tps인 p채널 MOSFET를 동일 공정에 의해 형성하고 있다.
또, p형 웰(3)에 CMOSFET를 구성하는 n채널 MOSFET의 트랜지스터Tn과 본 실시예의 특징인 스위치용 트랜지스터Tns인 n채널 MOSFET를 동일 공정에 의해 형성하고 있다.
또, 배선층(16) 및 배선층(18)에 의해 CMOSFET에 있어서의 제1 전원전압선Vdd, 제2 전원전압선Vss, 입력선IN, 출력선OUT이 동일 공정에 의해 형성되어 있다.
또, 배선층(16) 및 배선층(18)에 의해 스위치용 트랜지스터Tps를 제어하기 위한 제어신호선Cwl, 스위치용 트랜지스터Tps의 드레인과 n형 웰(2)에 접속되어 있는 웰급전용 선Vwl, 스위치용 트랜지스터Tns를 제어하기 위한 제어신호선Csu, 스위치용 트랜지스터Tns의 드레인과 p형 웰(3)에 접속되어 있는 웰급전용 선Vsu가 동일 공정에 의해 형성되어 있다.
따라서, 본 실시예의 CMOS형 반도체 집적회로장치의 제조기술에 의하면, 스위치용 트랜지스터Tps 및 스위치용 트랜지스터Tns, 그들과 접속하는 제어신호선Cwl, 웰급전용 선Vwl, 제어신호선Csu와 웰급전용 선Vsu를 CMOSFET와 그것과 접속하는 제1 전원전압선Vdd, 제2 전원전압선Vss, 입력선IN과 출력선OUT을 형성하는 공정과 동일 공정에 의해 형성할 수 있는 것에 의해, 제조공정을 추가하는 일 없이 용이하게 그들을 동시에 형성할 수 있다.
또, 상술한 본 실시예의 CMOS형 반도체 집적회로장치의 제조기술에 있어서, 트랜지스터Tp의 소오스(5)와 스위치용 트랜지스터Tps의 소오스(5)는 인접해서 배치되어 있고 동일한 고농도의 p형 반도체영역으로서 형성하고 있다.
또, 트랜지스터Tn의 소오스(10)과 스위치용 트랜지스터Tns의 소오스(10)은 인접해서 배치되어 있고 동일한 고농도의 n형 반도체영역으로서 형성하고 있다.
따라서, 상술한 본 실시예의 CMOS형 반도체 집적회로장치의 제조기술에 의하면, 스위치용 트랜지스터Tps와 스위치용 트랜지스터Tns를 최소면적의 영역에 형성할 수 있는 것에 의해, 배치의 효율을 향상시킬 수 있다.
다음에, 본 발명의 다른 실시예를 도 10∼도 17에 의해 설명한다. 이 도 10∼도 17은 본 발명의 다른 실시예인 CMOS형 반도체 집적회로장치의 논리게이트의 변형예를 도시한 개략레이아웃도 및 각 레이아웃도에 대응한 회로도이다.
이 도 10∼도 17에 있어서는 1개의 논리게이트가 도시되어 있음과 동시에 그 1개마다 상기한 스위치용 트랜지스터Tps, Tns가 마련되어 있는 것을 나타내고 있다.
도 10은 2입력 NAND게이트회로NA1을 갖는 CMOS형 반도체 집적회로장치를 도시한 개략레이아웃도이고, 도 11은 그의 회로도이다.
이 2입력 NAND게이트회로NA1은 서로 병렬로 접속된 2개의 트랜지스터Tp1, Tp2와 서로 직렬로 접속된 2개의 트랜지스터Tn1, Tn2가 전원전압선Vdd, Vss 사이에 전기적으로 접속되어 구성되어 있다. 이 트랜지스터Tp1, Tp2는 p채널 MOSFET로 이루어지고 n형 웰(2)내에 형성되어 있다. 또, 트랜지스터Tn1, Tn2는 n채널 MOSFET로 이루어지고 p형 웰(3)내에 형성되어 있다.
트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN1에 전기적으로 접속되어 있다. 트랜지스터Tp2, Tn2의 게이트전극은 전기적으로 접속되고 또 입력선IN2에 전기적으로 접속되어 있다. 트랜지스터Tp1, Tp2의 드레인과 트랜지스터Tn2의 드레인은 전기적으로 접속되고 또 출력선OUT과 전기적으로 접속되어 있다.
도 12는 3입력 NAND게이트회로NA2를 갖는 CMOS형 반도체 집적회로장치를 도시한 개략레이아웃도이고, 도 13은 그의 회로도이다.
3입력 NAND게이트회로NA2는 서로 병렬로 접속된 3개의 트랜지스터Tp1, Tp2, Tp3과 서로 직렬로 접속된 3개의 트랜지스터Tn1, Tn2, Tn3이 전원전압선Vdd, Vss 사이에 전기적으로 접속되어 구성되어 있다. 이 트랜지스터Tp1, Tp2, Tp3은 p채널 MOSFET로 이루어지고 n형 웰(2)내에 형성되어 있다. 또, 트랜지스터Tn1, Tn2, Tn3은 n채널 MOSFET로 이루어지고 p형 웰(3)내에 형성되어 있다.
트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN1에 전기적으로 접속되어 있다. 트랜지스터Tp2, Tn2의 게이트전극은 전기적으로 접속되고 또 입력선IN2에 전기적으로 접속되어 있다. 트랜지스터Tp3, Tn3의 게이트전극은 전기적으로 접속되고 또 입력선IN3에 전기적으로 접속되어 있다. 트랜지스터Tp1∼Tp3의 드레인과 트랜지스터Tn3의 드레인은 전기적으로 접속되고 또 출력선OUT과 전기적으로 접속되어 있다.
도 14는 2입력 NOR게이트회로NO1을 갖는 CMOS형 반도체 집적회로장치를 도시한 개략레이아웃도이고, 도 15는 그의 회로도이다.
이 2입력 NOR게이트회로는 n형 웰(2) 및 p형 웰(3)내에 각각 2개의 트랜지스터Tp1, Tp2와 2개의 트랜지스터Tn1, Tn2를 갖고 있다.
2입력 NOR게이트회로NO1은 서로 직렬로 접속된 2개의 트랜지스터Tp1, Tp2와 서로 병렬로 접속된 2개의 트랜지스터Tn1, Tn2가 전원전압선Vdd, Vss 사이에 전기적으로 접속되어 구성되어 있다. 이 트랜지스터Tp1, Tp2는 p채널 MOSFET로 이루어지고 n형 웰(2)내에 형성되어 있다. 또, 트랜지스터Tn1, Tn2는 n채널 MOSFET로 이루어지고 p형 웰(3)내에 형성되어 있다.
이 트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN1에 전기적으로 접속되어 있다. 트랜지스터Tp2, Tn2의 게이트전극은 전기적으로 접속되고 또 입력선IN2에 전기적으로 접속되어 있다. 트랜지스터Tp2의 드레인과 트랜지스터Tn1, Tn2의 드레인은 전기적으로 접속되고 또 출력선OUT과 전기적으로 접속되어 있다.
도 16은 3입력 NOR게이트회로NO2를 갖는 CMOS형 반도체 집적회로장치를 도시한 개략레이아웃도이고, 도 17은 그의 회로도이다.
이 3입력 NOR게이트회로NO2는 서로 직렬로 접속된 3개의 트랜지스터Tp1, Tp2, Tp3과 서로 병렬로 접속된 3개의 트랜지스터Tn1, Tn2, Tn3이 전원전압선Vdd, Vss 사이에 전기적으로 접속되어 구성되어 있다.
이 트랜지스터Tp1, Tp2, Tp3은 p채널 MOSFET로 이루어지고 n형 웰(2)내에 형성되어 있다. 또, 트랜지스터Tn1, Tn2, Tn3은 n채널 MOSFET로 이루어지고 p형 웰(3)내에 형성되어 있다.
이 트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN1에 전기적으로 접속되어 있다. 트랜지스터Tp2, Tn2의 게이트전극은 전기적으로 접속되고 또 입력선IN2에 전기적으로 접속되어 있다. 트랜지스터Tp3, T n3의 게이트전극은 전기적으로 접속되고 또 입력선IN3에 전기적으로 접속되어 있다. 트랜지스터Tp3의 드레인과 트랜지스터Tn1, Tn2, Tn3의 드레인은 전기적으로 접속되고 또 출력선OUT과 전기적으로 접속되어 있다.
이 도 10∼도 17에 도시한 바와 같이, 상술한 실시예1의 CMOS형 반도체 집적회로장치와 마찬가지로 n형 웰(2)와 p형 웰(3)에 각각 MOSFET로 이루어지는 스위치용 트랜지스터Tps, Tns를 배치하고, 스위치용 트랜지스터Tps, Tns를 제어하기 위한 제어신호선Cwl, Csu, n형 웰(2)에 접속되어 있는 웰급전용 선Vwl 및 p형 웰(3)에 접속되어 있는 웰급전용선Vsu를 마련하는 것에 의해, 특히 반도체 집적회로장치의 통상동작시에 래치업이나 동작속도의 변동을 방지할 수 있고 고성능이고 또한 고신뢰도의 반도체 집적회로장치로 할 수 있다.
또, 반도체 집적회로장치의 시험시에 누설전류를 억제할 수 있고 그 누설전류에 기인하는 열폭주를 억제할 수 있으므로, 반도체 집적회로장치의 제조효율 및 신뢰성을 향상시키는 것이 가능하게 되어 있다.
다음에, 본 발명의 다른 실시예를 도 18에 따라 설명한다. 도 18은 본 실시예인 CMOS형 반도체 집적회로장치에 있어서의 반도체칩SC내의 전원전압선 및 제어신호선의 배치를 모식적으로 도시한 도면이다.
도 18에 도시한 바와 같이, 본 실시예의 CMOS형 반도체 집적회로장치의 배선배치에는 각 배선을 행렬형상으로 배치하는 형태를 적용할 수 있다.
각 배선의 끝부에는 핀(19)가 형성되어 있고 여러개의 핀(19)를 통해서 회로동작상 필요한 전원전압Vdd와 전원전압Vss가 입력되는 구조로 되어 있다.
웰급전용 선Vwl 및 웰급전용 선Vsu는 반도체칩SC에 있어서의 특정의 1개의 핀(19)를 통해서 반도체칩SC내의 내부회로에 입력되는 구조로 되어 있다.
또, 제어신호선Cwl 및 제어신호선Csu도 반도체칩SC에 있어서의 특정의 1개의 핀(19)를 통해서 반도체칩SC내의 내부회로에 입력되는 구조로 되어 있다.
본 실시예의 CMOS형 반도체 집적회로장치에 의하면, 반도체 집적회로장치의 통상동작시에 있어서는 제어신호선Cwl, Csu와 웰급전용선Vwl, Vsu를 각각 고저항체 등을 거쳐 전원전압선Vdd, Vss와 전기적으로 접속해 두고, 제어신호선Cwl, Csu 및 웰급전용 선Vwl, Vsu를 소정의 전위로 고정한다. 이것에 의해, 반도체 집적회로장치의 통상동작시에 있어서는 제어신호선Cwl, Csu 및 웰급전용 선Vwl, Vsu로 외부에서 소정의 신호나 전압을 공급하지 않아도 반도체 집적회로장치에 있어서의 원하는 회로동작을 실행시키는 것이 가능하게 되어 있다. 물론, 외부에서 소정의 신호나 전압을 공급하도록 해도 좋다.
또, 반도체 집적회로장치의 시험시에 있어서는 상기한 고저항체보다 작은저항을 갖는 전원공급장치를 사용해서 강제적으로 외부에서 핀(19)를 통해서 소정의 신호 또는 전원전압을 제어신호선Cwl, Csu 및 웰급전용 선Vwl, Vsu로 공급하도록 한다.
다음에, 본 발명의 다른 실시예를 도 19에 따라 설명한다. 도 19는 반도체칩SC의 주요부 평면도를 도시한 것이다.
반도체칩SC에는 n형 웰(2) 및 p형 웰(3)이 도 19의 횡방향을 따라 즉 셀영역CL의 배열방향을 따라 연장한 상태로 형성되어 있다.
도 19에 있어서는 n형 웰(2) 및 p형 웰(3)의 각각이 여러개로 분할되어 있도록 도시되어 있지만 이것은 1개의 셀영역CL의 구획을 도시한 것으로서, n형 웰(2) 및 p형 웰(3)의 각각은 여러개로 분할되어 있는 것이 아니라 일체적으로, 즉 소정의 불순물분포가 연속하는 반도체영역으로서 전기적으로도 접속된 상태로 형성되어 있다.
이 셀영역CL은 기본단위의 논리게이트를 형성하는 데 필요한 1군의 소자가 배치되는 영역으로서, 그 범위는 n형 웰(2) 및 p형 웰(3)의 양쪽을 포함하도록 설정되어 있다.
또, 반도체칩SC의 주면상에는 상술한 셀영역CL의 1군을 둘러싸도록 전원전압선Vdd, Vss, 웰급전용 선Vwl, Vsu 및 제어신호선Cwl, Csu가 배치되어 있다. 또한, 반도체칩SC의 주면상에는 전원전압선Vdd, Vss, 웰급전용 선Vwl, Vsu 및 제어신호선Cwl, Csu가 격자형상으로 배치되어 있다. 도 19에는 그 격자의 기본단위분이 도시되어 있다.
전원전압선Vdd1, 웰급전용 선Vwl1및 제어신호선Cwl1은 셀영역CL의 긴쪽방향의 끝부(도 19의 위쪽) 근방측에 있어서, 각 셀영역CL을 횡단하도록 셀영역CL의 배열방향을 따라 연장한 상태로 배치되어 있다. 또한, 전원전압선Vdd1, 웰급전용 선Vwl1및 제어신호선Cwl1은 셀영역CL의 중심에서 외주를 향하는 방향을 따라 순서대로 배치되어 있다.
전원전압선Vss1, 웰급전용 선Vsu1및 제어신호선Csu1은 셀영역CL의 긴쪽방향의 끝부(도 19의 아래쪽) 근방측에 있어서, 각 셀영역CL을 횡단하도록 셀영역CL의 배열방향을 따라 연장한 상태로 배치되어 있다. 또한, 전원전압선Vss1, 웰급전용 선Vsu1및 제어신호선Csu1은 셀영역CL의 중심에서 외주를 향하는 방향을 따라 순서대로 배치되어 있다.
이들 전원전압선Vdd1, Vss1, 웰급전용 선Vwl1, Vsu1및 제어신호선Cwl1, Csu1은 예를 들면 알루미늄 또는 알루미늄합금으로 이루어지고 제1 배선층에 형성되어 있다.
한편, 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 셀영역CL의 배열방향에 대해 직교하도록 연장한 상태로 배치되어 있다. 또한, 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2가 전원전압선Vdd2, Vss2에 의해 사이에 배치된 상태로 배치되어 있다.
이들 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 예를 들면 알루미늄 또는 알루미늄합금으로 이루어지고 제2 배선층에 형성되어 있다.
제2 배선층에 배치된 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 각각 제1 배선층에 배치된 전원전압선Vdd1, Vss1, 웰급전용 선Vwl1, Vsu1및 제어신호선Cwl1, Csu1과의 교차점에 있어서 접속구멍TH를 통해서 전기적으로 접속되어 있다.
그런데, 본 실시예에 있어서는 이하와 같은 구성으로 되어 있다. 첫번째로 상기 실시예와 마찬가지로 스위치용 트랜지스터Tps, Tns(도 3 등 참조)가 1개의 셀영역CL마다 즉 1개의 논리게이트마다 1개씩 배치되어 있다. 따라서, 상기 실시예와 동일한 효과를 얻는 것이 가능하게 되어 있다.
다음에, 본 발명의 다른 실시예를 도 20∼도 25에 따라 설명한다. 도 20은 본 실시예에 있어서의 CMOS형 반도체 집적회로장치의 주요부에 있어서의 회로도를 도시한 것이다.
본 실시예에 있어서는 상기한 스위치용 트랜지스터Tps, Tns를 여러개의 논리게이트에 대해 1개 마련하는 구조로 되어 있다. 도 20에는 논리게이트로서 예를 들면 인버터회로INV, 2입력 NAND게이트회로NA 및 2입력 NOR게이트회로NO가 도시되어 있다.
단, 논리게이트의 종류는 이들에 한정되는 것이 아니라 여러가지로 변경가능하다. 또, 1개의 스위치용 트랜지스터가 배치되는 논리게이트군은 다른 종류의 논리게이트로 구성하는 것에 한정되는 것이 아니라, 동일 종류의 논리게이트로 구성하는 것에도 적용할 수 있다.
인버터회로INV는 트랜지스터Tp1, Tn1이 전원전압선Vdd, Vss 사이에 직렬로 접속되어 구성되어 있다. 트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN에 전기적으로 접속되어 있다.
2입력 NAND게이트회로NA는 서로 병렬로 접속된 2개의 트랜지스터Tp1, Tp2와 서로 직렬로 접속된 2개의 트랜지스터Tn1, Tn2가 전원전압선Vdd, Vss 사이에 전기적으로 접속되어 구성되어 있다. 트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN1에 전기적으로 접속되어 있다. 트랜지스터Tp2, Tn2의 게이트전극은 전기적으로 접속되고 또 입력선IN2에 전기적으로 접속되어 있다. 트랜지스터Tp1, Tp2의 드레인과 트랜지스터Tn1의 드레인은 전기적으로 접속되어 있다.
2입력 NOR게이트회로NO는 서로 직렬로 접속된 2개의 트랜지스터Tp1, Tp2와 서로 병렬로 접속된 2개의 트랜지스터Tn1, Tn2가 전원전압선Vdd, Vss 사이에 전기적으로 접속되어 구성되어 있다. 트랜지스터Tp1, Tn1의 게이트전극은 전기적으로 접속되고 또 입력선IN1에 전기적으로 접속되어 있다. 트랜지스터Tp2, Tn2의 게이트전극은 전기적으로 접속되고 또 입력선IN2에 전기적으로 접속되어 있다. 트랜지스터Tp2의 드레인과 트랜지스터Tn1, Tn2의 드레인은 전기적으로 접속되어 있다.
이들 인버터회로INV, 2입력 NAND회로NA, 2입력 NOR회로NO의 트랜지스터Tp1, Tp2, Tn1, Tn2및 스위치용 트랜지스터Tps, Tns의 기판전위는 웰급전용 선Vwl, Vsu에서 공급되도록 되어 있다.
웰급전용 선Vwl과 전원전압선Vdd 사이에는 스위치용 트랜지스터Tps가 전기적으로 접속되어 있다. 또, 웰급전용 선Vsu와 전원전압선Vss 사이에는 스위치용 트랜지스터Tns가 전기적으로 접속되어 있다.
즉, 반도체 집적회로장치의 시험시에는 스위치용 트랜지스터Tps, Tns를 오프로 해서 웰급전용 선Vwl, Vsu에 소정의 전위를 공급하는 것에 의해, 누설전류를 억제할 수 있고 그 누설전류에 기인하는 열폭주를 억제할 수 있다. 이것에 의해, 반도체 집적회로장치의 제조효율 및 신뢰성을 향상시키는 것이 가능하게 되어 있다.
또, 반도체 집적회로장치의 통상동작시에는 스위치용 트랜지스터Tps, Tns를 온으로 해서 웰급전용 선Vwl, Vsu에 각각 전원전압Vdd, Vss를 공급하는 것에 의해 래치업 및 동작속도의 변동 등을 방지할 수 있으므로, 반도체 집적회로장치의 동작신뢰성을 확보하는 것이 가능하게 되어 있다.
다음에, 도 20에 도시한 회로의 배치예를 도 21 및 도 22에 도시한다.
도 21은 웰급전용 선Vwl, Vsu를 n형 웰(2) 및 p형 웰(3)으로 구성한 경우를 도시한 것이다. 즉, 웰급전용 전압Vwl, Vsu를 각각 n형 웰(2) 및 p형 웰(3)을 통해서 여러개의 논리게이트의 웰로 공급하는 구조를 도시한 것이다.
또, 도 22는 웰급전용 선Vwl, Vsu를 배선L로 구성한 경우를 도시한 것이다. 즉, 웰급전용 전압Vwl, Vsu를 배선L을 통해서 여러개의 논리게이트의 웰로 공급하는 구조를 도시한 것이다.
이 배선L은 각 논리게이트의 셀영역CL내에 있어서의 n형 웰(2) 및 p형 웰(3)에 접속구멍TH를 통해서 전기적으로 접속되어 있다. 즉, 웰급전용 전압Vwl, Vsu를 각 논리게이트의 근방에서 공급하는 것이 가능하게 되어 있다. 따라서, 도 22의 구조에 있어서는 각 논리게이트에 대해 도 21의 구조보다 안정된 상태에서 웰급전용 전압Vwl, Vsu를 공급하는 것이 가능하게 되어 있다.
다음에, 도 22의 구조를 채용한 경우에 있어서의 반도체칩의 주요부 평면도를 도 23에 도시한다. 또, 그 XXIV-XXIV선 및 XXV-XXV선의 단면도를 도 24 및 도 25에 도시한다.
반도체칩SC에는 n형 웰(2) 및 p형 웰(3)이 도 23의 횡방향을 따라 즉 셀영역CL의 배열방향을 따라 연장한 상태로 형성되어 있다.
도 23에 있어서는 n형 웰(2) 및 p형 웰(3)이 여러개로 분할되어 있도록 도시되어 있지만 이것은 1개의 셀영역CL의 구획을 도시한 것으로서, n형 웰(2) 및 p형 웰(3)의 각각은 여러개로 분할되어 있는 것이 아니라 일체적으로, 즉 소정의 불순물분포가 연속하는 1개의 반도체영역으로서 전기적으로도 접속된 상태로 형성되어 있다.
이 셀영역CL은 기본단위의 논리게이트를 형성하는 데 필요한 1군의 소자가 배치되는 영역으로서, 그 범위는 n형 웰(2) 및 p형 웰(3)의 양쪽을 포함하도록 설정되어 있다.
또, 반도체칩SC의 주면상에는 상술한 셀영역CL의 1군을 둘러싸도록 전원전압선Vdd, Vss 및 웰급전용 선Vwl, Vsu가 배치되어 있다. 단, 제어신호선Cwl, Csu는 도 23의 종방향 즉 셀영역CL의 배열방향에 대해 직교하는 방향으로 연장하는 것만이 배치되어 있다.
이것은 본 실시예에 있어서는 후술하는 바와 같이, 스위치용 트랜지스터Tps, Tns(도 20 등 참조)가 셀영역CL의 배열방향에 대해 직교하는 방향으로 연장하는 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2의 바로 아래에 형성되어 있으므로, 제어신호선Cwl2, Csu2를 도 23의 횡방향 즉 셀영역CL의 배열방향으로 연장시켜 배치할 필요가 없기 때문이다. 이 때문에, 본 실시예에 있어서는 도 23의 종방향의 치수 즉 셀영역CL의 긴쪽방향에 있어서의 치수를 축소하는 것이 가능하게 되어 있다.
또한, 반도체칩SC의 주면상에는 전원전압선Vdd, Vss 및 웰급전용 선Vwl, Vsu가 격자형상으로 배치되어 있다. 도 23에는 그 격자의 기본단위분이 도시되어 있다.
전원전압선Vdd1및 웰급전용 선Vwl1은 셀영역CL의 긴쪽방향의 끝부(도 23의 위쪽) 근방측에 있어서, 각 셀영역CL을 횡단하도록 셀영역CL의 배열방향을 따라 연장한 상태로 배치되어 있다. 또한, 전원전압선Vdd1및 웰급전용 선Vwl1은 셀영역CL의 중심에서 외주를 향하는 방향을 따라 순서대로 배치되어 있다.
전원전압선Vss1및 웰급전용 선Vsu1은 셀영역CL의 긴쪽방향의 끝부(도 23의 아래쪽) 근방측에 있어서, 각 셀영역CL을 횡단하도록 셀영역CL의 배열방향을 따라 연장한 상태로 배치되어 있다. 또한, 전원전압선Vss1및 웰급전용 선Vsu1은 셀영역CL의 중심에서 외주를 향하는 방향을 따라 순서대로 배치되어 있다.
이들 전원전압선Vdd1, Vss1및 웰급전용 선Vwl1, Vsu1은 예를 들면 알루미늄 또는 알루미늄합금으로 이루어지고 제1 배선층에 형성되어 있다.
전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 셀영역CL의 배열방향에 대해 직교하도록 연장한 상태로 배치되어 있다. 또한, 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2가 전원전압선Vdd2, Vss2에 의해 사이에 배치된 상태로 배치되어 있다.
이들 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 예를 들면 알루미늄 또는 알루미늄합금으로 이루어지고 제2 배선층에 형성되어 있다.
제2 배선층에 배치된 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2는 각각 제1 배선층에 배치된 전원전압선Vdd1, Vss1, 웰급전용 선Vwl1, Vsu1및 제어신호선Cwl1, Csu1과의 교차점의 접속구멍TH를 통해서 전기적으로 접속되어 있다.
이와 같이 본 실시예에 있어서는 상기한 스위치용 트랜지스터Tps, Tns가 여러개의 셀영역CL 즉 여러개의 논리게이트마다 1조의 비율로 배치되어 있음과 동시에 상기한 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2의 바로 아래에 배치되어 있다.
즉, 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2의 바로 아래에는 통상 반도체 집적회로장치를 구성하는 소자가 배치되지 않은 빈영역으로 되어 있지만, 그 빈영역에 스위치용 트랜지스터Tps, Tns를 마련하는 것에 의해 반도체칩SC의 주면을 유효하게 사용하는 것이 가능하게 된다.
그 결과, 그 빈영역 이외의 영역에 스위치용 트랜지스터Tps, Tns를 마련하는 경우에 비해 면적의 증대를 억제하는 것이 가능하게 되어 있다. 또, 상기한 바와 같이 셀영역CL의 긴쪽방향의 치수를 축소할 수 있다. 이 때문에, 소자집적도의 향상이나 반도체칩SC의 전체적인 면적의 축소를 더욱 추진하는 것이 가능하게 된다.
도 24에는 p채널 MOSFET로 이루어지는 스위치용 트랜지스터Tps의 단면도가 도시되어 있다. 스위치용 트랜지스터Tps는 n형 웰(2)에 있어서 필드절연막(4)로 둘러싸인 활성영역에 형성되어 있고, 반도체영역20pl, 게이트절연막20pi 및 게이트전극G를 갖고 있다.
반도체영역20pl은 저농도영역20pl1과 고농도영역20pl2를 갖고 있다. 저농도영역20pl1및 고농도영역20pl2는 예를 들면 p형 불순물의 붕소가 함유되어 이루어지고, 고농도영역20pl2의 쪽이 저농도영역20pl1보다 불순물농도가 높게 설정되어 있다.
게이트절연막20pi는 예를 들면 이산화실리콘(SiO2)으로 이루어지고, 게이트전극G는 예를 들면 저저항 폴리실리콘의 단층막 또는 저저항 폴리실리콘상에 텅스텐실리사이드 등과 같은 실리사이드를 퇴적시킨 적층막으로 이루어진다.
도 24에는 게이트전극G가 여러개로 분할되어 도시되어 있지만, 실제로는 이들 게이트전극G는 서로 전기적으로 접속되어 있다. 게이트전극G의 측면에는 예를 들면 SiO2등으로 이루어지는 측벽절연막(21)이 형성되어 있다.
이 스위치용 트랜지스터Tps는 층간절연막(22a)에 의해 피복되어 있다. 이 층간절연막(22a)는 예를 들면 SiO2등으로 이루어지고, 그 위에는 제1층 배선층의 전원전압선Vdd1이 형성되어 있다. 이 전원전압선Vdd1은 층간절연막(22b)에 의해 피복되어 있다. 이 층간절연막(22b)는 예를 들면 SiO2등으로 이루어지고, 그 위에는 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2가 형성되어 있다. 또한, 이 상층에는 층간절연막을 거쳐서 제3층배선이 형성되고 또 그 제3층배선은 표면보호막에 의해 피복되어 있다.
도 25에는 n채널 MOSFET로 이루어지는 스위치용 트랜지스터Tns의 단면도가 도시되어 있다. 스위치용 트랜지스터Tns는 p형 웰(3)에 있어서 필드절연막(4)로 둘러싸인 활성영역에 형성되어 있고, 반도체영역20nl, 게이트절연막20ni 및 게이트전극G를 갖고 있다.
반도체영역20nl은 저농도영역20nl1과 고농도영역20nl2를 갖고 있다. 저농도영역20nl1및 고농도영역20nl2는 예를 들면 n형 불순물의 인 또는 비소(As)가 함유되어 이루어지고, 고농도영역20nl2의 쪽이 저농도영역20nl1보다 불순물농도가 높게 설정되어 있다.
게이트절연막20ni는 예를 들면 SiO2로 이루어지고, 게이트전극G는 예를 들면 저저항 폴리실리콘의 단층막 또는 저저항 폴리실리콘상에 텅스텐실리사이드 등과 같은 실리사이드를 퇴적시킨 적층막으로 이루어진다.
도 25에는 게이트전극G가 여러개로 분할되어 도시되어 있지만, 실제로는 이들 게이트전극G는 서로 전기적으로 접속되어 있다. 게이트전극G의 측면에는 예를 들면 SiO2등으로 이루어지는 측벽절연막(21)이 형성되어 있다.
이 스위치용 트랜지스터Tns는 층간절연막(22a)에 의해 피복되어 있다. 이 층간절연막(22a)는 예를 들면 SiO2등으로 이루어지고, 그 위에는 제1층 배선층의 전원전압선Vss1이 형성되어 있다. 이 전원전압선Vss1은 층간절연막(22b)에 의해 피복되어 있다. 이 층간절연막(22b)는 예를 들면 SiO2등으로 이루어지고, 그 위에는 전원전압선Vdd2, Vss2, 웰급전용 선Vwl2, Vsu2및 제어신호선Cwl2, Csu2가 형성되어 있다. 또한, 이 상층에는 층간절연막을 거쳐서 제3층배선이 형성되고 또 그 제3층 배선은 표면보호막에 의해 피복되어 있다.
이와 같이 본 실시예에 의하면, 도 1 등에서 설명한 상기 실시예에서 얻어지는 효과 이외에 이하의 효과를 얻는 것이 가능하게 되어 있다.
[1] 여러개의 논리게이트에 대해 1조의 스위치용 트랜지스터Tps, Tns를 배치하는 것에 의해, 반도체칩SC내에 있어서의 전체적인 스위치용 트랜지스터Tps, Tns의 점유면적을 축소하는 것이 가능하게 된다.
[2] 스위치용 트랜지스터Tps, Tns를 전원전압선Vdd2, Vss2등의 배선배치영역의 바로 아래에 마련한 것에 의해, 반도체칩SC의 주면을 유효하게 사용할 수 있고, 그 배선배치영역 이외의 영역에 스위치용 트랜지스터Tps, Tns를 마련하는 경우에 비해 면적의 증대를 억제하는 것이 가능하게 된다.
[3] 스위치용 트랜지스터Tps, Tns를 전원전압선Vdd2, Vss2등의 배선배치영역의 바로 아래에 마련한 것에 의해, 셀영역CL의 배열방향으로 연장하는 제어신호선Cwl, Csu를 마련할 필요가 없어지므로, 그 분만큼 셀영역CL의 긴쪽방향의 면적을 축소하는 것이 가능하게 된다.
[4] 상기 [1]∼[3]에 의해 스위치용 트랜지스터Tps, Tns를 부가한 것에 기인하는 칩사이즈의 증대를 억제하는 것이 가능하게 된다.
[5] 상기 [1]∼[3]에 의해 스위치용 트랜지스터Tps, Tns를 부가한 것에 기인하는 집적회로소자의 집적도의 저감을 억제하는 것이 가능하게 된다.
다음에, 본 발명의 다른 실시예를 도 26에 의해 설명한다. 도 26은 본 발명의 실시예인 반도체 집적회로장치의 주요부 회로도를 도시한 것이다.
본 실시예는 도 20 등에서 설명한 상기 실시예와 거의 동일한 구조로 되어 있다. 다른 점은 스위치용 트랜지스터Tps, Tns의 전단에 스위치용 트랜지스터Tps, Tns의 동작을 제어하는 스위치 제어부STC를 마련하고 있는 것이다.
본 실시예에 있어서는 이 스위치 제어부STC를 마련한 것에 의해, 스위치용 트랜지스터Tps, Tns의 온/오프를 제어하는 제어신호용 배선을 1개로 하는 것이 가능하게 되어 있다. 이것은 제어신호선Cwl, Csu중의 어느 한쪽이 고전위(하이)일 때 다른쪽이 저전위(로우)로 되는 것을 고려한 구조로서, 다음과 같은 구성으로 되어 있다.
스위치용 제어부STC는 트랜지스터Tpc1, Tpc2, Tnc1, Tnc2와 인버터회로INVc를 갖고 있다. 트랜지스터Tpc1, Tpc2는 p채널 MOSFET로 이루어지고, 트랜지스터Tnc1, Tnc2는 n채널 MOSFET로 이루어진다.
제어신호선C는 인버터회로INVc를 거쳐 트랜지스터Tpc1, Tnc1의 게이트전극에 전기적으로 접속되어 있음과 동시에 인버터회로INVc를 거치지 않고, 트랜지스터Tpc2, Tnc2의 게이트전극에 전기적으로 접속되어 있다.
즉, 본 실시예에 있어서는 제어신호선C를 2개의 배선경로로 나눔과 동시에 그 한쪽의 배선경로는 인버터회로INVc를 거쳐 후단의 회로와 전기적으로 접속하고, 그 다른쪽의 배선경로는 인버터회로INVc를 거치지 않고 후단의 회로와 전기적으로 접속하는 구성으로 되어 있다.
이것에 의해, 1개의 제어신호에서 전위가 다른 2개의 제어신호를 생성하고, 그 전위가 다른 2개의 신호를 각각 제어신호Cwl, Csu로 해서 스위치용 트랜지스터Tps, Tns로 전송하는 구성으로 되어 있다.
트랜지스터Tpc1, Tnc1의 한쪽의 반도체영역은 스위치용 트랜지스터Tps의 게이트전극에 전기적으로 접속되어 있다. 또, 트랜지스터Tpc1의 다른쪽의 반도체영역은 웰급전용 선Vwl과 전기적으로 접속되고, 트랜지스터Tnc1의 다른쪽의 반도체영역은 웰급전용 선Vsu와 전기적으로 접속되어 있다.
한편, 트랜지스터Tpc2, Tnc2의 한쪽의 반도체영역은 스위치용 트랜지스터Tns의 게이트전극에 전기적으로 접속되어 있다. 또, 트랜지스터Tpc2의 다른쪽의 반도체영역은 웰급전용 선Vwl과 전기적으로 접속되고, 트랜지스터Tnc2의 다른쪽의 반도체영역은 웰급전용 선Vsu와 전기적으로 접속되어 있다.
이와 같이 본 실시예에 의하면 도 20 등을 사용해서 설명한 상기 실시예에서 얻어진 효과 이외에 이하의 효과를 얻는 것이 가능하게 된다. 즉, 스위치용 트랜지스터Tps, Tns의 온/오프를 제어하기 위한 제어신호선을 1개로 하는 것이 가능하게 된다.
다음에, 본 발명의 다른 실시예를 도 27 및 도 28에 따라 설명한다. 본 실시예에 있어서는 본 발명을 예를 들면 데스크톱형이나 랩톱형의 퍼스널컴퓨터 등과 같은 계산기에 내장되는 SRAM(Static Random Access Memory) 등에 적용한 경우에 대해 설명한다.
도 27은 SRAM을 갖는 반도체칩SC의 평면도이다. 반도체칩SC의 중앙 및 한쪽의 긴변근방(도 27의 아래쪽측의 긴변)에는 주변회로영역P1, P2가 배치되어 있다.
그 중앙의 주변회로영역P1에는 예를 들면 디코더회로 등과 같은 주변회로가 형성되어 있다. 또, 그 긴변근방의 주변회로영역P2에는 예를 들면 센스앰프회로나 라이트회로 등과 같은 주변회로가 형성되어 있다.
이 주변회로영역P1, P2에 있어서도 상기 실시예와 마찬가지로 상기 스위치용 트랜지스터Tps, Tns(도 3, 도 20 등 참조)가 배치되어 있다. 그 배치의 방법은 1개의 논리게이트마다 1개의 스위치용 트랜지스터를 배치해도 좋고, 여러개의 논리게이트마다 1개의 스위치용 트랜지스터를 배치해도 좋다. 따라서, 반도체 집적회로장치의 주변회로에 있어서도 상기 실시예에서 얻어진 효과가 얻어지도록 되어 있다.
또, 반도체칩SC에 있어서 중앙의 주변회로영역P1의 양측에는 메모리셀 어레이M1, M2가 배치되어 있다. 이 메모리셀 어레이M1, M2에는 후술하는 여러개의 메모리셀이 도 27의 종횡방향으로 규칙적으로 배치되어 있다.
본 실시예에 있어서는 메모리셀 어레이M1, M2내에도 상기 스위치용 트랜지스터가 배치되어 있다. 이 스위치용 트랜지스터는 메모리셀 어레이M1, M2내에 있어서 규칙적으로 배열해서 배치되어 있는 여러개의 사각형에 의해 도시되어 있다.
단, 이 스위치용 트랜지스터는 각 메모리셀 어레이M1, M2내에 여러개 마련하는 것에 한정되는 것이 아니라 각 메모리셀 어레이M1, M2에 1개씩 마련하도록 해도 좋다.
또, 스위치용 트랜지스터의 배치의 방법은 도 27의 종횡방향으로 배치하는 방법에 한정되는 것이 아니라, 예를 들면 도 27의 종방향 또는 횡방향만으로 배열해서 배치하도록 해도 좋다.
도 28은 이 SRAM의 메모리셀MC를 도시하고 있다. 메모리셀MC는 예를 들면 CMOS구조의 2단의 인버터를 교차시켜 접속해서 얻어지는 플립플롭회로를 기본으로 해서 구성되어 있고, 워드선WL과 비트선BL의 교차점 근방에 배치되어 있다.
각 인버터는 트랜지스터Tpm, Tnm으로 이루어지고, 한쪽의 인버터의 입력 및 출력은 각각 다른쪽의 인버터의 출력 및 입력에 전기적으로 접속되어 구성되어 있다. 또한, 트랜지스터Tpm은 p채널 MOSFET로 이루어지고, 트랜지스터 Tnm은 n채널 MOSFET로 이루어진다.
이 메모리셀MC는 트랜지스터Tnms를 거쳐 비트선BL과 전기적으로 접속되어 있다. 이 트랜지스터Tnms는 예를 들면 n채널 MOSFET로 이루어지고, 그 게이트전극은 워드선WL과 전기적으로 접속되어 있다. 또한, 이와 같은 메모리셀MC가 메모리셀 어레이에 여러개 규칙적으로 배치되어 있다.
그런데, 본 실시예에 있어서는 메모리셀MC에 있어서의 트랜지스터Tpm, Tnm의 기판전위 및 트랜지스터Tnms의 기판전위를 메모리셀MC의 외부에서 제어하는 것이 가능한 구조로 되어 있다. 즉, 이하와 같은 구성으로 되어 있다.
메모리셀 어레이M1, M2(도 27 참조)에는 워드선WL과 평행하게 연장하는 웰급전용 선Vwl, Vsu가 메모리셀MC를 사이에 배치하도록 형성되어 있다. 이 웰급전용 선Vwl, Vsu는 메모리셀MC의 트랜지스터Tpm, Tnm 및 트랜지스터Tnms의 웰과 전기적으로 접속되어 있음과 동시에 각각 스위치용 트랜지스터Tps, Tns를 거쳐서 전원전압선Vdd, Vss와 전기적으로 접속되어 있다.
본 실시예에 있어서는 이 스위치용 트랜지스터Tps, Tns가 여러개의 메모리셀MC에 대해 1개의 비율로 배치되어 있다. 이것에 의해, 스위치용 트랜지스터Tps, Tns를 메모리셀 어레이M1, M2에 마련한 것에 의한 칩사이즈의 대폭적인 증대를 방지하는 것이 가능하게 되어 있다. 또한, 웰급전용선Vwl, Vsu와 각 트랜지스터Tpm, Tnm, 트랜지스터Tnms의 웰과의 접속방법은 도 21 또는 도 22에서 도시한 바와 같이 웰을 통해서 실행해도 좋고 배선을 통해서 실행해도 좋다.
이와 같은 본 실시예에 있어서는 반도체 집적회로장치의 시험에 있어서 메모리셀 어레이M1, M2에 있어서의 스위치용 트랜지스터Tps, Tns를 오프하고, 웰급전용 선Vwl, Vsu에서 각 트랜지스터Tpm, Tnm, 트랜지스터Tnms의 기판전위에 소정의 전압을 인가한다. 이것에 의해, 시험시에 있어서의 누설전류의 문제를 회피할 수 있고 그 누설전류에 기인하는 에이징시험시의 열폭주의 문제도 회피하는 것이 가능하게 된다.
한편, 반도체 집적회로장치의 통상동작시에 있어서는 제어신호선Cwl, Csu에 각각 전원전압Vdd, Vss를 인가하는 것에 의해, 스위치용 트랜지스터Tps, Tns를 온한다. 이것에 의해, 전원전압선Vdd, Vss와 웰급전용 선Vwl, Vsu를 전기적으로 접속해서 트랜지스터Tp, Tn의 기판전위를 각각 전원전압Vdd, Vss로 설정한다. 이것에 의해, 트랜지스터Tpm, Tnm, Tnms의 기판전위의 변동을 억제할 수 있으므로 그 기판전위의 변동에 기인하는 래치업 및 동작속도의 변동을 방지할 수 있고 반도체 집적회로장치의 동작신뢰성을 확보하는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 반도체기판은 절연층상에 소자형성용의 얇은 반도체층을 마련하는 소위 SOI(Silicon on Insulator)구조의 반도체기판 등을 사용할 수 있고, CMOSFET를 형성하는 영역의 외부에 MOSFET 또는 바이폴라트랜지스터 등의 여러가지의 반도체소자를 조합한 형태의 회로를 갖는 반도체 집적회로장치 및 그 제조기술로 할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 논리게이트회로 또는 단일체의 반도체 메모리회로인 반도체 집적회로장치기술에 적용한 경우에 대해서 설명했지만 그것에 한정되는 것은 아니고, 예를 들면 원칩마이크로컴퓨터 등과 같은 동일 반도체기판상에 논리게이트회로 및 반도체메모리회로를 갖는 반도체 집적회로장치기술 등에 적용할 수 있다. 본 발명은 적어도 CMIS구조를 갖는 반도체 집적회로장치 조건의 것에 적용할 수 있다.
이상과 같이, 본 발명의 반도체 집적회로장치는 이동체 전자기기나 비디오카메라 등과 같은 소형전자기기 또는 데스크톱형이나 랩톱형의 퍼스널 컴퓨터 등과 같은 계산기에 내장되는 반도체 집적회로장치에 사용해서 적합한 것이다.

Claims (19)

  1. 반도체기판에 형성되어 있는 제1 도전형 웰에 제2 도전형 MOSFET를 갖고, 상기 반도체기판에 형성되어 있는 제2 도전형 웰에 제1 도전형 MOSFET를 갖고, 상기 제1 도전형 MOSFET와 상기 제2 도전형 MOSFET에 의해 CMOSFET가 구성되어 있고, 상기 CMOSFET에 접속되어 있는 제1 전원전압선과 상기 제1 전원전압선보다 작은 전압이 인가되어 있는 제2 전원전압선과는 독립으로 제3 전원전압선 및 제4 전원전압선을 갖고, 상기 제3 전원전압선에 의해 상기 제1 도전형 웰로 필요에 따라서 급전할 수 있음과 동시에 상기 제4 전원전압선에 의해 상기 제2 도전형 웰로 필요에 따라서 급전할 수 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 제1 전원전압선과 상기 제3 전원전압선 사이에 MOSFET로 이루어지는 제1 스위치용 트랜지스터가 접속되어 있고, 상기 제2 전원전압선과 상기 제4 전원전압선 사이에 MOSFET로 이루어지는 제2 스위치용 트랜지스터가 접속되어 있고, 상기 제1 스위치용 트랜지스터를 필요에 따라서 동작시키는 것에 의해 상기 제1 전원전압선과 상기 제3 전원전압선을 단락시킬 수 있음과 동시에 상기 제2 스위치용 트랜지스터를 필요에 따라서 동작시키는 것에 의해 상기 제2 전원전압선과 상기 제4 전원전압선을 단락시킬 수 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서,
    상기 제1 스위치용 트랜지스터의 소오스는 상기 제2 도전형 MOSFET에 있어서의 상기 제1 전원전압선이 접속되어 있는 소오스와 인접해서 배치되어 있음과 동시에 동일한 반도체영역으로 되어 있고, 상기 제2 스위치용 트랜지스터의 소오스는 상기 제1 도전형 MOSFET에 있어서의 상기 제2 전원전압선이 접속되어 있는 소오스와 인접해서 배치되어 있음과 동시에 동일한 반도체영역으로 되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제2항에 있어서,
    상기 제1 스위치용 트랜지스터와 상기 제2 스위치용 트랜지스터는 논리게이트의 단위마다 1조 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제2항에 있어서,
    상기 제1 스위치용 트랜지스터와 상기 제2 스위치용 트랜지스터는 시험시에 오프상태 즉 비접속상태로 되어 있고, 통상동작시에 온상태 즉 접속상태로 되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 반도체기판의 표면에 제1 도전형 웰 및 제2 도전형 웰을 형성하는 공정,
    상기 제1 도전형 웰에 CMOSFET를 구성하는 제2 도전형 MOSFET와 그것과는 다른 MOSFET로 이루어지는 제1 스위치용 트랜지스터를 형성하는 공정,
    상기 제2 도전형 웰에 CMOSFET를 구성하는 제1 도전형 MOSFET와 그것과는 다른 MOSFET로 이루어지는 제2 스위치용 트랜지스터를 형성하는 공정,
    상기 CMOSFET를 구성하는 상기 제2 도전형 MOSFET의 소오스에 접속하도록 제1 전원전압선을 형성하는 공정,
    상기 CMOSFET를 구성하는 상기 제1 도전형 MOSFET의 소오스에 접속하도록 제2 전원전압선을 형성하는 공정,
    상기 제1 스위치용 트랜지스터의 드레인 및 상기 제1 도전형 웰에 접속하도록 웰급전용 선을 형성하는 공정,
    상기 제2 스위치용 트랜지스터의 드레인 및 상기 제2 도전형 웰에 접속하도록 웰급전용 선을 형성하는 공정,
    상기 제1 스위치용 트랜지스터의 게이트전극에 접속하도록 제어신호선을 형성하는 공정 및
    상기 제2 스위치용 트랜지스터의 게이트전극에 접속하도록 제어신호선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제6항에 있어서,
    상기 제1 스위치용 트랜지스터의 소오스는 상기 제2 도전형 MOSFET에 있어서의 소오스와 인접해서 배치되어 있음과 동시에 동일한 반도체영역으로 하고, 상기 제2 스위치용 트랜지스터의 소오스는 상기 제1 도전형 MOSFET에 있어서의 소오스와 인접해서 배치되어 있음과 동시에 동일한 반도체영역으로서 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제6항에 있어서,
    상기 제1 스위치용 트랜지스터의 드레인 및 상기 제1 도전형 웰에 접속하도록 상기 웰급전용 선을 형성하는 공정과
    상기 제2 스위치용 트랜지스터의 드레인 및 상기 제2 도전형 웰에 접속하도록 상기 웰급전용 선을 형성하는 공정을 동일 공정에 의해 실행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제6항에 있어서,
    상기 제1 스위치용 트랜지스터의 게이트전극에 접속하도록 상기 제어신호선을 형성하는 공정과
    상기 제2 스위치용 트랜지스터의 게이트전극에 접속하도록 상기 제어신호선을 형성하는 공정을 동일 공정에 의해 실행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제2항에 있어서,
    상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 여러개의 논리게이트에 대해 1조의 비율로 마련한 것을 특징으로 하는 반도체 집적회로장치.
  11. 제10항에 있어서,
    상기 제3 전원전압선 및 제4 전원전압선을 도체배선으로 구성하고, 상기 여러개의 논리게이트의 각각을 배치하기 위한 각 셀영역마다 상기 제3 전원전압선용 도체배선과 상기 제1 도전형 웰을 접속하는 접속부를 마련하고, 또한 상기 제4 전원전압선용 도체배선과 상기 제2 도전형 웰을 접속하는 접속부를 마련한 것을 특징으로 하는 반도체 집적회로장치.
  12. 제10항에 있어서,
    상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터의 입력의 전단에 1개의 제어신호선에 있어서의 제어신호를 전위가 다른 2개의 제어신호로 나누고, 그 각각의 제어신호를 각각 상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터의 입력으로 전송하기 위한 스위치 제어부를 마련한 것을 특징으로 하는 반도체 집적회로장치.
  13. 제2항에 있어서,
    상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 전원전압선이 배치되는 빈영역에 마련한 것을 특징으로 하는 반도체 집적회로장치.
  14. 제13항에 있어서,
    상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 여러개의 논리게이트에 대해 1조의 비율로 마련한 것을 특징으로 하는 반도체 집적회로장치.
  15. 제13항에 있어서,
    상기 제3 전원전압선 및 제4 전원전압선을 도체배선으로 구성하고, 여러개의 논리게이트의 각각을 배치하기 위한 각 셀영역마다 상기 제3 전원전압선용 도체배선과 상기 제1 도전형 웰을 접속하는 접속부를 마련하고, 또한 상기 제4 전원전압선용 도체배선과 상기 제2 도전형 웰을 접속하는 접속부를 마련한 것을 특징으로 하는 반도체 집적회로장치.
  16. 제13항에 있어서,
    상기 전원전압선을 반도체칩의 주면상에 격자형상으로 배치한 것을 특징으로 하는 반도체 집적회로장치.
  17. 제16항에 있어서,
    상기 제1 스위치용 트랜지스터 및 제2 스위치용 트랜지스터를 상기 반도체칩에 배치된 여러개의 셀영역의 열과 그 셀영역의 배열방향에 대해 교차하도록 연장하는 전원전압선과의 교차영역에 마련한 것을 특징으로 하는 반도체 집적회로장치.
  18. 반도체기판상에 CMIS회로를 갖는 반도체 집적회로장치로서,
    [a] 상기 CMIS회로를 구성하는 제1 도전형 MIS트랜지스터 및 그것과는 반대도전형인 제2 도전형 MIS트랜지스터,
    [b] 상기 반도체기판에 형성되고 상기 제2 도전형 MIS트랜지스터가 배치되는 제1 도전형 웰,
    [c] 상기 반도체기판에 형성되고 상기 제1 도전형 MIS트랜지스터가 배치되는 제2 도전형 웰,
    [d] 상기 CMIS회로에 전원전압을 공급하기 위한 제1 전원전압선 및 그 제1 전원전압선의 전위보다 저전위의 전압이 공급되는 제2 전원전압선,
    [e] 상기 제1 도전형 웰에 소정의 전위를 공급하기 위한 제3 전원전압선,
    [f] 상기 제2 도전형 웰에 소정의 전위를 공급하기 위한 제4 전원전압선,
    [g] 상기 제1 전원전압선과 상기 제3 전원전압선 사이에 전기적으로 접속되고, 통상동작시에 있어서는 그 제1 전원전압선과 제3 전원전압선을 전기적으로 접속하고, 또한 시험시에 있어서는 그 제1 전원전압선과 제3 전원전압선을 전기적으로 비접속상태로 하는 제1 스위치용 트랜지스터 및
    [h] 상기 제2 전원전압선과 상기 제4 전원전압선 사이에 전기적으로 접속되고, 통상동작시에 있어서는 그 제2 전원전압선과 제4 전원전압선을 전기적으로 접속하고, 또한 시험시에 있어서는 그 제2 전원전압선과 제4 전원전압선을 전기적으로 비접속상태로 하는 제2 스위치용 트랜지스터를 구비하고,
    [i] 상기 시험시에 있어서는 상기 제3 전원전압선 및 제4 전원전압선에 각각 소정전위의 시험용 전압을 공급하는 구성으로 한 것을 특징으로 하는 반도체 집적회로장치.
  19. 반도체기판에 제1 도전형 웰 및 그것과는 반대도전형인 제2 도전형 웰을 갖는 반도체 집적회로장치로서,
    [a] 상기 반도체 집적회로장치에 전원전압을 공급하기 위한 제1 전원전압선 및 그 제1 전원전압선의 전위보다 저전위의 전압이 공급되는 제2 전원전압선,
    [b] 상기 제1 도전형 웰에 소정의 전위를 공급하기 위한 제3 전원전압선,
    [c] 상기 제2 도전형 웰에 소정의 전위를 공급하기 위한 제4 전원전압선,
    [d] 상기 제1 전원전압선과 상기 제3 전원전압선 사이에 전기적으로 접속되고, 상기 제1 전원전압선과 상기 제3 전원전압선을 전기적으로 접속상태로 하거나 비접속상태로 하기 위한 제1 스위치용 트랜지스터 및
    [e] 상기 제2 전원전압선과 상기 제4 전원전압선 사이에 전기적으로 접속되고, 상기 제2 전원전압선과 상기 제4 전원전압선을 전기적으로 접속상태로 하거나 비접속상태로 하기 위한 제2 스위치용 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적회로장치.
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