以下、本発明の好適な実施例を図面に基づいて説明する。
先ず初めに、CMOS(Complementary MOS)インバータセルINVを例に用いて共通セルトポロジーの考え方について説明する。
図1および図2は、1対のpチャネルMISFET(Metal Insulator Semiconducotr FET)QpとnチャネルMISFETQnからなるCMOSインバータセルINVの共通セルトポロジーの一例を示す。このうち図1は回路セルの平面レイアウトパターン例を、また図2は図1のII-II線に沿った断面構成例を示す。
図1,2において、100は、例えば基体であるp−型単結晶シリコン基板、100iは素子分離部、101,102は互いに接触して並設された比較的低濃度のn型半導領域およびp型半導体領域であるnウェル領域(101a,101b)およびpウェル領域(102a,102b)、103,104は上記nウェル領域101およびpウェル領域102の上辺および下辺に沿ってそれぞれ配設された電源配線層としてのVccラインとVssライン、105,106は上記Vccライン103およびVssライン104のさらに外側にこれらの配線層と平行に配設された基体電位供給配線層としてのVBPラインとVBNラインである。これらの電源供給ライン(103〜106)は、例えば一層目のメタル(アルミニウム)層により構成される。また、電源供給ライン(103〜106)は、セル列方向に延在するように構成されている。
また、107はpチャネルMISFETQpが形成される活性領域であり、108はnチャネルMISFETQnが形成される活性領域であり、活性領域107,108は素子分離部100iにより規定される。107aおよび107bは上記nウェル領域101且つ活性領域107に設けられた比較的低濃度のp−型半導体領域および比較的高濃度のp+型半導体領域であり、pチャネルMISFETQpのソース・ドレイン領域として作用する。108a,108bは上記pウェル領域102且つ活性領域108に設けられた比較的低濃度のn−型半導体領域および比較的高濃度のn+型半導体領域であり、nチャネルMISFETQnのソース・ドレイン領域として作用する。109は上記pウェル領域101とnウェル領域102にまたがって上記電源ライン103,104と直交する方向に延在するように配設されたポリシリコン膜等からなるゲート電極であり、ゲート電極109はpチャネルMISFETQpのゲート電極109pおよびnチャネルMISFETQnのゲート電極109nと一体に構成される。
ゲート電極109n,109pはゲート絶縁膜109iを介してウェル101,102上に形成される。また、pチャネルみSFETQpのチャネル形成領域はnウェル領域101と一体に形成され、nチャネルMISFERQnのチャネル形成領域はpウェル領域102と一体に形成される。
さらに、110は上記nウェル領域101およびpウェル領域102にまたがって上記電源ライン103,104と直交する方向に配設された、例えば、1層目のメタル(アルミニウム)層等からなる共通ドレイン電極である。この共通ドレイン電極110は両端でそれぞれソース・ドレイン領域としての上記p型半導体領域107a,bおよびn型半導体領域108a,bに、コンタクトホールCH1,CH2を通して電気的に接続されるように設計されている。
なお、CH3は上記Vccライン103を上記nウェル領域101に電気的に接続するためのコンタクトホール、CH4は上記Vssラインを上記ウェル領域102に電気的に接続するためのコンタクトホール、CH5は上記VBPライン105を上記nウェル領域101にそれぞれ接続するためのコンタクトホール、CH6は上記Vbnライン106を上記pウェル領域102に電気的に接続するためのコンタクトホール、CH7は上記Vccライン103をpチャネルMISFETQpのソース・ドレイン領域としての上記p型半導体領域107a,bに電気的に接続するためのコンタクトホール、CH8は上記Vssライン104をチャネルMISFETQnのソース・ドレイン領域としての上記n型半導体領域108a,bに電気的に接続するためのコンタクトホールである。そして、これらのコンタクトホールのうちウェル領域に電位を与えるためのコンタクトホールCH3〜CH6に対応した基板表面位置には、接触抵抗を減らすための高濃度半導体領域からなるコンタクト領域111〜114が設けられている。
なお、コンタクト領域111,113はn+型半導体領域であり、例えば半導体領域108bと同一工程で形成される。コンタクト領域111〜114及び活性領域107,108は素子分離部100iにより規定される。素子分離部100iは、基体100に形成された溝に絶縁膜が埋め込まれた構造で構成される。
また、図1,2において、TH1は上記ゲート電極109をそれよりも上方のアルミニウム層等からなる第1層目メタル層(上層配線)110’に接続するための入力端子としてのスルーホール、TH2は上記ドレイン電極110をそれよりも上方のアルミニウム層等からなる第1層目メタル層(上層配線)110"に接続するための出力端子としてのスルーホールである。CH1〜CH9,TH1は、同一工程で形成される。
図2において、ソース・ドレイン領域107a、b,108a、bおよびコンタクト領域111〜114の表面に形成された導電層120は低抵抗化のためのメタルシリサイド層(CoSi,TiSi等)で、ポリシリコンゲート電極109の表面にも形成されている。上記導電層120と電源供給ライン103〜106との間は、層間絶縁膜121で離間され、この層間絶縁膜121に形成されたコンタクトホールCH1,CH2,CH3,CH4,CH5〜CH8に充填されたタングステン等の導電体からなる接続体122によって電気的に接続されている。
この実施例においては、上記CMOSインバータINVを構成する設計データは以下のオブジェクトA,B,CP,CN,DW,DTH,E,F,G,Hに分割される、すなわち、上記VBPライン105およびVBNライン106とこれらを上記nウェル領域101およびpウェル領域102にそれぞれ接続するためのコンタクトホールCH5,CH6、コンタクト領域113,114並びに上記VBPライン105およびVBNライン106の直下のウェル領域101,102の一部nウェル101a,pウェル102aは各々設計データを構成し、これらの設計データは一つのまとまりのあるオブジェクトAとして用意されている(図3(a))。同様に上記Vccライン103およびVssライン104を上記nウェル領域101およびpウェル領域102に接続するためのコンタクトホールCH3,CH4、コンタクト領域111,112並びに上記Vccライン103およびVssライン104のコンタクトのための突出部103a,104aは、各々設計データを構成し、これらの設計データは一つのまとまりのあるオブジェクトBとして用意されている(図3(b))。
インバータセルを構成するpチャネルMISFETQpとして、活性領域107,p型半導体領域107a,bとゲート電極109pは設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトCPとして用意されている(図3(c))。インバータセルを構成するnチャネルMISFETQnとして、活性領域108,n型半導体領域108a,bとゲート電極109nは設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトCNとして用意されている(図3(d))。
図3(c)〜図3(k)に示すように、他のオブジェクトも同様に設計データのまとまりとして構成される、すなわち、第1層目メタル層のドレイン電極110(オブジェクトDW)とドレイン電極110を上層の配線層(信号線)に接続するためのスルーホールTH2と出力コンタクト構造(オブジェクトDTH)、ゲート電極を上層の配線層(信号線)に接続するためのスルーホールTH1と緩衝用導電層BFMとからなる入力コンタクト構造(オブジェクトE)、電源ライン103,104やドレイン電極110等の導電層を拡散層107a,b,108a,bに接続するためのコンタクトホールCH1,CH2,CH7,CH8と高濃度のコンタクト領域107’,108’とからなるコンタクト構造(オブジェクトF)、電源ライン103,104を構成する導電層パターン(オブジェクトG)、ウェル領域101b,102bを提供するウェル構造(オブジェクトH)がある。
また、コンタクト領域107’,108’は実質的に各々p型半導体領域107a,b、n型半導体領域108a,bと同一工程で形成され、且つ一体に形成されるので、図2における図示は図を見やすくするため省略している。なお、図3のオブジェクトA,B,F,Gにおいて一点鎖線及び二点鎖線はセルの外形を示す輪郭線であり、オブジェクトを構成する要素ではない。
上記オブジェクトA〜Hの設計データはそれぞれ製造プロセスにおいて使用されるマスクに対応された複数のレイヤと呼ばれる階層データに展開されるようになっており、例えばオブジェクトAを除去するということはオブジェクトAを構成するレイヤの情報を除去するということである。オブジェクトA〜Hに分割されてなる同一データ(階層データ)の合成により、製造プロセスで使用するマスクが作成される。例えば、オブジェクトCPのゲート電極109pとオブジェクトCNのゲート電極109nとは同一のレイヤ(階層データ)であり、これらの階層データを合成することによりポリシリコンゲート電極109を形成するためのマスクパターンが作成される。
また、オブジェクトDWの配線110,オブジェクトGのVccライン103,Vssライン104,オブジェクトAのVbpライン105,Vbnライン106は同一階層データであり、これらの階層データを適当に合成することにより、第1層メタル層を形成するためのマスクパターンが作成される。このように、同一のマスクパターンを形成するための設計データは同一の階層データを構成する。本実施例のインバータセルに関しては、オブジェクトA,Bの以外のオブジェクトについては異なるオブジェクトの要素に同一のレイヤを対応させるようにすることも可能である。
図1のCMISインバータセルを形成するセルの設計データから上記オブジェクトAの設計データを除去したデータを用いると(すなわちオブジェクトB〜Hの設計データを用いると)、図4(A)に示すように、上記nウェル領域101およびpウェル領域102にそれぞれVccライン103およびVssライン104を接続した図20(A)に示す回路構成の基体電位固定型のCMISインバータINVが構成される。一方、図1のCMISインバータを形成する設計データから上記オブジェクトBの設計データを除去したデータを用いると(すなわち、オブジェクトA,CN,CP〜Hの設計データを用いると)、図4(B)に示すように、上記nウェル領域101およびpウェル領域102にそれぞれVBPライン105およびVBNライン106を接続した図21(A)に示す回路構成の基体電位可変型のCMISインバータINVが構成される。
すなわち、共通のセルレイアウトとしてオブジェクトA〜Hを有する設計データを用意しておき、この共通のセルレイアウトからオブジェクトA又はオブジェクトBを除去することにより、基板電位固定型セルのライブラリー又は、基板電位可変型セルのライブラリーを形成することができる。このように、共通セルトポロジーとは、1つの共通セルパターンで2つのセルライブラリーを構成する方法及び手法等を意味するものである。
すなわち、1つの共通セルパターンをオブジェクトの集合体と考え、その共通セルパターンから所定のオブジェクトを追加することにより、2つのセルライブラリーを形成することができる。
なお、インバータセルと同様にNIRゲート回路,NANDゲート回路,スイッチ回路SW1,SW2,RAM等もオブジェクトCP,CN,DW,DTW,E,F,Hを適当に形成することにより、NORゲート回路,NANDゲート回路,スイッチ回路SW1,W2,RAM等の論理回路セルの共通レイアウトを構成できる。
この共通セルパターンから、基板電位共通型セルライブラリーとして形成するのは上記CMOSインバータセルINVの場合と同様にして形成することができる。
また、この論理回路セルの共通レイアウトパターンは、上記インバータCMOSインバータセルINVの共通レイアウトパターンと同様のセル高さHa,Hbを有するオブジェクトA,Gを含んでいる。これにより、図5に示すように、基板電位可変型セルライブラリーを用いた論理回路セルCELLをセル列方向に配置した場合、対応する電源供給ライン(103〜106)がそれぞれ一体に形成され、且つセル方向に延在するように構成される。
すなわち、論理回路セルの共通レイアウトパターンから基板電位共通ライブラリー及び基板電位可変型セルライブラリーを作成し、一方のライブラリーを開いて論理回路CELLを配置結線することにより所望の論理回路を構成できる。この場合、論理回路CELLは隣接して配置され、電源供給ライン(103〜106)は、図5,図6に示すように、セル方向に一体に形成される。
そして、この基体電位可変型のCMISインバータセル等CELLが選択される場合は、図5に示されているようなバイアス電圧発生回路BVGで発生されたバイアス電圧Vbp,Vbnまたは電源電圧Vcc,VssをインバータセルINVに供給するための基体バイアス制御回路BVCが半導体チップの任意の位置に設けられて、制御信号stb1,stb2に応じて、例えば表1に示されているように、アクティブ時にはスタンバイ時の基体電位Vbp(=3.3V),Vbn(=−1.5V)に代えて、それよりもMISFETのソース・基板間の逆バイアス電圧を小さくするようなバイアス電圧Vbp(=1.8V),Vbn(=0V)をVBPライン105,VBNライン106を通して各ウェル領域に印加するように制御される。図6に示すように、基本回路セルCELL方向は第1層目メタル層及び第2層目メタル層の配線を用いて結線され所望の論理回路を構成する。
なお、上記実施例において、オブジェクトA,Bは、さらに小さなオブジェクトの集まりとして用意しておいても良い。また、上記インバータセルと同様に、NANDゲート回路やNORゲート回路などの基本論理回路のセルをそれぞれ基体電位固定型回路または基体電位可変型回路のいずれにも構成できるように設計してライブラリに登録あるいはRAMなどのメモリにおいて基体電位固定型回路または基体電位可変型回路のいずれも構成可能なセルを設計してライブラリに登録しておいてもよい。さらに、上記バイアス電圧発生回路BVGおよび基体バイアス制御回路BVCの設計情報もそれぞれ一つの回路セルとしてセルライブラリに登録しておくようにすることができる。バイアス電圧発生回路BVGを半導体チップ上に搭載する代わりに外部からバイアス電圧Vbp,Vbnを与えるようにしてもよい。
図4の(A)と(B)を比較すると明らかなように、図4(A)の基体電位固定型のCMISインバータセルの方が図4(B)の基体電位可変型のCMISインバータセルよりもセル面積はVBPライン105およびVBNライン106の分だけ小さくなる。従って、高速動作が必要な回路を構成したい場合には基体電位固定型のCMISインバータセルを選択することにより、チップサイズの低減を優先することができる。
すなわち、図4(A)のセル高さHaは図4(B)のセル高さよりも小さいので、図5に示すように、図4(A)の基板電位固定型のセルCELLを組み合わせて、論理を形成する場合、VBPライン105,VBNライン106の領域を配線領域として使用することができるので、チップサイズ低減及び高集積化、高機能化を図ることができる。
次に、図5および表1を用いて基体バイアス制御回路BVCの構成と動作を説明する。
この実施例の基体バイアス制御回路BVCは、基体電位供給ラインとしての図1の実施例のVBPライン105とバイアス電圧発生回路BVGとの間に設けられ制御信号/stb1によって制御されるpチャネルMISFET Qp1および基体電位供給ラインとしてのVBNライン106とバイアス電圧発生回路BVGとの間に設けられ制御信号stb2によって制御されるnチャネルMISFET Qn1からなる第1スイッチ回路SW1と、Vccライン103とVBPライン105との間に設けられ制御信号stb1によって制御されるpチャネルMISFET Qp2およびVssライン104とVBNライン106との間に設けられ制御信号/stb2によって制御されるnチャネルMISFET Qn2からなる第2スイッチ回路SW2とにより構成されている。
上記第2スイッチ回路SW2は所定数の基本回路セル(インバータセルやNOR又はNAND等の論理回路(ゲート))CELL毎に一つずつ、つまり1つのセル列CRに複数個設けられ、第1スイッチ回路SW1は複数の第2スイッチ回路SW2に対して共通回路として設けられている。従って、第1スイッチ回路SW1を構成するMISFET Qp1,Qn1の素子サイズは第2スイッチ回路SW2を構成するMISFET Qp2,Qn2の素子サイズよりも大きく設計される。第2スイッチ回路SW2の配設ピッチは、LSIの動作周波数や電源ラインVccライン103,Vssライン104の配線抵抗に応じて、動作周波数が高いほどまた電圧ドロップが大きいほど第2スイッチ回路SW2の配設ピッチを小さくして1つのセル列CRに設けられる第2スイッチ回路SW2の数を多くするのが望ましい。これによって、回路動作に伴う基板電位の変動を抑え、ノイズによる回路の動作を防止することができる。
このように、基本回路セルCELLを配置して、基本回路セルCELL間を第1層目メタル層110’及び第2層目メタル層110"の配線を用いて結線することにより所望の論理回路を構成する。なお、論理回路は図6に示すように複数のセル列CRを配置して構成しても良い。この場合、第1スイッチ回路SW1は各セル列CR毎に設けても良いし、図6に示すように論理回路に1つ設けるようにしても良い。また、セル列CR間は配線領域として使用され、第1層目及び第2層目メタル層110’,110"の配線を用いて、セル列間又はセル内の結線が行われる。
また、上記基体バイアス制御回路BVCは、アクティブ時には表1に示すように、制御信号stb1はVss(=0V)、/stb1はVbp(=3.3V)、stb2はVbn(=−1.5V)、/stb2はVcc(=1.8V)とされる。これによって、スイッチ回路SW1のMISFET Qp1,Qn1がオフ、SW2のMISFET Qp2,Qn2がオン状態とされて、インバータセルINVに接続されたVBPライン105およびVBNライン106には電源電圧Vcc,Vssが供給され、インバータセルINVのMISFETはソース・基体間に低い逆バイアス電圧は受けてしきい値が低くされ高速動作する。
一方、回路の非動作時(スタンバイ時)には、表1に示すように、制御信号stb1はVbp(=3.3V)、/stb1はVss(=0V)、stb2はVcc(=1.8V)、/stb2はVbn(=−1.5V)とされる。これによって、スイッチ回路SW1のMISFET Qp1,Qn1がオン、SW2のMISFET Qp2,Qn2がオフ状態とされて、インバータセルINVに接続されたVBPライン105およびVBNライン106にはバイアス電圧発生回路BVGで発生されたバイアス電圧Vbp,Vbnが供給され、インバータセルINVのMISFETはソース・基体間に高い逆バイアス電圧が与えられてMISFETのしきい値が高くされ、これによってリーク電流が減少されるようになる。なお、表1は、外部から供給される電源電圧Vccが1.8Vの場合のバイアス電圧の一例を示したもので、電源電圧Vccが変わればバイアス電圧Vbp(Vbp>Vcc),Vbn(Vbn<Vss)もそれに応じて適宜変更されるものである。
また、Vbn電位及びVbp電位はウェル領域101,102に供電する電位なので、電流変動が少なく、図4(A),(B)に示すように、VBPライン105及びVBNライン106の配線幅は、Vccライン103及びVssライン104の配線幅よりも細く構成する。これにより、VBPライン105及びVBNライン106を設けることによるセルCELLサイズの増大を低減することができる。
また、上記実施例では、VBPライン105およびVBNライン106とこれらをnウェル領域101およびpウェル領域102にそれぞれ接続するためのコンタクトホールCH5,CH6、コンタクト領域113,114並びに上記VBPライン105およびVBNライン106の直下のウェル領域101,102の一部を構成する設計データは一つのまとまりのあるオブジェクトAとして、またVccライン103およびVssライン104をnウェル領域101およびpウェル領域102に接続するためのコンタクトホールCH3,CH4、コンタクト領域111,112並びに上記Vccライン103およびVssライン104のコンタクトのための突出部103a,104aを構成する設計データは一つのまとまりのあるオブジェクトBとして用意すると説明したが、上記2つのオブジェクトA,Bを1つのオブジェクトA’とし、このオブジェクトA’とは別に、図7(A)にハッチングで示すように、Vccライン103およびVssライン104とVBPライン105およびVBNライン106との間隙を同一の導電体層(第1層目メタル(アルミニウム)層)で埋めるパターンFP1,FP2の設計情報を他のオブジェクトB’(図7(B))として用意し、この隙間埋設用のオブジェクトB’を入れるか入れないかで基体電位固定型セルまたは基体電位可変型セルのいずれかを形成できるようにしてもよい。
また、オブジェクトA’とオブジェクトB’を1つのオブジェクトA"として、オブジェクトB’をオブジェクトA"から削除するか、残すようにするかで、基本電位固定型セル又は基本電位可変型セルのいずれか形成できるようにしても良い。
ただし、そのようにした場合には、いずれのセルも同一形状(外形)となるので、基体電位固定型セルを選択してもセル面積の低減の効果は得られないが、代わりに電源ラインの線幅の増加に伴う抵抗の低下、電源電位の安定化およびコンタクト数の増加によるウェル電位の安定化という論理回路の信頼性、性能向上という他の効果が得られる。
さらに、上記実施例では、Vccライン103およびVssライン104とVBPライン105およびVBNライン106をそれぞれ対応するウェル領域101,102に接続するためのコンタクトホールCH3〜CH6の情報をそれぞれの電源ラインの情報と同一のオブジェクトに入れると説明したが、コンタクトホールの情報は電源ラインの情報の入ったオブジェクトから外し、基体コンタクトホールは自動レイアウトエディッタ・プログラムによって各電源ライン下の空白領域に発生させるようにしてもよい。すなわち、論理回路セルの共通レアウトパターンを構成するオブジェクトは上記したものに限らず、本発明の主旨を変更しない範囲で、変更可能なことは勿論である。
次に、LSIに内蔵されるRAMを構成するメモリセルの基体電位を固定または可変にする場合の共通セルトポロジーについて説明する。この実施例は、メモリセルは同一であり、メモリセルを構成するpチャネルMISFETとnチャネルMISFETがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成するようにしたものである。
図8(A)にはメモリアレイ全体の構成が示されている。この実施例のメモリアレイは、各々32×n個のメモリセルMCがマトリックス状に配置されてなるメモリマットMATが、Xデコーダ回路X−DECを挟んでその両側方に配設されてなる。Xデコーダ回路X−DECに隣接してその両側にワード線を選択レベルに駆動するワードドライバW−DRVが配置される。また、斜線の領域で示すように、ワード線方向(図の横方向)のメモリマット間にはそれぞれ2層ワード線を適当なピッチで結合してレベルダウンを防止するためのワードシャント領域W−SNTが形成される。またデータ線方向(図の縦方向)において、メモリマットの一端部には、プリチャージ回路PCおよびカラムスイッチ列YSWが配置され、さらに、チャージ回路PCおよびカラムスイッチ列YSWに隣接してデータ線の信号を増幅するセンスアンプS−AMPおよびライトアンプW−AMPが配置されている。
図9にワード線を省略した状態のメモリマットMATの一つが示されている。図9に示されているように、メモリマット内にはデータ線方向(図の縦方向)に沿ってnウェル領域n−WELLとpウェル領域p−WELLが交互に配設されている。そして、この実施例では、上記ワードシャント領域WSにワード線と直交する方向(データ縦方向)に沿って延在するように電源ラインVDL,VSLと基体電位Vbp,Vbnを供給するラインVBP,VBNが配設されている。また、データ縦方向において、上記ワードシャント領域W−SNTの両端部にそれぞれ前述のスイッチ回路SW2に相当する回路が配置される。また、上記ワードシャント領域W−SNTにワード線方向のメモリセルの共通ウェル領域に対して給電を行なう給電部が設けられ、この給電部が共通セルトポロジーで構成されている。すなわち、給電部である上記ワードシャント領域W−SNTに、図8(B)に示すようなメモリ給電用セルであるVBB strapped セルが配置され、上記メモリ給電用セルが共通セルトポロジーで構成される。
図10(A)に、上記メモリセルへの給電部に配置されるVBB strapped セルの共通セルトポロジーの実施例が示されている。図10(A)の実施例はインバータセルの図1の実施例と同様な思想で設計された共通セルトポロジーであり、上記ワードシャント領域WSに配設されるメモリ給電用セルである。図10(A)にはメモリ給電用セルの両側にメモリセルMCをそれぞれ1つずつ配置して示してある。
図10(A)において、301はメモリマット内のメモリセルのpウェル領域p−WELLと同一幅Wpを有し、且つワード線方向にpウェル領域がp−WELLと一体に構成されるように配置されるpウェル領域、302はメモリセルのnウェル領域n−WELLと同一幅Wnを有し、且つワード線方向にnウェル領域n−WELLと一体に構成されるように配置されるnウェル領域、303はウェル領域301,302と交差する方向(図の縦方向であるデータ線方向)に配設された電源電圧Vccを供給するための電源ライン(Vccライン)、304はウェル領域301,302と交差するデータ縦方向に配設された基準電圧Vssを供給するための電源ライン(Vssライン)である。305は上記電源ライン303,304の外側にこれらと並行して配設され基体電位Vbpを供給する基体電位供給ラインとしてのVBPラインであり、306は上記電源ライン303,304の外側にこれらと並行して配設され基体電位Vbnを供給する基体電位供給ラインとしてのVBNラインである。特に制限されないが、上記電源ライン303,304および基体電位供給ライン305,306はアルミニウムなどの導電層からなる2層目メタル層により構成される。なお、第1層目メタル層は後述するようにメモリセル内の素子(MISFET)間の接続に使用される。
また、図10(A)において、CH3’,CH4’は上記電源ライン303,304を上記pウェル領域301,nウェル領域302にそれぞれ電気的に接続させるためのコンタクトホール、311は上記コンタクトホールCH3’に対応してpウェル領域301に形成された接触(コンタクト)抵抗を減らすためのp+半導体領域からなるp型コンタクト領域、312は上記コンタクトホールCH4’に対応してnウェル領域302に形成された接触抵抗を減らすためのn+半導体領域からなるn型コンタクト領域、CH5’,CH6’は上記基体電位供給ライン305,306を上記nウェル領域301,pウェル領域302にそれぞれ接触させるためのコンタクトホール、313は上記コンタクトホールCH5’に対応してpウェル領域301に形成されたp+型半導体領域からなるコンタクト領域であり、314は上記コンタクトホールCH6’に対応してnウェル領域302に形成されたn+型半導体領域からなるコンタクト領域である。
これらのCH3’,CH4’,CH5’,CH6’の各々のコンタクトに対応したCH3",CH4",CH5",CH6"の各々のVia(コンタクトホール)を介して上層の2層目メタル層からなる電源ライン及び基体電位供給ライン(303〜306)に電気的に接続する。311a,312a,313a,314aは半導体領域311,312,313,314から第2層目メタル層からなる電源ライン及び基板電位供給ライン303〜306にとりだすための緩衝用導電層として形成される。すなわち、緩衝用導電層311a,312a,313a,314aは第1層目メタル層で構成される。
図10(C)は図10(A)におけるC−C’線の位置で切った断面図であり、電源ラインである。
VBNライン306は、コンタクトホールCH5"を介して緩衝用導電層313aに電気的に接続され、緩衝用導電層313aは、コンタクトホールCH5’を介してp+型半導体領域313に電気的に接続される。同様に、VBSライン301は、コンタクトホールCH3"を介して緩衝用導電層311aに電気的に接続され、緩衝用導電層311aは、コンタクトホールCH3’を介してp+型半導体領域311に電気的に接続される。Vccライン303も同様にして、コンタクトホールCH4’,CH4"および緩衝用導電層312aを介してn+型半導体領域312に電気的に接続され、VBPライン305は、コンタクトホールCH6’,CH6"および緩衝用導電層314aを介してn+型半導体領域314に電気的に接続される。
さらに、321は上記電源ライン303,304,305,306と交差する方向(図では横方向であるワード線方向)に配設され、且つメモリセル内のワード線と一体に形成されるとともに連続されるポリシリコン層などからなるワード線である。322はこのワード線321の上方に絶縁膜を介して配設されワード線321と同一の電圧波形が印加されるワードシャント線、323,324は上記ワード線321と並行して配設されメモリセルに電源電圧Vcc,Vssを供給するための横方向電源ラインである。特に制限されないが、この実施例では上記ワードシャント線322および電源ライン323,324はアルミニウムなどの導電層からなる第3層目メタル層により構成される。
TH11は上記Vccライン303を上記横方向Vccライン323に電気的に接続させるためのスルーホール、TH12は上記Vssライン304を上記横方向Vssライン324に電気的に接続させるためのスルーホール、TH13,TH14,TH15は上記ワードシャント線322を上記ワード線321に接続するためのスルーホールで、ワードシャント線322が第3層目メタル層で形成されているので、直接にワード線321に接触させるのが困難であるため、間に第1層目メタル層からなる緩衝用導電層325,325’が形成され、この緩衝用導電層325,325’とスルーホールTH13,TH14,TH15とを介して上記ワードシャント線322は上記ワード線321に電気的に接続される。すなわち、ワードシャント線322は、スルーホールTH15を介して緩衝用導電層325’に電気的に接続され、緩衝用325’はスルーホールTH14を介して緩衝用導電層325に電気的に接続され、緩衝用導電層325はスルーホールTH13を介してワード線321に電気的に接続される。
この実施例では、図11(B)に示すように上記コンタクトホールCH3’,CH4’,コンタクト領域311,312およびVia領域CH3",CH4",第1層目メタル領域層からなる311a,312aの各々は設計データを構成し、これらの設計データが一つのオブジェクトAMとして構成され、図11(A)に示すように上記コンタクトホールCH5’,CH6’,Via領域CH5",CH5"およびコンタクト領域313,314および第1層目のメタル層からなる緩衝用導電層が他のオブジェクトBMとして構成されている。
図11(C)に示すように、pウェル領域301,nウェル領域302,Vccライン303,Vssライン304,VBPライン305,VBNライン306の各々は設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトCMとして構成される。そして、共通のレイアウトパターンであるオブジェクトCMに、これらのオブジェクトAM,BMのうち一方を選択的に追加することにより、基板電位固定型セル又は基板可変型セルを構成する。すなわち、オブジェクトAMおよびCMを選択したときは当該給電部が基板電位固定型セル(メモリ給電用セル)として機能する。Vccライン303はnウェル領域n−WELL,302に電気的に接続され、メモリセルMCのnウェル領域n−WELL,302に常時電源電圧Vccが供給される。一方、Vssライン304はpウェル領域p−WELL,301に電気的に接続され、メモりセルMCのpウェル領域p−WELL,301に電源電圧Vssが供給される。
一方、オブジェクトBM及びCMを選択したときは当該給電部が基板電位可変型セル(メモリ給電用セル)として機能する。すなわち、VBPライン305はnウェル領域n−WELL,302に電気的に接続され、VBNライン306はpウェル領域p−WELL,301に電気的に接続される。そして、前述の切り換え制御信号stb1,stb2に応じて、VBPライン305を通してメモリセルのnウェル領域n−WELL、302に対して、動作時には電源電圧Vcc、またスタンバイ時には3.3Vのようなバイアス電圧Vbpが供給される。一方、VBNライン306を通してpウェル領域p−WELL,301に動作時には電源電圧Vss(OV)を、またスタンバイ時には−1.5Vのようなバイアス電圧Vbnが供給される。
なお、基板電位固定型セル又は基板電位可変型セルを図8(A)に示すワードシャント領域W−SNTにデータ線方向に配置することにより、データ線方向においてメモリマットMATの両端に配置されたスイッチ回路SW2間がVssライン,VBNライン,VBPラインで電気的に接続される。
図10(B)は、上記給電部の共通セルトポロジーの他の実施例を示す。この実施例はインバータセルの図7の実施例と同様な思想で設計された共通セルトポロジーであり、図10(A)と同一符号が付された部分は同一部位を示す。
この実施例は、図10(A)の実施例における2つのオブジェクトBM,CMを1つのオブジェクトDMとし、このオブジェクトDMとは別に、図10(B)にハッチングで示すように、Vccライン303およびVssライン304とVBPライン305およびVBNライン306との間隙を同一の導電体層(アルミニウム層からなる第2層目メタル層)で埋めるパターンFP1’,FP2’の設計情報(設計データ)を他のオブジェクトEM(図11(D)参照)として用意し、この隙間埋設用のオブジェクトEMをオブジェクトDMに入れるか入れないかで基体電位固定型給電セルまたは基体電位可変型給電セルのいずれかを形成できるようにしたものである。なお、上記オブジェクトEMをオブジェクトDMに加えたセルでは、VBPライン305,VBNライン306はそれぞれVccライン303,Vssライン304と一体に構成され、電源電圧Vcc,Vssを供給するラインとして機能することとなる。
また、さらに他の実施例として、パターンFP1’,FP2’を使うことなく、図8および図9に示すメモリマット外のVbb switch cell(SW2)の外部でVbpとVddを、VbnとVssを同一の導電層(アルミニウム層)で接続してもよいことはいうまでもない。
図12にRAM(Random Access Memory)を構成するスタティック型メモリセル(SRAM)のセルトポロジーの一例が、また図13にはそのメモリセルの回路構成が示されている。図13に示されているように、この実施例のメモリセルは6個のMISFETを有しており、このうちMp1,Mp2はPチャネルMISFETでNチャネルMISFET Mn1,Mn2と共にCMOSラッチ回路を構成し、このラッチ回路の入出力ノードとデータ線DL1,/DLとの間にはゲート端子がワード線WLに接続された伝送用MチャネルMISFET Mt1,Mt2が接続されている。
図12(A)はメモリセルを構成する6個のMISFETのソース・ドレイン領域となる半導体領域401(n+),402(n+),403(p+),404(p+)とポリシリコン膜などからなるゲート電極321,321’,321"およびコンタクトホールCH’およびゲート電極321’,321"と半導体領域402,403とを接続するダイレクトコンタクトCH’dのパターンおよびレイアウトを示す。図12(B)は各MISFETのソース・ドレイン間および電源ラインとの間を接続する1層目メタル層からなる接続配線431〜436のパターンおよびコンタクトホールCH"のレイアウトを示す。また図12(C)は3層目メタル層(横方向)からなるワードシャント線422、Vssライン423,Vccライン424、および2層目メタル層(縦方向)からなるデータ線425,426(図13のDL,/DL)のパターンとスルーホールCH"’のレイアウトを示す。
図12(B)の431,432は、3層目メタル層からなる上記Vssライン線423をMチャネルMISFET Mn1,Mn2のソース領域となるn型半導体領域401,402に電気的に接続するための1層目メタル層からなる緩衝用導電層である。図12(C)の441,442は、3層目メタル層からなる上記Vssライン423をMチャネルMISFET Mn1,Mn2のソース領域となるn型半導体領域401,402に接続するための2層目メタル層からなる緩衝用導電層である。図12(B)の437,438は、2層目メタル層からなる上記データ線425DL,426DLをMチャネルMISFET Mt1,Mt2のソース領域となるn型半導体領域401,402に接続するための1層目メタル層からなる緩衝用導電層である。
図12(B),(C)に示すように、Vccライン424は第2層目メタル層からなる緩衝用導電膜427,428及び第1層目メタル層からなる緩衝用導電層435,436を介してPチャネルMISFET Mp1,Mp2のソース領域となるp型半導体領域に電気的に接続される。なお、第3層目メタル層と第2層目メタル層とはスルーホールCH"を介して電気的に接続され、第2層目メタル層と第1層目メタル層とはコンタクトホールCH"を介して電気的に接続され、第1層目メタル層と半導体領域はコンタクトホールCH’を介して電気的に接続されている。
図12(A)のワード線321は図10(A)におけるワード線321に、図12(C)のワードシャント線422、Vssライン423,Vccライン424は、図10(A)におけるワードシャント線322、Vssライン323,Vccライン324にそれぞれ一体に構成されるように設計されている。
次に、上記実施例のインバータセルおよびメモリ給電用セルを含む複数のセル情報を登録したライブラリの作成手順を、図14を用いて簡単に説明しておく。
ライブラリの作成にあっては、先ずどのような種類のLSIを提供するのか、電源電圧をどの程度に設定するのか等、設計のガイドラインを決定する(ステップS1)。次に、インバータセルやNANDゲートなどの論理ゲートセル、RAMなどを構成するメモリセル等、LSIを構成するセルとしてどのようなセルを準備するか決定するとともに、各セルの仕様を決定する(ステップS2)。
次に、MOSFETや抵抗、容量、コンタクト、スルーホールなど、セルを構成する部品を準備するとともに、設計対象の各セルを構成する部品を選定してそれらの部品の接続関係を示すネットリストおよびコンタクトやスルーホールを設ける位置等を決定する(ステップS3)。また、このとき例えば同一目的の部品同士を集めてオブジェクトを構成するとともに、各部品もしくはオブジェクトの各要素とレイヤすなわちプロセスで使用するマスクとの対応を決定しておく。
なお、図15に、このステップS3で用意される部品のうち代表的な例として、インバータセルに関連する部品の一部を示す。図15において、P1は活性領域ソース・ドレインである半導体領域とゲート電極であるポリシリコン層との組合せからなる回路構成素子部品(MISFET)、P2は導電層とスルーホールとの組合せからなる導電層間接続用部品、P3は拡散層とコンタクトホールとの組合せからなる基板ー導電層間接続用部品である。これらの部品を選択して配置することにより、図1に示すようなセルが構成される。
続いて、上記ネットリストに基づいてセルを構成する部品およびオブジェクトをレイアウトしてセルパターンを作成する(ステップS4)。本発明は、このセルパターンの作成の際に、前述したように、基体電位固定型回路と基体電位可変型回路のいずれにも使用できるように、共通セルトポロジーとして作成しようというものである。
次に、設計された上記各セルの情報(設計データ)をセルライブラリに登録する(ステップS5)。このとき、セルライブラリには、上記共通セルトポロジーから作成された基体電位固定型回路セルと基体電位可変型回路セルの両方を登録しておく。
上記ステップS5で設計されたセル情報から各セルの電圧依存性や温度依存性、遅延時間などの特性を抽出する(ステップS6)。そして、抽出された特性に基づいてユーザーに開放されるデータシートやデータブックと呼ばれるセルの特徴を記述した仕様書を作成する(ステップS7)。
上記S5,S6により設計されたセルの情報に基づいてユーザーに提供される論理シミュレーション用のCAEライブラリを作成する(ステップ8)。論理シミュレーション用のCAEライブラリは、例えば、Synopsys Veriloy や Mentor などの複数の論理シミュレーションツールによりそれぞれ実行可能な言語で記述されたものを作成して登録しておくのが望ましい。S5で登録されたセルデータは、例えば、Aquarius,cell アンサンブルの様な Place & Route ツール上で動くライブラリとしてユーザーに提供する。これらの論理とレイアウトのライブラリをデザインキットとしてユーザーに提供する(ステップ9)。
本発明に従うと、基体電位固定型回路と基体電位可変型回路が共通セルトポロジーとして上設計されているため、各セルの特性抽出、仕様書文の作成等の手間も軽減される。
図16には、本発明に係る共通セルトポロジーを使用して構成されるASICの一例としてのカスタムマイコンの構成例が示されている。
図において、10は制御回路としてのCPU、11は記憶回路としてのランダム・アクセス・メモリ、12はタイマ回路やシリアルコミュニケーションインタフェース回路等のCPU周辺回路モジュール、13はインバータ,フリップフロップ、NORゲート、NANDゲートのような基本回路を用いてユーザーが設計した論理を構成するカスタム論理回路部、14は入出力回路部である。この実施例では、上記カスタム論理回路部13および入出力回路部14が、前述した共通セルとしてセルライブラリに登録された回路セルを用いて構成される。基体バイアス電圧Vbp,Vbnおよび切り換え制御信号stb1,stb2は外部端子T1,T2を通して外部から供給されるようになっている。
なお、図16のカスタム論理回路部13は基体電位固定型セルにより構成される部分と基体電位可変型セルにより構成される部分とがあり、それぞれに符号13a,13bを付してある。基体電位固定型セルにより構成される部分13aは高速動作はできないが高集積で占有面積が小さくなり、基体電位可変型セルにより構成される部分13bは占有面積は多少大きいがアクティブ時には高速動作し、スタンバイ時には低消費電力を達成することができる。
さらに、上記実施例においては、基体電位固定型セルや基体電位可変型セルを用いて構成されるカスタム論理回路部13の構成素子としてのMISFETはそのゲート絶縁膜を薄く形成して低耐圧、高速動作素子として、また入出力回路14を構成する素子としてのMISFETはそのゲート絶縁膜を厚く形成して、高しきい値、高耐圧素子としてそれぞれ形成するようにしてもよい。この場合には、絶縁膜の厚みの異なる回路セルの情報を別途ライブラリに登録しておく必要があるが、セルパターンはカスタム論理回路部を構成するための回路セルと同一にすることができるので、設計負担はそれほど多くはならない。
図17には、ゲート絶縁膜の厚い高耐圧のMISFETで構成された回路と、ゲート絶縁膜の薄い低耐圧のMISFETで構成された回路とからなり、本発明の基体電位固定型回路と基体電位可変型回路を共通のセルトポロジーを使って設計可能にしたLSIの実施例が示されている。
図17において、200はゲート絶縁膜の厚い高耐圧のMISFETで構成されている高電圧回路領域、300はゲート絶縁膜の薄い低耐圧のMISFETで構成ている低電圧回路領域である。上記高電圧回路領域200には、外部装置との間で信号の入出力を行なう入出力バッファ回路I/O、フェーズ・ロックド・ループ回路PLL、リアルタイムコントロール回路RTC、クロックパルスジェネレータCPGおよび基体電位可変型回路に対する基体電圧を切り換えて供給するスイッチ回路SW1などが形成されている。そして、上記高電圧回路領域200には電源電圧として3.3Vのような比較的高い電圧が供給され、低電圧回路領域300には電源電圧として1.8Vのような比較的低い電圧が供給されるように構成されている。
上記高電圧回路領域200上の回路のうち入出力バッファI/Oは、外部の装置とのインタフェースに必要なレベルの信号を形成できるようにするため、ゲート絶縁膜の厚い高耐圧のMISFETにより構成されて、3.3Vのような電源電圧で動作され、3.3Vの振幅の信号を低電圧回路領域のメモリやユーザー論理回路などに適した1.8Vの振幅の信号に変換するレベル変換機能を有するように構成される。
また、上記フェーズ・ロックド・ループ回路PLL、リアルタイムコントロール回路RTCおよびクロックパルスジェネレータCPGは、回路の機能上、回路の動作マージンを大きくする必要から3.3Vのような電源電圧でする回路として高電圧回路領域200内に形成されている。さらに、スイッチ回路SW1は、制御電圧として−0.8〜3.3Vの電圧がゲートに供給されるため、高耐圧のMOSFETで構成される必要性から高電圧回路領域200に形成されている。
低電圧回路領域300には、ランダム・アクセス・メモリRAMと、リード・オンリ・メモリROMと、ユーザー論理回路としてのロジックゲート回路部LGC1,LGC2,LGC3,LGC4が形成されている。これらの回路は基体電位可変型回路と基体電位固定型回路のいずれにも構成できるようにセルライブラリが用意されており、いずれか一方の型の回路のみとすることができるとともに、それらを混在させて設けることもできるようにされている。そして、基体電位可変型回路として構成された場合には、各回路に隣接して基体電位切り換え用のスイッチ回路SW2がそれぞれ設けられる。これらの回路は低消費電力化を図り且つ高速動作を行なえるようにするため、1.8Vの電源電圧で動作される。また、これに応じてゲート絶縁膜の薄い低耐圧のMISFETで構成されている。
なお、上記実施例においては、入出力バッファI/Oが3.3Vの振幅のインタフェースを有すると説明したが、今後外部装置(LSI)として2.5Vや1.8Vの電源電圧で動作するLSIが多くなると予想されるので、入出力バッファI/Oとして、2.5Vの振幅の入力信号を1.8Vの振幅の信号に変換して内部回路に供給したり内部の1.8Vの振幅の信号を2.5Vの振幅の信号に変換して出力するレベル変換機能を有する入出力バッファセルや、1.8Vの振幅の入力信号を1.8Vの振幅のまま内部回路に供給する入出力バッファセルを、上記実施例の3.3V系の入出力バッファセルとは別個に用意しておいて、ユーザーが自由に選択して所望の電圧系のLSIを設計したり、上記複数の入出力バッファセルを混在させて複数の振幅のインタフェースに対応可能なLSIを設計できるようにしてもよい。さらに、上記実施例の3.3V系のLSIで一般に使用されているLVCMOS入出力バッファやLVTTL入出力バッファ以外にGTLやHSTL、PCIなどの高速伝送用の入出力バッファセルを用意しておいて、ユーザーが適宜選択できるようにしてもよい。さらに電源電圧が、1.5V,1.2V,0.9Vと低下していくのはいうまでもない。
図16および図17の実施例のLSIにおいては、LSIの外部から基板バイアス電圧Vbp,Vbnと制御信号stb1,stb2が入力されるように構成されているが、これらの電圧および信号を外部から与える代わりに、図18(A)に示すように、LSIチップ内に基板電位発生回路BVGを設けるようにしてもよい。また、マイクロプロセッサを同一チップ上に設けたLSIなどにおいては、基板電位切り換え制御信号stb1,stb2も内部回路で形成するように構成してもよい。
さらに、前記実施例では、ユーザー論理回路やメモリなどLSI内部の一部の回路(ユーザー論理回路)を基板電位可変型回路で構成した場合について説明したが、LSI内のCPUやメモリ、周辺回路など複数の回路ブロックを基板電位可変型回路で構成することも可能である。その場合、図18(B)に示すように、共通のスイッチ回路SW1から複数の回路ブロックに対して基板電位Vbp,Vbnと切り換え制御信号stbを供給するように構成することができる。また、この場合にも、図18(C)に示すようにLSIチップ内に基板電位発生回路BVGを設けてもよい。
次に、図18(A)のように、LSI内の一部の回路を基板電位可変型回路で構成する場合に、これを実現可能にするデバイス構造について説明する。LSI内の一部の回路を基板電位可変型回路で構成する場合、基板電位可変型回路の基体となるウェル領域の電位は、動作時とスタンバイ時で切り換えられる。従って、基板電位固定型回路が基板電位可変型回路が形成されているウェル領域と同一のウェル領域に形成されると、不所望に基体電位が変化されてしまう。この場合、LSI全体が単一電源で動作されしかもチップ全体がスタンバイモードになるLSIでは支障はないが、図17のように、LSI内に異なる電源電圧で動作する回路があってそれぞれ基板電位固定型回路と基板電位可変型回路で構成される場合には、ウェル領域が共通化されていると基体電位が変動してほしくない基板電位固定型回路にとって望ましくない結果となる。
そこで、基板電位固定型回路と基板電位可変型回路が混在するLSIでは、図19(A)に示すように、それぞれの回路を異なる埋込みウェル領域131,132,Niso上に形成することで、ウェル電位の分離を図るようにしている。n型の埋込みウェル領域131,132は、通常のnウェル領域101やpウェル領域102の形成の際よりも高いエネルギーでリンのような不純物を基体深くにイオン打込みすることで形成することができる。ただし、埋込みウェル領域131,132の不純物濃度は、通常のnウェル領域101やpウェル領域102の濃度と同程度(例えば1×1013/cm3)でよい。
図19(A)の実施例では、p型半導体基板を用いているので、埋込みウェル領域131,132の導電型はn型とされ、このうち基板電位固定型回路が形成される埋込みウェル領域131上のp−MISのnウェル領域101には例えば1.8V(高電圧回路領域では3.3V)が、またn−MISのpウェル領域102には0Vが印加されるように構成されている。一方、基板電位可変型回路が形成される埋込みウェル領域132上のp−MISのnウェル領域101には動作時とスタンバイ時でそれぞれVbp(1.8Vまたは3.3V)が、またn−MISのpウェル領域102には動作時とスタンバイ時でそれぞれVbn(0Vまたは−1.5V)が印加される。スイッチ回路SW1を構成するMOSFET Qp1,Qn1が形成されるnウェル領域とpウェル領域には、動作時もスタンバイ時もそれぞれ3.3Vと−1.5Vが印加される。
また、上記のようにウェル領域の分離を行なうことによって、高い電源電圧で動作する入出力バッファ回路I/OやPLL回路から低い電源電圧で動作する基板電位可変型回路(ユーザー論理回路)に対してウェルを通して伝わるノイズを遮断することができる。そこで、図19の実施例では、同じ3.3Vのような電源電圧で動作する回路間においてもさらにウェル領域を分離することで、例えば入出力バッファ回路I/OからPLL回路に伝わるノイズも遮断して回路の誤動作を防止できるように工夫されている。
なお、埋め込みウェル領域Nisoは、設計データとして、例えば、図3(j)に示すオブジェクトHに加えて、図19(B)に示すオブジェクトH’を作成し、オブジェクトHに代えてオブジェクトH’を用いることにより、共通レイアウトパターンに取り入れることができる。なお、埋め込みウェル領域Nisoを図11(C)のオブジェクトに加え、図19(C)に示すオブジェクトCM’を作成し、このオブジェクトCM’を用いて共通レイアウトパターンに取り入れればよいのは勿論である。
ここで、本発明の設計方法を基板電位固定型回路と基板電位可変型回路が混在するLSIに適用する場合には、基板電位可変型回路の共通セルトポロジーに上記埋込みウェル領域に関する情報を付加して埋込みウェル領域のあるセルとないセルをそれぞれライブラリに登録しておく必要があることに留意すべきである。
以上説明したように、上記実施例は、所望の機能を有する回路セルの設計情報を目的別に記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、ASIC等を構成するための複数の回路セルが登録されたセルライブラリに登録するようにしたので、メーカーにとっては、同一機能の回路に関しては1種類のセルのみを設計すればよいため、設計の負担および設計した回路セルの遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、ひいてはコストダウンを図ることができるという効果がある。
また、一つの半導体チップ上に使用される回路の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができるという効果がある。
さらに、設計者は、セルライブラリに登録されている回路セルを用いて設計を行なうに当たって、論理シミュレーション完了後にスタンバイ電流を所定値以下に抑える必要性が生じたり、論理シミュレーションによってスタンバイ電流が予測した値以上になることが明らかとなったような場合にも、基体電位固定型セルを基体電位可変型セルに置き換えることによって容易に対応することができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例の共通セルトポロジーにおいて、基板へのコンタクト領域の設計情報をセル情報に持たせたまま、コンタクトホールを形成するか否かを選択することで基体電位固定型セルと基体電位可変型セルのいずれを形成するか指定できるようにしてもよい。しかもこの場合、基板へのコンタクトホールをマスクするためのデータを記述したレーヤを特別に定義して、該レーヤのデータの使用の有無で基体電位固定型セルと基体電位可変型セルの選択に対応させることができる。
また、上記実施例では、共通セルトポロジーから所定のオブジェクトを削除もしくは追加することで基体電位固定型セルと基体電位可変型セルの選択を可能にしているが、図4(A)に示すような基体電位固定型セルを共通セルとし、このセルに基体電位供給ラインとしてのVBPラインおよびVBNラインをスクリプト言語を用いて付加することで図4(B)のような基体電位可変型セルを形成できるようにしてもよい。さらに、上記実施例では、CMOSインバータセルに適用した場合について説明したが、フリップフロップ回路セルその他の回路セルにも適用することができる。
さらに、上記実施例では、スタンバイ時にソース・基体間に高い逆バイアス電圧を与えてMOSFETのしきい値を高くしてリーク電流を減らし低消費電力化を図るようにしたLSIに適用した場合について説明したが、テスティングの際にのみ外部から基板バイアス電圧を供給してリーク電流を測定することで所定の値以上の電流が流れるLSIを検出できるようにしたテスティングが可能なLSIとしても実現することができる。