JPH03246961A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03246961A JPH03246961A JP2043576A JP4357690A JPH03246961A JP H03246961 A JPH03246961 A JP H03246961A JP 2043576 A JP2043576 A JP 2043576A JP 4357690 A JP4357690 A JP 4357690A JP H03246961 A JPH03246961 A JP H03246961A
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Classifications
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は外部電源電圧を内部回路に適合する内部電源電
圧に変換するための電源電圧変換回路を内蔵する半導体
集積回路、ことに電源ノイズ低減技術に関し、例えばマ
イクロコンピュータに適用して有効な技術に関するもの
である。
圧に変換するための電源電圧変換回路を内蔵する半導体
集積回路、ことに電源ノイズ低減技術に関し、例えばマ
イクロコンピュータに適用して有効な技術に関するもの
である。
半導体集積回路のプロセス技術の進歩に従ってデバイス
の微細化が進み、従来の５ｖのような単一の電源電圧で
は、デバイスの耐圧がもたなくなってきた。しかし種々
の半導体集積回路を組合わせてシステムを構成するユー
ザにとっては、複数種の電源電圧を供給することは避け
たく、外部的には従来の半導体集積回路と共通の５ｖの
ような電源電圧を利用できることが望ましい。そこで、
０．５μｍ以下のプロセスなどが適用される半導体集積
回路では電源電圧変換回路を内蔵させ、外部電源電圧を
５ｖに保ちながら、３Ｖのような電圧に降圧した内部電
源電圧を内部回路に供給するような手法が一般的に採用
される。
の微細化が進み、従来の５ｖのような単一の電源電圧で
は、デバイスの耐圧がもたなくなってきた。しかし種々
の半導体集積回路を組合わせてシステムを構成するユー
ザにとっては、複数種の電源電圧を供給することは避け
たく、外部的には従来の半導体集積回路と共通の５ｖの
ような電源電圧を利用できることが望ましい。そこで、
０．５μｍ以下のプロセスなどが適用される半導体集積
回路では電源電圧変換回路を内蔵させ、外部電源電圧を
５ｖに保ちながら、３Ｖのような電圧に降圧した内部電
源電圧を内部回路に供給するような手法が一般的に採用
される。
従来の電源電圧変換回路は、基準電圧のような参照電圧
を生成する回路と、その参照電圧に従って外部電源電圧
を降圧して内部回路に供給する内部電源電圧供給回路を
含み、双方の回路には共に共通の外部電源系より同一の
外部電源電圧が供給されて動作されるようになっていた
。
を生成する回路と、その参照電圧に従って外部電源電圧
を降圧して内部回路に供給する内部電源電圧供給回路を
含み、双方の回路には共に共通の外部電源系より同一の
外部電源電圧が供給されて動作されるようになっていた
。
このような電源電圧変換回路を内蔵する半導体集積回路
は、外部電源供給系統と内部電源供給系統の２系統を持
ち、外部電源は半導体集積回路の外部端子、すなわちパ
ッケージの外部電源ピンから直接供給される。消費電力
の大きな半導体集積回路では外部電源ピンや半導体集積
回路のチップ上の電源パッドは多数設定され、外部電源
ピンや電源パッドに接続される同一系統の電源配線から
電源電圧変換回路などに外部電源電圧が供給される。
は、外部電源供給系統と内部電源供給系統の２系統を持
ち、外部電源は半導体集積回路の外部端子、すなわちパ
ッケージの外部電源ピンから直接供給される。消費電力
の大きな半導体集積回路では外部電源ピンや半導体集積
回路のチップ上の電源パッドは多数設定され、外部電源
ピンや電源パッドに接続される同一系統の電源配線から
電源電圧変換回路などに外部電源電圧が供給される。
尚、電源電圧変換回路を内蔵する半導体集積回路の一例
としては、ｌ５ＳＣＣ’ ８９のＴＨＰＭ１３．１ （
ＰＰ１７６〜ＰＰ１７７）における発表（Ａ ＢｉＣＭ
Ｏ５ＣｈａｎｎｅｌｌｅｓｓＭａｓｔｅｒｓｌｉｃｅ
Ｗｉｔｈ ０ｎ−Ｃｈｉｐ Ｖｏｌｔａｇｅ
Ｃｏｎｖｅｒｔｅｒ）や、日経マイクロデバイス（１９
８９年３月号）における第６４頁〜第６７頁の記載があ
る。
としては、ｌ５ＳＣＣ’ ８９のＴＨＰＭ１３．１ （
ＰＰ１７６〜ＰＰ１７７）における発表（Ａ ＢｉＣＭ
Ｏ５ＣｈａｎｎｅｌｌｅｓｓＭａｓｔｅｒｓｌｉｃｅ
Ｗｉｔｈ ０ｎ−Ｃｈｉｐ Ｖｏｌｔａｇｅ
Ｃｏｎｖｅｒｔｅｒ）や、日経マイクロデバイス（１９
８９年３月号）における第６４頁〜第６７頁の記載があ
る。
ところで半導体集積回路のパッケージの外部ピンとチッ
プのパッドとはボンディングワイヤやリードなどによっ
て接続されるが、そのボンディングワイヤやリードには
無視し得ないインダクタンス成分や抵抗成分が寄生して
いる。半導体集積回路の動作時には容量性負荷のチャー
ジやディスチャージのために電源系に電流が流れ、特に
外部容量性負荷の駆動時には大きな電流が流れる。この
電流は前記インダクタンス成分や抵抗成分を通して流れ
るため、ボンディングワイヤの両端部などには電圧降下
を生ずる。このような電圧降下は、半導体集積回路内部
における高レベル側電源電位のアンダーシュート、低レ
ベル側電源電位のオーバーシュートして現れ、半導体集
積回路に外部から与えられる電源電圧がいくら一定であ
ってもチップ内では電源電圧が変動し、これが電源ノイ
ズとして内部回路に伝達されると、誤動作を生ずること
になる。
プのパッドとはボンディングワイヤやリードなどによっ
て接続されるが、そのボンディングワイヤやリードには
無視し得ないインダクタンス成分や抵抗成分が寄生して
いる。半導体集積回路の動作時には容量性負荷のチャー
ジやディスチャージのために電源系に電流が流れ、特に
外部容量性負荷の駆動時には大きな電流が流れる。この
電流は前記インダクタンス成分や抵抗成分を通して流れ
るため、ボンディングワイヤの両端部などには電圧降下
を生ずる。このような電圧降下は、半導体集積回路内部
における高レベル側電源電位のアンダーシュート、低レ
ベル側電源電位のオーバーシュートして現れ、半導体集
積回路に外部から与えられる電源電圧がいくら一定であ
ってもチップ内では電源電圧が変動し、これが電源ノイ
ズとして内部回路に伝達されると、誤動作を生ずること
になる。
この点において従来の電源電圧変換回路は、基準電圧の
ような参照電圧を生成する回路とその参照電圧に従って
外部電源電圧を降圧して内部回路に供給する内部電源電
圧供給回路の双方共に共通の外部電源系より同一の外部
電源電圧が供給されて動作されるようになっていたから
、外部電源系に発生した電源ノイズは参照電位生成回路
にも伝達され、これがその電圧変動の影響を受けると参
照電位も変動し、結果として内部電源電圧も変動して当
該電源ノイズが内部回路に伝達されて、内部回路の性能
低下や誤動作を生ずる。さらに本発明者は、参照電位生
成回路自体の耐電源電圧変動性能を向上させることにつ
いても検討したが１例えばｐチャンネル型ＭＯ８ＦＥＴ
とｎチャンネル型ＭＯ５ＦＥＴとのしきい値電圧の差を
利用して基準電圧のような参照電位を生成しても、多ビ
ツト同時出力などによってもたらされるような比較的大
きな電源電圧変動に対しては参照電位の変動を完全に抑
えることは期待し罷い。しかも、そのような回路形式は
プロセスによる特性変動を受は易く、トリミング抵抗回
路などを予め回路内に用意しておいて個々に微調整でき
るようにしておかなければならない。その上、トリミン
グ可能な抵抗薄膜層を形成するためのプロセスが必要で
あり、レーザトリミングなどによる冗長構成を本来持た
ない論理ＬＳＩなどでは新たにそのようなプロセスの追
加が必要になってしまうという点を見出した。
ような参照電圧を生成する回路とその参照電圧に従って
外部電源電圧を降圧して内部回路に供給する内部電源電
圧供給回路の双方共に共通の外部電源系より同一の外部
電源電圧が供給されて動作されるようになっていたから
、外部電源系に発生した電源ノイズは参照電位生成回路
にも伝達され、これがその電圧変動の影響を受けると参
照電位も変動し、結果として内部電源電圧も変動して当
該電源ノイズが内部回路に伝達されて、内部回路の性能
低下や誤動作を生ずる。さらに本発明者は、参照電位生
成回路自体の耐電源電圧変動性能を向上させることにつ
いても検討したが１例えばｐチャンネル型ＭＯ８ＦＥＴ
とｎチャンネル型ＭＯ５ＦＥＴとのしきい値電圧の差を
利用して基準電圧のような参照電位を生成しても、多ビ
ツト同時出力などによってもたらされるような比較的大
きな電源電圧変動に対しては参照電位の変動を完全に抑
えることは期待し罷い。しかも、そのような回路形式は
プロセスによる特性変動を受は易く、トリミング抵抗回
路などを予め回路内に用意しておいて個々に微調整でき
るようにしておかなければならない。その上、トリミン
グ可能な抵抗薄膜層を形成するためのプロセスが必要で
あり、レーザトリミングなどによる冗長構成を本来持た
ない論理ＬＳＩなどでは新たにそのようなプロセスの追
加が必要になってしまうという点を見出した。
本発明の目的は、内部動作上外部電源電圧に電源ノイズ
を生じても、内部電源電圧の変動を抑えることができ、
さらにはそのような内部電源電圧の変動を生じさせない
半導体集積回路を提供することにある。
を生じても、内部電源電圧の変動を抑えることができ、
さらにはそのような内部電源電圧の変動を生じさせない
半導体集積回路を提供することにある。
本発明の別の目的は、電源電圧変換回路の出力を受けて
動作する内部回路の耐電源ノイズ性に優れた半導体集積
回路を提供することにある。
動作する内部回路の耐電源ノイズ性に優れた半導体集積
回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述及び添付図面から明らかになるであろう。
書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、外部電源電圧をそれよりも小さな内部電源電
圧に変換して内部回路に供給する電源電圧変換回路とし
て、基準電圧発生回路と、当該回路から出力される基準
電圧に基づいて内部電源電圧を出力する内部電源電圧供
給回路とを含む半導体集積回路において、前記基準電圧
発生回路と内部電源電圧供給回路との外部電源供給系統
を高レベル側若しくは低レベル側の一方又は両方で相互
に分離したものである。
圧に変換して内部回路に供給する電源電圧変換回路とし
て、基準電圧発生回路と、当該回路から出力される基準
電圧に基づいて内部電源電圧を出力する内部電源電圧供
給回路とを含む半導体集積回路において、前記基準電圧
発生回路と内部電源電圧供給回路との外部電源供給系統
を高レベル側若しくは低レベル側の一方又は両方で相互
に分離したものである。
例えば、ｐ型半導体基板の上に形成された相補型ＭＯ８
回路を含む半導体集積回路においては、前記基準電圧発
生回路と内部電源電圧供給回路との高レベル側外部電源
供給系統を相互に分離する。
回路を含む半導体集積回路においては、前記基準電圧発
生回路と内部電源電圧供給回路との高レベル側外部電源
供給系統を相互に分離する。
また、ｎ型半導体基板の上に形成された相補型ＭＯ８回
路を含む半導体集積回路においては、前記基準電圧発生
回路と内部電源電圧供給回路との低レベル側外部電源供
給系統を相互に分離する。このように低レベル側又は高
レベル側の片側だけを対策するのは、ラッチアップの回
避を優先させるためである。
路を含む半導体集積回路においては、前記基準電圧発生
回路と内部電源電圧供給回路との低レベル側外部電源供
給系統を相互に分離する。このように低レベル側又は高
レベル側の片側だけを対策するのは、ラッチアップの回
避を優先させるためである。
相補型ＭＯ５回路において、絶縁性基板の上で相互に導
電型の異なるトランジスタ同士が分離形成されるラッチ
アップ耐性に優れたＳＯ８又はＳ○■構造のような半導
体集積回路においては、ラッチアップの虞を問題にする
ことなく低レベル側及び高レベル側の双方の電源供給系
統に対して対策を施すことができる。
電型の異なるトランジスタ同士が分離形成されるラッチ
アップ耐性に優れたＳＯ８又はＳ○■構造のような半導
体集積回路においては、ラッチアップの虞を問題にする
ことなく低レベル側及び高レベル側の双方の電源供給系
統に対して対策を施すことができる。
上記各手段において、システム構成上の使い勝手を良好
に保つには、前記相互に分離して設けられる外部電源供
給系統には外部から同一電圧を受は得るようにするとよ
い。
に保つには、前記相互に分離して設けられる外部電源供
給系統には外部から同一電圧を受は得るようにするとよ
い。
前記基準電圧発生回路の数を減らすには、基準電圧の配
線経路を基板の周縁部に形成して、複数個の内部電源電
圧供給回路に基準電圧を並列的にもしくは共通的に供給
するようにすればよい。
線経路を基板の周縁部に形成して、複数個の内部電源電
圧供給回路に基準電圧を並列的にもしくは共通的に供給
するようにすればよい。
基板の周縁部において外部と接続されるバッファ回路は
、外部電源電圧と内部電源電圧を受けることになるが、
バッファ回路における多ビツト同時出力などで生ずる比
較的大きな電源電流の変化によっても内部電源電圧供給
回路の動作を一層安定化するには、バッファ回路への外
部電源電圧は、前記電源電圧変換回路への電源供給系統
とは分離した電源供給系統を介して供給するようにでき
る。
、外部電源電圧と内部電源電圧を受けることになるが、
バッファ回路における多ビツト同時出力などで生ずる比
較的大きな電源電流の変化によっても内部電源電圧供給
回路の動作を一層安定化するには、バッファ回路への外
部電源電圧は、前記電源電圧変換回路への電源供給系統
とは分離した電源供給系統を介して供給するようにでき
る。
上記した手段によれば、内部電源電圧供給回路から出力
される内部電源電圧は内部回路やバッファ回路の動作に
従って充放電電流を流し、これによって内部電源電圧供
給回路の電源電流が変化する。この電流変化は、内部電
源電圧供給回路の外部電源供給系統に含まれるボンディ
ングワイヤやリードなどに寄生するインダクタンス成分
や抵抗成分によってその両端部に電位差を形成しようと
する。このとき、基準電圧発生回路は、内部電源電圧供
給回路の電源供給系統とは分離した系統から外部電源が
供給され、且つ、それ自体に流れる電流は定常的であっ
て比較的小さいため、当該基準電圧発生回路のために分
離された外部電源供給系統では実質的な電流変化を生じ
ない。これにより、基準電圧発生回路から出力される基
準電圧は一定状態を保つため、内部電源電圧供給回路は
、その一定の基準電圧によって回路の動作点が制御さ九
、内部電源電圧を一定に保とうとする。その結果、内部
電源電圧のオーバーシュートやアンダーシュートなどの
変動が抑えられ、内部回路やバッファ回路の誤動作防止
並びに動作の高速化が保証される。
される内部電源電圧は内部回路やバッファ回路の動作に
従って充放電電流を流し、これによって内部電源電圧供
給回路の電源電流が変化する。この電流変化は、内部電
源電圧供給回路の外部電源供給系統に含まれるボンディ
ングワイヤやリードなどに寄生するインダクタンス成分
や抵抗成分によってその両端部に電位差を形成しようと
する。このとき、基準電圧発生回路は、内部電源電圧供
給回路の電源供給系統とは分離した系統から外部電源が
供給され、且つ、それ自体に流れる電流は定常的であっ
て比較的小さいため、当該基準電圧発生回路のために分
離された外部電源供給系統では実質的な電流変化を生じ
ない。これにより、基準電圧発生回路から出力される基
準電圧は一定状態を保つため、内部電源電圧供給回路は
、その一定の基準電圧によって回路の動作点が制御さ九
、内部電源電圧を一定に保とうとする。その結果、内部
電源電圧のオーバーシュートやアンダーシュートなどの
変動が抑えられ、内部回路やバッファ回路の誤動作防止
並びに動作の高速化が保証される。
第１図には本発明の一実施例に係る半導体集積回路がそ
の電源系に着目して示される。
の電源系に着目して示される。
第１図において１はシリコンのような半導体基板、２は
デュアル・イン・ライン形式などのパッケージである。
デュアル・イン・ライン形式などのパッケージである。
半導体基板１には、論理機能や記憶機能を持つ内部回路
３、この内部回路３と外部との間で信号をやりとりする
入出力回路４、並びにそれら回路に電源電圧を供給する
電源電圧変換回路５などが形成されている。
３、この内部回路３と外部との間で信号をやりとりする
入出力回路４、並びにそれら回路に電源電圧を供給する
電源電圧変換回路５などが形成されている。
電源電圧変換回路５は、例えば５■のような外部電源電
圧をそれよりも小さな３．３ｖのような内部電源電圧に
変換して内部回路３などに供給するものであり、基準電
圧発生回路６と、当該発生回路６から出力される基準電
圧Ｖｒｅｆに基づいて内部電源電圧Ｖ ｉ ｎ ｔを形
成して出力する内部電源電圧供給回路７とによって構成
される。
圧をそれよりも小さな３．３ｖのような内部電源電圧に
変換して内部回路３などに供給するものであり、基準電
圧発生回路６と、当該発生回路６から出力される基準電
圧Ｖｒｅｆに基づいて内部電源電圧Ｖ ｉ ｎ ｔを形
成して出力する内部電源電圧供給回路７とによって構成
される。
この半導体集積回路の電源供給系統は、外部から直接供
給される外部電源の供給系統（外部電源供給系統）と電
源電圧変換回路５から出力される内部電源の供給系統（
内部電源供給系統）の２系統に区別される。特に制限さ
れないが、第１図の例に従えば、高レベル側の電源に関
して外部電源供給系統と内部電源供給系統が区別され、
低レベル側の系統は共通化されている。
給される外部電源の供給系統（外部電源供給系統）と電
源電圧変換回路５から出力される内部電源の供給系統（
内部電源供給系統）の２系統に区別される。特に制限さ
れないが、第１図の例に従えば、高レベル側の電源に関
して外部電源供給系統と内部電源供給系統が区別され、
低レベル側の系統は共通化されている。
即ち、高レベル側の外部電源供給系統は、特に制限され
ないが、代表的に示された外部電源ピンＤＩＰＩから代
表的に示された電源パッドＰＡＤ１を経て内部に至る第
１外部電源供給系統１１、代表的に示された外部電源ピ
ンＤＩＰ２から代表的に示された電源パッドＰＡＤ２を
経て内部に至る第２外部電源供給系統１２、そして代表
的に示された外部電源ピンＤＩＰ３から代表的に示され
た電源パットＰＡＤ３を経て内部に至る第３外部電源供
給系統１３の３系統に分離され、例えば夫々の系統には
各々５ｖに等しい電圧Ｖｄｄｌ〜Ｖｄｄ３が図示しない
配線基板上の電源配線を介して供給される。低レベル側
の外部電源供給系統は、特に制限されないが、代表的に
示された外部電源ピンＤＩＰ４から代表的に示された電
源パッドＰＡＤ４を経て内部に至る第４系統１４として
特定され、図示しない配線基板上の電源配線を介して例
えば接地電位のようなＯｖの電圧Ｖｓｓが供給される。
ないが、代表的に示された外部電源ピンＤＩＰＩから代
表的に示された電源パッドＰＡＤ１を経て内部に至る第
１外部電源供給系統１１、代表的に示された外部電源ピ
ンＤＩＰ２から代表的に示された電源パッドＰＡＤ２を
経て内部に至る第２外部電源供給系統１２、そして代表
的に示された外部電源ピンＤＩＰ３から代表的に示され
た電源パットＰＡＤ３を経て内部に至る第３外部電源供
給系統１３の３系統に分離され、例えば夫々の系統には
各々５ｖに等しい電圧Ｖｄｄｌ〜Ｖｄｄ３が図示しない
配線基板上の電源配線を介して供給される。低レベル側
の外部電源供給系統は、特に制限されないが、代表的に
示された外部電源ピンＤＩＰ４から代表的に示された電
源パッドＰＡＤ４を経て内部に至る第４系統１４として
特定され、図示しない配線基板上の電源配線を介して例
えば接地電位のようなＯｖの電圧Ｖｓｓが供給される。
ここで便宜上電圧Ｖｄｄｌ〜Ｖｄｄ３を外部電源電圧と
も称する。内部電源系統１５は内部電源電圧供給回路７
の出力から入出力回路４及び内部回路３へ至る経路とし
て特定され、例えば３．３ｖのような電圧Ｖｉｎｔ（以
下単に内部電源電圧とも記す）を供給する。
も称する。内部電源系統１５は内部電源電圧供給回路７
の出力から入出力回路４及び内部回路３へ至る経路とし
て特定され、例えば３．３ｖのような電圧Ｖｉｎｔ（以
下単に内部電源電圧とも記す）を供給する。
外部電源電圧Ｖｄｄｌは第１外部電源供給系統１１を介
して内部電源電圧供給回路７に印加されて、例えば３．
３■のような電圧に降圧され、これが内部電源電圧Ｖ
ｉ ｎ ｔとして内部回路３や入出力回路４に供給され
る。電源電圧Ｖｄｄ２は基準電圧発生回路６に、そして
電源電圧Ｖｃｌｃ１３は入出力回路４に夫々固有の電源
供給系、９１２．１３を介して供給される。
して内部電源電圧供給回路７に印加されて、例えば３．
３■のような電圧に降圧され、これが内部電源電圧Ｖ
ｉ ｎ ｔとして内部回路３や入出力回路４に供給され
る。電源電圧Ｖｄｄ２は基準電圧発生回路６に、そして
電源電圧Ｖｃｌｃ１３は入出力回路４に夫々固有の電源
供給系、９１２．１３を介して供給される。
このように、外部電源の供給系統が前記基準電圧発生回
路６と内部電源電圧供給回路７とて相互に分離され、第
１外部電源供給系統１１と第２外部電源供給系統１２と
区別される。さらに、前記入出力回路４は多数のバッフ
ァ回路を含み内部信号と外部信号とのレベル変換を行う
が、当該入出力回路４への外部電源系統はさらに前記電
源電圧変換回路５のための外部電源供給系統とは分離さ
れた第３外部電源供給系統１３とされる。
路６と内部電源電圧供給回路７とて相互に分離され、第
１外部電源供給系統１１と第２外部電源供給系統１２と
区別される。さらに、前記入出力回路４は多数のバッフ
ァ回路を含み内部信号と外部信号とのレベル変換を行う
が、当該入出力回路４への外部電源系統はさらに前記電
源電圧変換回路５のための外部電源供給系統とは分離さ
れた第３外部電源供給系統１３とされる。
前記外部電源ピンＤＩＰＩ〜ＤＩＰ４と電源パッドＰＡ
ＤＩ〜ＰＡＤ４との間にはボンディングワイヤ１６〜１
９やリード、そしてパッケージのメタライズパターンな
どに寄生するインダクタンス成分や抵抗成分が存在する
。このため消費電力の大きな回路部分につながる外部電
源ピンや電源パッドは実際には多数配置されている。一
方基準電圧発生回路６は内部電源電圧Ｖ ｉ ｎ ｔの
生成に必要な基準電圧Ｖ ｒ ｅ ｆを生成するだけで
あるから、当該回路６には微小な電流しか流れない。し
たがって、例えば許容される外部電源ピンの割当数が８
０であるとすると、外部電源ピンＤＩＰＩは１５ピン、
外部電源ピンＤＩＰ２は１ピン、そして外部電源ピンＤ
ＩＰ３は２４ピン、残りが電圧Ｖ ｓ ｓ用の外部電源
ピンＤＩＰ４に割り当てられるというようになる。尚、
外部電源ピンＤＩＰ１とＤＩＰ３の比率は内部回路３と
入出力回路４夫々の消費電力の比によって決定される。
ＤＩ〜ＰＡＤ４との間にはボンディングワイヤ１６〜１
９やリード、そしてパッケージのメタライズパターンな
どに寄生するインダクタンス成分や抵抗成分が存在する
。このため消費電力の大きな回路部分につながる外部電
源ピンや電源パッドは実際には多数配置されている。一
方基準電圧発生回路６は内部電源電圧Ｖ ｉ ｎ ｔの
生成に必要な基準電圧Ｖ ｒ ｅ ｆを生成するだけで
あるから、当該回路６には微小な電流しか流れない。し
たがって、例えば許容される外部電源ピンの割当数が８
０であるとすると、外部電源ピンＤＩＰＩは１５ピン、
外部電源ピンＤＩＰ２は１ピン、そして外部電源ピンＤ
ＩＰ３は２４ピン、残りが電圧Ｖ ｓ ｓ用の外部電源
ピンＤＩＰ４に割り当てられるというようになる。尚、
外部電源ピンＤＩＰ１とＤＩＰ３の比率は内部回路３と
入出力回路４夫々の消費電力の比によって決定される。
この半導体集積回路において、前記内部電源電圧供給回
路７から出力される内部電源電圧Ｖ ｉ ｎｔは内部回
路３や入出力回路４の動作に従って充放電電流を流し、
これによって内部電源電圧供給回路７の電源電流が変化
する。この電流変化は、内部電源電圧供給回路７の外部
電源供給系統１１に含まれるボンディングワイヤ１６や
リードなどに寄生するインダクタンス成分や抵抗成分に
よってその両端部に電位差を形成しようとする。このと
き、基準電圧発生回路６は、内部電源電圧供給回路７の
電源供給系統１１とは分離した系統１２から外部電源Ｖ
ｄｄ２が供給され、且つ、それ自体に流れる電流は定常
的であって比較的小さいため、当該基準電圧発生回路６
のために分離された外部電源供給系統１２では実質的な
電流変化を生じない。これにより、基準電圧発生回路６
から出力される基準電圧Ｖｒｅｆは一定状態を保つため
、内部電源電圧供給回路７は、その一定の基準電圧Ｖｒ
ｅｆと内部電源電圧Ｖよｎｔが等しくなるように若しく
は一定の比率を持つように回路の動作点を制御し、内部
電源電圧Ｖ ｉ ｎ ｔを一定に保とうとする。その結
果、内部電源電圧Ｖｉｎｔのオーバーシュートやアンダ
ーシュー１−などの変動が抑えられ、内部回路３や入出
力回路４の誤動作防止並びに動作の高速化が保証される
。
路７から出力される内部電源電圧Ｖ ｉ ｎｔは内部回
路３や入出力回路４の動作に従って充放電電流を流し、
これによって内部電源電圧供給回路７の電源電流が変化
する。この電流変化は、内部電源電圧供給回路７の外部
電源供給系統１１に含まれるボンディングワイヤ１６や
リードなどに寄生するインダクタンス成分や抵抗成分に
よってその両端部に電位差を形成しようとする。このと
き、基準電圧発生回路６は、内部電源電圧供給回路７の
電源供給系統１１とは分離した系統１２から外部電源Ｖ
ｄｄ２が供給され、且つ、それ自体に流れる電流は定常
的であって比較的小さいため、当該基準電圧発生回路６
のために分離された外部電源供給系統１２では実質的な
電流変化を生じない。これにより、基準電圧発生回路６
から出力される基準電圧Ｖｒｅｆは一定状態を保つため
、内部電源電圧供給回路７は、その一定の基準電圧Ｖｒ
ｅｆと内部電源電圧Ｖよｎｔが等しくなるように若しく
は一定の比率を持つように回路の動作点を制御し、内部
電源電圧Ｖ ｉ ｎ ｔを一定に保とうとする。その結
果、内部電源電圧Ｖｉｎｔのオーバーシュートやアンダ
ーシュー１−などの変動が抑えられ、内部回路３や入出
力回路４の誤動作防止並びに動作の高速化が保証される
。
第２図には前記入出力回路４に含まれる出力バッファ回
路の一例が示される。
路の一例が示される。
同図に示される出力バッファ回路は、特に制限されない
が、相補型ＭＯＳ（以下単にＣＭＯ５とも記す）回路に
よって構成されている。同図においてＰチャンネル型Ｍ
Ｏ５ＦＥＴＱＩ及びｎチャンネル型ＭＯＳＦＥＴＱ２は
出力最終段を構成する比較的大きなサイズのトランジス
タであり、フリップフロップ回路を構成するナントゲー
トＮＡＮＤＩ、ＮＡＮＤ２及びフリップフロップ回路を
構成するノアゲートＮ０ＲＩ、Ｎ０Ｒ２は信号Ｄｉｎに
対応する○■〜３．３ｖの入力論理レベルをＯ■〜５ｖ
に変換すると共に、ＭＯ５ＦＥＴＱ１、Ｑ２を駆動する
ための論理ゲートである。これらのトランジスタや論理
ゲートには第３外部電源供給系紐１３を介して５ｖのよ
うな外部電源電圧Ｖｄｄ３が供給される。また、インバ
ータＩＮｖ１〜ＩＮＶ３は内部電源供給系統１５を介し
て供給される３゜３■のような内部電源電圧Ｖｉｎｔで
動作し、前記ナントゲートＮＡＮＤ１．ＮＡＮＤ２．Ｎ
０ＲＩ、Ｎ０Ｒ２を制御する。尚９Ｍ○５ＦＥＴＱＩ、
Ｑ２のゲート電極前段にフリップフロップを配置したの
は、当該バッファ回路は論理レベルを変換して出力しな
ければならないという性質上、ＭＯＳＦＥＴＱＩ、Ｑ２
のゲート入力電圧を安定的に確定させ、且つ前記ゲート
ＮＡＮＤＩ、ＮＡＮＤ２．Ｎ０ＲＩ、Ｎ０Ｒ２により貫
通電流が流れることを回避させるためである。
が、相補型ＭＯＳ（以下単にＣＭＯ５とも記す）回路に
よって構成されている。同図においてＰチャンネル型Ｍ
Ｏ５ＦＥＴＱＩ及びｎチャンネル型ＭＯＳＦＥＴＱ２は
出力最終段を構成する比較的大きなサイズのトランジス
タであり、フリップフロップ回路を構成するナントゲー
トＮＡＮＤＩ、ＮＡＮＤ２及びフリップフロップ回路を
構成するノアゲートＮ０ＲＩ、Ｎ０Ｒ２は信号Ｄｉｎに
対応する○■〜３．３ｖの入力論理レベルをＯ■〜５ｖ
に変換すると共に、ＭＯ５ＦＥＴＱ１、Ｑ２を駆動する
ための論理ゲートである。これらのトランジスタや論理
ゲートには第３外部電源供給系紐１３を介して５ｖのよ
うな外部電源電圧Ｖｄｄ３が供給される。また、インバ
ータＩＮｖ１〜ＩＮＶ３は内部電源供給系統１５を介し
て供給される３゜３■のような内部電源電圧Ｖｉｎｔで
動作し、前記ナントゲートＮＡＮＤ１．ＮＡＮＤ２．Ｎ
０ＲＩ、Ｎ０Ｒ２を制御する。尚９Ｍ○５ＦＥＴＱＩ、
Ｑ２のゲート電極前段にフリップフロップを配置したの
は、当該バッファ回路は論理レベルを変換して出力しな
ければならないという性質上、ＭＯＳＦＥＴＱＩ、Ｑ２
のゲート入力電圧を安定的に確定させ、且つ前記ゲート
ＮＡＮＤＩ、ＮＡＮＤ２．Ｎ０ＲＩ、Ｎ０Ｒ２により貫
通電流が流れることを回避させるためである。
この出力バッファ回路において、イネーブル信号ＥＮが
ハイレベルにされると、双方のＭＯ５ＦＥＴＷＩ、Ｑ２
がカットオフされて高出力インピーダンス状態にされる
。
ハイレベルにされると、双方のＭＯ５ＦＥＴＷＩ、Ｑ２
がカットオフされて高出力インピーダンス状態にされる
。
イネーブル信号ＥＮがローレベルにされると、出力バッ
ファ回路は信号Ｄｉｎのレベルに従った出力動作を行う
。すなわち、信号Ｄｉｎがハイレベルにされると、ナン
トゲートＮＡＮＤＩ、ＮＡＮＤ２によって構成されるフ
リップフロップがローレベルを出力し、且つ、ノアゲー
トＮＯＲｌ 。
ファ回路は信号Ｄｉｎのレベルに従った出力動作を行う
。すなわち、信号Ｄｉｎがハイレベルにされると、ナン
トゲートＮＡＮＤＩ、ＮＡＮＤ２によって構成されるフ
リップフロップがローレベルを出力し、且つ、ノアゲー
トＮＯＲｌ 。
Ｎ０Ｒ２によって構成されるフリップフロップがローレ
ベルを出力することにより、出力最終段から５ｖのよう
な論理レベルを持つ信号Ｄｏｕｔが出力される。一方、
信号Ｄｉｎがローレベルにされると、ナントゲートＮＡ
ＮＤＩ、ＮＡＮＤ２によって構成されるフリップフロッ
プがハイレベルを出力し、且つ、ノアゲートＮ０ＲＩ、
Ｎ０Ｒ２によって構成されるフリップフロップがハイレ
ベルを出力することにより、出力最終段からＯ■のよう
な論理レベルを持つ信号Ｄｏｕｔが出力される。
ベルを出力することにより、出力最終段から５ｖのよう
な論理レベルを持つ信号Ｄｏｕｔが出力される。一方、
信号Ｄｉｎがローレベルにされると、ナントゲートＮＡ
ＮＤＩ、ＮＡＮＤ２によって構成されるフリップフロッ
プがハイレベルを出力し、且つ、ノアゲートＮ０ＲＩ、
Ｎ０Ｒ２によって構成されるフリップフロップがハイレ
ベルを出力することにより、出力最終段からＯ■のよう
な論理レベルを持つ信号Ｄｏｕｔが出力される。
この出力バッファ回路への外部電源電圧Ｖｄｄ３は、電
源電圧変換回路５への外部電源供給系統とは分離した系
統１３から供給されるため、多数のバッファ回路におけ
る多ビツト同時出力などで生ずる比較的大きな電流変化
によっても内部電源電圧供給回路７の動作は一層安定化
される。
源電圧変換回路５への外部電源供給系統とは分離した系
統１３から供給されるため、多数のバッファ回路におけ
る多ビツト同時出力などで生ずる比較的大きな電流変化
によっても内部電源電圧供給回路７の動作は一層安定化
される。
第３図にはチップｌの概略レイアウト図が示される。同
図に示される半導体集積回路は、特に制限されないが、
スタンダードセル方式などによって形成されるマイクロ
コンピュータである。
図に示される半導体集積回路は、特に制限されないが、
スタンダードセル方式などによって形成されるマイクロ
コンピュータである。
前記内部回路３はチップ１の中央部に配置され、そこに
は、顧客の要求仕様に基づいて、ランダムロジック２０
〜２２、レジスタファイル２３、算術論理演算器２４、
乗算器２５、ＲＯＭ （リード・オンリ・メモリ）２６
、ならびにＲＡＭ （ランダム・アクセス・メモリ）２
７〜２９などが構成される。
は、顧客の要求仕様に基づいて、ランダムロジック２０
〜２２、レジスタファイル２３、算術論理演算器２４、
乗算器２５、ＲＯＭ （リード・オンリ・メモリ）２６
、ならびにＲＡＭ （ランダム・アクセス・メモリ）２
７〜２９などが構成される。
前記内部回路３の周辺は、内部電源電圧供給回路７そし
て入出力回路４を多数形成する領域とされる。そして入
出力回路４毎にポンディングパッドＰＡＤが多数配設さ
れている。前記基準電圧発生回路６はチップ１のコーナ
部に１個形成されている。尚、第１図においては、入出
力回路４、内部電源電圧供給回路７は代表的に１個づつ
示されている。
て入出力回路４を多数形成する領域とされる。そして入
出力回路４毎にポンディングパッドＰＡＤが多数配設さ
れている。前記基準電圧発生回路６はチップ１のコーナ
部に１個形成されている。尚、第１図においては、入出
力回路４、内部電源電圧供給回路７は代表的に１個づつ
示されている。
チップ１の周縁部に形成されている入出力回路４や内部
電源電圧供給回路７の上層には内部電源及び外部電源の
ための電源配線などが周回されている。即ち、第３図に
おいて３０は外部電源型圧電Ｖｄｄ３を入出力回路４に
供給するための第３外部電源供給系統１３に含まれる電
源配線、３１は外部電源電圧Ｖｄｄｌを内部電源電圧供
給回路７に与えるための第１外部電源供給系統１１に含
まれる電源配線、３２は基準電圧発生回路６から出力さ
れる基準電圧Ｖ ｒ ｅ ｆを夫々の内部電源電圧供給
回路７に与えるための制御電圧配線、３３は夫々の内部
電源電圧供給回路７から出力される内部電源電圧Ｖｉｎ
ｔを内部回路３に供給するための内部電源供給系統１５
に含まれる幹線としての電源配線、そして３４は電圧Ｖ
ｓｓを全ての回路に供給するための電源系′ａ１４に含
まれる電源配線である。
電源電圧供給回路７の上層には内部電源及び外部電源の
ための電源配線などが周回されている。即ち、第３図に
おいて３０は外部電源型圧電Ｖｄｄ３を入出力回路４に
供給するための第３外部電源供給系統１３に含まれる電
源配線、３１は外部電源電圧Ｖｄｄｌを内部電源電圧供
給回路７に与えるための第１外部電源供給系統１１に含
まれる電源配線、３２は基準電圧発生回路６から出力さ
れる基準電圧Ｖ ｒ ｅ ｆを夫々の内部電源電圧供給
回路７に与えるための制御電圧配線、３３は夫々の内部
電源電圧供給回路７から出力される内部電源電圧Ｖｉｎ
ｔを内部回路３に供給するための内部電源供給系統１５
に含まれる幹線としての電源配線、そして３４は電圧Ｖ
ｓｓを全ての回路に供給するための電源系′ａ１４に含
まれる電源配線である。
入出力回路４は、半導体集積回路に要求される機能に応
じて入力回路、出力回路、入出力回路、又は未使用の何
れかの状態に回路設定され、この設定は配線マスクによ
って決定される。多数のポンディングパッドＰＡＤは、
回路仕様上必要個数が前記電源パッドＰＡＤ１〜ＰＡＤ
４として機能されるが、それらは未使用の入出力回路４
の位置に対応されている。使用されている入出力回路４
の位置に対応されるポンディングパッドＰＡＤは信号の
入力や出力用端子として機能される。
じて入力回路、出力回路、入出力回路、又は未使用の何
れかの状態に回路設定され、この設定は配線マスクによ
って決定される。多数のポンディングパッドＰＡＤは、
回路仕様上必要個数が前記電源パッドＰＡＤ１〜ＰＡＤ
４として機能されるが、それらは未使用の入出力回路４
の位置に対応されている。使用されている入出力回路４
の位置に対応されるポンディングパッドＰＡＤは信号の
入力や出力用端子として機能される。
第４図にはチップ周縁のコーナ部の詳細が示される。
入出力回路４や内部電源電圧供給回路７が形成される領
域は、実際には同図に示されるように、比較的大きなサ
イズのｎチャンネル型ＭＯＳ Ｆ ＥＴの形成領域ＥＬ
ｎと比較的大きなサイズのｐチャンネル型ＭＯ５ＦＥＴ
の形成領域ＥＬｐが両端に配置され、その間に比較的サ
イズの小さなｎチャンネル型ＭＯ８ＦＥＴの形成領域Ｅ
Ｓｎと比較的小さなサイズのｐチャンネル型ＭＯ８ＦＥ
Ｔの形成領域ＥＳｐが配置されている。
域は、実際には同図に示されるように、比較的大きなサ
イズのｎチャンネル型ＭＯＳ Ｆ ＥＴの形成領域ＥＬ
ｎと比較的大きなサイズのｐチャンネル型ＭＯ５ＦＥＴ
の形成領域ＥＬｐが両端に配置され、その間に比較的サ
イズの小さなｎチャンネル型ＭＯ８ＦＥＴの形成領域Ｅ
Ｓｎと比較的小さなサイズのｐチャンネル型ＭＯ８ＦＥ
Ｔの形成領域ＥＳｐが配置されている。
第５図には電源電圧変換回路５の一例が示される。
同図に示される電源電圧変換回路５は、本実施例の半導
体集積回路がｐ型半導体基板に形成されている場合に対
応される。
体集積回路がｐ型半導体基板に形成されている場合に対
応される。
基準電圧発生回路６は、特に制限されないが、ゲート電
極とソース電極が結合された夫々特性の揃った３個のｐ
チャンネル型ＭＯ５ＦＥＴＱＩ １〜Ｑ１３が直列接続
されて成る抵抗分圧回路によって構成され、５■の電源
電圧Ｖｃｌｄ２を抵抗分圧して、ＭＯＳＦＥＴＱ１２の
ソース電極の電圧を基準電圧Ｖ ｒ ｅ ｆとして出力
する。このときの基準電圧Ｖ ｒ ｅ ｆは３．３ｖと
される。この基準電圧発生回路６は抵抗分圧によって一
定の基準電圧Ｖ ｒ ｅ ｆを発生させればよいから、
本質的に大きな電流を流す必要はなく、一定の微小電流
しか貫通しないように比較的小さなコンダクタンスが設
定されている。尚、夫々のＭＯ５ＦＥＴＱＩＩ〜Ｑ１３
のソース電極はそれらＭＯＳＦＥＴの基板ゲート、即ち
それが形成されるｎ型ウェル領域に結合され、基板効果
によるしきい値の変動を極力抑えるようになっている。
極とソース電極が結合された夫々特性の揃った３個のｐ
チャンネル型ＭＯ５ＦＥＴＱＩ １〜Ｑ１３が直列接続
されて成る抵抗分圧回路によって構成され、５■の電源
電圧Ｖｃｌｄ２を抵抗分圧して、ＭＯＳＦＥＴＱ１２の
ソース電極の電圧を基準電圧Ｖ ｒ ｅ ｆとして出力
する。このときの基準電圧Ｖ ｒ ｅ ｆは３．３ｖと
される。この基準電圧発生回路６は抵抗分圧によって一
定の基準電圧Ｖ ｒ ｅ ｆを発生させればよいから、
本質的に大きな電流を流す必要はなく、一定の微小電流
しか貫通しないように比較的小さなコンダクタンスが設
定されている。尚、夫々のＭＯ５ＦＥＴＱＩＩ〜Ｑ１３
のソース電極はそれらＭＯＳＦＥＴの基板ゲート、即ち
それが形成されるｎ型ウェル領域に結合され、基板効果
によるしきい値の変動を極力抑えるようになっている。
内部電源電圧供給回路７は内部電源電圧Ｖｉｎｔを供給
するためのｐチャンネル型部動用ＭＯＳＦＥＴＱ１４を
有する。当該ＭＯ５ＦＥＴＱＩ４のソース電極には電源
電圧Ｖｄｄｌが印加され、そのドレイン電極が内部電源
電圧Ｖｉｎｔの出力端子とされる。このドレイン電極に
は発振防止用のキャパシタＣが結合される。当該キャパ
シタＣはｎチャンネル型ＭＯ５ＦＥＴによって構成する
ことができ、この場合に当該ＭＯ８ＦＥＴのドレイン電
極及びソース電極に電圧Ｖｓｓが印加され、そのゲート
電極がＭＯＳＦＥＴＱ１４のドレイン電極に結合される
。
するためのｐチャンネル型部動用ＭＯＳＦＥＴＱ１４を
有する。当該ＭＯ５ＦＥＴＱＩ４のソース電極には電源
電圧Ｖｄｄｌが印加され、そのドレイン電極が内部電源
電圧Ｖｉｎｔの出力端子とされる。このドレイン電極に
は発振防止用のキャパシタＣが結合される。当該キャパ
シタＣはｎチャンネル型ＭＯ５ＦＥＴによって構成する
ことができ、この場合に当該ＭＯ８ＦＥＴのドレイン電
極及びソース電極に電圧Ｖｓｓが印加され、そのゲート
電極がＭＯＳＦＥＴＱ１４のドレイン電極に結合される
。
前記駆動ＭＯＳＦＥＴＱ１４は、一対のｐチャンネル型
ＭＯ５ＦＥＴＱ１５．Ｑ１６から成るカレントミラー負
荷と、一対のｎチャンネル型ＭＯ５ＦＥＴＱ１７．Ｑ１
８と、ｎチャンネル型パワースイッチＭＯ５ＦＥＴＱ１
９とによって構成される回路で制御される。入力Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １７のゲート電極には基準電圧発
生回路６で生成される３、３■のような基準電圧Ｖ ｒ
ｅ ｆが印加される。パワースイッチＭＯ５ＦＥＴＱ
１９も基準電圧Ｖ ｒ ｅ ｆでスイッチ制御してもよ
い。他方の入力ＭＯ５ＦＥＴＱ１８のゲート電極には駆
動ＭＯ５ＦＥＴＱ１４とキャパシタＣの結合ノートが接
続されている。そして、ＭＯ５ＦＥＴＱ１５とＱ１７の
共通ドレイン電極の電圧によって駆動ＭＯ８ＦＥＴＱ１
４が制御される。この回路は、基準電圧Ｖｒｅｆを参照
して、駆動ＭＯＳＦＥＴＱＩ４を制御し、内部電源電圧
Ｖ ｉ ｎ ｔを基準電圧Ｖｒｅｆに等しい電圧に制御
する。尚、ここでトランジスタサイズの一例を挙げると
、ＭＯＳ Ｆ Ｅ ＴＱ１４はＷ（チャンネル幅）＝６
００μｍ、Ｍ○５ＦＥＴＱＩ ５−Ｑｌ ９はＷ＝５０
μｍ程度、内部回路３に含まれるトランジスタはＷ＝１
５〜２０μｍ程度である。
ＭＯ５ＦＥＴＱ１５．Ｑ１６から成るカレントミラー負
荷と、一対のｎチャンネル型ＭＯ５ＦＥＴＱ１７．Ｑ１
８と、ｎチャンネル型パワースイッチＭＯ５ＦＥＴＱ１
９とによって構成される回路で制御される。入力Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １７のゲート電極には基準電圧発
生回路６で生成される３、３■のような基準電圧Ｖ ｒ
ｅ ｆが印加される。パワースイッチＭＯ５ＦＥＴＱ
１９も基準電圧Ｖ ｒ ｅ ｆでスイッチ制御してもよ
い。他方の入力ＭＯ５ＦＥＴＱ１８のゲート電極には駆
動ＭＯ５ＦＥＴＱ１４とキャパシタＣの結合ノートが接
続されている。そして、ＭＯ５ＦＥＴＱ１５とＱ１７の
共通ドレイン電極の電圧によって駆動ＭＯ８ＦＥＴＱ１
４が制御される。この回路は、基準電圧Ｖｒｅｆを参照
して、駆動ＭＯＳＦＥＴＱＩ４を制御し、内部電源電圧
Ｖ ｉ ｎ ｔを基準電圧Ｖｒｅｆに等しい電圧に制御
する。尚、ここでトランジスタサイズの一例を挙げると
、ＭＯＳ Ｆ Ｅ ＴＱ１４はＷ（チャンネル幅）＝６
００μｍ、Ｍ○５ＦＥＴＱＩ ５−Ｑｌ ９はＷ＝５０
μｍ程度、内部回路３に含まれるトランジスタはＷ＝１
５〜２０μｍ程度である。
第５図に示される回路のプロセス的構造としては第７Ａ
図に示されるＳｉゲートｎウェル構造や第７Ｃ図に示さ
れるＳ１ゲートダブルウエル構造などを採用することが
できる。各図において４０は基板、４１はｎ型ウェル領
域（ｎウェル）、４２はｐ型ウェル領域（ｎウェル）、
４３は素子分離領域、４４はゲート酸化膜、４５は絶縁
層、４６はアルミニウムなどの導電層であり、Ｓｉゲー
トｎウェル構造においてｐチャンネル型ＭＯ８ＦＥＴ
（ｐＭＯ５）はｎウェル４１に形成され、ｎチャンネル
型Ｍ ＯＳ Ｆ Ｅ Ｔ （ｎ Ｍ ＯＳ ）はｐ型半
導体基板に形成される。Ｓ１ゲートダブルウエル構造の
場合には、ｐチャンネル型ＭＯ５ＦＥＴはｎウェル４１
に、そしてｎチャンネル型ＭＯ５ＦＥＴはｎウェル４２
に形成される。
図に示されるＳｉゲートｎウェル構造や第７Ｃ図に示さ
れるＳ１ゲートダブルウエル構造などを採用することが
できる。各図において４０は基板、４１はｎ型ウェル領
域（ｎウェル）、４２はｐ型ウェル領域（ｎウェル）、
４３は素子分離領域、４４はゲート酸化膜、４５は絶縁
層、４６はアルミニウムなどの導電層であり、Ｓｉゲー
トｎウェル構造においてｐチャンネル型ＭＯ８ＦＥＴ
（ｐＭＯ５）はｎウェル４１に形成され、ｎチャンネル
型Ｍ ＯＳ Ｆ Ｅ Ｔ （ｎ Ｍ ＯＳ ）はｐ型半
導体基板に形成される。Ｓ１ゲートダブルウエル構造の
場合には、ｐチャンネル型ＭＯ５ＦＥＴはｎウェル４１
に、そしてｎチャンネル型ＭＯ５ＦＥＴはｎウェル４２
に形成される。
次に第５図の回路構成を持つ電源電圧変換回路５の作用
を説明する。
を説明する。
前記内部電源電圧供給回路７から出力される内部電源電
圧Ｖｉｎｔは内部回路３や入出力回路４の動作に従って
充放電電流を流し、これによって電源電圧供給回路７の
電源電流が変化する。例えば内部回路３において代表的
に示されるｐチャンネル型ＭＯＳＦＥＴＱ２０が複数個
同時にターン・オンすると、容量性負荷ＣＬに対する充
電電流ＩＰの総和に相当する電流ΣＴｐが外部電源ピン
ＤＩＰＩから駆動ＭＯＳＦＥＴＱ１４を通して流れ込む
。このとき当該電流が流れる外部電源系統１１に寄生す
るインダクタンス成分や抵抗成分により、電源電圧Ｖｄ
ｄｌが内部でアンダーシュートして電源ノイズを生ずる
。これに対して基準電圧発生回路６ではＭＯ８ＦＥＴＱ
Ｉ １〜Ｑ１３のオン抵抗は小さくされていて一定の微
小電流が流れるだけであり、しかもこの基準電圧発生回
路６の外部電源電圧Ｖｃｌｄ２は電源電圧Ｖｄｄｌとは
別系統の外部電源供給系統１２を介して与えられるため
、その系統１２に寄生するインダクタンス成分や抵抗成
分にかかわらず電源電圧Ｖｄｄ２は内部で変動せず、基
準電圧■ｒｅｆは一定の３．３Ｖに保たれる。内部＠課
電圧供給回路７は、その一定の基準電圧Ｖ ｒ ｅ ｆ
と内部電源電圧Ｖｉｎｔが等しくなるようにＭＯ５ＦＥ
ＴＱ１４のコンダクタンスを制御し、内部電源電圧Ｖｉ
ｎｔを一定に保とうとする。その結果、内部電源電圧Ｖ
ｉｎｔのアンダーシュートが抑えられる。
圧Ｖｉｎｔは内部回路３や入出力回路４の動作に従って
充放電電流を流し、これによって電源電圧供給回路７の
電源電流が変化する。例えば内部回路３において代表的
に示されるｐチャンネル型ＭＯＳＦＥＴＱ２０が複数個
同時にターン・オンすると、容量性負荷ＣＬに対する充
電電流ＩＰの総和に相当する電流ΣＴｐが外部電源ピン
ＤＩＰＩから駆動ＭＯＳＦＥＴＱ１４を通して流れ込む
。このとき当該電流が流れる外部電源系統１１に寄生す
るインダクタンス成分や抵抗成分により、電源電圧Ｖｄ
ｄｌが内部でアンダーシュートして電源ノイズを生ずる
。これに対して基準電圧発生回路６ではＭＯ８ＦＥＴＱ
Ｉ １〜Ｑ１３のオン抵抗は小さくされていて一定の微
小電流が流れるだけであり、しかもこの基準電圧発生回
路６の外部電源電圧Ｖｃｌｄ２は電源電圧Ｖｄｄｌとは
別系統の外部電源供給系統１２を介して与えられるため
、その系統１２に寄生するインダクタンス成分や抵抗成
分にかかわらず電源電圧Ｖｄｄ２は内部で変動せず、基
準電圧■ｒｅｆは一定の３．３Ｖに保たれる。内部＠課
電圧供給回路７は、その一定の基準電圧Ｖ ｒ ｅ ｆ
と内部電源電圧Ｖｉｎｔが等しくなるようにＭＯ５ＦＥ
ＴＱ１４のコンダクタンスを制御し、内部電源電圧Ｖｉ
ｎｔを一定に保とうとする。その結果、内部電源電圧Ｖ
ｉｎｔのアンダーシュートが抑えられる。
上記の説明では本実施例の半導体集積回路がｐ型半導体
基板に形成される場合について説明したが、ｎ型半導体
基板に形成することもできる。この場合には低レベル側
電源が内外２系統化され、その外部電源系統が３通りの
系統に分離される。
基板に形成される場合について説明したが、ｎ型半導体
基板に形成することもできる。この場合には低レベル側
電源が内外２系統化され、その外部電源系統が３通りの
系統に分離される。
即ち、第１図において外部電源ピンＤＩＰＩに低レベル
側電源の電圧Ｖ ｓ ｓ １ （ＯＶ）が印加され、外
部電源ピンＤＩＰ２に低レベル側電源の電圧Ｖｓｓ２（
ＯＶ）が印加され、そして外部電源ピンＤＩＰ３に低レ
ベル側電源の電圧Ｖｓｓ３（○■）が印加される。尚、
高レベル側電源の電圧Ｖｄｄ（５■）は外部電源ピンＤ
ＩＰ４を介して各部に共通に供給される。
側電源の電圧Ｖ ｓ ｓ １ （ＯＶ）が印加され、外
部電源ピンＤＩＰ２に低レベル側電源の電圧Ｖｓｓ２（
ＯＶ）が印加され、そして外部電源ピンＤＩＰ３に低レ
ベル側電源の電圧Ｖｓｓ３（○■）が印加される。尚、
高レベル側電源の電圧Ｖｄｄ（５■）は外部電源ピンＤ
ＩＰ４を介して各部に共通に供給される。
第６図にはｎ型半導体基板に半導体集積回路が形成され
る場合における電源電圧変換回路５の一例が示される。
る場合における電源電圧変換回路５の一例が示される。
第６図に示される基準電圧発生回路６は、特に制限され
ないが、ゲート電極とソース電極が結合された夫々特性
の揃った３個のｎチャンネル型ＭＯ８ＦＥＴＱ２１〜Ｑ
２３が直列接続されて成る抵抗分圧回路によって構成さ
れ、電圧Ｖ ｓ ｓ ２とＶｄｄの間の５ｖの電位差を
抵抗分圧して、ＭＯＳＦＥＴＱ２２のソース電極の電圧
を基準電圧Ｖｒｅｆとして出力する。このときの基準電
圧Ｖｒｅｆは１．７ｖとされる。この基準電圧発生回路
６は抵抗分圧によって一定の基準電圧Ｖｒｅｆを発生さ
せればよいから、本質的に大きな電流を流す必要はなく
、一定の微小電流しか貫通しないように比較的小さなコ
ンダクタンスが設定されている。尚、夫々のＭＯＳＦＥ
ＴＱ２１〜Ｑ２３のソ−スミ極はそれらＭＯＳＦＥＴの
基板ゲート、即ちそれが形成されるｐ型ウェル領域に結
合され、基板効果によるしきい値電圧の変動を極力抑え
るようになっている。
ないが、ゲート電極とソース電極が結合された夫々特性
の揃った３個のｎチャンネル型ＭＯ８ＦＥＴＱ２１〜Ｑ
２３が直列接続されて成る抵抗分圧回路によって構成さ
れ、電圧Ｖ ｓ ｓ ２とＶｄｄの間の５ｖの電位差を
抵抗分圧して、ＭＯＳＦＥＴＱ２２のソース電極の電圧
を基準電圧Ｖｒｅｆとして出力する。このときの基準電
圧Ｖｒｅｆは１．７ｖとされる。この基準電圧発生回路
６は抵抗分圧によって一定の基準電圧Ｖｒｅｆを発生さ
せればよいから、本質的に大きな電流を流す必要はなく
、一定の微小電流しか貫通しないように比較的小さなコ
ンダクタンスが設定されている。尚、夫々のＭＯＳＦＥ
ＴＱ２１〜Ｑ２３のソ−スミ極はそれらＭＯＳＦＥＴの
基板ゲート、即ちそれが形成されるｐ型ウェル領域に結
合され、基板効果によるしきい値電圧の変動を極力抑え
るようになっている。
第６図に示される内部電源電圧供給回路７は内部電源電
圧Ｖｉｎｔを供給するためのｎチャンネル型部動用ＭＯ
ＳＦＥＴＱ２４を有する。当該ＭＯ８ＦＥＴＱ２４のソ
ース電極には電源電圧Ｖｓｓ１が印加され、そのドレイ
ン電極が内部電源電圧Ｖ ｉ ｎ ｔの出力端子とされ
る。この駆動用Ｍ○５ＦＥＴＱ２４には発振防止用のキ
ャパシタＣが結合される。当該キャパシタＣはｐチャン
ネル型ＭＯ５ＦＥＴによって構成することができ、この
場合に当該ＭＯ５ＦＥＴのドレイン電極及びソース電極
に電源電圧Ｖｄｄが印加され、そのゲート電極がＭＯＳ
ＦＥＴＱ２４のドレイン電極に結合される。
圧Ｖｉｎｔを供給するためのｎチャンネル型部動用ＭＯ
ＳＦＥＴＱ２４を有する。当該ＭＯ８ＦＥＴＱ２４のソ
ース電極には電源電圧Ｖｓｓ１が印加され、そのドレイ
ン電極が内部電源電圧Ｖ ｉ ｎ ｔの出力端子とされ
る。この駆動用Ｍ○５ＦＥＴＱ２４には発振防止用のキ
ャパシタＣが結合される。当該キャパシタＣはｐチャン
ネル型ＭＯ５ＦＥＴによって構成することができ、この
場合に当該ＭＯ５ＦＥＴのドレイン電極及びソース電極
に電源電圧Ｖｄｄが印加され、そのゲート電極がＭＯＳ
ＦＥＴＱ２４のドレイン電極に結合される。
前記駆動用ＭＯ８ＦＥＴＱ２４は、一対のｐチャンネル
型ＭＯ８ＦＥＴＱ２５．Ｑ２６から成るカレントミラー
負荷と、一対のｎチャンネル型Ｍ○５ＦＥＴＱ２７．Ｑ
２８と、ｎチャンネル型パワースイッチＭＯＳＦＥＴＱ
２９とによって構成される回路で制御される。入力ＭＯ
ＳＦＥＴＱ２７のゲート電極には基準電圧発生回路６で
生成される１、７ｖのような基準電圧Ｖｒｅｆが印加さ
れる。他方の入力ＭＯＳＦＥＴＱ２８のケート電極には
駆動用ＭＯ５ＦＥＴＱ２４のドレイン電極が接続されて
いる。そして、ＭＯ５ＦＥＴＱ２５とＱ２７の共通ドレ
イン電極の電圧によって駆動ＭＯ５Ｆ’ＥＴＱ２４が制
御される。この回路は、基準電圧Ｖｒｅｆを参照して、
駆動Ｍ ＯＳ Ｆ Ｅ ＴＱ２４を制御し、内部電源電
圧Ｖ ｉ ｎ ｔを基準電圧Ｖ ｒ ｅ ｆに等しい電
圧に制御する。
型ＭＯ８ＦＥＴＱ２５．Ｑ２６から成るカレントミラー
負荷と、一対のｎチャンネル型Ｍ○５ＦＥＴＱ２７．Ｑ
２８と、ｎチャンネル型パワースイッチＭＯＳＦＥＴＱ
２９とによって構成される回路で制御される。入力ＭＯ
ＳＦＥＴＱ２７のゲート電極には基準電圧発生回路６で
生成される１、７ｖのような基準電圧Ｖｒｅｆが印加さ
れる。他方の入力ＭＯＳＦＥＴＱ２８のケート電極には
駆動用ＭＯ５ＦＥＴＱ２４のドレイン電極が接続されて
いる。そして、ＭＯ５ＦＥＴＱ２５とＱ２７の共通ドレ
イン電極の電圧によって駆動ＭＯ５Ｆ’ＥＴＱ２４が制
御される。この回路は、基準電圧Ｖｒｅｆを参照して、
駆動Ｍ ＯＳ Ｆ Ｅ ＴＱ２４を制御し、内部電源電
圧Ｖ ｉ ｎ ｔを基準電圧Ｖ ｒ ｅ ｆに等しい電
圧に制御する。
第６図に示される回路のプロセス的構造としては第７Ｂ
図に示されるＳｉゲートｐウェル構造や第７Ｃ図に示さ
れるＳｉゲートダブルウェル構造などを採用することが
できる。Ｓｉゲートｐウェル構造においてｐチャンネル
型ＭＯＳＦＥＴ （ＰＭＯ８）はｎ型の基板４０に形成
され、ｎチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （ｎ Ｍ
ＯＳ ）はｐ型ウェル４１に形成される。
図に示されるＳｉゲートｐウェル構造や第７Ｃ図に示さ
れるＳｉゲートダブルウェル構造などを採用することが
できる。Ｓｉゲートｐウェル構造においてｐチャンネル
型ＭＯＳＦＥＴ （ＰＭＯ８）はｎ型の基板４０に形成
され、ｎチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ （ｎ Ｍ
ＯＳ ）はｐ型ウェル４１に形成される。
次に第６図の回路構成を持つ電源電圧変換回路５の作用
を説明する。
を説明する。
例えば内部回路３において代表的に示されるｎチャンネ
ル型ＭＯ５ＦＥＴＱ３０が複数個同時にターン・オンす
ると、容量性負荷ＣＬからの放電電流Ｉｎの総和に相当
する電流ΣＩｎが駆動ＭＯＳＦＥＴＱ２４を通して外部
電源ピンＤＩＰＩへ流れる。このとき当該電流が流れる
外部電源系統１１に寄生するインダクタンス成分や抵抗
成分により、電源電圧Ｖ ｓ ｓ １が内部でオーバー
シュートして電源ノイズを生ずる。これに対して基準電
圧発生回路６ではＭＯ５ＦＥＴＱ２１〜Ｑ２３のオン抵
抗は小さく一定の微小電流が流れるだけであり、しかも
この基準電圧発生回路６の外部電源電圧Ｖ ｓ ｓ ２
は電源電圧Ｖｓｓｌとは別系統の外部電源供給系統１２
を介して与えられるため、その系統１２に寄生するイン
ダクタンス成分や抵抗成分にかかわらず電源電圧Ｖｓｓ
２は内部で変動せず、基準電圧Ｖｒｅｆは例えば一定の
１．７ｖに保たれる。内部電源電圧供給回路７は、その
−定の基準電圧Ｖｒｅｆと内部電源電圧Ｖ ｉ ｎ ｔ
、が等しくなるようにＭＯ５ＦＥＴＱ２４のコンダクタ
ンスを制御して、内部電源電圧Ｖｉｎｔを一定の１．７
ｖに保とうとする。その結果、内部電源電圧Ｖｉｎｔの
オーバーシュートが抑えられる。
ル型ＭＯ５ＦＥＴＱ３０が複数個同時にターン・オンす
ると、容量性負荷ＣＬからの放電電流Ｉｎの総和に相当
する電流ΣＩｎが駆動ＭＯＳＦＥＴＱ２４を通して外部
電源ピンＤＩＰＩへ流れる。このとき当該電流が流れる
外部電源系統１１に寄生するインダクタンス成分や抵抗
成分により、電源電圧Ｖ ｓ ｓ １が内部でオーバー
シュートして電源ノイズを生ずる。これに対して基準電
圧発生回路６ではＭＯ５ＦＥＴＱ２１〜Ｑ２３のオン抵
抗は小さく一定の微小電流が流れるだけであり、しかも
この基準電圧発生回路６の外部電源電圧Ｖ ｓ ｓ ２
は電源電圧Ｖｓｓｌとは別系統の外部電源供給系統１２
を介して与えられるため、その系統１２に寄生するイン
ダクタンス成分や抵抗成分にかかわらず電源電圧Ｖｓｓ
２は内部で変動せず、基準電圧Ｖｒｅｆは例えば一定の
１．７ｖに保たれる。内部電源電圧供給回路７は、その
−定の基準電圧Ｖｒｅｆと内部電源電圧Ｖ ｉ ｎ ｔ
、が等しくなるようにＭＯ５ＦＥＴＱ２４のコンダクタ
ンスを制御して、内部電源電圧Ｖｉｎｔを一定の１．７
ｖに保とうとする。その結果、内部電源電圧Ｖｉｎｔの
オーバーシュートが抑えられる。
上記第５図及び第６図に基づく説明では、内部電源電圧
のうち低レベル側又は高レベル側の片側だけの変動を対
策しているが、双方の電源に対して電源ノイズ対策を施
すことができる。
のうち低レベル側又は高レベル側の片側だけの変動を対
策しているが、双方の電源に対して電源ノイズ対策を施
すことができる。
即ち、第８図のように第５図の構成と第６図の構成を組
合せて高レベル側の電源電圧Ｖｄｄｌ。
合せて高レベル側の電源電圧Ｖｄｄｌ。
Ｖｄｄ２と低レベル側の電源電圧Ｖｓｓｌ、Ｖｓｓ２を
夫々分離した電源供給系１１６，１７，５１．５２から
与えるようにしてもよい。このとき高レベル側基準電圧
Ｖｒｅｆｐと低レベル側基準電圧Ｖ ｒ ｅ ｆ ｎと
の電位差は３．３ｖとされ、これに呼応して高レベル側
内部電源電圧Ｖｉ ｎ ｔ ｐと低しベ側内部電源電圧
Ｖｉｎｔｎとの電位差−し３．３■にされる。これによ
り、内部回路３や入出力回路４における充電並びに放電
動作の双方において内部電源電圧の変動を防止しようと
する。
夫々分離した電源供給系１１６，１７，５１．５２から
与えるようにしてもよい。このとき高レベル側基準電圧
Ｖｒｅｆｐと低レベル側基準電圧Ｖ ｒ ｅ ｆ ｎと
の電位差は３．３ｖとされ、これに呼応して高レベル側
内部電源電圧Ｖｉ ｎ ｔ ｐと低しベ側内部電源電圧
Ｖｉｎｔｎとの電位差−し３．３■にされる。これによ
り、内部回路３や入出力回路４における充電並びに放電
動作の双方において内部電源電圧の変動を防止しようと
する。
但し、第８図のような回路構成を採用する場合には、高
レベル側そして低レベル側双方の電源供給系統が夫々複
数化されるという点で、デバイス構造的にラッチアップ
を考慮することが必要になる。
レベル側そして低レベル側双方の電源供給系統が夫々複
数化されるという点で、デバイス構造的にラッチアップ
を考慮することが必要になる。
即ち、第８図の回路を構成するトランジスタは第７Ｃ図
のＳｉダブルウェル構造のようなデバイス構造では少な
くとも電源供給系統毎に個別のウェル領域に形成されな
ければならない。例えばそのデバイス構造は概略的に第
９図のようにされる。
のＳｉダブルウェル構造のようなデバイス構造では少な
くとも電源供給系統毎に個別のウェル領域に形成されな
ければならない。例えばそのデバイス構造は概略的に第
９図のようにされる。
このとき第８図に示されるような電流ΣＩｎが流れて電
圧Ｖ ｓ ｓ １がオーバーシュートすると、もう一方
の低レベル側電源電圧Ｖｓｓ２との間で電位差を生じ、
ｐウェル５３から他方のＰウェル５４にキャリアが移動
し、これがラッチアップを引き起こすトリガ電流になる
ことが予想される。
圧Ｖ ｓ ｓ １がオーバーシュートすると、もう一方
の低レベル側電源電圧Ｖｓｓ２との間で電位差を生じ、
ｐウェル５３から他方のＰウェル５４にキャリアが移動
し、これがラッチアップを引き起こすトリガ電流になる
ことが予想される。
このようなラッチアップのおそれを完全に回避しようと
するなら、絶縁性基板の上で相互に導電型の異なるもの
同士を分離形成してランチアンプ耐性などを向上させた
ＳＯ５（ｓ ｉ ｌ ｉ ｃｏｎｏｎ ５ａｐｐｈｉ
ｒｅ）又はＳ○■ （ｓｉｌｉｃａｎ ｏｎ １ｎ
ｓｕｌａｔｏｒ）構造を採用することができる。
するなら、絶縁性基板の上で相互に導電型の異なるもの
同士を分離形成してランチアンプ耐性などを向上させた
ＳＯ５（ｓ ｉ ｌ ｉ ｃｏｎｏｎ ５ａｐｐｈｉ
ｒｅ）又はＳ○■ （ｓｉｌｉｃａｎ ｏｎ １ｎ
ｓｕｌａｔｏｒ）構造を採用することができる。
ＳＯ８構造は例えば第７Ｄ図に示されるように、サファ
イア基板６０の上に単結晶を成長させ、そこに拡散領域
若しくは不純物領域などを形成してＭＯＳＦＥＴを構成
するものであり、６１はアルミニウムなどの導電層、６
１はゲート酸化膜である。
イア基板６０の上に単結晶を成長させ、そこに拡散領域
若しくは不純物領域などを形成してＭＯＳＦＥＴを構成
するものであり、６１はアルミニウムなどの導電層、６
１はゲート酸化膜である。
尚、第５図や第６図に示されるように高レベル側又は低
レベル側の一方の電源に対して電源ノイズ対策を施す構
成は、ＣＭＯ８回路の場合、相対的に電源ノイズが大き
いと予想される電源側に施せばよい。
レベル側の一方の電源に対して電源ノイズ対策を施す構
成は、ＣＭＯ８回路の場合、相対的に電源ノイズが大き
いと予想される電源側に施せばよい。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
上記実施例ではＣＭＯＳ回路で構成する場合について説
明したが、ｎチャンネルまたはｐチャンネルのような単
チャンネルＭＯ５回路などによって構成することもでき
る。この場合にはラッチアップ対策は一切不要であって
、ＳＯ８構造やＳ○■構造を採用しなくてもよい。また
、基準電圧発生回路や内部電源電圧供給回路、そして入
出力回路の構成は適宜変更することができる。また、上
記実施例では入出力回路に印加される外部電源と内部電
源電圧供給回路に印加される外部電源とは夫々分離した
電源系統を用いるようにしたが、双方の外部電源供給系
統を共通化することを妨げない。
明したが、ｎチャンネルまたはｐチャンネルのような単
チャンネルＭＯ５回路などによって構成することもでき
る。この場合にはラッチアップ対策は一切不要であって
、ＳＯ８構造やＳ○■構造を採用しなくてもよい。また
、基準電圧発生回路や内部電源電圧供給回路、そして入
出力回路の構成は適宜変更することができる。また、上
記実施例では入出力回路に印加される外部電源と内部電
源電圧供給回路に印加される外部電源とは夫々分離した
電源系統を用いるようにしたが、双方の外部電源供給系
統を共通化することを妨げない。
また、上記実施例では半導体集積回路内部のインダクタ
ンス成分や抵抗成分による内部電源電圧の変動防止を主
眼に説明したが、さらに半導体集積回路が実装される基
板の配線に寄生するインダクタンス成分や抵抗成分を考
慮するなら、半導体集積回路における外部電源供給系統
毎に実装基板の電源配線も分離することができる。
ンス成分や抵抗成分による内部電源電圧の変動防止を主
眼に説明したが、さらに半導体集積回路が実装される基
板の配線に寄生するインダクタンス成分や抵抗成分を考
慮するなら、半導体集積回路における外部電源供給系統
毎に実装基板の電源配線も分離することができる。
また、上記実施例のような内部電源電圧供給回路が複数
分割配置されている場合には、内部電源電圧供給系統を
複数系統に分割してもよい。
分割配置されている場合には、内部電源電圧供給系統を
複数系統に分割してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタンダードセル方
式によって形成されるような１チツプ型のマイクロコン
ピュータに適用した場合について説明したが、本発明は
それに限定されるものではなく、周辺コントローラや周
辺回路などの各種半導体集積回路に広く適用することが
できるのはもとより、半導体集積回路の設計手法もゲー
トアレイさらにはカスタム方式であってもよい。
をその背景となった利用分野であるスタンダードセル方
式によって形成されるような１チツプ型のマイクロコン
ピュータに適用した場合について説明したが、本発明は
それに限定されるものではなく、周辺コントローラや周
辺回路などの各種半導体集積回路に広く適用することが
できるのはもとより、半導体集積回路の設計手法もゲー
トアレイさらにはカスタム方式であってもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、外部電源電圧をそれよりも小さな内部電源電
圧に変換して利用する半導体集積回路において、電源電
圧変換回路に含まれる基準電圧発主回路と、当該回路か
ら出力される基準電圧に基づいて内部電源電圧を出力す
る内部電源電圧供給回路との外部電源供給系統を高レベ
ル側若しくは低レベル側の一方又は両方で相互に独立化
することにより、内部回路や入出力回路の動作に従って
内部電源電圧供給回路の電源電流が変化しても、基準電
圧発生回路は、内部電源電圧供給回路の電源供給系統と
は分離した系統から外部電源が供給され、且つ、それ自
体に流れる電流は定常的であって比較的小さいため、当
該基準電圧発生回路のために分離された外部電源供給系
統では実質的な電流変化を生じない。これにより、基準
電圧発生回路から出力される基準電圧は一定状態を保つ
ため、内部電源電圧供給回路は、その一定の基準電圧に
よって回路の動作点が制御され、内部電源電圧を一定に
保とうとする。その結果、内部電源電圧のオーバーシュ
ートやアンダーシュートなどの変動を抑えることができ
るという効果がある。
圧に変換して利用する半導体集積回路において、電源電
圧変換回路に含まれる基準電圧発主回路と、当該回路か
ら出力される基準電圧に基づいて内部電源電圧を出力す
る内部電源電圧供給回路との外部電源供給系統を高レベ
ル側若しくは低レベル側の一方又は両方で相互に独立化
することにより、内部回路や入出力回路の動作に従って
内部電源電圧供給回路の電源電流が変化しても、基準電
圧発生回路は、内部電源電圧供給回路の電源供給系統と
は分離した系統から外部電源が供給され、且つ、それ自
体に流れる電流は定常的であって比較的小さいため、当
該基準電圧発生回路のために分離された外部電源供給系
統では実質的な電流変化を生じない。これにより、基準
電圧発生回路から出力される基準電圧は一定状態を保つ
ため、内部電源電圧供給回路は、その一定の基準電圧に
よって回路の動作点が制御され、内部電源電圧を一定に
保とうとする。その結果、内部電源電圧のオーバーシュ
ートやアンダーシュートなどの変動を抑えることができ
るという効果がある。
これにより、内部回路やバッファ回路の誤動作防止並び
に高速動作を保証することができるという効果がある。
に高速動作を保証することができるという効果がある。
特に基準電圧発生回路への外部電源入力系統が独立化さ
れて当該入力電源電圧が安定化されているため、基準電
圧発生回路として抵抗分圧回路的な比較的簡単で個別的
な調整不要な回路を採用することができる。したがって
、ｎチャンネル型ＭＯ５ＦＥＴとｐチャンネル型ＭＯＳ
ＦＥＴのしきい値電圧差を利用して基準電圧を発生する
ような回路を採用しなくてもよい。しきい値電圧差を利
用するような回路はプロセス条件によってしきい値電圧
が変動し易く、これを調整するためにトリミング抵抗回
路などが必須とされる。
れて当該入力電源電圧が安定化されているため、基準電
圧発生回路として抵抗分圧回路的な比較的簡単で個別的
な調整不要な回路を採用することができる。したがって
、ｎチャンネル型ＭＯ５ＦＥＴとｐチャンネル型ＭＯＳ
ＦＥＴのしきい値電圧差を利用して基準電圧を発生する
ような回路を採用しなくてもよい。しきい値電圧差を利
用するような回路はプロセス条件によってしきい値電圧
が変動し易く、これを調整するためにトリミング抵抗回
路などが必須とされる。
ｐ型半導体基板の上に形成された相補型ＭＯ８回路を含
む半導体集積回路においては、前記基準電圧発生回路と
内部電源電圧供給回路との低レベル側外部電源供給系統
を相互に独立化する。また、ｎ型半導体基板の上に形成
された相補型ＭＯ５回路を含む半導体集積回路において
は、前記基準電圧発生回路と内部電源電圧供給回路との
高レベル側外部電源供給系統を相互に独立化する。この
ように低レベル側又は高レベル側の片側だけを対策する
ことにより、ＳＯ８構造やＳＯＩ構造を用いることなく
ラッチアップの回避を優先させ、ある程度の電源ノイズ
対策を施すことができる。ここでラッチアップの回避と
は、半導体基板と導電型の同じ複数のウェル領域の間に
ラッチアップのトリガ電流が流れないようにするという
ことである。
む半導体集積回路においては、前記基準電圧発生回路と
内部電源電圧供給回路との低レベル側外部電源供給系統
を相互に独立化する。また、ｎ型半導体基板の上に形成
された相補型ＭＯ５回路を含む半導体集積回路において
は、前記基準電圧発生回路と内部電源電圧供給回路との
高レベル側外部電源供給系統を相互に独立化する。この
ように低レベル側又は高レベル側の片側だけを対策する
ことにより、ＳＯ８構造やＳＯＩ構造を用いることなく
ラッチアップの回避を優先させ、ある程度の電源ノイズ
対策を施すことができる。ここでラッチアップの回避と
は、半導体基板と導電型の同じ複数のウェル領域の間に
ラッチアップのトリガ電流が流れないようにするという
ことである。
相補型ＭＯ５回路において、絶縁性基板の上で相互に導
電型の異なるトランジスタ同士が分離形成されたラッチ
アップ耐性に優れるＳＯ８又はＳＯＩ構造などを採用す
ることにより、そのような半導体集積回路においては、
ラッチアップの虞を問題にすることなく低レベル側及び
高レベル側の双方の電源供給系統に対して内部電源ノイ
ズ対策を施すことができるという効果がある。
電型の異なるトランジスタ同士が分離形成されたラッチ
アップ耐性に優れるＳＯ８又はＳＯＩ構造などを採用す
ることにより、そのような半導体集積回路においては、
ラッチアップの虞を問題にすることなく低レベル側及び
高レベル側の双方の電源供給系統に対して内部電源ノイ
ズ対策を施すことができるという効果がある。
前記相互に独立に設けられる外部電源供給系統に外部か
ら同一電圧を供給するようにすると、システム構成上の
使い勝手を良好に保つことができる。また、特性試験や
加速試験において内部電源電圧供給回路に印加する電源
電圧を変えなくても、基準電圧発生回路の外部電源入力
系統に印加する電圧を変えるだけで内部電源電圧を簡単
に制御することができる。
ら同一電圧を供給するようにすると、システム構成上の
使い勝手を良好に保つことができる。また、特性試験や
加速試験において内部電源電圧供給回路に印加する電源
電圧を変えなくても、基準電圧発生回路の外部電源入力
系統に印加する電圧を変えるだけで内部電源電圧を簡単
に制御することができる。
基準電圧の配線経路を基板の周縁部に形成して。
複数個の内部電源電圧供給回路に基準電圧を並列的にも
しくは共通的に供給することにより、前記基準電圧発生
回路の数を減らすことができる。
しくは共通的に供給することにより、前記基準電圧発生
回路の数を減らすことができる。
外部信号と内部信号のレベル変換を行うとバッファ回路
への外部電源電圧を、前記電源電圧変換回路への電源供
給系統とは分離した電源供給系統を介して供給すること
により、バッファ回路における多ビツト同時出力などで
生ずる比較的大きな電源電流変動によっても内部電源電
圧供給回路の動作を一層安定化することができる。
への外部電源電圧を、前記電源電圧変換回路への電源供
給系統とは分離した電源供給系統を介して供給すること
により、バッファ回路における多ビツト同時出力などで
生ずる比較的大きな電源電流変動によっても内部電源電
圧供給回路の動作を一層安定化することができる。
第１図は本発明の一実施例に係る半導体集積回路の電源
系統に着目した全体ブロック図。 第２図は入出力回路に含まれる出力バッファ回路の一例
論理回路図、 第３図は第１図の半導体集積回路におけるチップの一例
概略しイアウド図、 第４図は第３図に示されるチップコーナ部の一例詳細説
明図、 第５図は半導体集積回路がｐ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第６図は半導体集積回路がｎ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第７Ａ図乃至第７Ｄ図はＣＭＯ８回路の各種デバイス構
造の一例を夫々示す概略断面図、第８図は第５図及び第
６図に示される回路構成を組合せて成る電源電圧変換回
路の一例回路図、第９図は第８図の回路を採用した場合
におけるデバイス構造的な一例断面図である。 １・・・チップ、２・・・パッケージ、３・・・内部回
路、４・・・入出力回路、５・・・電源電圧変換回路、
６・・・基準電圧発生回路、７・・・内部電源電圧供給
回路、ＤＩＰＩ〜ＤＩＰ４・・・外部電源ピン、ＰＡＤ
１〜ＰＡＤ４・・・電源パッド、１１〜１４・・・外部
電源供給系統、 １５・・・内部電源供給系統。 第 図 第 図 ４．７ ３
系統に着目した全体ブロック図。 第２図は入出力回路に含まれる出力バッファ回路の一例
論理回路図、 第３図は第１図の半導体集積回路におけるチップの一例
概略しイアウド図、 第４図は第３図に示されるチップコーナ部の一例詳細説
明図、 第５図は半導体集積回路がｐ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第６図は半導体集積回路がｎ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第７Ａ図乃至第７Ｄ図はＣＭＯ８回路の各種デバイス構
造の一例を夫々示す概略断面図、第８図は第５図及び第
６図に示される回路構成を組合せて成る電源電圧変換回
路の一例回路図、第９図は第８図の回路を採用した場合
におけるデバイス構造的な一例断面図である。 １・・・チップ、２・・・パッケージ、３・・・内部回
路、４・・・入出力回路、５・・・電源電圧変換回路、
６・・・基準電圧発生回路、７・・・内部電源電圧供給
回路、ＤＩＰＩ〜ＤＩＰ４・・・外部電源ピン、ＰＡＤ
１〜ＰＡＤ４・・・電源パッド、１１〜１４・・・外部
電源供給系統、 １５・・・内部電源供給系統。 第 図 第 図 ４．７ ３
Claims (1)
- 【特許請求の範囲】 １、外部電源電圧をそれよりも小さな内部電源電圧に変
換して内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路とへの外
部電源供給系統は、高レベル側若しくは低レベル側の一
方又は両方で相互に分離されている、 ものであることを特徴とする半導体集積回路。 ２、ｐ型半導体基板の上に形成された相補型ＭＯＳ回路
を含む半導体集積回路において、 外部電源電圧をそれよりも小さな内部電源電圧に変換し
て内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路は、相互
に分離された高レベル側の外部電源供給系統に接続され
た、 ものであることを特徴とする半導体集積回路。 ３、ｎ型半導体基板の上に形成された相補型ＭＯＳ回路
を含む半導体集積回路において、 外部電源電圧をそれよりも小さな内部電源電圧に変換し
て内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路は、相互
に分離された低レベル側の外部電源供給系統に接続され
た、 ものであることを特徴とする半導体集積回路。 ４、絶縁性基板の上で相互に導電型の異なるトランジス
タ同士が分離形成された相補型ＭＯＳ回路を含む半導体
集積回路において、 外部電源電圧をそれよりも小さな内部電源電圧に変換し
て内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路は、低レ
ベル側及び高レベル側の夫々において個別化された外部
電源供給系統に接続された、ものであることを特徴とす
る半導体集積回路。 ５、前記夫々独立に設けられた外部電源供給系統は、高
レベル側そして低レベル側において同一電圧を受けるも
のであることを特徴とする請求項１乃至４の何れか１項
記載の半導体集積回路。 ６、前記基準電圧変換回路は複数個の前記内部電源電圧
供給回路に共通接続されて成るものであることを特徴と
する請求項１乃至５の何れか１項記載の半導体集積回路
。 ７、基板の周縁部に外部と接続されるバッファ回路が配
置され、 該バッファ回路は、外部電源電圧と内部電源電圧を受け
、その外部電源電圧は、前記電源電圧変換回路への電源
供給系統とは分離した電源供給系統を介して供給される
ものであることを特徴とする請求項１乃至６の何れか１
項記載の半導体集積回路。 ８、マイクロコンピュータとして構成されて成るもので
あることを特徴とする請求項１乃至８の何れか１項記載
の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043576A JP2888898B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体集積回路 |
| US07/648,997 US5132555A (en) | 1990-02-23 | 1991-01-31 | Semiconductor integrated circuit |
| KR1019910002680A KR920000072A (ko) | 1990-02-23 | 1991-02-20 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043576A JP2888898B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246961A true JPH03246961A (ja) | 1991-11-05 |
| JP2888898B2 JP2888898B2 (ja) | 1999-05-10 |
Family
ID=12667586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043576A Expired - Lifetime JP2888898B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2888898B2 (ja) |
| KR (1) | KR920000072A (ja) |
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| JP2015228440A (ja) * | 2014-06-02 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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