JPH09121030A - 半導体記憶装置およびそれに用いる薄膜トランジスタ - Google Patents

半導体記憶装置およびそれに用いる薄膜トランジスタ

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JPH09121030A
JPH09121030A JP27591895A JP27591895A JPH09121030A JP H09121030 A JPH09121030 A JP H09121030A JP 27591895 A JP27591895 A JP 27591895A JP 27591895 A JP27591895 A JP 27591895A JP H09121030 A JPH09121030 A JP H09121030A
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Akihiko Hirose
Shigeto Maekawa
Motomu Ukita
繁登 前川
愛彦 広瀬
求 浮田
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    • Y10S257/904FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Abstract

(57)【要約】 【課題】 外部電源電圧Vccを降圧して内部電圧を発
生し始める所定の電圧(切換点)を決定する抵抗の抵抗
値が設計上の抵抗値とずれた場合においても、切換点の
変動を防止することである。 【解決手段】 この発明のSRAMは、降圧回路2およ
び内部回路1を含む。降圧回路2は、抵抗R1〜R3、
PMOSトランジスタQP1,QP2およびNMOSト
ランジスタQNを含む。抵抗R1〜R3は、1個または
複数個の、抵抗値および構成が実質同じ抵抗素子Rから
なる。このため、プロセスパラメータが変動した場合で
も、切換点を決定する抵抗R1の、抵抗R2に対する比
(R1:R2)を一定に保つことができ、切換点の変動
を防止できる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、内部電圧発生回路
を有する半導体記憶装置およびそれに用いる薄膜トラン
ジスタに関し、特に、低消費電力型の半導体記憶装置お
よび半導体記憶装置の低消費電力化を実現するための薄
膜トランジスタに関する。

【0002】

【従来の技術】スタティック・ランダムアクセスメモリ
(以下、「SRAM」という)に用いることのできる従
来の内部電圧発生回路は、たとえば、特開平3−207
091号公報に開示されている。この従来の内部電圧発
生回路について説明する。

【0003】図23は、従来の内部電圧発生回路を有す
るSRAMの一部を詳細に示す回路図である。

【0004】図23を参照して、従来の内部電圧発生回
路を有するSRAMは、内部電圧発生回路としての降圧
回路57および内部回路1を含む。降圧回路57は、抵
抗R1,R2,R3、PMOSトランジスタQP1,Q
P2およびNMOSトランジスタQNを含む。

【0005】抵抗R1および抵抗R2は、外部電源電圧
Vccを有するノードと、接地電圧を有するノードとの
間に直列に接続される。PMOSトランジスタQP1お
よび抵抗R3は、外部電源電圧Vccを有するノードと
接地電圧を有するノードとの間に直列に接続される。P
MOSトランジスタQP1のゲートとノードN1が接続
される。

【0006】PMOSトランジスタQP2は、外部電源
電圧Vccを有するノードと、ノードN3との間に接続
される。PMOSトランジスタQP2のゲートはノード
N2に接続される。NMOSトランジスタQNは、外部
電源電圧Vccを有するノードとノードN3との間に接
続される。NMOSトランジスタQNのゲートは、外部
電源電圧Vccを有するノードに接続される。ノードN
3は、内部回路1に接続される。

【0007】ここで、内部回路1は、たとえば、メモリ
回路などである。降圧回路57の動作について説明す
る。

【0008】外部電源電圧Vccが低電圧、たとえば3
Vのときは、抵抗R1の抵抗R2に対する比によって決
まるノードN1の電圧によりPMOSトランジスタQP
1がオフする。そして、抵抗R3によってノードN2は
0V近くまで下がる。このため、PMOSトランジスタ
QP2がオンし、ノードN3に、3Vの外部電源電圧V
ccが供給される。これにより、内部回路1には、3V
の外部電源電圧Vccが供給されることになる。

【0009】一方、外部電源電圧Vccが、所定電圧よ
りも高電圧、たとえば5Vになったときは、ノードN1
の電圧によりPMOSトランジスタQP1がオンする。
そして、ノードN2の電圧が外部電源電圧Vccまで上
昇し、PMOSトランジスタQP2はオフする。このた
め、内部回路1へ供給される電圧(電流)はすべて、N
MOSトランジスタQNを介することになる。これによ
り、内部回路1には、5Vの外部電源電圧VccからN
MOSトランジスタQNのしきい値電圧Vtn分降圧さ
れた約3.5Vの電圧が供給されることになる。

【0010】このように、外部電源電圧Vccが所定の
電圧より大きくなったときには、NMOSトランジスタ
QNにより電圧を供給して、内部回路1に高電圧がかか
らないようにして信頼性を確保している。そして、さら
に、外部電源電圧Vccが所定の電圧より小さくなった
ときには、主にPMOSトランジスタQP2により電圧
を供給して、内部回路1としてのメモリ回路(メモリセ
ル)のデータが失われないようにしている。

【0011】以上のように、従来の降圧回路57は、低
電圧でのデータの保持を可能にし、一方、高電圧を降圧
することが可能である。ここで、PMOSトランジスタ
QP2がオフ(PMOSトランジスタQP1がオン)に
なる条件としての所定電圧(以下、「切換点」という)
の大きさは、抵抗R1の抵抗R2に対する比で主に決定
される。

【0012】すなわち、PMOSトランジスタQP2に
より、直接、外部電源電圧Vccを内部回路1に供給す
る場合と、ダイオード接続されたNMOSトランジスタ
QNにより、外部電源電圧Vccをしきい値電圧Vtn
分降圧して内部回路1に供給する場合とを切換えるため
の条件は、抵抗R1の抵抗R2に対する比によって主に
決定される。

【0013】また、抵抗R1,R2,R3はポリシリコ
ンにより形成される高抵抗の抵抗素子である。

【0014】

【発明が解決しようとする課題】以上のように、従来の
降圧回路57は、抵抗R1として、1個の抵抗素子を用
いている。また、抵抗R2および抵抗R3についても同
様である。このため、抵抗R1,R2を作成する過程に
おいて、マスクずれなどを原因として、設計上の抵抗値
と実際の抵抗値とが異なる場合があり、上述した切換点
が設計通りに決まらないという問題点があった。

【0015】また、従来の降圧回路57において、消費
電流を減らすために抵抗R1〜R3の抵抗値を上げる
と、降圧回路57の外部電源電圧Vccに対する反応速
度(外部電源電圧Vccの変化に応答して、ノードN1
の電圧が変化する速さ)が遅くなる。このため、降圧回
路57が誤動作するという問題点があった。

【0016】すなわち、外部電源電圧Vccが上述した
切換点(所定の電圧)を上回ってもPMOSトランジス
タQP2がオフ(PMOSトランジスタQP1がオン)
しなかったり、外部電源電圧Vccが上述した切換点
(所定の電圧)を下回ってもPMOSトランジスタQP
2がオン(PMOSトランジスタQP1がオフ)しなか
ったりするという問題点があった。

【0017】特に、降圧回路57の外部電源電圧Vcc
に対する反応速度が遅いことを原因として、電源投入時
などの大きく外部電源電圧Vccが変動したときなど
は、内部回路1に異常電圧がかかる心配があるという問
題点があった。すなわち、降圧回路57の外部電源電圧
Vccに対する反応速度が遅いため、外部電源電圧Vc
cが上述した切換点(所定の電圧)を上回ってもPMO
SトランジスタQP2がオフ(PMOSトランジスタQ
P1がオン)しないため、上述した切換点を超えた高電
圧である外部電源電圧Vccが内部回路1に与えられる
という問題点があった。

【0018】この発明は、以上のような問題点を解決す
るためになされたもので、切換点を決定する抵抗の抵抗
値が設計上の抵抗値とずれた場合においても、切換点の
変動を防止できる内部電圧発生回路を有する半導体記憶
装置を提供することを目的とする。

【0019】この発明の他の目的は、外部電源電圧に対
する反応速度を速くして、誤動作を防止できる内部電圧
発生回路を有する半導体記憶装置を提供することであ
る。

【0020】この発明の他の目的は、高抵抗の薄膜トラ
ンジスタひいては、半導体記憶装置の低消費電力化を実
現できる薄膜トランジスタを提供することである。

【0021】

【課題を解決するための手段】この発明の第1の発明に
係る半導体記憶装置は、情報を記憶するための複数のメ
モリセルを含む内部回路を備える半導体記憶装置であっ
て、第1の電源電圧を供給する第1のラインと、第1の
ノードとの間に接続される第1の抵抗手段と、第1のノ
ードと、第2の電源電圧を供給する第2のラインとの間
に接続される第2の抵抗手段と、第1のラインと、第2
のノードとの間に接続され、その制御電極が第1のノー
ドに接続される第1の第1導電型トランジスタと、第2
のノードと、第2のラインとの間に接続される第3の抵
抗手段と、第1のラインと、第3のノードとの間に接続
され、その制御電極が第2のノードに接続される第2の
第1導電型トランジスタと、第1のラインと、第3のノ
ードとの間に接続され、その制御電極が第1のラインに
接続される第2導電型トランジスタとを備える。

【0022】第1の抵抗手段は、実質的に同一の抵抗値
および構成を有する、1個または複数個の第1の抵抗素
子を含む。第2の抵抗手段は、第1の抵抗素子と実質的
に同一の抵抗値および構成を有する、1個または複数個
の第2の抵抗素子を含む。

【0023】第2の第1導電型トランジスタは、第1の
電源電圧に基づき、内部回路に与える第1の電圧を第3
のノードに発生する。第2導電型トランジスタは、第1
の電源電圧に基づき、内部回路に与える第2の電圧を第
3のノードに発生する。

【0024】第2の第1導電型トランジスタは、第1の
電源電圧が所定の電圧になったときに、オフし、第1の
電圧の発生を停止する。第2の第1導電型トランジスタ
がオフになる条件としての所定の電圧の大きさは、第1
の抵抗手段の抵抗値の、第2の抵抗手段の抵抗値に対す
る比(第1の抵抗手段の抵抗値:第2の抵抗手段の抵抗
値)によって決定する。

【0025】第1の発明に係る半導体記憶装置において
は、1種類の、すなわち、実質的に同一の抵抗値および
構成を有する第1および第2の抵抗素子を用いて、第1
の抵抗手段を第1の抵抗素子で、第2の抵抗手段を第2
の抵抗素子で構成している。このため、第1および第2
の抵抗手段の製造プロセスにおいて、プロセスパラメー
タの変動を原因として、第1および第2の抵抗素子の抵
抗値が、設計上の値から変動した場合、第1および第2
の抵抗素子の抵抗値は、同じ割合で変動する。

【0026】その結果、第1の発明に係る半導体記憶装
置においては、プロセスパラメータが変動した場合で
も、第1の抵抗手段の抵抗値の、第2の抵抗手段の抵抗
値に対する比の変動を防止できる。すなわち、第2の第
1導電型トランジスタが、オフになる条件としての所定
の電圧の大きさが、プロセスパラメータの変動により、
変動するのを防止できる。

【0027】また、第1の発明に係る半導体記憶装置に
おいては、1種類の第1および第2の抵抗素子を用い
て、第1の抵抗手段を第1の抵抗素子で、第2の抵抗手
段を第2の抵抗素子で構成している。

【0028】その結果、第1の発明に係る半導体記憶装
置においては、CAD上でのレイアウトを容易に行なう
ことができる。さらに、CAD上で、設計変更などによ
るレイアウトの修正も簡単に行なうことができる。

【0029】また、第1の発明に係る半導体記憶装置に
おいては、第1の抵抗素子を並べる数によって、第1の
抵抗手段の抵抗値を調節し、第2の抵抗素子を並べる数
によって第2の抵抗手段の抵抗値を調節する。すなわ
ち、第1および第2の抵抗素子を並べる数により、第1
の抵抗手段の抵抗値の、第2の抵抗手段の抵抗値に対す
る比を調節する。このことは、第1および第2の抵抗素
子を構成しているすべての要素を考慮して、第1の抵抗
手段の抵抗値の、第2の抵抗手段の抵抗値に対する比を
設定していることになる。

【0030】その結果、第1の発明に係る半導体記憶装
置においては、第1の抵抗手段の抵抗値の、第2の抵抗
手段の抵抗値に対する比の設定を、正確、かつ、容易に
行なうことができる。

【0031】この発明の第2の発明に係る半導体記憶装
置は、情報を記憶するための複数のメモリセルを含む内
部回路を備える半導体記憶装置であって、第1の電源電
圧を供給する第1のラインと、第1のノードとの間に接
続される第1の抵抗手段と、第1のノードと、第2の電
源電圧を供給する第2のラインとの間に接続される第2
の抵抗手段と、第1のラインと、第2のノードとの間に
接続され、その制御電極が第1のノードに接続される第
1の第1導電型トランジスタと、第2のノードと、第2
のラインとの間に接続される第3の抵抗手段と、第1の
ラインと、第3のノードとの間に接続され、その制御電
極が第2のノードに接続される第2の第1導電型トラン
ジスタと、第1のラインと、第3のノードとの間に接続
され、その制御電極が第1のラインに接続される第2導
電型トランジスタとを備える。

【0032】第1の抵抗手段は、実質的に同一の抵抗値
および構成を有する、1個または複数個の第1の抵抗素
子を含む。第2の抵抗手段は、第1の抵抗素子と実質的
に同一の抵抗値および構成を有する、1個または複数個
の第2の抵抗素子を含む。

【0033】第2の第1導電型トランジスタは、第2の
電源電圧に基づき、内部回路に与える第1の電圧を前記
第3のノードに発生する。第2導電型トランジスタは、
第2の電源電圧に基づき、内部回路に与える第2の電圧
を第3のノードに発生する。

【0034】第2の第1導電型トランジスタは、第2の
電源電圧が所定の電圧になったときに、オフし、第1の
電圧の発生を停止する。第2の第1導電型トランジスタ
がオフになる条件としての所定の電圧の大きさは、第1
の抵抗手段の抵抗値の、第2の抵抗手段の抵抗値に対す
る比(第1の抵抗手段の抵抗値:第2の抵抗手段の抵抗
値)によって決定する。

【0035】第2の発明に係る半導体記憶装置において
は、1種類の、すなわち、実質的に同一の抵抗値および
構成を有する第1および第2の抵抗素子を用いて、第1
の抵抗手段を第1の抵抗素子で、第2の抵抗手段を第2
の抵抗素子で構成している。このため、第1および第2
の抵抗手段の製造プロセスにおいて、プロセスパラメー
タの変動を原因として、第1および第2の抵抗素子の抵
抗値が、設計上の値から変動した場合、第1および第2
の抵抗素子の抵抗値は、同じ割合で変動する。

【0036】その結果、第2の発明に係る半導体記憶装
置においては、プロセスパラメータが変動した場合で
も、第1の抵抗手段の抵抗値の、第2の抵抗手段の抵抗
値に対する比の変動を防止できる。すなわち、第2の第
1導電型トランジスタが、オフになる条件としての所定
の電圧の大きさが、プロセスパラメータの変動により変
動するのを防止できる。

【0037】また、第2の発明に係る半導体記憶装置に
おいては、1種類の第1および第2の抵抗素子を用い
て、第1の抵抗手段を第1の抵抗素子で、第2の抵抗手
段を第2の抵抗素子で構成している。

【0038】その結果、第2の発明に係る半導体記憶装
置においては、CAD上でのレイアウトを容易に行なう
ことができる。さらに、CAD上で、設計変更などによ
るレイアウトの修正も簡単に行なうことができる。

【0039】また、第2の発明に係る半導体記憶装置に
おいては、第1の抵抗素子を並べる数によって、第1の
抵抗手段の抵抗値を調節し、第2の抵抗素子を並べる数
によって第2の抵抗手段の抵抗値を調節する。すなわ
ち、第1および第2の抵抗素子を並べる数により、第1
の抵抗手段の抵抗値の、第2の抵抗手段の抵抗値に対す
る比を調節する。このことは、第1および第2の抵抗素
子を構成しているすべての要素を考慮して、第1の抵抗
手段の抵抗値の、第2の抵抗手段の抵抗値に対する比を
設定していることになる。

【0040】その結果、第2の発明に係る半導体記憶装
置においては、第1の抵抗手段の抵抗値の、第2の抵抗
手段の抵抗値に対する比の設定を、正確、かつ、容易に
行なうことができる。

【0041】この発明の第3の発明に係る半導体記憶装
置は、情報を記憶するための複数のメモリセルを含む内
部回路を備える半導体記憶装置であって、第1の電源電
圧を供給する第1のラインと、第1のノードとの間に接
続される第1の抵抗手段と、第1のノードと、第2の電
源電圧を供給する第2のラインとの間に接続される第2
の抵抗手段と、第1のラインと、第2のノードとの間に
接続され、その制御電極が第1のノードに接続される第
1の第1導電型トランジスタと、第2のノードと、第2
のラインとの間に接続される第3の抵抗手段と、第1の
ラインと、第3のノードとの間に接続され、その制御電
極が第2のノードに接続される第2の第1導電型トラン
ジスタと、第1のラインと、第3のノードとの間に接続
され、その制御電極が第1のラインに接続される第2導
電型トランジスタと、第1のラインと、第1のノードと
の間に接続される第1の容量手段と、第1のノードと、
第2のラインとの間に接続される第2の容量手段とを備
える。

【0042】第2の第1導電型トランジスタは、第1の
電源電圧に基づき、内部回路に与える第1の電圧を第3
のノードに発生する。第2導電型トランジスタは、第1
の電源電圧に基づき、内部回路に与える第2の電圧を第
3のノードに発生する。

【0043】第2の第1導電型トランジスタは、第1の
電源電圧が所定の電圧になったときに、オフし、第1の
電圧の発生を停止する。第2の第1導電型トランジスタ
がオフになる条件としての所定の電圧の大きさは、第1
の抵抗手段の抵抗値の、第2の抵抗手段の抵抗値に対す
る第1の比(第1の抵抗手段の抵抗値:第2の抵抗手段
の抵抗値)によって決定する。

【0044】第2の容量手段の容量値の、第1の容量手
段の容量値に対する第2の比(第2の容量手段の容量
値:第1の容量手段の容量値)が、第1の比に等しくな
っている。

【0045】第3の発明に係る半導体記憶装置において
は、第1および第2の容量手段を設けることにより、第
1の電源電圧が、急激に変化した場合でも、第1のノー
ドの電圧をその急激な変化に遅れることなく、所望の電
圧にすることができる。

【0046】その結果、第3の発明に係る半導体記憶装
置においては、第1の電源電圧が急激に変化した場合で
も、意図したとおり、第1および第2の第1導電型トラ
ンジスタのオン/オフを制御でき、意図したとおり、内
部回路に、第1または第2の電圧を供給できる。

【0047】この発明の第4の発明に係る半導体記憶装
置は、情報を記憶するための複数のメモリセルを含む内
部回路を備える半導体記憶装置であって、第1の電源電
圧を供給する第1のラインと、第1のノードとの間に接
続される第1の抵抗手段と、第1のノードと、第2の電
源電圧を供給する第2のラインとの間に接続される第2
の抵抗手段と、第1のラインと、第2のノードとの間に
接続され、その制御電極が第1のノードに接続される第
1の第1導電型トランジスタと、第2のノードと、第2
のラインとの間に接続される第3の抵抗手段と、第1の
ラインと、第3のノードとの間に接続され、その制御電
極が第2のノードに接続される第2の第1導電型トラン
ジスタと、第1のラインと、第3のノードとの間に接続
され、その制御電極が第1のラインに接続される第2導
電型トランジスタと、第1のラインと、第1のノードと
の間に接続される第1の容量手段と、第1のノードと、
第2のラインとの間に接続される第2の容量手段とを備
える。

【0048】第2の第1導電型トランジスタは、第2の
電源電圧に基づき、内部回路に与える第1の電圧を第3
のノードに発生する。第2導電型トランジスタは、第2
の電源電圧に基づき、内部回路に与える第2の電圧を第
3のノードに発生する。

【0049】第2の第1導電型トランジスタは、第2の
電源電圧が所定の電圧になったときに、オフし、第1の
電圧の発生を停止する。第2の第1導電型トランジスタ
がオフになる条件としての所定の電圧の大きさは、第2
の抵抗手段の抵抗値の、第2の抵抗手段の抵抗値に対す
る第1の比(第1の抵抗手段の抵抗値:第2の抵抗手段
の抵抗値)によって決定する。

【0050】第2の容量手段の容量値の、第1の容量手
段の容量値に対する第2の比(第2の容量手段の容量
値:第1の容量手段の容量値)が、第1の比に等しくな
っている。

【0051】第4の発明に係る半導体記憶装置において
は、第1および第2の容量手段を設けることにより、第
2の電源電圧が、急激に変化した場合でも、第1のノー
ドの電圧をその急激な変化に遅れることなく、所望の電
圧にすることができる。

【0052】その結果、第4の発明に係る半導体記憶装
置においては、第2の電源電圧が急激に変化した場合で
も、意図したとおり、第1および第2の第1導電型トラ
ンジスタのオン/オフを制御でき、意図したとおり、内
部回路に、第1または第2の電圧を供給できる。

【0053】この発明の第5の発明に係る半導体記憶装
置は、内部電源線に接続される内部回路を有する半導体
記憶装置であって、第1のパッドと、予定していない電
圧の入力から内部回路を保護するための入力保護手段と
を備えている。第1のパッドは、入力保護手段を介して
内部電源線に接続される。

【0054】第5の発明に係る半導体記憶装置において
は、内部電源線と第1のパッドとの間に入力保護手段を
設けている。

【0055】その結果、第5の発明に係る半導体記憶装
置においては、第1のパッドに予定していない大きな電
圧がかかったときでも、内部回路が破壊されるのを防止
することができる。

【0056】この発明の第6の発明に係る薄膜トランジ
スタは、半導体記憶装置に用いられる薄膜トランジスタ
であって、第1の導電手段と、第2の導電手段と、第1
の導電手段と第2の導電手段との間に形成される絶縁手
段とを備える。

【0057】第1の導電手段は、制御電極を含む。第2
の導電手段は第1および第2の電極を含む。絶縁手段の
厚さは、半導体記憶装置のメモリセルにおいて、負荷素
子として用いる薄膜トランジスタの制御電極絶縁膜より
厚い。

【0058】第6の発明に係る薄膜トランジスタにおい
ては、絶縁手段が、メモリセルにおいて、負荷素子とし
て用いる薄膜トランジスタの制御電極絶縁膜より厚いた
め、オン時に、第1および第2の電極間を流れる電流
が、メモリセルに負荷素子として用いられる薄膜トラン
ジスタより小さくなる。すなわち、第6の発明に係る薄
膜トランジスタにおいては、オン時の抵抗を、メモリセ
ルにおいて、負荷素子として用いる薄膜トランジスタの
抵抗より大きくすることができる。

【0059】その結果、第6の発明に係る薄膜トランジ
スタを用いることにより、半導体記憶装置の低消費電力
化を実現するための所望の抵抗値を有する抵抗を、メモ
リセルにおいて、負荷素子として用いる薄膜トランジス
タを用いる場合に比べ、少ない数で構成することができ
る。

【0060】第6の発明に係る薄膜トランジスタにおい
ては、絶縁手段が、メモリセルにおいて、負荷素子とし
て用いる薄膜トランジスタの制御電極絶縁膜より厚いた
め、第1の導電手段と第2の導電手段との間の電界を緩
和することができる。

【0061】その結果、第6の発明にかかる薄膜トラン
ジスタを、降圧されない電圧がかかる回路に使用して
も、薄膜トランジスタの信頼性を損なうことはない。

【0062】この発明の第7の発明に係る薄膜トランジ
スタにおいては、半導体記憶装置に用いられる薄膜トラ
ンジスタであって、第1の導電手段と、第2の導電手段
と、第1の導電手段と第2の導電手段との間に形成され
る絶縁手段とを備える。

【0063】第1の導電手段は、制御電極を含む。第2
の導電手段は、第1および第2の電極を含む。第1の導
電手段は、信号配線として用いられるいずれかのメタル
配線層と同時に形成されたメタル配線層により構成され
る。

【0064】第7の発明に係る薄膜トランジスタにおい
ては、その第1の導電手段が、信号配線として用いられ
るいずれかのメタル配線層と同時に形成されたメタル配
線層により構成されるため、半導体記憶装置の既存の製
造工程の一部を利用して、第1の導電手段を構成するこ
とができる。

【0065】その結果、第7の発明に係る薄膜トランジ
スタにおいては、製造工程を追加することなく、その第
1の導電手段を構成でき、コストの高騰を防止できる。

【0066】

【発明の実施の形態】以下、本発明による半導体記憶装
置としてのスタティック・ランダムアクセスメモリ(以
下、「SRAM」という)について図面を参照しながら
説明する。なお、本発明のSRAMの特徴は、内部電圧
発生回路にあるため、内部電圧発生回路を中心に説明す
る。

【0067】(実施の形態1)本発明の実施の形態1に
よるSRAMの内部電圧発生回路が、図23に示した降
圧回路(内部電圧発生回路)57と異なるのは次の点で
ある。図23の従来の降圧回路57の抵抗R1,R2,
R3は、各々1個の抵抗素子から構成されるのに対し、
本発明の実施の形態1によるSRAMの内部電圧発生回
路の各抵抗は同一の抵抗値および構成を有する複数の抵
抗素子により構成される点で異なっている。

【0068】図1は、本発明の実施の形態1によるSR
AMの一部の詳細を示す回路図である。

【0069】図1を参照して、実施の形態1によるSR
AMの一部は、内部電圧発生回路としての降圧回路2お
よび内部回路1を含む。降圧回路2は、抵抗R1,R
2,R3、PMOSトランジスタQP1,QP2および
NMOSトランジスタQNを含む。抵抗R1は、m個の
抵抗素子Rを含む。抵抗R2はn個の抵抗素子Rを含
む。抵抗R3はk個の抵抗素子Rを含む。

【0070】抵抗R1および抵抗R2は、外部電源電圧
Vccを有するノードと、接地電圧を有するノードとの
間に直列に接続される。m個の抵抗素子Rは、外部電源
電圧Vccを有するノードと、ノードN1との間に直列
に接続される。n個の抵抗素子Rは、ノードN1と接地
電圧を有するノードとの間に直列に接続される。

【0071】PMOSトランジスタQP1および抵抗R
3は、外部電源電圧Vccを有するノードと接地電圧を
有するノードとの間に直列に接続される。PMOSトラ
ンジスタQP1のゲートとノードN1が接続される。k
個の抵抗素子Rは、ノードN2と接地電圧を有するノー
ドとの間に直列に接続される。

【0072】PMOSトランジスタQP2は、外部電源
電圧Vccを有するノードと、ノードN3との間に接続
される。PMOSトランジスタQP2のゲートはノード
N2に接続される。NMOSトランジスタQNは、外部
電源電圧Vccを有するノードとノードN3との間に接
続される。NMOSトランジスタQNのゲートは、外部
電源電圧Vccを有するノードに接続される。ノードN
3は、内部回路1に接続される。

【0073】内部回路1は、たとえば、情報を記憶する
ためのメモリセルを複数有するメモリ回路などである。
また、抵抗R1を構成するm個の抵抗素子Rの抵抗値、
抵抗R2を構成するn個の抵抗素子Rの抵抗値および抵
抗R3を構成するk個の抵抗素子Rの抵抗値は、すべて
実質的に同一である。また、全ての抵抗素子Rの構成も
実質的に同一である。

【0074】まず、降圧回路2の一般的な動作について
説明する。外部電源電圧Vccが、所定の電圧よりも低
電圧、たとえば3Vのときは、抵抗R1の抵抗R2に対
する比によって決まるノードN1の電圧によりPMOS
トランジスタQP1がオフする。このため、抵抗R3に
よってノードN2の電圧は0V近くまで下がる。そし
て、PMOSトランジスタQP2がオンする。これによ
り、PMOSトランジスタQP2を介して、外部電源電
圧VccがノードN3に供給されることになる。すなわ
ち、内部回路1は、主に、PMOSトランジスタQP2
を介して外部電源電圧Vccを内部電圧として受けるこ
とになる。

【0075】一方、外部電源電圧Vccが所定の電圧よ
りも高電圧、たとえば5Vになったときは、ノードN1
の電圧によってPMOSトランジスタQP1がオンす
る。このため、ノードN2の電圧が外部電源電圧Vcc
付近まで上昇し、PMOSトランジスタQP2はオフす
る。これにより、内部回路1へ供給される電圧(電流)
はすべてNMOSトランジスタQNを介することにな
る。すなわち、5Vの外部電源電圧VccからNMOS
トランジスタQNのしきい値電圧Vtn分降圧された約
3.5Vの電圧が供給されることになる。

【0076】ここで、PMOSトランジスタQP2がオ
フ(PMOSトランジスタQP1がオン)になる条件と
しての所定の電圧(以下、「切換点」という)の大きさ
は主に抵抗R1の抵抗R2に対する比によって決定され
る。すなわち、PMOSトランジスタQP2により、直
接、外部電源電圧Vccを内部回路1に供給する場合
と、NMOSトランジスタQNにより、外部電源電圧V
ccからNMOSトランジスタQNのしきい値電圧Vt
n分降圧された電圧を内部回路1に供給する場合とを切
換えるための条件としての所定電圧(切換点)の大きさ
は主に抵抗R1の抵抗R2に対する比で決定する。

【0077】図2は、図1の降圧回路2の動作を説明す
るための図である。図2を参照して、横軸は外部電源電
圧Vccを示し、縦軸は、ノードN3の電圧(以下、
「内部電圧Vint」という)を示す。外部電源電圧V
ccが切換点(所定電圧)Sより小さいときは、PMO
SトランジスタQP2がオンしており、主にPMOSト
ランジスタQP2により内部電圧Vintが内部回路1
に供給される。外部電源電圧Vccが切換点(所定電
圧)Sより大きいときは、PMOSトランジスタQP2
がオフし、NMOSトランジスタQNにより内部電圧V
intが内部回路1に供給される。

【0078】このように、降圧回路2は、外部電源電圧
Vccが切換点Sより小さいときは、PMOSトランジ
スタQP2を介して、外部電源電圧Vccを直接、内部
電圧Vintとして内部回路1に供給する。外部電源電
圧Vccが切換点Sより大きいときはNMOSトランジ
スタQNにより外部電源電圧Vccを降圧した内部電圧
Vintを内部回路1に供給する。なお、破線は、外部
電源電圧Vccを降圧せずに、内部電圧Vintとして
発生した場合(切換点Sがない場合)を示す。

【0079】次に、本発明の実施の形態1によるSRA
Mの降圧回路2の特徴を説明する。実施の形態1による
降圧回路2の特徴は、上述したように、1種類(実質同
一の抵抗値および実質同一の構成)の抵抗素子Rだけを
用いており、3つの抵抗R1,R2,R3は抵抗素子R
を1個または複数並べることによって構成している。抵
抗R1の抵抗値ををR1、抵抗R2の抵抗値をR2、抵
抗R3の抵抗値をR3および抵抗素子Rの抵抗値をRと
する。図1においては、R1=m×R、R2=n×R、
R3=k×Rとしている。m,n,kの各々は、抵抗R
1,R2,R3の各々に含まれる抵抗素子Rの数であ
り、自然数である。

【0080】このように、1種類の抵抗素子Rを1個ま
たは複数並べることにより抵抗R1〜R3を構成してい
るため、CAD(Computer Aided Design )上でのレイ
アウトが非常に容易になる。さらに、CAD上で、設計
の変更などによるレイアウトの修正も簡単になる。

【0081】また、抵抗R1〜R3を作成するプロセス
において、プロセスパラメータの変動にも強くなる。つ
まり、抵抗素子R1〜R3を作成するプロセスにおい
て、たとえば、マスクずれなどによって、抵抗素子Rの
抵抗値が変動した場合(抵抗素子Rの抵抗値が設計上の
抵抗値と異なった場合)でも、すべての抵抗素子Rの抵
抗値が同じ割合で変動する。たとえば、すべての抵抗素
子Rの抵抗値Rが、すべて抵抗値R′になる。このた
め、降圧回路2において、最も重要な切換点を決定する
ための、抵抗R1の抵抗値R1の、抵抗R2の抵抗値R
2に対する比(R1:R2)は、次式に示すように、抵
抗素子Rの抵抗値Rが抵抗値R′に変動した場合でも、
一定となる。

【0082】 R1:R2 =m×R′:n×R′ =m:n …[1] また、PMOSトランジスタQP1のしきい値電圧Vt
pは、一般的に、0.8V付近であることが多い。この
ため、R1:R2=m:n=1:2〜1:5に設定する
ことによって、外部電源電圧Vccが5Vのときには、
PMOSトランジスタQP2がオフになり、NMOSト
ランジスタQNにより、内部電圧Vintを発生し、内
部回路1に供給することができる。そして、R1:R2
=m:n=1:2〜1:5に設定することによって、外
部電源電圧Vccが3Vのときには、PMOSトランジ
スタQP2がオンになり、3Vの外部電源電圧Vccを
内部電圧Vintとして直接内部回路1に供給すること
ができる。

【0083】すなわち、書込/読出などのSRAMの通
常動作時には、5Vの外部電源電圧Vccを降圧した内
部電圧Vintが内部回路1に供給される。SRAMが
データを保持するときには、3Vの外部電源電圧Vcc
を直接、内部電圧として内部回路1に供給できる。

【0084】また、1種類(実質同一の抵抗値および実
質同一の構成)の抵抗素子Rを複数並べて、抵抗R1〜
R3を形成するため、抵抗R1の抵抗値R1の、抵抗R
2の抵抗値R2に対する比(R1:R2)の決定が容易
にできる。このことを詳しく説明する。

【0085】図1の抵抗素子Rとして、ポリシリコンに
より形成される高抵抗の抵抗素子(以下、「ポリシリコ
ン高抵抗」という)を用いる場合を考えるが、まず、一
般的なポリシリコン高抵抗について説明する。実際に、
ポリシリコンを抵抗素子として回路内で使用するには、
ポリシリコンをコンタクトホールなどを介してメタル配
線(メタル信号配線)に接続しなければならない。図面
を参照しながら説明する。

【0086】図3は、図1の抵抗素子Rとしてのポリシ
リコン高抵抗の構造を示す図である。図3(a)は、ポ
リシリコン高抵抗の平面図である。図3(b)は、図3
(a)のAA′線に沿った断面図である。

【0087】図3を参照して、抵抗素子Rとしてのポリ
シリコン高抵抗は、メタル配線3、コンタクトホール5
およびポリシリコン7からなる。ポリシリコン7は、ポ
リシリコン(抵抗部)7aとポリシリコン(配線部)7
bからなる。ポリシリコン(配線部)7bは、酸化膜な
どの絶縁膜19に形成されたコンタクトホール5を介し
てメタル配線3に接続される。ここで、コンタクトホー
ル5には、メタルなどの導電層が形成されている。

【0088】なお、ポリシリコン(抵抗部)7aとポリ
シリコン(配線部)7bとは、一体としてポリシリコン
7を形成している。ポリシリコン(配線部)7bが、不
純物を注入して抵抗値を下げている点で、ポリシリコン
(抵抗部)7aと異なる。このように、ポリシリコン7
をコンタクトホール5を介してメタル配線3に接続する
ことにより、抵抗素子Rとしてのポリシリコン抵抗を形
成する。

【0089】一般に、ポリシリコン(抵抗部)7aの抵
抗値は、その長さLに比例し、幅Wに反比例する。すな
わち、ポリシリコン(抵抗部)7aの抵抗値は、長さL
の、幅Wに対する比(L:W)の値L/Wで決定され
る。

【0090】このため、抵抗素子Rとしてのポリシリコ
ン高抵抗の抵抗値の調整は、ポリシリコン(抵抗部)7
aの長さLと幅Wを変えることにより行なう。この場
合、ポリシリコン(抵抗部)7aは、ポリシリコン(配
線部)7bおよびコンタクトホール5を介してメタル配
線3に接続されているため、ポリシリコン(抵抗部)7
aの抵抗値だけでなく、ポリシリコン(配線部)7bや
コンタクトホール5などの抵抗値も抵抗素子Rとしての
ポリシリコン高抵抗の抵抗値に含まれることになる。

【0091】ここで、図23の従来の降圧回路57の抵
抗R1およびR2として、図3のポリシリコン高抵抗を
用いた場合を考える。抵抗R1のポリシリコン(抵抗
部)の長さをL1、幅をW1とする。抵抗R2のポリシ
リコン(抵抗部)の長さをL2、幅をW2とする。

【0092】外部電源電圧Vccを、抵抗R1の抵抗値
R1の抵抗R2の抵抗値R2に対する比(R1:R2、
以下、「R1R2抵抗比」という)に応じて、抵抗分割
する場合、所望のR1R2抵抗比を得るために、L1:
W1の値L1/W1およびL2:W2の値L2/W2を
調整している。すなわち、L1/W1:L2/W2の値
を、所望のR1R2抵抗比の値に合わせている。言い換
えると、(抵抗R1のポリシリコン(抵抗部)7aの抵
抗値):(抵抗R2のポリシリコン(抵抗部)7aの抵
抗値)の値を所望のR1R2抵抗比の値に合わせてい
る。

【0093】しかし、上述したように、抵抗R1,R2
の抵抗値としては、コンタクトホール5やポリシリコン
(配線部)7bを考慮しなければならず、L1/W1:
L2/W2の値を所望のR1R2抵抗比の値に合わせる
だけでは、実際のR1R2抵抗比は、所望のR1R2抵
抗比と異なることになる。

【0094】たとえば、幅W1=W2で、所望のR1R
2抵抗比が1:5の場合を考える。このとき、(L1/
W1):(L2/W2)=L1:L2=1:5として
も、実際のR1R2抵抗比は、所望のR1R2抵抗比で
ある1:5とは異なってしまう。

【0095】そこで、図3に示すように、実施の形態2
によるSRAMの降圧回路2では、抵抗R1,R2とし
ての抵抗素子Rは、コンタクトホール5やポリシリコン
(配線部)7bを考慮している。すなわち、コンタクト
ホール5やポリシリコン(配線部7b)が一体として抵
抗素子Rを形成する。

【0096】さらに、図1に示すように、実施の形態2
によるSRAMの降圧回路2では、1種類(抵抗値およ
び構成が実質同じ)の抵抗素子Rを複数用いて、抵抗R
1,R2を構成している。

【0097】このため、実施の形態1によるSRAMの
降圧回路2では、たとえば、所望のR1R2抵抗比を
1:5にしたい場合は、抵抗R1として、抵抗素子Rを
1つならべ、抵抗R2として抵抗素子Rを5つ並べるこ
とにより行なう。この場合には、コンタクトホール5や
ポリシリコン(配線部)7bの抵抗も考慮されているの
で、実際のR1R2抵抗比は、所望のR1R2抵抗比で
ある1:5にほぼ等しくなる。

【0098】つまり、実施の形態1によるSRAMの降
圧回路2のように、1種類の抵抗素子Rを並べたほうが
正確なR1R2抵抗比を得ることができる。なお、メタ
ル配線3の抵抗値はポリシリコン7やコンタクトホール
5に比べてはるかに小さいので、考慮する必要はない。

【0099】図4は、一般的な抵抗の抵抗値を調整する
方法を説明するための図である。なお、図3と同様の部
分については、同一の参照符号を付し、その説明を適宜
省略する。

【0100】一般に、抵抗は、ポリシリコン(抵抗部)
7aの幅Wを一定にした場合、長さLを変えることによ
り、その抵抗値を調整する。たとえば、図4を参照し
て、ポリシリコン(抵抗部)7aの長さがLの抵抗の抵
抗値を2倍にしようとするときには、ポリシリコン(抵
抗部)7aの長さを2倍の2Lにする。しかし、実際に
は、コンタクトホール5やポリシリコン(配線部)7b
の抵抗値はそのままなので、抵抗値は元の2倍よりも小
さくなる。すなわち、一般的な抵抗では、ポリシリコン
(抵抗部)7aのみを、抵抗素子Rと考えていることに
なる。図23の降圧回路57の抵抗R1〜R3の抵抗値
の調整はこのようにして行なっている。

【0101】図5は、図1の降圧回路2の抵抗R1また
はR2の抵抗値の調整方法を説明するための図である。
なお、図3と同様の部分については同一の参照符号を付
し、その説明を適宜省略する。

【0102】降圧回路2の抵抗R1,R2は、それを構
成する1種類(抵抗値および構成が実質同じ)の抵抗素
子Rを並べる数によってその抵抗値を調整する。たとえ
ば、ポリシリコン(抵抗部)7aの長さがLの1つの抵
抗素子Rからなる抵抗R1の抵抗値を、2倍にするとき
は、コンタクトホール5およびポリシリコン(配線部)
7bを含む抵抗素子Rを2つ並べる。この場合には、コ
ンタクトホール5やポリシリコン(配線部)7bも2倍
になるので、抵抗値を確実に2倍にすることができる。

【0103】以上のように、実施の形態2によるSRA
Mの降圧回路では、1種類(抵抗値および構成が実質同
じ)の抵抗素子Rを並べて、抵抗R1〜R3を構成して
いる。

【0104】このため、抵抗R1〜R3を作成するプロ
セスにおいて、プロセスパラメータが変動した場合で
も、降圧回路2において最も重要な要素であるR1R2
抵抗比を一定に保つことができる。すなわち、切換点を
決定する抵抗R1,R2の抵抗値がプロセスパラメータ
の変動により、設計上の抵抗値とずれた場合でも、切換
点の変動を防止できる。

【0105】また、1種類(抵抗値および構成が実質同
じ)の抵抗素子Rのみを使うことで、CAD上でのレイ
アウトが非常に容易になり、設計の変更などによるレイ
アウトの修正も簡単になる。

【0106】また、R1R2抵抗比R1:R2を、1:
2〜1:5に設定することによって、低消費電力型SR
AMの使用条件(データを保持するときには、3Vの外
部電源電圧Vccを降圧せず、内部回路1としてのメモ
リ回路に3Vの電圧を与えることおよび通常の動作時に
は、5Vの外部電源電圧Vccを降圧した電圧を内部回
路1に与えること)に適合させることができる。

【0107】また、ポリシリコン(抵抗部)7aだけで
なく、コンタクトホール5やポリシリコン(配線部)7
bを含んだものを一体として抵抗素子Rとして考え、そ
の抵抗素子Rを1つまたは複数並べることによって抵抗
R1〜R3を構成している。すなわち、ポリシリコン
(抵抗部)7aの抵抗値だけでなくコンタクトホール5
やポリシリコン(配線部)7bの抵抗値を考慮した、1
種類(抵抗値および構成が実質同じ)の抵抗素子Rを1
つまたは複数並べることにより抵抗R1〜R3の抵抗値
を調整している。このため、降圧回路2において最も重
要な要素であるR1R2抵抗比の設定を、正確かつ容易
に行なうことができる。また、抵抗R1〜R3を高抵抗
にすることにより、SRAM全体の低消費電力化を図る
ことができる。

【0108】(実施の形態2)図23の降圧回路57の
抵抗R1〜R3としては、ポリシリコン高抵抗が用いら
れている。このため、以下のような問題を生じる。最近
のSRAMのメモリセルの負荷素子として、ポリシリコ
ン高抵抗を用いないため、SRAMの製造プロセスにお
いて、ポリシリコン高抵抗を作ることが困難である。す
なわち、最近の1Mまたは4Mクラスの低消費電力型の
大容量SRAMでは、メモリセルの負荷素子としてポリ
シリコン高抵抗を使用するのではなく、薄膜トランジス
タ(以下、「TFT」という)を使用している。このた
め、ポリシリコン高抵抗を作る工程がなく、降圧回路に
ポリシリコン高抵抗を使用することは、SRAMの製造
プロセスにおける工程数の増加を招き、コストの高騰に
つながるという問題点がある。実施の形態2によるSR
AMの降圧回路はこのような問題点を解決するためにな
されたものである。

【0109】実施の形態2によるSRAMの降圧回路
は、図1の降圧回路2の抵抗R1〜R3を構成する1個
または複数の抵抗素子Rとして、1個または複数のTF
Tを用いたものである。すなわち、抵抗素子Rとして
は、ポリシリコン高抵抗は用いていない。

【0110】図6は、本発明の実施の形態2によるSR
AMの一部を詳細に示す回路図である。なお、図1と同
様の部分については、同一の参照符号を付し、その説明
を適宜省略する。

【0111】抵抗R1,R2,R3は、1つまたは複数
の1種類(抵抗値および構成が実質同じ)のTFTによ
り構成される。すなわち、図1において抵抗素子Rとし
て、TFTを用いたものである。

【0112】図7は、図6のTFTの構造を詳細に示す
図である。図7(a)は、TFTの平面図である。図7
(b)は、AA′線に沿った断面図である。

【0113】図7を参照して、TFTは、ポリシリコン
9,11およびゲート絶縁膜17により構成される。ポ
リシリコン9は、ドレインD、チャネルCおよびソース
Sからなる。ポリシリコン11の一部は、ゲートGであ
る。ゲート絶縁膜17は、たとえば、ゲート酸化膜であ
る。TFTを抵抗R1〜R3を構成する抵抗素子として
用いる場合には、メタル配線3、コンタクトホール5,
21,23、ポリシリコン9,11,13およびゲート
絶縁膜17を一体としてTFTと考える。

【0114】ポリシリコン11の上にはゲート絶縁膜1
7が形成される。ゲート絶縁膜17の上にはポリシリコ
ン9が形成される。ポリシリコン9のドレインDとポリ
シリコン11はコンタクトホール21を介して接続され
る。コンタクトホール21には、ポリシリコンにより導
電層が形成される。

【0115】ポリシリコン9のソースSは、ポリシリコ
ン13とコンタクトホール23を介して接続される。コ
ンタクトホール23にはポリシリコンにより導電層が形
成される。ポリシリコン11とメタル配線3とは絶縁膜
19に形成されたコンタクトホール5を介して接続され
る。コンタクトホール5には、メタルにより導電層が形
成される。ポリシリコン13とメタル配線3とは絶縁膜
19に形成されたコンタクトホール5を介して接続され
る。コンタクトホール5にはメタルにより導電層が形成
される。なお、絶縁膜19としてはたとえば酸化膜であ
り、分離絶縁膜15としては、たとえば、分離酸化膜で
ある。

【0116】ここで、図23の降圧回路57の抵抗R1
〜R3に、図7のTFTを用いた場合を考える。この場
合、抵抗R1の抵抗値R1の抵抗R2の抵抗値R2に対
する比(以下、「R1R2抵抗比」という)を所望の比
に設定するために、チャネル幅Wを一定としたとき、チ
ャネル長Lを変えることにより抵抗R1,R2の抵抗値
を調整する。なお、この場合は、TFTの抵抗値は、チ
ャネル長Lに比例し、チャネル幅Wに反比例すると考え
ている。

【0117】しかし、このようにして、R1R2抵抗比
を設定する場合は、コンタクトホール5,21,23お
よびポリシリコン11,13の抵抗値を考慮していな
い。このため、たとえば、抵抗R1またはR2の抵抗値
を2倍にするために、チャネル長Lを2倍の2Lにした
としても、実際の抵抗値は、元の抵抗値の2倍より小さ
くなる。これでは、結果的にR1R2抵抗比を所望の比
に設定することは困難である。

【0118】そこで、実施の形態2によるSRAMの降
圧回路2では、抵抗R1〜R3を構成する抵抗素子とし
てのTFTは、コンタクトホール5,21,23、ポリ
シリコン11,9,13、メタル配線3およびゲート絶
縁膜17が一体となったものと考えている。そして、抵
抗R1〜R3の抵抗値の調整は、1種類(抵抗値および
構成が実質同じ)のTFTの数を変えることにより行な
っている。

【0119】したがって、各TFTには、コンタクトホ
ール5,21,23およびポリシリコン11,13の抵
抗値などが考慮されているため、たとえば、抵抗値を2
倍にしたいときには、TFTの数を2倍することによ
り、確実に抵抗値を2倍にすることができる。このた
め、R1R2抵抗比を所望の比に正確、かつ、容易に設
定することができる。

【0120】以上のように、実施の形態2によるSRA
Mの降圧回路2では、1種類(抵抗値および構成が実質
同じ)のTFTを1つまたは複数用いることにより、抵
抗R1〜R3を構成している。すなわち、実施の形態2
によるSRAMの降圧回路は、実施の形態1によるSR
AMの降圧回路(図1)の抵抗素子RとしてTFTを用
いたものである。このため、実施の形態2によるSRA
Mは、実施の形態1によるSRAMと同様の効果を奏す
る。

【0121】また、実施の形態2によるSRAMの降圧
回路では、抵抗R1〜R3を構成する抵抗素子としての
TFTは、コンタクトホール5,21,23、ポリシリ
コン11,9,13、メタル配線3およびゲート絶縁膜
17を一体のものと考え、TFTの抵抗値としては、ポ
リシリコン9の抵抗値のみならず、コンタクトホール
5,21,23およびポリシリコン11,13の抵抗値
も含んでいる。すなわち、コンタクトホール5,21,
23およびポリシリコン11,13などの抵抗値を考慮
した、1種類(抵抗値および構成が実質同じ)のTFT
を1つまたは複数並べることによって、抵抗R1〜R3
を構成している。このため、実施の形態2によるSRA
Mの降圧回路では、R1R2抵抗比を所望の比に、正
確、かつ、容易に設定することができる。

【0122】また、実施の形態2によるSRAMでは、
R1R2抵抗比を、1:2〜1:5に設定することによ
って、実施の形態1によるSRAMと同様の効果を奏す
る。

【0123】また、実施の形態2によるSRAMの降圧
回路2の抵抗R1〜R3として、メモリセルの負荷素子
として用いるTFTを用いている。このため、実施の形
態2によるSRAMにおいては、抵抗R1〜R3を作成
する工程を特別に設ける必要はなく、SRAMの製造プ
ロセスの工程数の増大を抑えることができるため、コス
トの高騰を防止できる。

【0124】(実施の形態3)本発明の実施の形態3に
よるSRAMが、実施の形態2によるSRAMと異なる
のは、降圧回路に用いる抵抗素子としてのTFTの構造
である。したがって、実施の形態3によるSRAMの一
部は、図6に示す実施の形態2によるSRAMの一部と
同様である。

【0125】まず、TFTを降圧回路の抵抗素子として
用いた場合に、SRAM全体の低消費電力化を図るため
の条件について、具体例を挙げて説明する。低消費電力
を要求されるSRAMでは、外部電源電圧が3Vの待機
時において、その消費電流は1μA以下に抑えなければ
ならない。このようなSRAMに使用される降圧回路で
は、降圧回路自身が消費する電流も低く抑える必要があ
る。

【0126】図1に示した実施の形態1によるSRAM
の降圧回路2を用いて説明する。外部電源電圧を3Vと
し、抵抗R1の抵抗値R1の抵抗R2の抵抗値R2に対
する比(以下、「R1R2抵抗比」という)を1:3と
し、降圧回路2自身が消費する電流を0.001μA以
下とする場合を考える。この場合は、抵抗R1を1つの
抵抗素子Rで構成し、抵抗R2を3つの抵抗素子Rで構
成したとすると、1つの抵抗素子Rの抵抗値Rは750
MΩ程度にする必要がある。

【0127】次に、図7に示したような(メモリセルの
負荷素子として用いるTFTと同様な)TFTを抵抗素
子Rとして用いた場合を考える。図7に示すTFTのオ
ン時の抵抗値は10MΩ以下であり小さい。このため、
TFTを用いて、抵抗R1,R2を構成し、上記の具体
例の条件を満足しようとすれば、750MΩ程度の抵抗
素子Rを用いて抵抗R1,R2を構成した場合に比し、
抵抗R1,R2を構成する抵抗素子RとしてのTFTの
数が多くなる。そこで、実施の形態3によるSRAMの
降圧回路に用いるTFTは、その抵抗値が大きくなるよ
うな構造を有している。

【0128】図8は、実施の形態3によるSRAMの降
圧回路の抵抗として用いるTFTの構造を詳細に示す図
である。

【0129】図8(a)は、TFTの平面図である。図
8(b)は、図8(a)のAA′線に沿う断面図であ
る。

【0130】図8を参照して、TFTは、メタル配線2
9、ゲート絶縁膜27およびポリシリコン11からな
る。なお、メタル配線29の一部はゲートGとして用い
られている。ポリシリコン11は、ドレインD、チャネ
ルCおよびソースSからなる。

【0131】抵抗素子Rとして、TFTを用いるときに
は、コンタクトホール5およびメタル配線3も含めてT
FTと考える。すなわち、抵抗素子RとしてのTFTの
抵抗値には、コンタクトホール5などの抵抗値も考慮さ
れている。

【0132】ポリシリコン11の上にゲート絶縁膜27
が形成される。ゲート絶縁膜27は、たとえば、ゲート
酸化膜などである。ゲート絶縁膜27の上にメタル配線
29,3が形成される。メタル配線29,3は、たとえ
ば、アルミ配線などである。ゲート絶縁膜27には、コ
ンタクトホール5が形成される。メタル配線29とポリ
シリコン11とはコンタクトホール5によって接続され
る。ポリシリコン11とメタル配線3とはコンタクトホ
ール5によって接続される。なお、コンタクトホール5
には導電層が形成される。この導電層としては、たとえ
ばアルミなどのメタルである。なお、チャネルCは、そ
の幅がWで、その長さがLである。すなわち、チャネル
幅がWで、チャネル長がLである。

【0133】信号配線などに用いられるメタル配線と同
じ層に形成されるメタル配線29をゲート電極Gとして
用いることにより、ゲート絶縁膜27を厚くしている。
この場合のゲート絶縁膜27の厚さは、2000〜50
00Å(オングストローム)である。これにより、TF
Tのオン時の抵抗値を、降圧回路の抵抗素子Rとして用
いるのに丁度よい数百MΩにすることができる。すなわ
ち、オン時において、図7のTFTに流れる電流より、
オン時に図8のTFTに流れる電流のほうが小さくな
る。なお、メモリセルの負荷電子として用いられるTF
T(図7のTFT)のゲート絶縁膜の厚さは150〜5
00Åである。

【0134】また、図7のTFTにおいても、ゲート絶
縁膜17の厚さを、2000〜5000Å(オングスト
ローム)にすることもできる。この場合にも、TFTの
オン時の抵抗値を、降圧回路の抵抗素子Rとして用いる
のにちょうどよい数百MΩにすることができる。

【0135】図7のTFTのゲート絶縁膜17を、その
抵抗値を上げるために、メモリセルの負荷素子として用
いられるTFT(通常のTFT)のゲート絶縁膜よりも
厚くするためにはSRAMの製造プロセスにおいて、新
たな工程を追加する必要がある。

【0136】図8に示す、実施の形態3で用いるTFT
のゲートとして、ポリシリコン11よりも上の層にある
メタル配線29を用いている。すなわち、実施の形態3
で用いるTFTのゲートは、信号配線として用いられる
いずれかのメタル配線層と同時に形成されたメタル配線
層により構成される。このように、信号配線などに用い
られるメタル配線と同じ層に形成されるメタル配線29
をゲートとして用いることにより、ゲート絶縁膜27を
厚くしている。このため、ゲート絶縁膜27を厚くする
ための工程として、信号配線などに用いるメタル配線を
形成する工程を用いることができるため、新たな工程の
追加が不要となる。

【0137】メタル配線29下のゲート絶縁膜27とし
て、BPSG(Boron Phosph Silicated Glass:ボロン
・リン珪化ガラス)などの低融点ガラスを用いて形成す
ることにより、比較的簡単に、ゲート絶縁膜27を形成
できる。なお、メタル配線29,3には、第1層のメタ
ル配線を用いたが、それより上にある第2層のメタル配
線や、さらに、その上にあるメタル配線を用いることも
できる。またメタル配線29,3は、たとえば、アルミ
などから形成される。

【0138】以上のように、実施の形態3によるSRA
Mの降圧回路としては、図6に示した実施の形態2によ
るSRAMの降圧回路2を用いている。さらに、抵抗R
1〜R3を構成する抵抗素子として、TFTを用いる場
合には、コンタクトホール5なども含めてTFTと考え
ている。すなわち、TFTの抵抗値として、コンタクト
ホール5の抵抗値も考慮している。したがって、実施の
形態3によるSRAMの降圧回路が、実施の形態2によ
るSRAMの降圧回路と違うのは、TFTの構造のみで
ある。このため、実施の形態3によるSRAMは、実施
の形態2によるSRAMと同様の効果を奏する。

【0139】実施の形態3によるSRAMの降圧回路に
用いるTFTのゲートとして、信号配線などに用いられ
るメタル配線と同じ層に形成されるメタル配線を用い
て、ゲート絶縁膜を厚くしている。このため、TFTの
抵抗値を上げるために、ゲート絶縁膜を厚くしようとす
るとき、ゲート絶縁膜を厚くするための新たな工程の追
加が不要となり、コストの高騰を防止できる。

【0140】また、降圧回路2に用いるTFTのゲート
には、信号配線などに用いられるメタル配線と同じ層に
形成されるメタル配線29を用いるため、図7に示した
TFTよりもオン時の抵抗値を容易に大きくすることが
できる。このため、SRAMの低消費電力化を図るた
め、抵抗R1〜R3の抵抗値を大きくする場合、図7の
TFTで抵抗R1〜R3を構成する場合に比し、容易
に、少ない数のTFTで抵抗R1〜R3を構成できる。
また、図7のTFTのゲート絶縁膜17を、厚くするこ
とによっても、すなわち、2000〜5000Åにする
ことによっても同様の効果を得ることができる。

【0141】実施の形態3によるSRAMの降圧回路に
用いるTFTのゲート絶縁膜27は、BPSGなどの低
融点ガラスにより形成することができるため、比較的簡
単にゲート絶縁膜を作成できる。また、図7のTFTの
ゲート絶縁膜17を、厚くする場合に、ゲート絶縁膜1
7をBPSGなどの低融点ガラスにより形成することも
できる。この場合も同様の効果を得ることができる。

【0142】実施の形態3によるSRAMの降圧回路に
用いるTFTでは、そのゲート絶縁膜27を、メモリセ
ルの負荷素子として用いるTFTのゲート絶縁膜よりも
厚くすることによりポリシリコン29とポリシリコン1
1との間の電界を緩和している。このため、外部電源電
圧Vccが直接かかる降圧回路2内のTFTの信頼性を
確保することができる。すなわち、メモリセルの負荷素
子として用いるTFTのように、ゲート絶縁膜が薄い場
合には、外部電源電圧Vccが直接印加されると、TF
Tが破損する可能性もあるため、図8のTFTを用いる
とこのような弊害を容易に防止できる。また、図7のT
FTのゲート絶縁膜17を、厚くすることにより、すな
わち、2000〜5000Åにすることによっても同様
の効果を得ることができる。

【0143】(実施の形態4)本発明の実施の形態4に
よるSRAMの降圧回路は、図23に示した降圧回路5
7において、外部電源電圧Vccを有するノードとノー
ドN1との間および接地電圧を有するノードとノードN
1との間に容量を設けたものである。

【0144】図9は、本発明の実施の形態4によるSR
AMの一部の詳細を示す回路図である。なお、図1と同
様の部分については、同一の参照符号を付し、その説明
を適宜省略する。

【0145】図9を参照して、実施の形態4によるSR
AMの一部は、降圧回路2および内部回路1を含む。降
圧回路2は、抵抗R1,R2,R3、容量C1,C2、
PMOSトランジスタQP1,QP2およびNMOSト
ランジスタQNを含む。

【0146】抵抗R1および抵抗R2は、外部電源電圧
Vccを有するノードと接地電圧を有するノードとの間
に直列に接続される。容量C1は、外部電源電圧Vcc
を有するノードとノードN1との間に接続される。容量
C2は、ノードN1と接地電圧を有するノードとの間に
接続される。PMOSトランジスタQP1および抵抗R
3は、外部電源電圧Vccを有するノードと接地電圧を
有するノードとの間に直列に接続される。PMOSトラ
ンジスタQP1のゲートは、ノードN1に接続される。

【0147】PMOSトランジスタQP2は、外部電源
電圧Vccを有するノードとノードN3との間に接続さ
れる。PMOSトランジスタQP2のゲートは、ノード
N2に接続される。NMOSトランジスタQNは、外部
電源電圧Vccを有するノードとノードN3との間に接
続される。NMOSトランジスタQNのゲートは、外部
電源電圧Vccを有するノードに接続される。ノードN
3は、内部回路1に接続される。

【0148】外部電源電圧Vccが印加されている状態
では、ノードN1の電圧は、抵抗R1および抵抗R2に
よって、次式に示すような電圧になるように設計されて
いる。

【0149】

【数1】

【0150】ここで、抵抗R1の抵抗値をR1とし、抵
抗R2の抵抗値をR2としている。ノードN1の電圧が
式[2]になるように設計されているのは、図23に示
した従来の降圧回路57においても同様である。しか
し、従来の降圧回路57は、以下のような問題がある。
図23において、電源投入時のノードN1の電圧の動き
を考えてみる。たとえば、外部電源電圧Vccが0Vか
ら5Vまで急速に昇圧された場合、ノードN1の電圧
は、外部電源電圧Vccが5Vに達する時間にかなり遅
れて所望の電圧(R2/(R1+R2))Vccにな
る。

【0151】これは、チップ全体の消費電流低減のため
に、抵抗R1および抵抗R2の抵抗値を上げれば上げる
ほど顕著になる。外部電源電圧Vccが、所定の電圧に
なっているにもかかわらず、ノードN1の電圧が、意図
しない電圧になり、PMOSトランジスタQP1のオン
/オフが、意図したように制御できない。このため、予
定している電圧が、内部回路1に印加されないことにな
ってしまう。

【0152】そこで、実施の形態4によるSRAMに用
いる降圧回路2では、ノードN1に、容量C1および容
量C2を接続している。そして、さらに、R1:R2=
C2:C1とする。ここで、容量C1の容量値をC1と
し、容量C2の容量値をC2としている。つまり、次式
のような関係を成立させている。

【0153】

【数2】

【0154】このようにすることで、外部電源電圧Vc
cが急速に上昇した場合でも、容量分割により、ノード
N1の電圧は、外部電源電圧Vccの急速な上昇に遅れ
ることなく、式[2]に示した設計通りの電圧になる。
その結果、電源投入時などにおいても、降圧回路2を意
図したように動作させることができ、内部回路1に、意
図した電圧を供給することができる。

【0155】降圧回路2の基本的な動作について説明す
る。外部電源電圧Vccが、所定の電圧よりも低電圧、
たとえば3Vのときは、抵抗R1の抵抗R2に対する比
によって決まるノードN1の電圧によりPMOSトラン
ジスタQP1がオフする。このため、抵抗R3によって
ノードN2の電圧は0V近くまで下がる。そして、PM
OSトランジスタQP2がオンする。これにより、PM
OSトランジスタQP2を介して、外部電源電圧Vcc
が内部電圧としてノードN3に供給されることになる。
すなわち、内部回路1は、PMOSトランジスタQP2
を介して外部電源電圧Vccを受けることになる。

【0156】一方、外部電源電圧Vccが所定の電圧よ
りも高電圧、たとえば5Vになったときは、ノードN1
の電圧によってPMOSトランジスタQP1がオンす
る。このため、ノードN2の電圧が外部電源電圧Vcc
付近まで上昇し、PMOSトランジスタQP2はオフす
る。これにより、内部回路1へ供給される電圧(電流)
はすべてNMOSトランジスタQNを介することにな
る。すなわち、5Vの外部電源電圧VccがNMOSト
ランジスタQNのしきい値電圧Vtn分降圧された約
3.5Vの電圧が供給されることになる。

【0157】ここで、PMOSトランジスタQP2がオ
フ(PMOSトランジスタQP1がオン)になる条件と
しての所定の電圧(以下、「切換点」という)の大きさ
は主に抵抗R1の抵抗R2に対する比によって決定され
る。すなわち、主にPMOSトランジスタQP2によ
り、外部電源電圧Vccを直接、内部回路1に供給する
場合と、NMOSトランジスタQNにより、外部電源電
圧VccからNMOSトランジスタQNのしきい値電圧
Vtn分降圧された電圧を内部回路1に供給する場合と
を切換えるための条件としての所定電圧(切換点)の大
きさは主に抵抗R1の抵抗R2に対する比で決定する。

【0158】図9の降圧回路2の基本的な動作は、図1
の降圧回路2の基本的な動作と同様である。このため、
図1の降圧回路2の基本的な動作を説明した図2は、図
9の降圧回路2の基本的な動作を説明するためにも使う
ことができる。図2を用いて、図9の降圧回路2の基本
的な動作について説明する。

【0159】外部電源電圧Vccが切換点(所定電圧)
Sより小さいときは、PMOSトランジスタQP2がオ
ンしており、PMSOトランジスタQP2により内部電
圧Vintが内部回路1に供給される。外部電源電圧V
ccが切換点(所定電圧)Sより大きいときは、PMO
SトランジスタQP2がオフし、NMOSトランジスタ
QNにより内部電圧Vintが内部回路1に供給され
る。

【0160】このように、降圧回路2は、外部電源電圧
Vccが切換点Sよりも小さいときは、主にPMOSト
ランジスタQP2を介して、外部電源電圧Vccを直
接、内部電圧として内部回路1に供給する。外部電源電
圧Vccが切換点Sより大きいときはNMOSトランジ
スタQNにより外部電源電圧Vccを降圧した内部電圧
Vintを内部回路1に供給する。

【0161】以上のように、実施の形態4によるSRA
Mの降圧回路2は、容量C1および容量C2を、図23
に示した従来の降圧回路57にさらに加えたものであ
る。このため、消費電流を減らすために、抵抗R1およ
び抵抗R2の抵抗値を大きくした場合においても、降圧
回路2の外部電源電圧Vccに対する反応速度を速くす
ることができ、降圧回路2を意図したとおりに動作させ
ることができる。すなわち、外部電源電圧Vccが急速
に上昇または下降した場合でも、容量分割により、ノー
ドN1の電圧を、外部電源電圧Vccの急速な上昇また
は下降に遅れることなく、設計通りの電圧にすることが
できる。その結果、低消費電力化を実現しつつ、電源投
入時においても、降圧回路2を意図したとおりに動作さ
せることができ、内部回路1に、意図した内部電圧を供
給することができる。

【0162】なお、抵抗R1〜R3として、図1に示す
ように、1個または複数の1種類(抵抗値および構成が
実質同じ)の抵抗素子Rを用いることもできる。この場
合には、実施の形態4によるSRAMは、実施の形態1
によるSRAMと同様の効果を奏する。

【0163】また、抵抗R1〜R3として、図6に示し
たように、1つまたは複数の1種類(抵抗値および構成
が実質同じ)のTFTを用いることもできる。このとき
は、図7または図8に示したTFTを用いることができ
る。このような場合には、実施の形態4によるSRAM
は、実施の形態2または3によるSRAMと同様の効果
を奏する。

【0164】(実施の形態5)本発明の実施の形態5に
よるSRAMの特徴を簡単に説明する。実施の形態5に
よるSRAMの降圧回路は、図9の降圧回路2の容量C
1および容量C2を、1種類(容量値および構成が実質
同じ)の容量素子を複数用いて構成したものである。詳
しく説明する。

【0165】図10は、本発明の実施の形態5によるS
RAMの一部を詳細に示す回路図である。なお、図9と
同様の部分については、同一の参照符号を付し、その説
明を適宜省略する。

【0166】図9のSRAMと異なる特徴部分を説明す
る。容量C1は、1種類の(容量値および構成が実質同
じ)容量素子Cを1つまたは複数用いて構成されてい
る。容量C2は、1種類の(容量値および構成が実質同
じ)容量素子Cを1つまたは複数用いて構成する。な
お、容量C1を構成する容量素子Cと容量C2を構成す
る容量Cは同じ容量値および同じ構成を有している。す
なわち、容量C1を構成する容量素子Cと容量C2を構
成する容量素子Cとは、同一種類である。

【0167】容量C1を構成する1つまたは複数の容量
素子Cは、外部電源電圧Vccを有するノードとノード
N1との間に並列に接続される。容量C2を構成する1
つまたは複数の容量素子Cは、ノードN1と接地電圧を
有するノードとの間に並列に接続される。

【0168】図10の降圧回路2が、図9の降圧回路2
と違うのは、図10の降圧回路2が、容量C1,C2を
1つまたは複数の容量素子Cで構成しているに対し、図
9の降圧回路2の容量C1,C2は各々1つの素子で構
成されている点である。このため、図10の容量C1,
C2の役割は、図9の容量C1,C2の役割と同様であ
る。また、図10の降圧回路2の基本的な動作は、図9
の降圧回路2の基本的な動作と同様である。

【0169】以上のように、実施の形態5によるSRA
Mの降圧回路2においては、容量C1,C2を、1種類
の容量素子Cを1つまたは複数用いることにより構成し
ている。このため、CAD上でのレイアウトが非常に容
易であり、設計の変更などによるレイアウトの修正も簡
単になる。

【0170】実施の形態5によるSRAMの降圧回路2
と実施の形態4によるSRAMの降圧回路2との違い
は、容量C1および容量C2の各々を、1つの素子で構
成するか複数の1種類の素子で構成するかである。この
ため、実施の形態5によるSRAMは実施の形態4によ
るSRAMと同様の効果を奏する。

【0171】なお、抵抗R1〜R3として、図9に示し
た抵抗R1〜R3と同様のものを用いることができる。

【0172】(実施の形態6)実施の形態1によるSR
AMの降圧回路2において、切換点(外部電源電圧Vc
cを降圧して内部電圧を発生し始める所定の電圧)は、
抵抗R1の抵抗値R1の、抵抗R2の抵抗値R2に対す
る比(以下、「R1R2抵抗比」という)、すなわち、
R1:R2で決定している。ただし、SRAMの製造プ
ロセスにおける種々のばらつきを原因として、R1R2
抵抗比が設計値と同じでも、切換点が所望の値からずれ
る可能性がある。

【0173】SRAMの製造プロセスにおける種々のば
らつきとは、たとえば、PMOSトランジスタQP1,
QP2のしきい値電圧Vtpや抵抗R3の抵抗値R3の
変動などである。実施の形態6によるSRAMの降圧回
路はこのような問題を解決するためになされたものであ
る。

【0174】図11は、本発明の実施の形態6によるS
RAMの一部の詳細を示す回路図である。なお、図1と
同様の部分については、同一の参照符号を付し、その説
明を適宜省略する。

【0175】図11を参照して、実施の形態6によるS
RAMの一部は、降圧回路2および内部回路1を含む。
降圧回路2は、抵抗R1,R2,R3,R4,R5、3
つのヒューズF、PMOSトランジスタQP1,QP2
およびNMOSトランジスタQNを含む。抵抗R4は、
抵抗素子Rを含む。抵抗R5は、2つの抵抗素子Rを含
む。抵抗R1〜R3は、1つまたは複数の抵抗素子Rを
含む。

【0176】抵抗R1〜R5は、外部電源電圧Vccを
有するノードと接地電圧を有するノードとの間に直列に
接続される。抵抗R4は、外部電源電圧Vccを有する
ノードと、抵抗R1との間に接続される。抵抗R5は、
接地電圧を有するノードと抵抗R2との間に接続され
る。抵抗R5を構成する2つの抵抗素子Rは、直列に接
続されている。抵抗R4としての抵抗素子Rは、ヒュー
ズFによって短絡されている。抵抗R5を構成する各抵
抗素子Rは、ヒューズFによって短絡されている。

【0177】ここで、抵抗R1を構成する抵抗素子R、
抵抗R2を構成する抵抗素子R、抵抗R3を構成する抵
抗素子R、抵抗R4を構成する抵抗素子Rおよび抵抗R
5を構成する抵抗素子Rは、同じ種類の抵抗素子、すな
わち、抵抗値および構成が実質同じ抵抗素子である。抵
抗R4,R5を構成する抵抗素子Rは、ヒューズFによ
って短絡されているときには、抵抗としての機能を有さ
ない。ヒューズFが切断されて、初めて、抵抗としての
機能を有することになる。ウェハプロセス完了時に切換
点を測定する。そして、測定した切換点が、設計上の切
換点と異なっている場合には、ヒューズFのいずれかま
たは全部を切断して、切換点の大きさを調整する。

【0178】具体的に説明する。3つのヒューズFを切
断していないときには、切換点の大きさは、R1R2抵
抗比によって決定される。抵抗素子Rの抵抗値をRとす
る。抵抗R4を構成する抵抗素子Rを短絡するヒューズ
Fを切断した場合を考える。このとき切換点は、抵抗R
4を構成する抵抗素子Rの抵抗値Rと抵抗R1の抵抗値
R1との和の、抵抗R2の抵抗値R2に対する比、すな
わち、(R1+R):R2によって決定される。

【0179】次に、抵抗R5を構成する2つの抵抗素子
Rを短絡する2つのヒューズFのみを切断した場合を考
える。このとき、切換点は、抵抗R1の抵抗値R1の、
抵抗R2の抵抗値R2と抵抗R5の抵抗値2Rとの和に
対する比、すなわち、R1:(R2+2R)によって決
定される。

【0180】以上は、抵抗R4を構成する抵抗素子Rを
短絡するヒューズFを切断した場合と抵抗Rを構成する
2つの抵抗素子Rを短絡するヒューズFを切断した場合
について説明したが、切断するヒューズFの数を調整す
ることによって、切換点を調整できる。すなわち、切換
点は、外部電源電圧Vccを有するノードとノードN1
との間の抵抗値の、ノードN1と接地電圧を有するノー
ドとの間の抵抗値に対する比(以下、「抵抗分割比」と
いう)によって決定されるため、ヒューズFにより、外
部電源電圧Vccを有するノードとノードN1との間の
抵抗値またはノードN1と接地電圧を有するノードとの
間の抵抗値を調整することによって、切換点の大きさを
調整している。このようにすることで、SRAMの製造
プロセスにおける種々のばらつき(SRAMの製造プロ
セスの変動)にかかわらず、常に、切換点を、設計通り
の(最適な)切換点に設定することができる。

【0181】また、ヒューズFで短絡された抵抗素子R
からなる抵抗R4は、抵抗R1とノードN1との間に設
けることもできる。また、ヒューズFで短絡された抵抗
素子Rからなる抵抗R5は、ノードN1と抵抗R2との
間に設けることもできる。

【0182】なお、抵抗R4は、1つの抵抗素子Rを設
けているが、抵抗素子Rは何個であっても構わず、その
場合には、各抵抗素子Rは、対応するヒューズFによっ
て短絡する。また、抵抗R5は、2つの抵抗素子Rを設
けているが、これも何個であっても構わず、その場合
に、各抵抗素子Rは、各抵抗素子Rに対応したヒューズ
Fによって短絡されることになる。

【0183】また、抵抗R1が複数の抵抗素子Rからな
る場合、そのうちの少なくとも1つをヒューズFによっ
て短絡することができる。このときは、ヒューズFの切
断によって、抵抗R1の抵抗値を調節することになる。
また、抵抗R2が複数の抵抗素子Rからなる場合、その
うちの少なくとも1つをヒューズFによって短絡するこ
とができる。このときは、ヒューズFの切断によって、
抵抗R2の抵抗値を調節することになる。

【0184】図11の降圧回路2が、図1の降圧回路と
異なるのは、図11の降圧回路2が、ヒューズFによっ
て短絡された抵抗素子Rを含み、ウェハプロセス完了時
に、切換点をヒューズFの切断により調整できるように
しているのに対し、図1の降圧回路2は、ヒューズFに
よって短絡された抵抗素子Rを含んでいない点である。
このため、図11の降圧回路2の基本的な動作は、図1
の降圧回路2の基本的な動作と同様である。

【0185】以上のように、実施の形態6によるSRA
Mの降圧回路2において、抵抗R1と外部電源電圧Vc
cを有するノードとの間に、ヒューズFによって短絡さ
れた抵抗素子Rを設け、抵抗R2と接地電圧を有するノ
ードとの間に、2つのヒューズFによって短絡された2
つの抵抗素子Rを設けている。このため、ウェハプロセ
スにおいて、切換点が変動した場合でも、製造プロセス
完了時に、ヒューズFを切断する数を調整することによ
って、抵抗分割比を変化させ、切換点を設計通りに設定
することができる。

【0186】また、抵抗R4を、抵抗R1とノードN1
との間に設けることもできる。抵抗R5を、ノードN1
と抵抗R2との間に設けることもできる。抵抗R1が複
数の抵抗素子Rからなる場合、そのうちの少なくとも1
つをヒューズFによって短絡することができる。抵抗R
2が複数の抵抗素子Rからなる場合、そのうちの少なく
とも1つをヒューズFによって短絡することができる。
これらの場合にも、ウェハプロセスにおいて、切換点が
変動した場合でも、製造プロセス完了時に、ヒューズF
を切断する数を調整することによって、抵抗分割比を変
化させ、切換点を設計通りに設定することができる。

【0187】実施の形態6によるSRAMの降圧回路2
においては、ヒューズFで、直接、抵抗素子Rを短絡し
ている。このため、ヒューズを切断して間接的に抵抗値
を調節する場合に比し、降圧回路を単純化できるととも
に、レイアウト面積を節約することができる。ヒューズ
を切断して、間接的に抵抗値を調節する場合というの
は、たとえば、次のような場合である。ヒューズと抵抗
との間にスイッチを設け、そのスイッチのオン/オフを
ヒューズを切断することによって制御し、そのスイッチ
のオン/オフによって、抵抗素子を抵抗として機能させ
るか否かを決定する場合である。

【0188】実施の形態6によるSRAMの降圧回路2
と実施の形態1によるSRAMの降圧回路2とが異なる
のは、実施の形態6によるSRAMの降圧回路2が、ヒ
ューズFによって短絡された抵抗素子Rを設けているの
に対し、実施の形態1によるSRAMの降圧回路2はこ
れらを設けていない点である。このため、実施の形態6
によるSRAMの降圧回路2は、実施の形態1によるS
RAMの降圧回路2の機能を失っていない。したがっ
て、実施の形態6によるSRAMは、実施の形態1によ
るSRAMと同様の効果を奏する。

【0189】また、図9および図10と同様に、外部電
源電圧Vccを有するノードとノードN1との間に容量
C1および接地電圧を有するノードとノードN1との間
に容量C2を設けることもできる。この場合には、実施
の形態6によるSRAMは、実施の形態4または5によ
るSRAMと同様の効果を奏する。

【0190】また、実施の形態6によるSRAMの降圧
回路の抵抗素子Rとして、図7および図8に示したTF
Tを用いることができる。この場合には、実施の形態6
によるSRAMは実施の形態2または3によるSRAM
と同様の効果を奏する。

【0191】(実施の形態7)図12は、本発明の実施
の形態7によるSRAMの一部を示す概略図である。

【0192】図12を参照して、実施の形態7によるS
RAMの一部は、第1のパッド33、第2のパッド3
1、降圧回路35、入力保護回路37、内部回路1およ
び内部電源配線39を含む。

【0193】降圧回路35は、第2のパッド31の近傍
に配置される。第1のパッド33は、第2のパッド31
の近傍に配置する。第1のパッド33は、入力保護回路
37を介して内部電源配線39に接続される。

【0194】降圧回路35は、第2のパッド31を介し
て外部電源電圧Vccを受ける。降圧回路35は、外部
電源電圧Vccを降圧して内部電圧を発生する。降圧回
路35によって発生した内部電圧は、内部電源配線39
を介して内部回路1に供給される。なお、内部回路1
は、メモリ回路(メモリセル)などである。

【0195】第1のパッド33は、ウェハテスト時に、
内部電源配線39の電位(内部電圧)をモニタすること
によって、降圧回路35の動作を確認および評価するた
めのものである。すなわち、第1のパッド33は、入力
保護回路37を介して内部電源配線39に接続されてい
るため、第1のパッド33の電位をモニタすることによ
って、降圧回路35の動作を確認または評価することが
できる。

【0196】第1のパッド33の他の使い方を説明す
る。第2のパッド31は、その近くに配置された図示し
ないリード端子から外部電源電圧Vccを供給されてい
る。このため、第1のパッド33を、第2のパッド31
の近傍に配置することにより、第2のパッド31に外部
電源電圧Vccを供給しているリード端子と、第1のパ
ッド33とを容易にボンディングすることができる。し
たがって、外部電源電圧Vccを直接、内部電圧として
内部回路1に供給するときには、容易に、図示しないリ
ード端子と第1のパッド33とをボンディングでき、外
部電源電圧Vccを降圧せずに、第1のパッド33およ
び入力保護回路37を介して、内部回路1に供給でき
る。外部電源電圧Vccを降圧して内部電圧を発生する
ときには、図示しないリード端子と第2のパッド31と
をボンディングして、第2のパッド31に外部電源電圧
Vccを供給する。

【0197】このように、第1のパッド31および第2
のパッド33を利用することにより、同じチップで、外
部電源電圧Vccを降圧して内部電圧を発生する場合
と、外部電源電圧Vccを内部電圧として直接、内部回
路1に供給する場合とを、容易に、切換えることができ
る。入力保護回路37は、第1のパッド33にサージ
(予定していない大きな電圧)がかかったときに、SR
AMの内部の回路、特に、メモリ回路(メモリセル)と
しての内部回路1などが破壊されるのを防止している。

【0198】第2のパッド31の近傍に降圧回路35が
配置されている。すなわち、第2のパッド31と降圧回
路35とを接続する配線が短い。このため、近接する配
線の電圧の変動などを原因として、第2のパッド31と
降圧回路35との間の配線にノイズが発生しにくい。す
なわち、第2のパッド31の近傍に降圧回路35を配置
することにより、降圧回路35へのノイズの影響を低減
できる。

【0199】図13は、図12のSRAMの一部を詳細
に示した回路図である。なお、図12と同様の部分につ
いては、同一の参照符号を付し、その説明は適宜省略す
る。

【0200】図13を参照して、SRAMの一部は、第
1のパッド33、第2のパッド31、降圧回路35、入
力保護回路37および内部電源配線39を含む。降圧回
路35は、抵抗R1,R2,R3、PMOSトランジス
タQP1,QP2およびNMOSトランジスタQNを含
む。降圧回路35は、図9の降圧回路2において、容量
C1,C2を省いたものである。したがって、降圧回路
35の動作は、図9の降圧回路2の基本的な動作と同様
である。なお、降圧回路35としては、実施の形態1〜
6のSRAMで用いた降圧回路2を用いることもでき
る。

【0201】図14は、図12および図13の入力保護
回路37の詳細を示す回路図である。なお、図12およ
び図13と同様の部分については同一の参照符号を付
し、その説明を適宜省略する。

【0202】図14を参照して、入力保護回路は、抵抗
素子44,45、PMOSトランジスタ41およびNM
OSトランジスタ43を含む。抵抗素子44は、ノード
N3(内部電源配線39)とノードN4との間に接続さ
れる。抵抗素子45は、ノードN4と第1のパッド33
との間に接続される。PMOSトランジスタ41は、外
部電源電圧Vccを有するノードとノードN4との間に
接続される。PMOSトランジスタ41のゲートは、外
部電源電圧Vccを有するノードに接続される。NMO
Sトランジスタ43は、接地電圧を有するノードとノー
ドN4との間に接続される。NMOSトランジスタ43
のゲートは接地電圧を有するノードに接続される。

【0203】外部電源電圧Vccを有するノードと接続
される、PMOSトランジスタ41の一方電極はダイオ
ードのカソードとして作用する。ノードN4と接続され
る、PMOSトランジスタ41の他方電極はダイオード
のアノードとして作用する。接地電圧を有するノードと
接続される、NMOSトランジスタ43の一方電極は、
アノードとして作用する。ノードN4と接続される、N
MOSトランジスタ43の他方電極は、ダイオードのカ
ソードとして作用する。

【0204】以上のように、実施の形態7によるSRA
Mにおいては、降圧回路35に外部電源電圧Vccを供
給するための第2のパッド31が降圧回路35の近傍に
配置されており、第2のパッド31と降圧回路35とを
接続する配線が短い。このため、近接する配線の電圧の
変動などを原因として、第2のパッド31と降圧回路3
5とを結ぶ配線に発生するノイズを少なくすることがで
き、降圧回路35へのノイズの影響を低減できる。

【0205】実施の形態7によるSRAMにおいては、
第1のパッド33を設けている。このため、降圧回路3
5が発生する内部電圧をモニタすることができ、降圧回
路35の動作を確認および評価することができる。ま
た、第1のパッド33を第2のパッド31の近傍に設け
ている。このため、外部電源電圧Vccを供給するリー
ド端子からのボンディングを第1のパッド33に対して
も容易に行なうことができる。その結果、内部回路1
に、外部電源電圧Vccを降圧した内部電圧を与える場
合と、外部電源電圧Vccを入力保護回路37を介して
直接与える場合とを容易に選択して、設定することがで
きる。

【0206】実施の形態7によるSRAMでは、内部電
源配線39と第1のパッド33との間に入力保護回路3
7を設けている。このため、第1のパッド33に予定し
ていない大きな電圧がかかったときでも、内部回路1が
破壊されるのを防止することができる。

【0207】(実施の形態8)図15は、本発明の実施
の形態8によるSRAMの一部のレイアウトを示す概略
図である。なお、図1、図10、図11および図12と
同様の部分については同一の参照符号を付しその説明を
適宜省略する。

【0208】図15を参照して、実施の形態8によるS
RAMは、第1のパッド33、第2のパッド31、降圧
回路2、入力保護回路37、内部回路1および内部電源
配線39を含む。

【0209】降圧回路2は、抵抗R1,R2,R3,R
4,R5、PMOSトランジスタQP1,QP2、NM
OSトランジスタQN、容量C1,C2および3つのヒ
ューズFを含む。抵抗R1は、1つの抵抗素子Rからな
る。抵抗R2は、4つの抵抗素子Rからなる。抵抗R4
は、1つの抵抗素子Rからなる。抵抗R5は、2つの抵
抗素子Rからなる。抵抗R3は、3つの抵抗素子Rから
なる。

【0210】抵抗R4を構成する抵抗素子Rは、ヒュー
ズFにより短絡されている。抵抗R5を構成する2つの
抵抗素子Rは、2つのヒューズFによって短絡されてい
る。容量C1は、4つの容量素子Cからなる。容量C2
は、1つの容量素子Cからなる。なお、抵抗R1〜R5
を構成する抵抗素子Rは、すべて同じ種類(抵抗値およ
び構成が実質同じ)である。容量C1,C2を構成する
容量素子Cは、すべて同じ種類(容量値および構成が同
じ)である。

【0211】NMOSトランジスタQNは、ゲートGお
よび電極E1,E2を含む。PMOSトランジスタQP
1は、ゲートGおよび電極E5,E6を含む。PMOS
トランジスタQP2は、ゲートGおよび電極E3,E4
を含む。PMOSトランジスタQP1,QP2およびN
MOSトランジスタQNは、コンタクトホール46を介
して配線と接続される。NMOSトランジスタQNおよ
びPMOSトランジスタQP1,QP2において、チャ
ネル幅が大きくなるほど、電極と配線を接続するための
コンタクトホール46の数が多くなっている。なお、×
を□で囲んだ記号は、すべてコンタクトホール46を表
わす。

【0212】第2のパッド31から外部電源電圧Vcc
が供給される。GNDパッドから、接地電圧が供給され
る。内部回路1は、図1,図10,図11または図12
の内部回路1に相当する。

【0213】抵抗R1、抵抗R2、抵抗R3は、それぞ
れ、図1の抵抗R1、抵抗R2および抵抗R3に相当す
る。抵抗R1〜R3を構成する抵抗素子Rは、図1の抵
抗R1〜R3を構成する抵抗素子Rに相当する。PMO
SトランジスタQP1、PMOSトランジスタQP2お
よびNMOSトランジスタQNは、それぞれ、図1のP
MOSトランジスタQP1、PMOSトランジスタQP
2およびNMOSトランジスタQNに相当する。ノード
N1、N2、N3は、それぞれ、図1のノードN1、N
2、N3に相当する。

【0214】このように、実施の形態8によるSRAM
の降圧回路2は、図1に示した実施の形態1による降圧
回路2を含んでいる。このため、実施の形態8によるS
RAMは、実施の形態1によるSRAMと同様の効果を
奏する。

【0215】抵抗R1、抵抗R2および抵抗R3は、そ
れぞれ、図10の抵抗R1、抵抗R2および抵抗R3に
相当する。容量C1および容量C2は、それぞれ、図1
0の容量C1,および容量C2に相当する。容量C1お
よび容量Cを構成する容量素子Cは、図10の容量C1
および容量C2を構成する容量素子Cに相当する。PM
OSトランジスタQP1、PMOSトランジスタQP2
およびNMOSトランジスタQNは、それぞれ、図10
のPMOSトランジスタQP1、PMOSトランジスタ
QP2およびNMOSトランジスタQNに相当する。ノ
ードN1、N2、N3は、それぞれ、図10のノードN
1、N2、N3に相当する。

【0216】このように、実施の形態8によるSRAM
の降圧回路2は、図10に示した実施の形態5によるS
RAMの降圧回路2を含んでいる。このため、実施の形
態8によるSRAMは、実施の形態5によるSRAMと
同様の効果を奏する。

【0217】抵抗R1、R2、R3、R4およびR5
は、それぞれ、図11の抵抗R1、R2、R3、R4お
よびR5に相当する。3つのヒューズFは、図11の3
つのヒューズFに相当する。抵抗R1〜R5を構成する
抵抗素子Rは、図11の抵抗R1〜R5を構成する抵抗
素子Rに相当する。PMOSトランジスタQP1、PM
OSトランジスタQP2およびNMOSトランジスタQ
Nは、それぞれ、図11のPMOSトランジスタQP
1、PMOSトランジスタQP2およびNMOSトラン
ジスタQNに相当する。ノードN1、N2、N3は、そ
れぞれ、図10のノードN1、N2、N3に相当する。

【0218】このように実施の形態8によるSRAMの
降圧回路2は、図11に示した実施の形態6によるSR
AMの降圧回路2を含んでいる。このため、実施の形態
8によるSRAMは、実施の形態6によるSRAMと同
様の効果を奏する。

【0219】第1のパッド33、第2のパッド31、内
部電源配線39および入力保護回路37は、それぞれ、
図12の第1のパッド33、第2のパッド31、内部電
源配線39および入力保護回路37に相当する。降圧回
路2は、図12の降圧回路35に相当する。

【0220】このように、実施の形態8によるSRAM
は、図12に示した実施の形態7によるSRAMを含
む。このため、実施の形態8によるSRAMは、実施の
形態7によるSRAMと同様の効果を奏する。

【0221】また、抵抗R1〜R5を構成する抵抗素子
Rとして、図7または図8に示したTFTを用いること
ができる。この場合には、実施の形態8によるSRAM
は、実施の形態2または実施の形態3によるSRAMと
同様の効果を奏する。

【0222】以上のように、実施の形態8によるSRA
Mは、実施の形態1、実施の形態5、実施の形態6およ
び実施の形態7を含んでいるため、その動作および効果
は、実施の形態1、実施の形態5、実施の形態6、およ
び実施の形態7によるSRAMと同様である。ここで、
実施の形態8によるSRAMの概略を説明する。

【0223】抵抗R1の抵抗値R1の、抵抗R2の抵抗
値R2に対する比(以下、「R1R2抵抗比」という)
は、R1:R2=1:4である。容量C1の容量値C
の、容量C2の容量値C2に対する比(以下、「C1C
2容量比」という)は、C1:C2=4:1である。外
部電源電圧Vccを有するノードとノードN1との間の
抵抗値の、ノードN1と接地電圧を有するノードとの間
の抵抗値に対する比(以下、「抵抗分割比」という)を
調整できるように、抵抗R1に予備の抵抗R4を、抵抗
R2に予備の抵抗R5を接続している。また、抵抗R4
を構成する1つの抵抗素子Rおよび抵抗R5を構成する
2つの抵抗素子Rは、それぞれヒューズFにより短絡さ
れている。このため、ウェハプロセス完了後に、切換点
を測定し、切換点が設計通りの切換点(所望の切換点)
と異なっている場合には、ヒューズFを切断して、抵抗
分割比を調整することにより、切換点を設計通りの切換
点に設定することができる。

【0224】実施の形態8によるSRAMは、低消費電
力型のSRAM であるため、読み書き動作などの通常
動作時は、5Vの外部電源電圧Vccを与える。また、
データホールド時には、2〜3Vの外部電源電圧Vcc
を与える。したがって外部電源電圧Vccが5Vの状態
で、通常動作を行なうSRAMでは、切換点を3Vと5
Vとの間に設定する必要がある。そこで、PMOSトラ
ンジスタQP1のしきい値電圧Vtpが約−0.8Vな
ので、R1R2抵抗比を、R1:R2=1:4にするこ
とで、切換点を約4Vとしている。なお、3つのヒュー
ズFは切断されていないため、抵抗分割比は、R1R2
抵抗比と等しくなる。

【0225】外部電源電圧Vccが5Vの通常動作にお
いては、PMOSトランジスタQP2がオフしているた
め、NMOSトランジスタQNが、5Vの外部電源電圧
Vccを降圧して内部電圧を発生する。すなわち、外部
電源電圧Vccが5Vのときの通常動作時には、NMO
SトランジスタQNには、大きな電流が流れることにな
る。一方、外部電源電圧Vccが2〜3Vのデータホー
ルド時においては、PMOSトランジスタQP2がオン
しているため、主に、PMOSトランジスタQP2によ
り、3Vの外部電源電圧Vccが内部電圧として内部回
路1に供給されることになる。すなわち、SRAMのデ
ータホールド時には、PMOSトランジスタQP2に小
さな電流しか流れないことになる。したがって、PMO
SトランジスタQP2には、小さな電流しか流さなくて
よいため、PMOSトランジスタQP2のサイズは、N
MOSトランジスタQNのサイズに比べて小さくするこ
とができる。その結果、SRAMのレイアウト面積を小
さくすることができる。

【0226】以上のように、実施の形態8によるSRA
Mは、実施の形態1〜7によるSRAMの特徴をすべて
含んでいる。すなわち、実施の形態8によるSRAM
は、実施の形態1〜7によるSRAMを組合せたもので
ある。このため、実施の形態8によるSRAMは、少な
くとも、実施の形態1〜7によるSRAMを組合せた効
果と同様の効果を奏する。

【0227】実施の形態8によるSRAMにおいては、
外部電源電圧が小さいデータホールド時のみ、PMOS
トランジスタQP2をオンさせ、内部電圧を発生する。
このため、PMOSトランジスタQP2のサイズは、外
部電源電圧Vccが5Vのときに内部電圧を発生するN
MOSトランジスタQNのサイズよりも小さくすること
ができ、これにより、SRAMのレイアウト面積を小さ
くできる。

【0228】(実施の形態9)実施の形態1〜8による
SRAMは、その降圧回路に特徴がある。元々、降圧回
路は、メモリ回路などの内部回路を構成するトランジス
タの信頼性を確保するために、内部回路に加える電圧を
下げるためのものである。このため、接地(GND)電
圧を昇圧することでも、同様に、内部回路を構成するト
ランジスタの信頼性を確保することも可能である。この
ような観点から、実施の形態9によるSRAMは、その
昇圧回路に特徴を有する。

【0229】図16は、本発明の実施の形態9によるS
RAMの一部の詳細を示す回路図である。

【0230】図16を参照して、実施の形態9によるS
RAMの一部は、内部電圧発生回路としての昇圧回路4
8および内部回路1を含む。昇圧回路48は、抵抗R
1,R2,R3、NMOSトランジスタQN1,QN2
およびPMOSトランジスタQPを含む。

【0231】抵抗R1および抵抗R2は、外部電源電圧
Vccを有するノードと、外部接地(GND)電圧を有
するノードとの間に直列に接続される。NMOSトラン
ジスタQN1および抵抗R3は、外部電源電圧Vccを
有するノードと外部接地電圧を有するノードとの間に直
列に接続される。NMOSトランジスタQN1のゲート
とノードN1が接続される。NMOSトランジスタQN
2は、外部接地電圧を有するノードと、ノードN3との
間に接続される。NMOSトランジスタQN2のゲート
はノードN2に接続される。PMOSトランジスタQP
は、外部接地電圧を有するノードとノードN3との間に
接続される。PMOSトランジスタQPのゲートは、外
部接地電圧を有するノードに接続される。ノードN3
は、内部回路1に接続される。

【0232】内部回路1は、たとえば、情報を記憶する
ためのメモリセルを複数有するメモリ回路などである。

【0233】まず、昇圧回路48の基本的な動作につい
て説明する。外部電源電圧Vccが、所定の電圧よりも
低電圧、たとえば3Vのときには、抵抗R1の、抵抗R
2に対する比(R1:R2)によって決まるノードN1
の電圧によりNMOSトランジスタQN1がオフする。
このため、抵抗R3によってノードN2の電圧は、外部
電源電圧Vcc付近まで上昇する。そして、NMOSト
ランジスタQN2がオンする。これにより、NMOSト
ランジスタQN2を介して、0Vの外部接地電圧がノー
ドN3に供給されることになる。すなわち、内部回路1
は、主に、NMOSトランジスタQN2を介して、0V
の外部接地電圧を内部接地電圧として受けることにな
る。

【0234】一方、外部電源電圧Vccが所定の電圧よ
りも高電圧、たとえば5Vになったときは、ノードN1
の電圧によってNMOSトランジスタQN1がオンす
る。このため、ノードN2の電圧が下がって、NMOS
トランジスタQN2がオフする。これにより、内部接地
電圧は、PMOSトランジスタQP1のみにより内部回
路1に供給されることになる。すなわち、0Vの外部接
地電圧をPMOSトランジスタQPのしきい値電圧Vt
p分昇圧した電圧が、内部接地電圧として、内部回路1
に供給されることになる。

【0235】ここで、NMOSトランジスタQN2がオ
フ(NMOSトランジスタQN1がオン)になる条件と
しての所定の電圧(以下、「切換点」という)の大きさ
は主に抵抗R1の、抵抗R2に対する比(以下、「R1
R2抵抗比」という)によって決定される。すなわち、
NMOSトランジスタQN2により、直接、外部接地電
圧を内部回路1に供給する場合と、PMOSトランジス
タQPにより、外部接地電圧をPMOSトランジスタQ
Pのしきい値電圧Vtp分昇圧した電圧を内部回路1に
供給する場合とを、切換えるための条件としての所定電
圧(切換点)の大きさは、主に、抵抗R1の抵抗R2に
対する比(R1R2抵抗比)で決定する。

【0236】図17は、図16の昇圧回路48の動作を
説明するための図である。図17を参照して、横軸は外
部電源電圧Vccを示し、縦軸は、ノードN3の電圧
(以下、「内部接地電圧Vintg」という)を示す。
外部電源電圧Vccが切換点(所定電圧)Sより小さい
ときは、NMOSトランジスタQN2がオンしており、
主にNMOSトランジスタQN2により内部接地電圧V
intgが内部回路1に供給される。外部電源電圧Vc
cが切換点(所定電圧)Sより大きいときは、NMOS
トランジスタQN2がオフし、PMOSトランジスタQ
Pにより内部接地電圧Vintgが内部回路1に供給さ
れる。なお、破線は、内部電圧Vintを示し、外部電
源電圧Vccに応じて上昇している。この内部電圧Vi
ntとは、内部回路1に供給される、内部接地電圧Vi
ntgより高い電圧である。

【0237】このように、昇圧回路48は、外部電源電
圧Vccが切換点Sより小さいときは、NMOSトラン
ジスタQN2を介して、外部接地電圧を直接、内部接地
電圧Vintgとして内部回路1に供給する。外部電源
電圧Vccが切換点Sより大きいときはPMOSトラン
ジスタQPにより外部接地電圧を昇圧した内部接地電圧
Vintgを内部回路1に供給する。

【0238】以上のように、実施の形態9によるSRA
Mの昇圧回路では、外部電源電圧Vccが切換点Sより
大きくなると、内部接地電圧Vintgを、外部接地電
圧を昇圧して発生する。このため、内部回路1には、外
部電源電圧Vccの大きさに応じた内部電圧Vintが
供給されていても、実際に内部回路1に印加されている
電圧は、内部電圧Vintより小さくなっている。すな
わち、切換点Sより外部電源電圧Vccが大きくなった
ときには、内部回路1には、内部電圧Vintから、0
Vでない内部接地電圧Vintgを差し引いた電圧が内
部回路1に加えられる。

【0239】その結果、実施の形態9によるSRAMに
おいては、外部電源電圧Vccが大きくなった場合で
も、内部回路1に含まれるトランジスタには大きな電圧
が加えられるのを防止でき、内部回路1に含まれるトラ
ンジスタの信頼性を向上させることができる。

【0240】(実施の形態10)本発明の実施の形態1
0によるSRAMの内部電圧発生回路としての昇圧回路
が、図16に示した昇圧回路48と異なるのは次の点で
ある。図16の昇圧回路48の抵抗R1,R2,R3
は、各々1個の抵抗素子から構成されるのに対し、本発
明の実施の形態10によるSRAMの昇圧回路の各抵抗
は実質同一の抵抗値および構成を有する1個または複数
の抵抗素子により構成される点で異なっている。

【0241】図18は、本発明の実施の形態10による
SRAMの一部を詳細に示す回路図である。なお、図1
6と同様の部分については、同一の参照符号を付してそ
の説明を適宜省略する。

【0242】図18を参照して、実施の形態10による
SRAMの一部は、内部電圧発生回路としての昇圧回路
48および内部回路1を含む。昇圧回路48は、抵抗R
1,R2,R3、NMOSトランジスタQN1,QN2
およびPMOSトランジスタQPを含む。抵抗R1は、
m個の抵抗素子Rを含む。抵抗R2はn個の抵抗素子R
を含む。抵抗R3はk個の抵抗素子Rを含む。

【0243】抵抗R1および抵抗R2は、外部電源電圧
Vccを有するノードと、外部接地電圧を有するノード
との間に直列に接続される。m個の抵抗素子Rは、外部
接地電圧を有するノードと、ノードN1との間に直列に
接続される。n個の抵抗素子Rは、外部電源電圧Vcc
を有するノードと、ノードN1との間に直列に接続され
る。

【0244】NMOSトランジスタQN1および抵抗R
3は、外部電源電圧Vccを有するノードと外部接地電
圧を有するノードとの間に直列に接続される。NMOS
トランジスタQN1のゲートとノードN1が接続され
る。k個の抵抗素子Rは、ノードN2と外部電源電圧V
ccを有するノードとの間に直列に接続される。

【0245】NMOSトランジスタQN2は、外部接地
電圧を有するノードと、ノードN3との間に接続され
る。NMOSトランジスタQN2のゲートは、ノードN
2に接続される。PMOSトランジスタQPは、外部接
地電圧を有するノードとノードN3との間に接続され
る。PMOSトランジスタQPのゲートは、外部接地電
圧を有するノードに接続される。ノードN3は、内部回
路1に接続される。

【0246】内部回路1は、たとえば、情報を記憶する
ためのメモリセルを複数有するメモリ回路などである。
また、抵抗R1を構成するm個の抵抗素子Rの抵抗値、
抵抗R2を構成するn個の抵抗素子Rの抵抗値および抵
抗R3を構成するk個の抵抗素子Rの抵抗値は、すべて
実質的に同一である。また、すべての抵抗素子Rの構成
も実質的に同一である。

【0247】なお、図18の昇圧回路48と図16の昇
圧回路48とが異なるのは、図18の昇圧回路48の抵
抗R1〜R3が、1個のまたは複数個の抵抗素子Rから
なっているのに対し、図16の昇圧回路48の抵抗R1
〜R3が、各々1個の抵抗素子からなっている点であ
る。すなわち、図18の昇圧回路48と図16の昇圧回
路48とが異なるのは、抵抗R1〜R3の構成のみであ
る。このため、図18の昇圧回路48の基本的な動作
は、図16の昇圧回路48の基本的な動作と同様であ
る。

【0248】本発明の実施の形態10によるSRAMの
昇圧回路48の特徴を説明する。実施の形態10による
昇圧回路48の特徴は、上述したように、1種類(実質
同一の抵抗値および実質同一の構成)の抵抗素子Rだけ
を用いており、3つの抵抗R1,R2,R3は抵抗素子
Rを1個または複数個並べることによって構成してい
る。抵抗R1の抵抗値をR1、抵抗R2の抵抗値をR
2、抵抗R3の抵抗値をR3および抵抗素子Rの抵抗値
をRとする。図18においては、R1=m×R、R2=
n×R、R3=k×Rとしている。m,n,kの各々
は、抵抗R1,R2,R3の各々に含まれる抵抗素子R
の数であり、自然数である。

【0249】このように、1種類の抵抗素子Rを1個ま
たは複数個並べることにより抵抗R1〜R3を構成して
いるため、CAD上でのレイアウトが非常に容易にな
る。さらに、CAD上で、設計の変更などによるレイア
ウトの修正も簡単になる。

【0250】また、抵抗R1〜R3を作成するプロセス
において、プロセスパラメータの変動にも強くなる。つ
まり、抵抗素子R1〜R3を作成するプロセスにおい
て、たとえば、マスクずれなどによって、抵抗素子Rの
抵抗値が変動した場合(抵抗素子Rの抵抗値が設計上の
抵抗値と異なった場合)でも、すべての抵抗素子Rの抵
抗値が同じ割合で変動する。たとえば、すべての抵抗素
子Rの抵抗値Rが、すべて抵抗値R′になる。このた
め、昇圧回路48において、最も重要な切換点を決定す
るための、抵抗R1の抵抗値R1の、抵抗R2の抵抗値
R2に対する比(R1:R2)は、次式に示すように、
抵抗素子Rの抵抗値Rが抵抗値R′に変動した場合で
も、一定となる。

【0251】 R1:R2 =m×R′:n×R′ =m:n …[4] また、NMOSトランジスタQN1のしきい値電圧Vt
nは、一般的に、0.8V付近であることが多い。この
ため、R1:R2=m:n=1:2〜1:5に設定する
ことによって、外部電源電圧Vccが5Vのときには、
NMOSトランジスタQN2がオフになり、PMOSト
ランジスタQPにより、内部接地電圧Vintgを発生
し、内部回路1に供給することができる。そして、R
1:R2=m:n=1:2〜1:5に設定することによ
って、外部電源電圧Vccが3Vのときには、NMOS
トランジスタNP2がオンになり、0Vの外部接地電圧
を内部接地電圧Vintgとして、直接内部回路1に供
給することができる。

【0252】すなわち、書込/読出などのSRAMの通
常動作時には、0Vの外部接地電圧を昇圧した内部接地
電圧Vintgが内部回路1に供給される。SRAMが
データを保持するときには、0Vの外部接地電圧を直
接、内部接地電圧Vintgとして内部回路1に供給で
きる。

【0253】また、1種類(実質同一の抵抗値および実
質同一の構成)の抵抗素子Rを1個または複数並べて、
抵抗R1〜R3を形成するため、抵抗R1の抵抗値R1
の、抵抗R2の抵抗値R2に対する比(R1:R2)の
設定を、正確かつ容易に行なうことができる。この理由
は、実施の形態1において、図3〜5を用いて説明した
のと同様である。ここで、図18の抵抗素子Rとして
は、図3に示したポリシリコン高抵抗を用いることがで
きる。また、図18の昇圧回路48の抵抗R1またはR
2の抵抗値の調整方法は、図5で説明した図1の降圧回
路2の抵抗R1またはR2の抵抗値の調整方法と同様で
ある。

【0254】以上のように、実施の形態10によるSR
AMの昇圧回路では、1種類(抵抗値および構成が実質
同じ)の抵抗素子Rを並べて、抵抗R1〜R3を構成し
ている。

【0255】このため、抵抗R1〜R3を作成するプロ
セスにおいて、プロセスパラメータが変動した場合で
も、昇圧回路48において最も重要な要素であるR1R
2抵抗比(R1:R2)を一定に保つことができる。す
なわち、切換点を決定する抵抗R1,R2の抵抗値が、
プロセスパラメータの変動により、設計上の抵抗値と、
ずれた場合でも、切換点の変動を防止できる。

【0256】また、1種類(抵抗値および構成が実質同
じ)の抵抗素子Rのみを使うことで、CAD上のレイア
ウトが非常に容易になり、設計の変更などによるレイア
ウトの修正も簡単になる。

【0257】また、R1R2抵抗比(R1:R2)を、
1:2〜1:5に設定することによって、低消費電力型
SRAMの使用条件(データを保持するときには、0V
の外部接地電圧を昇圧せず、内部回路1としてのメモリ
回路に0Vの電圧を与えること、および通常の動作時に
は、0Vの外部接地電圧を昇圧した電圧を内部回路1に
与えること)に適合させることができる。

【0258】また、抵抗素子Rとして、図3のポリシリ
コン高抵抗を用いた場合、ポリシリコン(抵抗部)7a
だけでなく、コンタクトホール5やポリシリコン(配線
部)7bを含んだものを一体として抵抗素子Rとして考
えている。そして、その抵抗素子Rを1つまたは複数並
べることによって抵抗R1〜R3を構成している。すな
わち、ポリシリコン(抵抗部)7aの抵抗値だけでなく
コンタクトホール5やポリシリコン(配線部)7bの抵
抗値を考慮した、1種類(抵抗値および構成が実質同
じ)の抵抗素子Rを1つまたは複数並べることにより抵
抗R1〜R3の抵抗値を調整している。このため、昇圧
回路48において最も重要な要素であるR1R2抵抗比
(R1:R2)の設定を、正確かつ容易に行なうことが
できる。

【0259】また、抵抗R1〜R3を高抵抗にすること
により、SRAM全体の低消費電力化を図ることができ
る。

【0260】(実施の形態11)図16の昇圧回路48
の抵抗R1〜R3として、ポリシリコン高抵抗を用いた
場合には、実施の形態2の冒頭で説明したような問題を
生じる。実施の形態11によるSRAMの昇圧回路は、
この問題を解決するためになされたものである。

【0261】実施の形態11によるSRAMの昇圧回路
は、図18の昇圧回路48の抵抗R1〜R3を構成する
1個または複数の抵抗素子Rとして、1個または複数の
TFTを用いたものである。すなわち、抵抗素子Rとし
ては、ポリシリコン高抵抗は用いていない。

【0262】図19は、本発明の実施の形態11による
SRAMの一部を詳細に示す回路図である。なお、図1
8と同様の部分については、同一の参照符号を付し、そ
の説明を適宜省略する。

【0263】抵抗R1,R2,R3は、1つまたは複数
の1種類(抵抗値および構成が実質同じ)のTFTによ
り構成される。すなわち、図18において抵抗素子Rと
して、TFTを用いたものである。なお、図19の昇圧
回路48の基本的な動作は、図18の昇圧回路48の基
本的な動作と同様である。

【0264】図19の昇圧回路48の抵抗R1〜R3を
構成するTFTは、図7に示すTFTと同様である。

【0265】以上のように、実施の形態11によるSR
AMの昇圧回路48では、1種類(抵抗値および構成が
実質同じ)のTFTを1つまたは複数用いることによ
り、抵抗R1〜R3を構成している。すなわち、実施の
形態11によるSRAMの昇圧回路は、実施の形態10
によるSRAMの昇圧回路(図18)の抵抗素子Rとし
てTFTを用いたものである。このため、実施の形態1
1によるSRAMは、実施の形態10によるSRAMと
同様の効果を奏する。

【0266】また、実施の形態11によるSRAMの昇
圧回路では、抵抗R1〜R3を構成する抵抗素子として
図7に示したTFTを用いており、この抵抗素子として
のTFTは、コンタクトホール5,21,23、ポリシ
リコン11,9,13、メタル配線3およびゲート絶縁
膜17を一体のものと考え、TFTの抵抗値としては、
ポリシリコン9の抵抗値のみならず、コンタクトホール
5,21,23およびポリシリコン11,13の抵抗値
も含んでいる。すなわち、コンタクトホール5,21,
23およびポリシリコン11,13などの抵抗値を考慮
した、1種類(抵抗値および構成が実質同じ)のTFT
を1つまたは複数並べることによって、抵抗R1〜R3
を構成している。このため、実施の形態11によるSR
AMの昇圧回路では、R1R2抵抗比(R1:R2)を
所望の比に、正確、かつ、容易に設定することができ
る。

【0267】また、実施の形態11によるSRAMで
は、R1R2抵抗比を、1:2〜1:5に設定すること
によって、実施の形態10によるSRAMと同様の効果
を奏する。

【0268】また、実施の形態11によるSRAMの昇
圧回路48の抵抗R1〜R3として、メモリセルの負荷
素子として用いるTFTを用いている。このため、実施
の形態11によるSRAMにおいては、抵抗R1〜R3
を作成する工程を特別に設ける必要はなく、SRAMの
製造プロセスの工程数の増大を抑えることができるた
め、コストの高騰を防止できる。

【0269】また、図19のTFTとして、実施の形態
3によるSRAMの降圧回路で用いた図8のTFTを用
いることができる。この場合には、実施の形態11によ
るSRAMは、実施の形態3によるSRAMと同様の効
果を奏する。

【0270】(実施の形態12)本発明の実施の形態1
2によるSRAMの昇圧回路は、図16に示した昇圧回
路48において、外部電源電圧Vccを有するノードと
ノードN1との間および外部接地電圧を有するノードと
ノードN1との間に容量を設けたものである。

【0271】図20は、本発明の実施の形態12による
SRAMの一部の詳細を示す回路図である。なお、図1
6と同様の部分については、同一の参照符号を付し、そ
の説明を適宜省略する。

【0272】図20を参照して、実施の形態12による
SRAMの一部は、昇圧回路48および内部回路1を含
む。昇圧回路48は、抵抗R1,R2,R3、容量C
1,C2、NMOSトランジスタQN1,QN2および
PMOSトランジスタQPを含む。

【0273】抵抗R1および抵抗R2は、外部電源電圧
Vccを有するノードと外部接地電圧を有するノードと
の間に直列に接続される。容量C1は、外部接地電圧を
有するノードとノードN1との間に接続される。容量C
2は、ノードN1と外部電源電圧Vccとの間に接続さ
れる。NMOSトランジスタQN1および抵抗R3は、
外部電源電圧Vccを有するノードと外部接地電圧を有
するノードとの間に直列に接続される。NMOSトラン
ジスタQN1のゲートは、ノードN1に接続される。

【0274】NMOSトランジスタQN2は、外部接地
電圧を有するノードとノードN3との間に接続される。
NMOSトランジスタQN2のゲートは、ノードN2に
接続される。PMOSトランジスタQPは、外部接地電
圧を有するノードとノードN3との間に接続される。P
MOSトランジスタQPのゲートは、外部接地電圧を有
するノードに接続される。ノードN3は、内部回路1に
接続される。

【0275】外部電源電圧Vccが印加されている状態
では、ノードN1の電圧は、抵抗R1および抵抗R2に
よって、次式に示すような電圧になるように設計されて
いる。

【0276】

【数3】

【0277】ここで、抵抗R1の抵抗値をR1とし、抵
抗R2の抵抗値をR2としている。ノードN1の電圧が
式[5]になるように設計されているのは、図16に示
した昇圧回路48においても同様である。しかし、図1
6の昇圧回路48は、以下のような問題がある。図16
において、電源投入時のノードN1の電圧の動きを考え
てみる。たとえば、外部電源電圧Vccが0Vから5V
まで急速に昇圧された場合、ノードN1の電圧は、外部
電源電圧Vccが5Vに達する時間にかなり遅れて所望
の電圧(R1/(R2+R1))Vccになる。

【0278】これは、チップ全体の消費電流低減のため
に、抵抗R1および抵抗R2の抵抗値を上げれば上げる
ほど顕著になる。外部電源電圧Vccが、所定の電圧に
なっているにもかかわらず、ノードN1の電圧が、意図
しない電圧になり、NMOSトランジスタQN1のオン
/オフが、意図したように制御できない。このため、予
定している電圧が、内部回路1に印加されないことにな
ってしまう。

【0279】そこで、実施の形態12によるSRAMに
用いる昇圧回路48では、ノードN1に、容量C1およ
び容量C2を接続している。そして、さらに、R1:R
2=C2:C1とする。ここで、容量C1の容量値をC
1とし、容量C2の容量値をC2としている。つまり、
次式のような関係を成立させている。

【0280】

【数4】

【0281】このようにすることで、外部電源電圧Vc
cが急速に上昇した場合でも、容量分割により、ノード
N1の電圧は、外部電源電圧Vccの急速な上昇に遅れ
ることなく、式[5]に示した設計通りの電圧になる。
その結果、電源投入時などにおいても、昇圧回路48を
意図したように動作させることができ、内部回路1に、
意図した電圧を供給することができる。

【0282】また、図20の昇圧回路48の基本的な動
作は、図16の昇圧回路48の基本的な動作と同様であ
る。

【0283】以上のように、実施の形態12によるSR
AMの昇圧回路48は、容量C1および容量C2を、図
16に示した昇圧回路48にさらに加えたものである。
このため、消費電流を減らすために、抵抗R1および抵
抗R2の抵抗値を大きくした場合においても、昇圧回路
48の外部電源電圧Vccに対する反応速度を速くする
ことができ、昇圧回路48を意図したとおりに動作させ
ることができる。すなわち、外部電源電圧Vccが急速
に上昇または下降した場合でも、容量分割により、ノー
ドN1の電圧を、外部電源電圧Vccの急速な上昇また
は下降に遅れることなく、設計通りの電圧にすることが
できる。その結果、低消費電力化を実現しつつ、電源投
入時においても、昇圧回路48を意図したとおりに動作
させることができ、内部回路1に、意図した内部接地電
圧を供給することができる。

【0284】なお、抵抗R1〜R3として、図18に示
すように、1個または複数の1種類(抵抗値および構成
が実質同じ)の抵抗素子Rを用いることもできる。この
場合には、実施の形態12によるSRAMは、実施の形
態10によるSRAMと同様の効果を奏する。

【0285】また、抵抗R1〜R3として、図19に示
したように、1つまたは複数の1種類(抵抗値および構
成が実質同じ)のTFTを用いることもできる。このと
きは、図7または図8に示したTFTを用いることがで
きる。このような場合には、実施の形態12によるSR
AMは、実施の形態11によるSRAMと同様の効果を
奏する。

【0286】また、実施の形態12によるSRAMと実
施の形態9によるSRAMとが異なるのは、実施の形態
12によるSRAMの昇圧回路が容量C1,C2を設け
ているのに対し、実施の形態9によるSRAMの昇圧回
路が容量を設けていない点である。このため、実施の形
態12によるSRAMの昇圧回路の基本的な動作は、実
施の形態9によるSRAMの昇圧回路の基本的な動作と
同様である。したがって、実施の形態12によるSRA
Mは、実施の形態9によるSRAMと同様の効果を奏す
る。

【0287】また、図20の容量C1,C2としては、
実施の形態5で説明した図10の容量C1,C2を用い
ることもできる。この場合には、実施の形態12による
SRAMは、実施の形態5によるSRAMと同様の効果
を奏する。

【0288】(実施の形態13)実施の形態10による
SRAMの昇圧回路48において、切換点(外部接地電
圧を昇圧して内部接地電圧を発生し始める所定の電圧)
は、抵抗R1の抵抗値R1の、抵抗R2の抵抗値R2に
対する比(R1R2抵抗比)、すなわち、R1:R2で
決定している。ただし、SRAMの製造プロセスにおけ
る種々のばらつきを原因として、R1R2抵抗比が設計
値と同じでも、切換点が所望の値からずれる可能性があ
る。

【0289】SRAMの製造プロセスにおける種々のば
らつきとは、たとえば、NMOSトランジスタQN1,
QN2のしきい値電圧Vtnや抵抗R3の抵抗値R3の
変動などである。実施の形態13によるSRAMの昇圧
回路はこのような問題を解決するためになされたもので
ある。

【0290】図21は、本発明の実施の形態13による
SRAMの一部の詳細を示す回路図である。なお、図1
8と同様の部分については、同一の参照符号を付し、そ
の説明を適宜省略する。

【0291】図21を参照して、実施の形態13による
SRAMの一部は、昇圧回路48および内部回路1を含
む。昇圧回路48は、抵抗R1,R2,R3,R4,R
5、3つのヒューズF、NMOSトランジスタQN1,
QN2およびPMOSトランジスタQPを含む。抵抗R
4は、2つの抵抗素子Rを含む。抵抗R5は、抵抗素子
Rを含む。抵抗R1〜R3は、1つまたは複数の抵抗素
子Rを含む。

【0292】抵抗R1〜R5は、外部電源電圧Vccを
有するノードと外部接地電圧を有するノードとの間に直
列に接続される。抵抗R4は、外部接地電圧を有するノ
ードと、抵抗R1との間に接続される。抵抗R5は、外
部電源電圧Vccを有するノードと抵抗R2との間に接
続される。抵抗R4を構成する2つの抵抗素子Rは、直
列に接続されている。抵抗R5としての抵抗素子Rは、
ヒューズFによって短絡されている。抵抗R4を構成す
る各抵抗素子Rは、ヒューズFによって短絡されてい
る。

【0293】ここで、抵抗R1を構成する抵抗素子R、
抵抗R2を構成する抵抗素子R、抵抗R3を構成する抵
抗素子R、抵抗R4を構成する抵抗素子Rおよび抵抗R
5を構成する抵抗素子Rは、同じ種類の抵抗素子、すな
わち、抵抗値および構成が実質同じ抵抗素子である。抵
抗R4,R5を構成する抵抗素子Rは、ヒューズFによ
って短絡されているときには、抵抗としての機能を有さ
ない。ヒューズFが切断されて、初めて、抵抗としての
機能を有することになる。ウェハプロセス完了時に切換
点を測定する。そして、測定した切換点が、設計上の切
換点と異なっている場合には、ヒューズFのいずれかま
たは全部を切断して、切換点の大きさを調整する。

【0294】すなわち、切換点は、外部接地電圧を有す
るノードとノードN1との間の抵抗値の、ノードN1と
外部電源電圧Vccを有するノードとの間の抵抗値に対
する比(以下、「抵抗分割比」という)によって決定さ
れるため、ヒューズFにより、外部接地電圧を有するノ
ードとノードN1との間の抵抗値またはノードN1と外
部電源電圧Vccを有するノードとの間の抵抗値を調整
することによって、切換点の大きさを調整する。このよ
うにすることで、SRAMの製造プロセスにおける種々
のばらつき(SRAMの製造プロセスの変動)にかかわ
らず、常に、切換点を、設計通りの(最適な)切換点に
設定することができる。なお、ヒューズFを切断して、
切換点を調整する具体的な方法については、実施の形態
6で説明したのと同様である。

【0295】また、ヒューズFで短絡された抵抗素子R
からなる抵抗R4は、ノードN1と抵抗R1との間に設
けることもできる。また、ヒューズFで短絡された抵抗
素子Rからなる抵抗R5は、ノードN1と抵抗R2との
間に設けることもできる。

【0296】なお、抵抗R5は、1つの抵抗素子Rを設
けているが、抵抗素子Rは何個であっても構わず、その
場合には、各抵抗素子Rは、対応するヒューズFによっ
て短絡する。また、抵抗R4は、2つの抵抗素子Rを設
けているが、これも何個であっても構わず、その場合
に、各抵抗素子Rは、各抵抗素子Rに対応したヒューズ
Fによって短絡されることになる。

【0297】また、抵抗R1が複数の抵抗素子Rからな
る場合、そのうちの少なくとも1つをヒューズFによっ
て短絡することができる。このときは、ヒューズFの切
断によって、抵抗R1の抵抗値を調節することになる。
また、抵抗R2が複数の抵抗素子Rからなる場合、その
うちの少なくとも1つをヒューズFによって短絡するこ
とができる。このときは、ヒューズFの切断において、
抵抗R2の抵抗値を調節することになる。

【0298】図21の昇圧回路48が、図18の昇圧回
路48と異なるのは、図21の昇圧回路48が、ヒュー
ズFによって短絡された抵抗素子Rを含み、ウェハプロ
セス完了時に、切換点をヒューズFの切断により調整で
きるようにしているのに対し、図18の昇圧回路48
は、ヒューズFによって短絡された抵抗素子Rを含んで
いない点である。このため、図21の昇圧回路48の基
本的な動作は、図18の昇圧回路48の基本的な動作と
同様である。

【0299】以上のように、実施の形態13によるSR
AMの昇圧回路48において、抵抗R1と外部接地電圧
を有するノードとの間に、2つのヒューズFによって短
絡された2つの抵抗素子Rを設け、抵抗R2と外部電源
電圧Vccを有するノードとの間に、ヒューズFによっ
て短絡された抵抗素子Rを設けている。このため、ウェ
ハプロセスにおいて、切換点が変動した場合でも、製造
プロセス完了時に、ヒューズFを切断する数を調整する
ことによって、抵抗分割比を変化させ、切換点を設計通
りに設定することができる。

【0300】また、抵抗R4を、抵抗R1とノードN1
との間に設けることもできる。抵抗R5を、ノードN1
と抵抗R2との間に設けることもできる。抵抗R1が複
数の抵抗素子Rからなる場合、そのうちの少なくとも1
つをヒューズFによって短絡することができる。抵抗R
2が複数の抵抗素子Rからなる場合、そのうちの少なく
とも1つをヒューズFによって短絡することができる。
これらの場合にも、ウェハプロセスにおいて、切換点が
変動した場合でも、製造プロセス完了時に、ヒューズF
を切断する数を調節することによって、抵抗分割比を変
化させ、切換点を設計通りに設定することができる。

【0301】実施の形態13によるSRAMの昇圧回路
48においては、ヒューズFで、直接、抵抗素子Rを短
絡している。このため、ヒューズを切断して間接的に抵
抗値を調節する場合に比し、昇圧回路を単純化できると
ともに、レイアウト面積を節約することができる。

【0302】実施の形態13によるSRAMの昇圧回路
48と実施の形態10によるSRAMの昇圧回路48と
が異なるのは、実施の形態13によるSRAMの昇圧回
路48が、ヒューズFによって短絡された抵抗素子Rを
設けているのに対し、実施の形態10によるSRAMの
昇圧回路48はこれらを設けていない点である。このた
め、実施の形態13によるSRAMの昇圧回路48は、
実施の形態10によるSRAMの昇圧回路48の機能を
失っていない。したがって、実施の形態13によるSR
AMは、実施の形態10によるSRAMと同様の効果を
奏する。

【0303】また、図20と同様に、外部電源電圧Vc
cを有するノードとノードN1との間に容量C2および
外部接地電圧を有するノードとノードN1との間に容量
C1を設けることもできる。この場合には、実施の形態
13によるSRAMは、実施の形態12によるSRAM
と同様の効果を奏する。

【0304】また、実施の形態13によるSRAMの昇
圧回路48の抵抗素子Rとして、図19に示したTFT
を用いることができる。この場合には、実施の形態13
によるSRAMは実施の形態11によるSRAMと同様
の効果を奏する。

【0305】(実施の形態14)図22は、本発明の実
施の形態14によるSRAMの一部を示す概略図であ
る。

【0306】図22を参照して、実施の形態14による
SRAMの一部は、第1のパッド53、第2のパッド5
1、昇圧回路49、入力保護回路47、内部回路1およ
び内部GND配線55を含む。

【0307】昇圧回路49は、第2のパッド51の近傍
に配置される。第1のパッド53は、第2のパッド51
の近傍に配置する。第1のパッド53は、入力保護回路
47を介して内部GND配線55に接続される。

【0308】昇圧回路49は、第2のパッド51を介し
て外部接地電圧を受ける。昇圧回路49は、外部接地電
圧を昇圧して内部接地電圧を発生する。昇圧回路49に
よって発生した内部接地電圧は、内部GND配線55を
介して内部回路1に供給される。なお、内部回路1は、
メモリ回路(メモリセル)などである。

【0309】第1のパッド53は、ウェハテスト時に、
内部GND配線55の電位(内部接地電圧)をモニタす
ることによって、昇圧回路49の動作を確認および評価
するためのものである。すなわち、第1のパッド53
は、入力保護回路47を介して内部GND配線55に接
続されているため、第1のパッド53の電位をモニタす
ることによって、昇圧回路49の動作を確認または評価
することができる。

【0310】第1のパッド53の他の使い方を説明す
る。第2のパッド51は、その近くに配置された図示し
ないリード端子から外部接地電圧を供給されている。こ
のため、第1のパッド53を、第2のパッド51の近傍
に配置することにより、第2のパッド51に外部接地電
圧を供給しているリード端子と、第1のパッド53とを
容易にボンディングすることができる。したがって、外
部接地電圧を直接、内部接地電圧として内部回路1に供
給するときには、容易に、図示しないリード端子と第1
のパッド53とをボンディングでき、外部接地電圧を昇
圧せずに、第1のパッド53および入力保護回路47を
介して、内部回路1に供給できる。外部接地電圧を昇圧
して内部接地電圧を発生するときには、図示しないリー
ド端子と第2のパッド51とをボンディングして、第2
のパッド51に外部接地電圧を供給する。

【0311】このように、第1のパッド51および第2
のパッド53を利用することにより、同じチップで、外
部接地電圧を昇圧して内部接地電圧を発生する場合と、
外部接地電圧を内部接地電圧として直接、内部回路1に
供給する場合とを、容易に、切換えることができる。入
力保護回路47は、第1のパッド53にサージ(予定し
ていない大きな電圧)がかかったときに、SRAMの内
部の回路、特に、メモリ回路(メモリセル)としての内
部回路1などが破壊されるのを防止している。

【0312】第2のパッド51の近傍に昇圧回路49が
配置されている。すなわち、第2のパッド51と昇圧回
路49とを接続する配線が短い。このため、近接する配
線の電圧の変動などを原因として、第2のパッド51と
昇圧回路49との間の配線にノイズが発生しにくい。す
なわち、第2のパッド51の近傍に昇圧回路49を配置
することにより、昇圧回路49へのノイズの影響を低減
できる。

【0313】以上のように、実施の形態14によるSR
AMにおいては、昇圧回路49に外部接地電圧を供給す
るための第2のパッド51が昇圧回路49の近傍に配置
されており、第2のパッド51と昇圧回路49とを接続
する配線が短い。このため、近接する配線の電圧の変動
などを原因として、第2のパッド51と昇圧回路49と
を結ぶ配線に発生するノイズを少なくすることができ、
昇圧回路49へのノイズの影響を低減できる。

【0314】実施の形態14によるSRAMにおいて
は、第1のパッド53を設けている。このため、昇圧回
路49が発生する内部接地電圧をモニタすることがで
き、昇圧回路49の動作を確認および評価することがで
きる。また、第1のパッド53を第2のパッド51の近
傍に設けている。このため、外部接地電圧を供給するリ
ード端子からのボンディングを第1のパッド53に対し
ても容易に行なうことができる。その結果、内部回路1
に、外部接地電圧を昇圧した内部接地電圧を与える場合
と、外部接地電圧を入力保護回路47を介して直接与え
る場合とを容易に選択して、設定することができる。

【0315】実施の形態14によるSRAMでは、内部
GND配線55と第1のパッド53との間に入力保護回
路47を設けている。このため、第1のパッド53に予
定していない大きな電圧がかかったときでも、内部回路
1が破壊されるのを防止することができる。

【0316】なお、昇圧回路49としては、実施の形態
9〜13のSRAMで用いた昇圧回路48を用いること
もできる。この場合には、実施の形態9〜13のSRA
Mのいずれかと同様の効果を奏する。

【0317】(実施の形態15)本発明の実施の形態1
5によるSRAMは、実施の形態1〜8における降圧回
路または、実施の形態9〜14における昇圧回路の抵抗
R1および抵抗R2に関し、改良を加えたものである。
したがって、実施の形態15によるSRAMの降圧回路
または昇圧回路は、実施の形態1〜14におけるSRA
Mの降圧回路または昇圧回路のうちのいずれかと構成を
同じにする。

【0318】まず、一般的な抵抗素子について説明す
る。一般に、高抵抗などとして使われる抵抗素子は、ポ
リシリコンで形成される。ポリシリコンの抵抗値は、ポ
リシリコンの長さLに比例し、幅Wに反比例する。この
ため、ポリシリコンの抵抗値は、長さLの、幅Wに対す
る比(L:W)の値L/Wで決定される。

【0319】今後、実用化される0.4μmクラスのウ
ェハプロセスでは、設計した寸法に対して、実際のウェ
ハ上のポリシリコンについて、約0.15μmのずれが
生じる。これは、ウェハプロセス中の露光、エッチング
などで生ずるさまざまなばらつきやずれに起因するもの
である。この、ばらつきやずれは、たとえば、マスクず
れなどである。このような、ウェハ上のポリシリコンに
ついての0.15μmのずれを、制御および解消するこ
とは非常に困難である。

【0320】具体例を図3を用いて説明する。抵抗素子
Rを、長さL=1μm、幅W=0.5μmとして設計し
たとする。すなわち、抵抗素子Rを、L/W=2で設計
したとする。この場合に、実際のウェハ上のポリシリコ
ン(抵抗部)7aについて、幅Wが、0.15μmずれ
て、0.65μmになったとする。このとき、ポリシリ
コン(抵抗部)7aの抵抗値を決定するL/Wは、1.
54となり、設計時に想定した抵抗値の77%の抵抗値
になってしまう。

【0321】このようなポリシリコン(抵抗部)7aの
抵抗値の変動は、消費電流の値に大きな影響を与える。
そして、さらに、図1の降圧回路2のように、R1R2
抵抗比により切換点を決定するような場合には、この切
換点の大きさも設計値から大きくずれることになる。実
施の形態15によるSRAMは、このような問題を解決
するためになされたものである。

【0322】以上のような弊害を防止するために、たと
えば、図3の抵抗素子Rについて、L/Wの値をそのま
ま保ちながら、長さLと幅Wの値を大きくする。たとえ
ば、幅L=10μm、幅W=5μmとする。なお、上述
した例では、長さL=1μm、幅W=0.5μmとして
いる。ここで、上述したと同様の原因により、幅Wに
0.15μmのずれが起こったとする。しかし、このよ
うな場合にでも、長さLおよび幅Wを大きくしているた
め、L/W=1.94となり、設計値(L/W=2)に
対して97%の抵抗値になる。

【0323】設計値に対して3%の変動であれば、十分
許容範囲ないである。実際上のL/Wと、設計上のL/
Wとの差が、設計上のL/Wの20%以内であれば、消
費電流の値に与える影響は小さく、切換点も設計値から
大きくずれることはない。このため、実際上のL/Wと
設計上のL/Wとの差が、設計上のL/Wの20%以内
になるように、ポリシリコン(抵抗部)7aの長さLお
よび幅Wを設定する。

【0324】なお、ここまでの説明では、図3の抵抗素
子Rとしてのポリシリコン高抵抗について説明したが、
上述したことは、図7および図8のTFTにも適用でき
る。すなわち、図7および図8を参照して、チャネル長
Lおよびチャネル幅Wを大きくして、実際上の、チャネ
ル長Lの、チャネル幅Wに対する比(L:W)の値L/
Wと、設計上のL/Wとの差が、設計上のL/Wの20
%以内になるようにする。このようにすることで、抵抗
値の変動を原因として、消費電流の値に与える影響を少
なくでき、切換点が設計値から大きくずれることを防止
できる。

【0325】以上のことをまとめると、実施の形態1,
6,7,8,10,13,14における抵抗R1,R2
としての抵抗素子R、実施の形態2,3における抵抗R
1,R2としてのTFTまたは実施の形態4,5,7に
おける抵抗R1,R2において、L(ポリシリコン(抵
抗部)の長さまたはチャネル長)およびW(ポリシリコ
ン(抵抗部)の幅またはチャネル幅)を大きくすること
によって、L/Wの値をそのまま保ちながら、実際上の
L/Wと設計上のL/Wとの差が設計上のL/Wの20
%以内になるようにする。たとえば、SRAMのメモリ
セルに負荷素子として用いられる抵抗素子のサイズより
も、抵抗素子R、TFTまたは抵抗R1,R2のサイズ
を大きくする。

【0326】以上のように、実施の形態15によるSR
AMにおいては、実際上のL/Wと設計上のL/Wとの
差が設計上のL/Wの20%以内になるように、Lおよ
びWの値を大きくしている。このため、マスクずれなど
のウェハプロセスにおけるばらつきを原因として、L
(ポリシリコン(抵抗部)の長さまたはチャネル長)や
W(ポリシリコン(抵抗部)の幅またはチャネル幅)が
変動し、設計値と異なることになっても、抵抗値を決定
するL/Wの値、すなわち、抵抗値の変動を防止でき
る。その結果、ウェハプロセスにおけるばらつきによ
り、LまたはWが変動しても、抵抗値の変動は少なく、
SRAMの消費電流の値に与える影響を少なくでき、S
RAMの降圧回路または昇圧回路の切換点が設計値から
大きくずれることを防止できる。

【0327】なお、実施の形態1〜14の抵抗R3につ
いても、上記したと同様にLおよびWを設定できる。

【図面の簡単な説明】

【図1】 本発明の実施の形態1によるSRAMの一部
の詳細を示す回路図である。

【図2】 図1の降圧回路の動作を説明するための図で
ある。

【図3】 図1の抵抗素子Rとしてのポリシリコン高抵
抗の構造を示す図である。

【図4】 一般的な抵抗の抵抗値を調整する方法を説明
するための図である。

【図5】 図1の降圧回路の抵抗R1またはR2の抵抗
値の調整方法を説明するための図である。

【図6】 本発明の実施の形態2によるSRAMの一部
の詳細を示す回路図である。

【図7】 図6のTFTの構造を詳細に示す図である。

【図8】 本発明の実施の形態3によるSRAMの降圧
回路の抵抗として用いるTFTの構造を詳細を示す図で
ある。

【図9】 本発明の実施の形態4によるSRAMの一部
の詳細を示す回路図である。

【図10】 本発明の実施の形態5によるSRAMの一
部を詳細に示す回路図である。

【図11】 本発明の実施の形態6によるSRAMの一
部を詳細に示す回路図である。

【図12】 本発明の実施の形態7によるSRAMの一
部を示す概略図である。

【図13】 図12のSRAMの一部を詳細に示した回
路図である。

【図14】 図12および図13の入力保護回路の詳細
を示す回路図である。

【図15】 本発明の実施の形態8によるSRAMの一
部のレイアウトを示す概略図である。

【図16】 本発明の実施の形態9によるSRAMの一
部を詳細に示す回路図である。

【図17】 図16の昇圧回路の動作を説明するための
図である。

【図18】 本発明の実施の形態10によるSRAMの
一部の詳細を示す回路図である。

【図19】 本発明の実施の形態11によるSRAMの
一部の詳細を示す回路図である。

【図20】 本発明の実施の形態12によるSRAMの
一部の詳細を示す回路図である。

【図21】 本発明の実施の形態13によるSRAMの
一部の詳細を示す回路図である。

【図22】 本発明の実施の形態14によるSRAMの
一部を示す概略図である。

【図23】 従来の内部電圧発生回路としての降圧回路
を有するSRAMの一部を詳細に示す回路図である。

【符号の説明】

1 内部回路、2,35,57 降圧回路、3,29
メタル配線、5,21,23,46 コンタクトホー
ル、7a ポリシリコン(抵抗部)、7b ポリシリコ
ン(配線部)、9〜13 ポリシリコン、17,27
ゲート絶縁膜、19 絶縁膜、31,51 第2のパッ
ド、33,53 第1のパッド、39 内部電源配線、
41 PMOSトランジスタ、43 NMOSトランジ
スタ、44,45 抵抗素子、48,49 昇圧回路、
55 内部GND配線、R 抵抗素子、R1〜R5 抵
抗、TFT 薄膜トランジスタ、F ヒューズ、QP
1,QP2,QP PMOSトランジスタ、QN1,Q
N2,QN NMOSトランジスタ、C 容量素子、C
1,C2 容量。

Claims (31)

    【特許請求の範囲】
  1. 【請求項1】 情報を記憶するための複数のメモリセル
    を含む内部回路を備える半導体記憶装置であって、 第1の電源電圧を供給する第1のラインと、第1のノー
    ドとの間に接続される第1の抵抗手段と、 前記第1のノードと、第2の電源電圧を供給する第2の
    ラインとの間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、第3のノードとの間に接続され、
    その制御電極が前記第2のノードに接続される第2の第
    1導電型トランジスタと、 前記第1のラインと、前記第3のノードとの間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタとを備え、 前記第1の抵抗手段は、実質的に同一の抵抗値および構
    成を有する、1個または複数個の第1の抵抗素子を含
    み、 前記第2の抵抗手段は、実質的に前記同一の抵抗値およ
    び構成を有する1個または複数の第2の抵抗素子を含
    み、 前記第2の第1導電型トランジスタは、前記第1の電源
    電圧に基づき、前記内部回路に与える第1の電圧を前記
    第3のノードに発生し、 前記第2導電型トランジスタは、前記第1の電源電圧に
    基づき、前記内部回路に与える第2の電圧を前記第3の
    ノードに発生し、 前記第2の第1導電型トランジスタは、前記第1の電源
    電圧が所定の電圧になったときに、オフし、前記第1の
    電圧の発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する比
    (前記第1の抵抗手段の抵抗値:前記第2の抵抗手段の
    抵抗値)によって決定する、半導体記憶装置。
  2. 【請求項2】 情報を記憶するための複数のメモリセル
    を含む内部回路を備える半導体記憶装置であって、 第1の電源電圧を供給する第1のラインと、第1のノー
    ドとの間に接続される第1の抵抗手段と、 前記第1のノードと、第2の電源電圧を供給する第2の
    ラインとの間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、第3のノードとの間に接続され、
    その制御電極が前記第2のノードに接続される第2の第
    1導電型トランジスタと、 前記第1のラインと、前記第3のノードとの間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタとを備え、 前記第1の抵抗手段は、実質的に同一の抵抗値および構
    成を有する、1個または複数個の第1の抵抗素子を含
    み、 前記第2の抵抗手段は、実質的に前記同一の抵抗値およ
    び構成を有する1個または複数の第2の抵抗素子を含
    み、 前記第2の第1導電型トランジスタは、前記第2の電源
    電圧に基づき、前記内部回路に与える第1の電圧を前記
    第3のノードに発生し、 前記第2導電型トランジスタは、前記第2の電源電圧に
    基づき、前記内部回路に与える第2の電圧を前記第3の
    ノードに発生し、 前記第2の第1導電型トランジスタは、前記第2の電源
    電圧が所定の電圧になったときに、オフし、前記第1の
    電圧の発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する比
    (前記第1の抵抗手段の抵抗値:前記第2の抵抗手段の
    抵抗値)によって決定する、半導体記憶装置。
  3. 【請求項3】 前記第3の抵抗手段は、実質的に前記同
    一の抵抗値および構成を有する1個または複数個の第3
    の抵抗素子を含む、請求項1または2に記載の半導体記
    憶装置。
  4. 【請求項4】 前記第1、第2のおよび第3の抵抗素子
    は、薄膜トランジスタである、請求項3に記載の半導体
    記憶装置。
  5. 【請求項5】 前記薄膜トランジスタの制御電極絶縁膜
    は、前記メモリセルにおいて、負荷素子として用いる薄
    膜トランジスタの制御電極絶縁膜より厚い、請求項4に
    記載の半導体記憶装置。
  6. 【請求項6】 前記薄膜トランジスタの制御電極は、信
    号配線として用いられるいずれかのメタル配線層と同時
    に形成されたメタル配線層により構成される、請求項4
    に記載の半導体記憶装置。
  7. 【請求項7】 前記薄膜トランジスタの制御電極絶縁膜
    は、低融点ガラスにより形成される、請求項4に記載の
    半導体記憶装置。
  8. 【請求項8】 前記第1および第2の抵抗素子の抵抗値
    の大きさは、その長さに比例し、その幅に反比例し、 前記第1または第2の抵抗素子は、前記第1または第2
    の抵抗素子の製造過程において、前記第1もしくは第2
    の抵抗素子の実際の長さまたは前記第1もしくは第2の
    抵抗素子の実際の幅と、前記第1もしくは第2の抵抗素
    子の設計上の長さまたは前記第1もしくは第2の抵抗素
    子の設計上の幅とに差が生じた場合でも、前記実際の長
    さの、前記実際の幅に対する第1の比(前記実際の長
    さ:前記実際の幅)と、前記設計上の長さの、前記設計
    上の幅に対する第2の比(前記設計上の長さ:前記設計
    上の幅)との差が、前記第2の比の20%以内になるよ
    うに、前記設計上の長さおよび前記設計上の幅が設定さ
    れる、請求項1または2に記載の半導体記憶装置。
  9. 【請求項9】 前記第3の抵抗素子の抵抗値の大きさ
    は、その長さに比例し、その幅に反比例し、 前記第3の抵抗素子は、前記第3の抵抗素子の製造過程
    において、前記第3の抵抗素子の実際の長さまたは前記
    第3の抵抗素子の実際の幅と、前記第3の抵抗素子の設
    計上の長さまたは前記第3の抵抗素子の設計上の幅とに
    差が生じた場合でも、前記実際の長さの、前記実際の幅
    に対する第3の比(実際の長さ:前記実際の幅)と、前
    記設計上の長さの、前記設計上の幅に対する第4の比
    (前記設計上の長さ:前記設計上の幅)との差が、前記
    第4の比の20%以内になるように、前記設計上の長さ
    および前記設計上の幅が設定される、請求項3に記載の
    半導体記憶装置。
  10. 【請求項10】 前記薄膜トランジスタは、その製造過
    程において、前記薄膜トランジスタの実際のチャネル長
    または前記薄膜トランジスタの実際のチャネル幅と、前
    記薄膜トランジスタの設計上のチャネル長または前記薄
    膜トランジスタの設計上のチャネル幅とに差が生じた場
    合でも、前記実際のチャネル長の、前記実際のチャネル
    幅に対する第1の比(前記実際のチャネル長:前記実際
    のチャネル幅)と、前記設計上のチャネル長の、前記設
    計上のチャネル幅に対する第2の比(前記設計上のチャ
    ネル長:前記設計上のチャネル幅)との差が、前記第2
    の比の20%以内になるように、前記設計上のチャネル
    長および前記設計上のチャネル幅が設定される、請求項
    4に記載の半導体記憶装置。
  11. 【請求項11】 前記第1の抵抗手段の抵抗値の、前記
    第2の抵抗手段の抵抗値に対する前記比を1:2から
    1:5の間に設定する、請求項1または2に記載の半導
    体記憶装置。
  12. 【請求項12】 前記第1のラインと、前記第2のライ
    ンとの間で、前記第1および第2の抵抗手段と直列に接
    続される第4の抵抗手段をさらに備え、 前記第4の抵抗手段は、 実質的に前記同一の抵抗値および構成を有する1個また
    は複数個の第4の抵抗素子と、 前記第4の抵抗素子を短絡する第1のヒューズとを含
    み、 前記第1のヒューズの切断により、前記第2の第1導電
    型トランジスタがオフになる条件としての前記所定の電
    圧の大きさを調節する、請求項1または2に記載の半導
    体記憶装置。
  13. 【請求項13】 前記第1の抵抗手段は、複数の第1の
    抵抗素子を含み、 複数の前記第1の抵抗素子のうち、少なくとも1つは、
    第2のヒューズで短絡され、前記第2のヒューズの切断
    により、前記第1の抵抗手段の抵抗値を調節する、請求
    項1または2に記載の半導体記憶装置。
  14. 【請求項14】 前記第2の抵抗手段は、複数の前記第
    2の抵抗素子を含み、 複数の前記第2の抵抗素子のうち、少なくとも1つは、
    第3のヒューズで短絡され、前記第3のヒューズの切断
    により、前記第2の抵抗手段の抵抗値を調節する、請求
    項1または2に記載の半導体記憶装置。
  15. 【請求項15】 情報を記憶するための複数のメモリセ
    ルを含む内部回路を備える半導体記憶装置であって、 第1の電源電圧を供給する第1のラインと、第1のノー
    ドとの間に接続される第1の抵抗手段と、 前記第1のノードと、第2の電源電圧を供給する第2の
    ラインとの間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、第3のノードとの間に接続され、
    その制御電極が前記第2のノードに接続される第2の第
    1導電型トランジスタと、 前記第1のラインと、前記第3のノードとの間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタと、 前記第1のラインと、前記第1のノードとの間に接続さ
    れる第1の容量手段と、 前記第1のノードと、前記第2のラインとの間に接続さ
    れる第2の容量手段とを備え、 前記第2の第1導電型トランジスタは、前記第1の電源
    電圧に基づき、前記内部回路に与える第1の電圧を前記
    第3のノードに発生し、 前記第2導電型トランジスタは、前記第1の電源電圧に
    基づき、前記内部回路に与える第2の電圧を前記第3の
    ノードに発生し、 前記第2の第1導電型トランジスタは、前記第1の電源
    電圧が所定の電圧になったときに、オフし、前記第1の
    電圧の発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する第1
    の比(前記第1の抵抗手段の抵抗値:前記第2の抵抗手
    段の抵抗値)によって決定し、 前記第2の容量手段の容量値の、前記第1の容量手段の
    容量値に対する第2の比(前記第2の容量手段の容量
    値:前記第1の容量手段の容量値)が前記第1の比に等
    しくなっている、半導体記憶装置。
  16. 【請求項16】 情報を記憶するための複数のメモリセ
    ルを含む内部回路を備える半導体記憶装置であって、 第1の電源電圧を供給する第1のラインと、第1のノー
    ドとの間に接続される第1の抵抗手段と、 前記第1のノードと、第2の電源電圧を供給する第2の
    ラインとの間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、第3のノードとの間に接続され、
    その制御電極が前記第2のノードに接続される第2の第
    1導電型トランジスタと、 前記第1のラインと、前記第3のノードとの間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタと、 前記第1のラインと、前記第1のノードとの間に接続さ
    れる第1の容量手段と、 前記第1のノードと、前記第2のラインとの間に接続さ
    れる第2の容量手段とを備え、 前記第2の第1導電型トランジスタは、前記第2の電源
    電圧に基づき、前記内部回路に与える第1の電圧を前記
    第3のノードに発生し、 前記第2導電型トランジスタは、前記第2の電源電圧に
    基づき、前記内部回路に与える第2の電圧を前記第3の
    ノードに発生し、 前記第2の第1導電型トランジスタは、前記第2の電源
    電圧が所定の電圧になったときに、オフし、前記第1の
    電圧の発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する第1
    の比(前記第1の抵抗手段の抵抗値:前記第2の抵抗手
    段の抵抗値)によって決定し、 前記第2の容量手段の容量値の、前記第1の容量手段の
    容量値に対する第2の比(前記第2の容量手段の容量
    値:前記第1の容量手段の容量値)が前記第1の比に等
    しくなっている、半導体記憶装置。
  17. 【請求項17】 前記第1の容量手段は、実質的に同一
    の容量値を有する1個または複数個の第1の容量素子を
    含み、 前記第2の容量手段は、実質的に前記同一の容量値を有
    する1個または複数個の第2の容量素子を含む、請求項
    15または16に記載の半導体記憶装置。
  18. 【請求項18】 内部電源線に接続される内部回路を有
    する半導体記憶装置であって、 第1のパッドと、 予定していない電圧の入力から前記内部回路を保護する
    ための入力保護手段とを備え、 前記第1のパッドは、前記入力保護手段を介して、内部
    電源線に接続される、半導体記憶装置。
  19. 【請求項19】 第2のパッドと、 前記第2のパッドを介する外部電源電圧に応じた内部電
    圧を発生する内部電圧発生手段とをさらに備え、 前記内部電圧発生手段は、前記内部電源線に接続され
    る、請求項18に記載の半導体記憶装置。
  20. 【請求項20】 前記入力保護手段は、 前記第1のパッドと第1のノードとの間に接続される第
    1の抵抗手段と、 前記第1のノードと前記内部電源線との間に接続される
    第2の抵抗手段と、 第1の電源電圧を供給する第1のラインと、前記第1の
    ノードとの間に接続され、その制御電極が前記第1のラ
    インに接続される第1導電型トランジスタと、 前記第1のノードと第2の電源電圧を供給する第2のラ
    インとの間に接続され、その制御電極が前記第2のライ
    ンに接続される第2導電型トランジスタとを含む、請求
    項18に記載の半導体記憶装置。
  21. 【請求項21】 前記内部電圧発生手段は、 前記第2のパッドからの前記外部電源電圧を供給する第
    1のラインと、第1のノードとの間に接続される第1の
    抵抗手段と、 前記第1のノードと、電源電圧を供給する第2のライン
    との間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第2のノードに接続される第2
    の第1導電型トランジスタと、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタとを含み、 前記第1の抵抗手段は、実質的に同一の抵抗値および構
    成を有する、1個または複数個の第1の抵抗素子を含
    み、 前記第2の抵抗手段は、実質的に前記同一の抵抗値およ
    び構成を有する、1個または複数個の第2の抵抗素子を
    含み、 前記第2の第1導電型トランジスタは、前記外部電源電
    圧に基づき前記内部回路に与える第1の電圧を前記内部
    電源線に発生し、 前記第2導電型トランジスタは、前記外部電源電圧に基
    づき、前記内部回路に与える第2の電圧を前記内部電源
    線に発生し、 前記第2の第1導電型トランジスタは、前記外部電源電
    圧が所定の電圧になったときに、オフし、前記第1の電
    圧の発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する比
    (前記第1の抵抗手段の抵抗値:前記第2の抵抗手段の
    抵抗値)によって決定する、請求項19に記載の半導体
    記憶装置。
  22. 【請求項22】 前記内部電圧発生手段は、 前記第2のパッドからの前記外部電源電圧を供給する第
    1のラインと、第1のノードとの間に接続される第1の
    抵抗手段と、 前記第1のノードと、電源電圧を供給する第2のライン
    との間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第2のノードに接続される第2
    の第1導電型トランジスタと、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタとを含み、 前記第1の抵抗手段は、実質的に同一の抵抗値および構
    成を有する、1個または複数個の第1の抵抗素子を含
    み、 前記第2の抵抗手段は、実質的に前記同一の抵抗値およ
    び構成を有する、1個または複数個の第2の抵抗素子を
    含み、 前記第2の第1導電型トランジスタは、前記外部電源電
    圧に基づき前記内部回路に与える第1の電圧を前記内部
    電源線に発生し、 前記第2導電型トランジスタは、前記外部電源電圧に基
    づき、前記内部回路に与える第2の電圧を前記内部電源
    線に発生し、 前記第2の第1導電型トランジスタは、前記電源電圧が
    所定の電圧になったときに、オフし、前記第1の電圧の
    発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する比
    (前記第1の抵抗手段の抵抗値:前記第2の抵抗手段の
    抵抗値)によって決定する、請求項19に記載の半導体
    記憶装置。
  23. 【請求項23】 前記内部電圧発生手段は、 前記第2のパッドからの前記外部電源電圧を供給する第
    1のラインと、第1のノードとの間に接続される第1の
    抵抗手段と、 前記第1のノードと、電源電圧を供給する第2のライン
    との間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第2のノードに接続される第2
    の第1導電型トランジスタと、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタと、 前記第1のラインと、前記第1のノードとの間に接続さ
    れる第1の容量手段と、 前記第1のノードと前記第2のラインとの間に接続され
    る第2の容量手段とを含み、 前記第2の第1導電型トランジスタは、前記外部電源電
    圧に基づき前記内部回路に与える第1の電圧を前記内部
    電源線に発生し、 前記第2導電型トランジスタは、前記外部電源電圧に基
    づき、前記内部回路に与える第2の電圧を前記内部電源
    線に発生し、 前記第2の第1導電型トランジスタは、前記外部電源電
    圧が所定の電圧になったときに、オフし、前記第1の電
    圧の発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する第1
    の比(前記第1の抵抗手段の抵抗値:前記第2の抵抗手
    段の抵抗値)によって決定し、 前記第2の容量手段の容量値の、前記第1の容量手段の
    容量値に対する第2の比(前記第2の容量手段の容量
    値:前記第1の容量手段の容量値)が前記第1の比に等
    しくなっている、請求項19に記載の半導体記憶装置。
  24. 【請求項24】 前記内部電圧発生手段は、 前記第2のパッドからの前記外部電源電圧を供給する第
    1のラインと、第1のノードとの間に接続される第1の
    抵抗手段と、 前記第1のノードと、電源電圧を供給する第2のライン
    との間に接続される第2の抵抗手段と、 前記第1のラインと、第2のノードとの間に接続され、
    その制御電極が前記第1のノードに接続される第1の第
    1導電型トランジスタと、 前記第2のノードと、前記第2のラインとの間に接続さ
    れる第3の抵抗手段と、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第2のノードに接続される第2
    の第1導電型トランジスタと、 前記第1のラインと、前記内部電源線との間に接続さ
    れ、その制御電極が前記第1のラインに接続される第2
    導電型トランジスタと、 前記第1のラインと、前記第1のノードとの間に接続さ
    れる第1の容量手段と、 前記第1のノードと前記第2のラインとの間に接続され
    る第2の容量手段とを含み、 前記第2の第1導電型トランジスタは、前記電源電圧に
    基づき前記内部回路に与える第1の電圧を前記内部電源
    線に発生し、 前記第2導電型トランジスタは、前記電源電圧に基づ
    き、前記内部回路に与える第2の電圧を前記内部電源線
    に発生し、 前記第2の第1導電型トランジスタは、前記電源電圧が
    所定の電圧になったときに、オフし、前記第1の電圧の
    発生を停止し、 前記第2の第1導電型トランジスタがオフになる条件と
    しての前記所定の電圧の大きさは、前記第1の抵抗手段
    の抵抗値の、前記第2の抵抗手段の抵抗値に対する第1
    の比(前記第1の抵抗手段の抵抗値:前記第2の抵抗手
    段の抵抗値)によって決定し、 前記第2の容量手段の容量値の、前記第1の容量手段の
    容量値に対する第2の比(前記第2の容量手段の容量
    値:前記第1の容量手段の容量値)が前記第1の比に等
    しくなっている、請求項19に記載の半導体記憶装置。
  25. 【請求項25】 半導体記憶装置に用いられる薄膜トラ
    ンジスタであって、 その制御電極絶縁膜の厚さが、前記半導体記憶装置のメ
    モリセルにおいて、負荷素子として用いる薄膜トランジ
    スタの制御電極絶縁膜より厚い、薄膜トランジスタ。
  26. 【請求項26】 半導体記憶装置に用いられる薄膜トラ
    ンジスタであって、 第1の導電手段と、 第2の導電手段と、 前記第1の導電手段と前記第2の導電手段との間に形成
    される絶縁手段とを備え、 前記第1の導電手段は、制御電極を含み、 前記第2の導電手段は、第1および第2の電極を含み、 前記絶縁手段の厚さは、前記半導体記憶装置のメモリセ
    ルにおいて、負荷素子として用いる薄膜トランジスタの
    制御電極絶縁膜より厚い、薄膜トランジスタ。
  27. 【請求項27】 半導体記憶装置に用いられる薄膜トラ
    ンジスタであって、 その制御電極は、信号配線として用いられるいずれかの
    メタル配線層と同時に形成されたメタル配線層により構
    成される、薄膜トランジスタ。
  28. 【請求項28】 半導体記憶装置に用いられる薄膜トラ
    ンジスタであって、 第1の導電手段と、 第2の導電手段と、 前記第1の導電手段と前記第2の導電手段との間に形成
    される絶縁手段とを備え、 前記第1の導電手段は、制御電極を含み、 前記第2の導電手段は、第1および第2の電極を含み、 前記第1の導電手段は、信号配線として用いられるいず
    れかのメタル配線層と同時に形成されたメタル配線層に
    より構成される、薄膜トランジスタ。
  29. 【請求項29】 前記絶縁手段の厚さは、前記半導体記
    憶装置のメモリセルにおいて、負荷素子として用いる薄
    膜トランジスタの制御電極絶縁膜より厚い、請求項28
    に記載の薄膜トランジスタ。
  30. 【請求項30】 前記絶縁手段の厚さが、2000〜5
    000オングストローム(Å)である、請求項26、2
    8または29に記載の薄膜トランジスタ。
  31. 【請求項31】 前記絶縁手段は、低融点ガラスにより
    形成される、請求項26、28または29に記載の薄膜
    トランジスタ。
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