JP3061928B2 - 半導体装置 - Google Patents

半導体装置

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JP3061928B2
JP3061928B2 JP4071830A JP7183092A JP3061928B2 JP 3061928 B2 JP3061928 B2 JP 3061928B2 JP 4071830 A JP4071830 A JP 4071830A JP 7183092 A JP7183092 A JP 7183092A JP 3061928 B2 JP3061928 B2 JP 3061928B2
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲートアレイに関する。
【０００２】
【従来の技術】ゲートアレイは、種々の要求に応じて複
数の基本セルに対して配線を施すため、トランジスタ動
作をしない基本セル（空セルと称す）が必ず存在する。
この空セルは、一般的に、２０〜４０％程度である。空
セル内のトランジスタに対しては、なんら配線を施さな
いか、あるいはＭＯＳトランジスタを含んだゲートアレ
イの場合にはゲートのクランプ処理を施すこともある。
【０００３】ＢｉＣＭＯＳトランジスタからなるゲート
アレイの空セルの平面図である図３を参照すると、空セ
ル内のトランジスタに対してなんら配線を施さないの場
合は以下のようになる。
【０００４】Ｐ型ＭＯＳトランジスタ群３０１ａは、Ｎ
ウェル３０２ａ内に形成される。Ｎウェル３０２ａには
Ｎ+ 拡散層３０３ａが形成される。Ｎウェル３０２ａ
は、Ｎ+ 拡散層３０３ａに設けられたコンタクトホール
３０５ｂａ，第１層配線３０６ｂａ，およびスルーホー
ル３０７ｂａを介して、第２層配線からなる電源配線３
０８ｂに接続される。これにより、Ｎウェル３０２ａに
は電源電位が与えられる。しかし、Ｐ型ＭＯＳトランジ
スタ群３０１ａのゲート，およびソース・ドレインであ
るＰ+ 拡散層３０４ａに対しては、なんら配線が施され
ない。
【０００５】Ｎ型ＭＯＳトランジスタ群３０１ｂは、Ｐ
ウェル３０２ｂ内に形成される。Ｐウェル３０２ｂには
Ｐ+ 拡散層３０４ｂが形成される。Ｐウェル３０２ｂ
は、Ｐ+ 拡散層３０４ｂに設けられたコンタクトホール
３０５ａｂ，第１層配線３０６ａｂ，およびスルーホー
ル３０７ａｂを介して、第２層配線からなる接地配線３
０８ａに接続される。これにより、Ｐウェル３０２ｂに
は接地電位が与えられる。しかし、Ｎ型ＭＯＳトランジ
スタ群３０１ｂのゲート，およびソース・ドレインであ
るＮ+ 拡散層３０３ｂに対しては、なんら配線が施され
ない。
【０００６】ＮＰＮ型バイポーラトランジスタ群３０１
ｃを構成するバイポーラトランジスタは、コレクタ３０
２ｃ，ベース３０４ｃ，およびエミッタ３０３ｃから構
成される。コレクタ３０２ｃ，ベース３０４ｃ，および
エミッタ３０３ｃに対しては、なんら配線が施されな
い。
【０００７】このような場合には空セルの領域は信号配
線領域して使用され、この空セル上を信号配線である第
１層配線３０６ｄが横断することになる。
【０００８】
【発明が解決しようとする課題】近年の製造プロセスの
微細化に伴なう集積度の向上により、電源配線および接
地配線を含めて配線の幅は細くなっている。また、微細
化に伴なう半導体装置の動作速度の高速化により、トラ
ンジスタの過渡電流も大きくなっている。これらのた
め、電源配線，接地配線の電位変動が重要な問題とな
り、トランジスタ動作する基本セルへの電源，接地電位
の安定供給が難かしくなりつつある。
【０００９】ＣＭＯＳトランジスタを含むゲートアレイ
の場合には、半導体基板と一方のウェルとの間の接合容
量を利用して電源配線と接地配線との間の容量を増大
し、上記電位変動はある程度緩和できる。さらに安定化
するため、別途容量を形成するという手段がとられてい
る。
【００１０】また、微細化がさらに進展して０．６μｍ
ルールを採用するときには、電源電圧がこれまでの５Ｖ
から３．３Ｖに下げることが必須である。さらにまた、
ＳＯＩ基板上に半導体装置を形成する場合、ウェルと半
導体基板とによる接合容量の利用は不可能になり、電
源，接地電位の安定供給の問題はますます重要になる。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置は、電源電位が与えられたＮ型半導体領域に形成され
たＰ型ＭＯＳトランジスタ群，および電源電位より低い
接地電位が与えられたＰ型半導体領域に形成されたＮ型
ＭＯＳトランジスタ群から構成されたＣＭＯＳトランジ
スタ群を含む複数の基本セルを有するゲートアレイにお
いて、基本セルにおけるトランジスタ動作をしない基本
セルが、接地電位が与えられたＰ型のソース・ドレイン
を有するＰ型ＭＯＳトランジスタ群と、電源電位が与え
られたＮ型のソース・ドレインを有するＮ型ＭＯＳトラ
ンジスタ群とからなる。
【００１２】本発明の第２の半導体装置は、ＮＰＮ型バ
イポーラトランジスタ群，電源電位が与えられたＮ型半
導体領域に形成されたＰ型ＭＯＳトランジスタ群，およ
び電源電位より低い接地電位が与えられたＰ型半導体領
域に形成されたＮ型ＭＯＳトランジスタ群から構成され
たＢｉＣＭＯＳトランジスタ群を含む複数の基本セルを
有するゲートアレイにおいて、基本セルにおけるトラン
ジスタ動作をしない基本セルが、電源電位が与えられた
Ｎ型のコレクタ並びに接地電位が与えられたＰ型のベー
スを有するＮＰＮ型バイポーラトランジスタ群と、接地
電位が与えられたＰ型のソース・ドレインを有するＰ型
ＭＯＳトランジスタ群と、電源電位が与えられたＮ型の
ソース・ドレインを有するＮ型ＭＯＳトランジスタ群と
からなる。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１４】ＣＭＯＳゲートアレイの空セルの平面図で
ある図１を参照すると、本発明の第１の実施例は、以下
のようになる。
【００１５】Ｐ型ＭＯＳトランジスタ群１０１ａは、Ｎ
ウェル１０２ａ内に形成される。Ｎウェル１０２ａには
Ｎ+ 拡散層１０３ａが形成される。Ｎウェル１０２ａ
は、Ｎ+ 拡散層１０３ａに設けられたコンタクトホール
１０５ｂａ，第１層配線１０６ｂａ，およびスルーホー
ル１０７ｂａを介して、第２層配線からなる電源配線１
０８ｂに接続される。これにより、Ｎウェル１０２ａに
は電源電位が与えられる。また、Ｐ型ＭＯＳトランジス
タ群１０１ａのソース・ドレインであるＰ+ 拡散層１０
４ａは、Ｐ+ 拡散層１０４ａに設けられたコンタクトホ
ール１０５ａａ，第１層配線１０６ａａ，およびスルー
ホール１０７ａａを介して、第２層配線からなる接地配
線１０８ａに接続される。これにより、ソース・ドレイ
ンであるＰ+ 拡散層１０４ａには接地電位が与えられ
る。この結果、Ｐ型ＭＯＳトランジスタ群１０１ａにお
いて、接地配線１０８ａと電源配線１０８ｂとの間にＰ
+ 拡散層１０４ａとＮウェル１０２ａとによる接合容量
が増加して形成されることになる。
【００１６】一方、Ｎ型ＭＯＳトランジスタ群１０１ｂ
は、Ｐウェル１０２ｂ内に形成される。Ｐウェル１０２
ｂにはＰ+ 拡散層１０４ｂが形成される。Ｐウェル１０
２ｂは、Ｐ+ 拡散層１０４ｂに設けられたコンタクトホ
ール１０５ａｂ，第１層配線１０６ａｂ，およびスルー
ホール１０７ａｂを介して、第２層配線からなる接地配
線１０８ａに接続される。これにより、Ｐウェル１０２
ｂには接地電位が与えられる。また、Ｎ型ＭＯＳトラン
ジスタ群１０１ｂのソース・ドレインであるＮ+ 拡散層
１０３ｂは、Ｎ+ 拡散層１０３ｂに設けられたコンタク
トホール１０５ｂｂ，第１層配線１０６ｂｂ，およびス
ルーホール１０７ｂｂを介して、第２層配線からなる電
源配線１０８ｂに接続される。これにより、ソース・ド
レインであるＮ+ 拡散層１０３ｂには電源電位が与えら
れる。この結果、Ｎ型ＭＯＳトランジスタ群１０１ｂに
おいて、接地配線１０８ａと電源配線１０８ｂとの間に
Ｐウェル１０２ｂとＮ+ 拡散層１０３ｂとによる接合容
量が増加して形成されることになる。
【００１７】以上の結果、本実施例では、接地配線１０
８ａと電源配線１０８ｂとの間に、Ｐ+ 拡散層１０４ａ
とＮウェル１０２ａとによる接合容量，およびＰウェル
１０２ｂとＮ+ 拡散層１０３ｂとによる接合容量が、増
加して形成されることになる。（従来のＣＭＯＳゲート
アレイでは、これが例えばＰ型シリコン基板上に形成さ
れる場合、空セルにおける接合容量は、Ｎウェルとシリ
コン基板との間の接合容量のみであった。）０．８μｍ
ルールでのＭＯＳトランジスタのソース・ドレインの単
位面積当りの底面接合容量は、５．０×１０-4Ｆ／ｍ2
程度である。１セル当りのソース・ドレインの面積を２
００×１０-12 ｍ2 とすると、１セル当りの接合容量の
増加分は、（５．０×１０-4）×２００ｐＦ＝０．１ｐ
Ｆ程度となる。例えば、５×１０4 ゲートのＣＭＯＳゲ
ートアレイでは、１×１０4 ゲート以上の空セルがある
ため、接地配線１０８ａと電源配線１０８ｂとの間に、
１０3 ｐＦ以上の容量の増加が可能となる。さらに本実
施例は、ＣＭＯＳゲートアレイがＳＯＩ基板上に形成さ
れる場合、特に有用な接地配線，電源配線間の容量増加
手段となる。
【００１８】ＢｉＣＭＯＳゲートアレイの空セルの平面
図である図２を参照すると、本発明の第２の実施例は、
以下のようになる。
【００１９】Ｐ型ＭＯＳトランジスタ群２０１ａは、Ｎ
ウェル２０２ａ内に形成される。Ｎウェル２０２ａには
Ｎ+ 拡散層２０３ａが形成される。Ｎウェル２０２ａ
は、Ｎ+ 拡散層２０３ａに設けられたコンタクトホール
２０５ｂａ，第１層配線２０６ｂａ，およびスルーホー
ル２０７ｂａを介して、第２層配線からなる電源配線２
０８ｂに接続される。これにより、Ｎウェル２０２ａに
は電源電位が与えられる。また、Ｐ型ＭＯＳトランジス
タ群２０１ａのソース・ドレインであるＰ+ 拡散層２０
４ａは、Ｐ+ 拡散層２０４ａに設けられたコンタクトホ
ール２０５ａａ，第１層配線２０６ａａ，およびスルー
ホール２０７ａａを介して、第２層配線からなる接地配
線２０８ａに接続される。これにより、ソース・ドレイ
ンであるＰ+ 拡散層２０４ａには接地電位が与えられ
る。この結果、Ｐ型ＭＯＳトランジスタ群２０１ａにお
いて、接地配線２０８ａと電源配線２０８ｂとの間にＰ
+ 拡散層２０４ａとＮウェル２０２ａとによる接合容量
が増加して形成されることになる。
【００２０】一方、Ｎ型ＭＯＳトランジスタ群２０１ｂ
は、Ｐウェル２０２ｂ内に形成される。Ｐウェル２０２
ｂにはＰ+ 拡散層２０４ｂが形成される。Ｐウェル２０
２ｂは、Ｐ+ 拡散層２０４ｂに設けられたコンタクトホ
ール２０５ａｂ，第１層配線２０６ａｂ，およびスルー
ホール２０７ａｂを介して、第２層配線からなる接地配
線２０８ａに接続される。これにより、Ｐウェル２０２
ｂには接地電位が与えられる。また、Ｎ型ＭＯＳトラン
ジスタ群２０１ｂのソース・ドレインであるＮ+ 拡散層
２０３ｂは、Ｎ+ 拡散層２０３ｂに設けられたコンタク
トホール２０５ｂｂ，第１層配線２０６ｂｂ，およびス
ルーホール２０７ｂｂを介して、第２層配線からなる電
源配線２０８ｂに接続される。これにより、ソース・ド
レインであるＮ+ 拡散層２０３ｂには電源電位が与えら
れる。この結果、Ｎ型ＭＯＳトランジスタ群２０１ｂに
おいて、接地配線２０８ａと電源配線２０８ｂとの間に
Ｐウェル２０２ｂとＮ+ 拡散層２０３ｂとによる接合容
量が増加して形成されることになる。
【００２１】さらに、ＮＰＮ型バイポーラトランジスタ
群２０１ｃを構成するバイポーラトランジスタは、コレ
クタ２０２ｃ，ベース２０４ｃ，およびエミッタ２０３
ｃから構成される。コレクタ２０２ｃは、コンタクトホ
ール２０５ｂｃに接続された第１層配線２０６ｂａおよ
びスルーホール２０７ｂａ，もしくはコンタクト孔２０
５ｂｃに接続された第１層配線２０６ｂｃおよびスルー
ホール２０７ｂｃを介して電源配線２０８ｂに接続され
ることにより、電源電位が与えられる。また、ベース２
０４ｃは、コンタクトホール２０５ａｃに接続された第
１層配線２０６ａｃおよびスルーホール２０７ａｃ，も
しくはコンタクト孔２０５ａｃに接続された第１層配線
２０６ａｂおよびスルーホール２０７ａｂを介して接地
配線２０８ａに接続されることにより、接地電位が与え
られる。この結果、ＮＰＮ型バイポーラトランジスタ群
２０１ｃにおいて、接地配線２０８ａと電源配線２０８
ｂとの間にベース２０４ｃとコレクタ２０２ｃとによる
接合容量が増加して形成されることになる。
【００２２】以上の結果、本実施例では、接地配線２０
８ａと電源配線２０８ｂとの間に、Ｐ+ 拡散層２０４ａ
とＮウェル２０２ａとによる接合容量，Ｐウェル２０２
ｂとＮ+ 拡散層２０３ｂとによる接合容量，およびベー
ス２０４ｃとコレクタ２０２ｃとによる接合容量が、増
加して形成されることになる。本実施例は上記第１の実
施例に比較して、ベース２０４ｃとコレクタ２０２ｃと
による接合容量の増加が付け加わる。それ以外は、本実
施例は上記第１の実施例と同様の効果を有している。
【００２３】
【発明の効果】以上説明したように本発明は、ゲートア
レイの空セルにおけるトランジスタを構成する拡散層を
利用して、電源配線と接地配線との間に接合容量を形成
している。このため、新規にそれ専用の領域を設置する
ことなく、電源配線と接地配線との間の容量を増大さ
せ、電源，接地電位を安定化させることが容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための平面図
である。
【図２】本発明の第２の実施例を説明するための平面図
である。
【図３】従来のＢｉＣＭＯＳゲートアレイの空セルにお
ける配線を説明するための平面図である。
【符号の説明】
１０１ａ，２０１ａ，３０１ａ Ｐ型ＭＯＳトランジ
スタ群 １０１ｂ，２０１ｂ，３０１ｂ Ｎ型ＭＯＳトランジ
スタ群 １０２ａ，２０２ａ，３０２ａ Ｎウェル １０２ｂ，２０２ｂ，３０２ｂ Ｐウェル ２０２ｃ，３０２ｃ コレクタ １０３ａ，１０３ｂ，２０３ａ，２０３ｂ，３０３ａ，
３０３ｂ Ｎ+ 拡散層 １０４ａ，１０４ｂ，２０４ａ，２０４ｂ，３０４ａ，
３０４ｂ Ｐ+ 拡散層 １０５，２０５，３０５ コンタクトホール １０６ａａ，１０６ａｂ，１０６ｂａ，１０６ｂｂ，２
０６ａａ，２０６ａｂ，２０６ａｃ，２０６ｂａ，２０
６ｂｂ，２０６ｂｃ，３０６ａｂ，３０６ｂａ第１層配
線 １０７，２０７，３０７ スルーホール １０８ａ，２０８ａ，３０８ａ 接地配線 １０８ｂ，２０８ｂ，３０８ｂ 電源配線 ２０１ｃ，３０１ｃ ＮＰＮ型バイポーラトランジス
タ群 ２０２ｃ，３０２ｃ コレクタ ２０３ｃ エミッタ ２０４ｃ ベース ３０６ｄ 信号配線

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電位が与えられたＮ型半導体領域に
    形成されたＰ型ＭＯＳトランジスタ群，および該電源電
    位より低い接地電位が与えられたＰ型半導体領域に形成
    されたＮ型ＭＯＳトランジスタ群から構成されたＣＭＯ
    Ｓトランジスタ群を含む複数の基本セルを有するゲート
    アレイにおいて、 前記基本セルにおけるトランジスタ動作をしない基本セ
    ルが、前記接地電位が与えられたＰ型のソース・ドレイ
    ンを有するＰ型ＭＯＳトランジスタ群と、前記電源電位
    が与えられたＮ型のソース・ドレインを有するＮ型ＭＯ
    Ｓトランジスタ群とからなることを特徴とする半導体装
    置。
  2. 【請求項２】 前記ゲートアレイがＳＯＩ基板に形成さ
    れたゲートアレイであることを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 ＮＰＮ型バイポーラトランジスタ群，電
    源電位が与えられたＮ型半導体領域に形成されたＰ型Ｍ
    ＯＳトランジスタ群，および該電源電位より低い接地電
    位が与えられたＰ型半導体領域に形成されたＮ型ＭＯＳ
    トランジスタ群から構成されたＢｉＣＭＯＳトランジス
    タ群を含む複数の基本セルを有するゲートアレイにおい
    て、 前記基本セルにおけるトランジスタ動作をしない基本セ
    ルが、前記電源電位が与えられたＮ型のコレクタ並びに
    前記接地電位が与えられたＰ型のベースを有するＮＰＮ
    型バイポーラトランジスタ群と、該接地電位が与えられ
    たＰ型のソース・ドレインを有するＰ型ＭＯＳトランジ
    スタ群と、該電源電位が与えられたＮ型のソース・ドレ
    インを有するＮ型ＭＯＳトランジスタ群とからなること
    を特徴とする半導体装置。
  4. 【請求項４】 前記ゲートアレイがＳＯＩ基板に形成さ
    れたゲートアレイであることを特徴とする請求項３記載
    の半導体装置。
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