JP2901542B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にＢｉＣＭＯＳ回路を用いた半導体集積回路に関
する。
し、特にＢｉＣＭＯＳ回路を用いた半導体集積回路に関
する。
【０００２】
【従来の技術】近年、ＢｉＣＭＯＳ回路は、半導体集積
回路の高集積化、素子の微細化により、信頼性の関係か
ら電源電圧が５Ｖから３Ｖ、２．５Ｖ等に低電圧化され
ている。その低電圧化に適したＢｉＣＭＯＳ回路例を図
３、図４に示す。
回路の高集積化、素子の微細化により、信頼性の関係か
ら電源電圧が５Ｖから３Ｖ、２．５Ｖ等に低電圧化され
ている。その低電圧化に適したＢｉＣＭＯＳ回路例を図
３、図４に示す。
【０００３】それぞれ、上図に示した回路は２入力ＮＡ
ＮＤ論理の回路であり、５Ｖ時のトーテムポール型Ｂｉ
ＣＭＯＳ回路のＰｕｌｌ−ｄｏｗｎ側を改良し、バイポ
ーラトランジスタをＮチャンネルＭＯＳトランジスタに
置き換えることで低電圧での高速化を達成している。
ＮＤ論理の回路であり、５Ｖ時のトーテムポール型Ｂｉ
ＣＭＯＳ回路のＰｕｌｌ−ｄｏｗｎ側を改良し、バイポ
ーラトランジスタをＮチャンネルＭＯＳトランジスタに
置き換えることで低電圧での高速化を達成している。
【０００４】次に図に従ってそれぞれの回路を説明す
る。図３に示すＢｉＣＭＯＳ回路はＩＥＥＥ １９９０
ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴ
Ｓ ＣＯＮＦＥＲＥＮＣＥ ４．３．１「Ａ１５０Ｋ
ＧＡＴＥ ２５０ｐｓ ＢｉＣＭＯＳ ＳＯＧ ｗｉｔ
ｈ ａｎ Ｅｍｉｔｔｅｒ−ｆｏｌｌｏｗｅｒｅｄ Ｃ
ＭＯＳ（ＥＣＭＯＳ）Ｃｅｌｌ」に記載されており、バ
イポーラトランジスタのベース電荷引き抜きを抵抗Ｒ１
を介して、ＮチャンネルＭＯＳトランジスタＮ１もしく
はＮ２で行うものである（以下本回路をＥＣＭＯＳ回路
と呼ぶ）。
る。図３に示すＢｉＣＭＯＳ回路はＩＥＥＥ １９９０
ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴ
Ｓ ＣＯＮＦＥＲＥＮＣＥ ４．３．１「Ａ１５０Ｋ
ＧＡＴＥ ２５０ｐｓ ＢｉＣＭＯＳ ＳＯＧ ｗｉｔ
ｈ ａｎ Ｅｍｉｔｔｅｒ−ｆｏｌｌｏｗｅｒｅｄ Ｃ
ＭＯＳ（ＥＣＭＯＳ）Ｃｅｌｌ」に記載されており、バ
イポーラトランジスタのベース電荷引き抜きを抵抗Ｒ１
を介して、ＮチャンネルＭＯＳトランジスタＮ１もしく
はＮ２で行うものである（以下本回路をＥＣＭＯＳ回路
と呼ぶ）。
【０００５】本回路の動作を簡単に説明すると、入力端
子ＩＮ１にＨレベルが入力され、入力端子ＩＮ２がＨレ
ベルからＬレベルに変化した場合、ＰチャンネルＭＯＳ
トランジスタＰ１はＯＮ、ＰチャンネルＭＯＳトランジ
スタＰ２はＯＦＦからＯＮに変化する。ＮチャンネルＭ
ＯＳトランジスタＮ１はＯＦＦ、ＮチャンネルＭＯＳト
ランジスタＮ２はＯＮからＯＦＦに変化する。Ｐチャン
ネルＭＯＳトランジスタＰ１，Ｐ２は共にＯＮとなって
いる為、高電位電源Ｖから抵抗Ｒ１を介して出力端子Ｏ
ＵＴに回路電流が流れ、抵抗Ｒ１の両端の電圧効果がバ
イポーラトランジスタのビルトレイン電圧である約０．
７Ｖを越えた時、バイポーラトランジスタＱ１がＯＮし
出力端子ＯＵＴを介して出力負荷容量を急速に充電して
出力端子ＯＵＴのレベルをＨレベルとする。又、出力端
子ＯＵＴは抵抗Ｒ１、ＰチャンネルＭＯＳトランジスタ
Ｐ１、Ｐ２を介して高電位側電源Ｖとつながっている
為、高電位側電源Ｖの電位レベルまで引き上げられる。
子ＩＮ１にＨレベルが入力され、入力端子ＩＮ２がＨレ
ベルからＬレベルに変化した場合、ＰチャンネルＭＯＳ
トランジスタＰ１はＯＮ、ＰチャンネルＭＯＳトランジ
スタＰ２はＯＦＦからＯＮに変化する。ＮチャンネルＭ
ＯＳトランジスタＮ１はＯＦＦ、ＮチャンネルＭＯＳト
ランジスタＮ２はＯＮからＯＦＦに変化する。Ｐチャン
ネルＭＯＳトランジスタＰ１，Ｐ２は共にＯＮとなって
いる為、高電位電源Ｖから抵抗Ｒ１を介して出力端子Ｏ
ＵＴに回路電流が流れ、抵抗Ｒ１の両端の電圧効果がバ
イポーラトランジスタのビルトレイン電圧である約０．
７Ｖを越えた時、バイポーラトランジスタＱ１がＯＮし
出力端子ＯＵＴを介して出力負荷容量を急速に充電して
出力端子ＯＵＴのレベルをＨレベルとする。又、出力端
子ＯＵＴは抵抗Ｒ１、ＰチャンネルＭＯＳトランジスタ
Ｐ１、Ｐ２を介して高電位側電源Ｖとつながっている
為、高電位側電源Ｖの電位レベルまで引き上げられる。
【０００６】次に、入力端子ＩＮ１にＨレベルが入力さ
れ、入力端子ＩＮ２がＬレベルからＨレベルに変化した
場合、ＰチャンネルＭＯＳトランジスタＰ１はＯＮ、Ｐ
チャンネルＭＯＳトランジスタＰ２はＯＮからＯＦＦに
変化する。ＮチャンネルＭＯＳトランジスタＮ１はＯＦ
Ｆ、ＮチャンネルＭＯＳトランジスタＮ２はＯＦＦから
ＯＮに変化する。ＮチャンネルＭＯＳトランジスタＮ２
によって出力端子ＯＵＴを介して出力負荷容量の電荷を
低電位側電源Ｇに放電すると同時に、抵抗Ｒ１を介して
バイポーラトランジスタＱ１のベース電荷を引き抜き高
速にバイポーラトランジスタＱ１をＯＦＦさせること
で、出力端子ＯＵＴのレベルは低電位側電源Ｇの電位レ
ベルまで引き下げられる。
れ、入力端子ＩＮ２がＬレベルからＨレベルに変化した
場合、ＰチャンネルＭＯＳトランジスタＰ１はＯＮ、Ｐ
チャンネルＭＯＳトランジスタＰ２はＯＮからＯＦＦに
変化する。ＮチャンネルＭＯＳトランジスタＮ１はＯＦ
Ｆ、ＮチャンネルＭＯＳトランジスタＮ２はＯＦＦから
ＯＮに変化する。ＮチャンネルＭＯＳトランジスタＮ２
によって出力端子ＯＵＴを介して出力負荷容量の電荷を
低電位側電源Ｇに放電すると同時に、抵抗Ｒ１を介して
バイポーラトランジスタＱ１のベース電荷を引き抜き高
速にバイポーラトランジスタＱ１をＯＦＦさせること
で、出力端子ＯＵＴのレベルは低電位側電源Ｇの電位レ
ベルまで引き下げられる。
【０００７】本文献によれば、ゲートアレイの内部回路
として全てＥＣＭＯＳ回路構成しか用いないことを前提
とし、バイポーラトランジスタのコレクタ電位とＰチャ
ンネルＭＯＳトランジスタのＮウエル電位が全て共通の
電位しかならない為、バイポーラトランジスタとＰチャ
ンネルＭＯＳトランジスタの間に分離領域を設けていな
いことにより、セル面積を縮小化している。本レイアウ
ト構成とすることで、以前のＢｉＣＭＯＳ回路のレイア
ウト面積の約５５％、ＣＭＯＳ回路レイアウト面積の１
７％増に抑えられていることが示されている。本レイア
ウト手法の詳細はこの後で述べるが、本回路は、特開平
５−２６７５９１号公報により以下の問題点が示されて
いる。
として全てＥＣＭＯＳ回路構成しか用いないことを前提
とし、バイポーラトランジスタのコレクタ電位とＰチャ
ンネルＭＯＳトランジスタのＮウエル電位が全て共通の
電位しかならない為、バイポーラトランジスタとＰチャ
ンネルＭＯＳトランジスタの間に分離領域を設けていな
いことにより、セル面積を縮小化している。本レイアウ
ト構成とすることで、以前のＢｉＣＭＯＳ回路のレイア
ウト面積の約５５％、ＣＭＯＳ回路レイアウト面積の１
７％増に抑えられていることが示されている。本レイア
ウト手法の詳細はこの後で述べるが、本回路は、特開平
５−２６７５９１号公報により以下の問題点が示されて
いる。
【０００８】ＥＣＭＯＳ回路の問題点とは、ベース電荷
引き抜き用抵抗Ｒ１がレイアウト上１種類の抵抗値しか
選択出来ないことである。ＥＣＭＯＳ回路の抵抗値は多
種の回路構成を考慮して定められた抵抗値であるが、本
抵抗値は回路構成毎に異なり、最適な抵抗値を選択した
２入力ＮＯＲ回路と２入力ＮＡＮＤ回路では、それぞれ
遅延時間を５％、１８％の高速化をはかれるとされてい
る。
引き抜き用抵抗Ｒ１がレイアウト上１種類の抵抗値しか
選択出来ないことである。ＥＣＭＯＳ回路の抵抗値は多
種の回路構成を考慮して定められた抵抗値であるが、本
抵抗値は回路構成毎に異なり、最適な抵抗値を選択した
２入力ＮＯＲ回路と２入力ＮＡＮＤ回路では、それぞれ
遅延時間を５％、１８％の高速化をはかれるとされてい
る。
【０００９】図４に示すＢｉＣＭＯＳ回路は特開平５−
２６７５９１号公報に記載されている。この回路は、前
述のＥＣＭＯＳ回路の問題点を解決する為に、ベース電
荷引き抜き用抵抗Ｒ２としてあらかじめ抵抗値を切り替
えられることが可能な様に接点Ａ１または、接点Ａ２に
接続出来る抵抗素子を設計しておき、回路構成毎に最適
な抵抗値を選択可能としたものである（以下ＥＣＭＯＳ
抵抗可変回路と呼ぶ）。
２６７５９１号公報に記載されている。この回路は、前
述のＥＣＭＯＳ回路の問題点を解決する為に、ベース電
荷引き抜き用抵抗Ｒ２としてあらかじめ抵抗値を切り替
えられることが可能な様に接点Ａ１または、接点Ａ２に
接続出来る抵抗素子を設計しておき、回路構成毎に最適
な抵抗値を選択可能としたものである（以下ＥＣＭＯＳ
抵抗可変回路と呼ぶ）。
【００１０】次に図を参照して従来の半導体集積回路の
素子のレイアウトパターンの詳細について説明する。
素子のレイアウトパターンの詳細について説明する。
【００１１】図５（Ａ）は従来のレイアウトパターン図
であり、この回路は、バイポーラトランジスタのコレク
タとＰチャンネルＭＯＳトランジスタのＮウエルコンタ
クトを共通にした高濃度Ｎ型不純物層パターンＣＮ−Ｆ
ＬＤと、バイポーラトランジスタのベースＰ型不純物層
パターンＢＦＬＤとでバイポーラトランジスタを構成し
ており、ベースコンタクトはベースコンタクトパターン
ＢＣＴ、エミッタコンタクトはエミッタコンタクトパタ
ーンＥＣＴ、コレクタコンタクトはコレクタ、Ｎウエル
共用コンタクトパターンＣＮ−ＣＴにて接続される。
であり、この回路は、バイポーラトランジスタのコレク
タとＰチャンネルＭＯＳトランジスタのＮウエルコンタ
クトを共通にした高濃度Ｎ型不純物層パターンＣＮ−Ｆ
ＬＤと、バイポーラトランジスタのベースＰ型不純物層
パターンＢＦＬＤとでバイポーラトランジスタを構成し
ており、ベースコンタクトはベースコンタクトパターン
ＢＣＴ、エミッタコンタクトはエミッタコンタクトパタ
ーンＥＣＴ、コレクタコンタクトはコレクタ、Ｎウエル
共用コンタクトパターンＣＮ−ＣＴにて接続される。
【００１２】ＰチャンネルＭＯＳトランジスタは高濃度
Ｐ型不純物層パターンＰＦＬＤとゲート電極パターンＧ
Ｐにより構成されている。抵抗は、ベースコンタクトパ
ターンＢＣＴと抵抗のコンタクトパターンＲＣＴ１もし
くはＲＣＴ２との間で構成され、抵抗のコンタクトを金
属配線と良好に接続する為に、コンタクト部には高濃度
のＰ型不純物層パターンＣＴＰ＋がある。ベースコンタ
クトＢＣＴ部にも同様なパターンが必要であるが、ここ
では省略している。
Ｐ型不純物層パターンＰＦＬＤとゲート電極パターンＧ
Ｐにより構成されている。抵抗は、ベースコンタクトパ
ターンＢＣＴと抵抗のコンタクトパターンＲＣＴ１もし
くはＲＣＴ２との間で構成され、抵抗のコンタクトを金
属配線と良好に接続する為に、コンタクト部には高濃度
のＰ型不純物層パターンＣＴＰ＋がある。ベースコンタ
クトＢＣＴ部にも同様なパターンが必要であるが、ここ
では省略している。
【００１３】図５（Ｂ）は図５（Ａ）をａ−ａ線で切断
した時の素子の断面図であり、バイポーラトランジスタ
はバイポーラトランジスタのコレクタ及び、Ｐチャンネ
ルＭＯＳトランジスタのＮウエルコンタクト共用の引き
出し層とエミッタの高濃度Ｎ型不純物層Ｎ＋、ベース領
域となる低濃度Ｐ型不純物層Ｐ−により構成される。Ｐ
チャンネルＭＯＳトランジスタはドレインもしくはソー
ス領域となる高濃度Ｐ型不純物層Ｐ＋とＮウエル領域と
なるＮ型不純物層ＮＷＥＬＬにより構成される。抵抗は
バイポーラトランジスタのベース領域となる低濃度Ｐ型
不純物層Ｐ−で抵抗を構成している。
した時の素子の断面図であり、バイポーラトランジスタ
はバイポーラトランジスタのコレクタ及び、Ｐチャンネ
ルＭＯＳトランジスタのＮウエルコンタクト共用の引き
出し層とエミッタの高濃度Ｎ型不純物層Ｎ＋、ベース領
域となる低濃度Ｐ型不純物層Ｐ−により構成される。Ｐ
チャンネルＭＯＳトランジスタはドレインもしくはソー
ス領域となる高濃度Ｐ型不純物層Ｐ＋とＮウエル領域と
なるＮ型不純物層ＮＷＥＬＬにより構成される。抵抗は
バイポーラトランジスタのベース領域となる低濃度Ｐ型
不純物層Ｐ−で抵抗を構成している。
【００１４】図５（Ａ）、図５（Ｂ）において、Ｎチャ
ンネルＭＯＳトランジスタはレイアウト面積縮小化に寄
与していないために省略している。ＩＥＥＥ １９９０
ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
ＴＳ ＣＯＮＦＥＲＥＮＣＥ４．３．１「Ａ １５０Ｋ
ＧＡＴＥ ２５０ｐｓ ＢｉＣＭＯＳ ＳＯＧｗｉｔ
ｈ ａｎ Ｅｍｉｔｔｅｒ−ｆｏｌｌｏｗｅｒｅｄ Ｃ
ＭＯＳ（ＥＣＭＯＳ） Ｃｅｌｌ」にて記載されている
様にゲートアレイの内部回路として全てＥＣＭＯＳ回路
構成しか用いないことを前提とし、バイポーラトランジ
スタのベースＰ型不純物層パターンＢＦＬＤの直下に存
在するバイポーラコレクタとなる高濃度Ｎ型不純物層Ｎ
＋ＢＬとＰチャンネルＭＯＳトランジスタのＮウエルと
なる高濃度Ｎ型不純物層ＮＷＥＬＬの電位が全て共通の
電位となる為、バイポーラトランジスタとＰチャンネル
ＭＯＳトランジスタのそれぞれの高濃度Ｎ型不純物層Ｎ
＋ＢＬ、ＮＷＥＬＬ間に分離領域を設けていないこと
と、バイポーラトランジスタのベース領域となるベース
Ｐ型不純物層パターンＢＦＬＤの低濃度Ｐ型不純物層Ｐ
−にバイポーラのベースコンタクトパターンＢＣＴとは
別に抵抗用コンタクトパターンとして小さい抵抗用の抵
抗のコンタクトパターンＲＣＴ１と大きい抵抗用のコン
タクトパターンＲＣＴ２を持たせておく。
ンネルＭＯＳトランジスタはレイアウト面積縮小化に寄
与していないために省略している。ＩＥＥＥ １９９０
ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
ＴＳ ＣＯＮＦＥＲＥＮＣＥ４．３．１「Ａ １５０Ｋ
ＧＡＴＥ ２５０ｐｓ ＢｉＣＭＯＳ ＳＯＧｗｉｔ
ｈ ａｎ Ｅｍｉｔｔｅｒ−ｆｏｌｌｏｗｅｒｅｄ Ｃ
ＭＯＳ（ＥＣＭＯＳ） Ｃｅｌｌ」にて記載されている
様にゲートアレイの内部回路として全てＥＣＭＯＳ回路
構成しか用いないことを前提とし、バイポーラトランジ
スタのベースＰ型不純物層パターンＢＦＬＤの直下に存
在するバイポーラコレクタとなる高濃度Ｎ型不純物層Ｎ
＋ＢＬとＰチャンネルＭＯＳトランジスタのＮウエルと
なる高濃度Ｎ型不純物層ＮＷＥＬＬの電位が全て共通の
電位となる為、バイポーラトランジスタとＰチャンネル
ＭＯＳトランジスタのそれぞれの高濃度Ｎ型不純物層Ｎ
＋ＢＬ、ＮＷＥＬＬ間に分離領域を設けていないこと
と、バイポーラトランジスタのベース領域となるベース
Ｐ型不純物層パターンＢＦＬＤの低濃度Ｐ型不純物層Ｐ
−にバイポーラのベースコンタクトパターンＢＣＴとは
別に抵抗用コンタクトパターンとして小さい抵抗用の抵
抗のコンタクトパターンＲＣＴ１と大きい抵抗用のコン
タクトパターンＲＣＴ２を持たせておく。
【００１５】この構成でＥＣＭＯＳ抵抗可変回路の可変
抵抗をバイポーラトランジスタのベース領域となるベー
スＰ型不純物層パターンＢＦＬＤと共通の領域で低濃度
Ｐ型拡散層Ｐ−の抵抗を作り込むことが可能となってい
る。
抵抗をバイポーラトランジスタのベース領域となるベー
スＰ型不純物層パターンＢＦＬＤと共通の領域で低濃度
Ｐ型拡散層Ｐ−の抵抗を作り込むことが可能となってい
る。
【００１６】しかし、ＥＣＭＯＳ回路の様に一種類の抵
抗ではなく２種類の抵抗値を選択出来る様にするＥＣＭ
ＯＳ抵抗可変回路では、ＰチャンネルＭＯＳトランジス
タ、バイポーラトランジスタ及び抵抗部のレイアウト面
積が約１５％増大してしまうという問題点があった。
抗ではなく２種類の抵抗値を選択出来る様にするＥＣＭ
ＯＳ抵抗可変回路では、ＰチャンネルＭＯＳトランジス
タ、バイポーラトランジスタ及び抵抗部のレイアウト面
積が約１５％増大してしまうという問題点があった。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
技術のＥＣＭＯＳ抵抗可変型回路を半導体集積回路内に
搭載する場合に半導体集積回路のチップ面積が大きくな
ってしまう問題があった。
技術のＥＣＭＯＳ抵抗可変型回路を半導体集積回路内に
搭載する場合に半導体集積回路のチップ面積が大きくな
ってしまう問題があった。
【００１８】その理由は、ＥＣＭＯＳ回路の抵抗を可変
とする為に、抵抗専用素子に複数のコンタクトを置ける
ことを考慮して設計すると、素子面積が増大してしまう
ことであった。
とする為に、抵抗専用素子に複数のコンタクトを置ける
ことを考慮して設計すると、素子面積が増大してしまう
ことであった。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の一主表面上にバイポーラトランジスタ
とＭＯＳトランジスタとから構成されるＢｉＣＭＯＳ回
路を含む半導体集積回路において、第１のＮ型不純物層
で形成されるＮウエル領域と、前記Ｎウエル領域内にコ
レクタ層を形成し、第１のＰ型不純物層で形成されるＰ
型拡散領域にベース領域を構成するバイポーラトランジ
スタと、前記Ｎウエル領域内に第２のＰ型不純物層で形
成されるドレイン領域およびソース領域のそれぞれを構
成するＰチャンネル型ＭＯＳトランジスタを備え、前記
ベース領域と前記Ｐチャンネル型ＭＯＳトランジスタの
ドレイン領域またはソース領域を同一領域で形成し、前
記同一領域内に前記第１のＰ型不純物層または前記第２
のＰ型不純物層で抵抗素子を形成し、この抵抗素子の抵
抗値を可変にする第１のコンタクト電極と第２のコンタ
クト電極とを前記抵抗素子上に設け、前記バイポーラト
ランジスタのエミッタ領域に第３のコンタクト電極を設
け、前記第３のコンタクト電極が、前記第１のコンタク
ト電極の配置位置と前記第２のコンタクト電極の配置位
置とを結んだ一の線上の延在した位置に形成され、前記
バイポーラトランジスタのコレクタ電極ならびに前記Ｐ
チャンネル型ＭＯＳトランジスタのドレイン電極および
ソース電極のそれぞれが前記一の線と平行な他の線上に
形成される構成である。
は、半導体基板の一主表面上にバイポーラトランジスタ
とＭＯＳトランジスタとから構成されるＢｉＣＭＯＳ回
路を含む半導体集積回路において、第１のＮ型不純物層
で形成されるＮウエル領域と、前記Ｎウエル領域内にコ
レクタ層を形成し、第１のＰ型不純物層で形成されるＰ
型拡散領域にベース領域を構成するバイポーラトランジ
スタと、前記Ｎウエル領域内に第２のＰ型不純物層で形
成されるドレイン領域およびソース領域のそれぞれを構
成するＰチャンネル型ＭＯＳトランジスタを備え、前記
ベース領域と前記Ｐチャンネル型ＭＯＳトランジスタの
ドレイン領域またはソース領域を同一領域で形成し、前
記同一領域内に前記第１のＰ型不純物層または前記第２
のＰ型不純物層で抵抗素子を形成し、この抵抗素子の抵
抗値を可変にする第１のコンタクト電極と第２のコンタ
クト電極とを前記抵抗素子上に設け、前記バイポーラト
ランジスタのエミッタ領域に第３のコンタクト電極を設
け、前記第３のコンタクト電極が、前記第１のコンタク
ト電極の配置位置と前記第２のコンタクト電極の配置位
置とを結んだ一の線上の延在した位置に形成され、前記
バイポーラトランジスタのコレクタ電極ならびに前記Ｐ
チャンネル型ＭＯＳトランジスタのドレイン電極および
ソース電極のそれぞれが前記一の線と平行な他の線上に
形成される構成である。
【００２０】
【００２１】
【００２２】
【００２３】すなわち、バイポーラトランジスタのベー
スコンタクト領域となる高濃度Ｐ型不純物層とＰチャン
ネルＭＯＳトランジスタのドレイン領域である高濃度Ｐ
型不純物層を共通化し、且つ前記の抵抗素子のコンタク
ト層も共通に形成することで、低面積なＢｉＣＭＯＳ回
路を実現できる。
スコンタクト領域となる高濃度Ｐ型不純物層とＰチャン
ネルＭＯＳトランジスタのドレイン領域である高濃度Ｐ
型不純物層を共通化し、且つ前記の抵抗素子のコンタク
ト層も共通に形成することで、低面積なＢｉＣＭＯＳ回
路を実現できる。
【００２４】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついて、図面を参照して詳細に説明する。図１（Ａ）は
本発明の第１の実施の形態の半導体集積回路のＢｉＣＭ
ＯＳ素子レイアウト図である。
ついて、図面を参照して詳細に説明する。図１（Ａ）は
本発明の第１の実施の形態の半導体集積回路のＢｉＣＭ
ＯＳ素子レイアウト図である。
【００２５】この実施の形態の半導体集積回路は、バイ
ポーラトランジスタのコレクタとＰチャンネルＭＯＳト
ランジスタのＮウエルコンタクトを共通にした高濃度Ｎ
型不純物層パターンＣＮ−ＦＬＤとバイポーラトランジ
スタのベースＰ型不純物層パターンＰＦＬＤの一部を用
いてバイポーラトランジスタを構成している。
ポーラトランジスタのコレクタとＰチャンネルＭＯＳト
ランジスタのＮウエルコンタクトを共通にした高濃度Ｎ
型不純物層パターンＣＮ−ＦＬＤとバイポーラトランジ
スタのベースＰ型不純物層パターンＰＦＬＤの一部を用
いてバイポーラトランジスタを構成している。
【００２６】ベースコンタクトはＰチャンネルＭＯＳト
ランジスタのドレインコンタクトと共通のベースコンタ
クトパターンＢＣＴ１、エミッタコンタクトはエミッタ
コンタクトパターンＥＣＴ、コレクタコンタクトはコレ
クタ、Ｎウエル共用コンタクトパターンＣＮ−ＣＴにて
接続される。
ランジスタのドレインコンタクトと共通のベースコンタ
クトパターンＢＣＴ１、エミッタコンタクトはエミッタ
コンタクトパターンＥＣＴ、コレクタコンタクトはコレ
クタ、Ｎウエル共用コンタクトパターンＣＮ−ＣＴにて
接続される。
【００２７】ＰチャンネルＭＯＳトランジスタは高濃度
Ｐ型不純物層パターンＰＦＬＤとゲート電極パターンＧ
Ｐにより構成されている。
Ｐ型不純物層パターンＰＦＬＤとゲート電極パターンＧ
Ｐにより構成されている。
【００２８】抵抗は、ベースコンタクトパターンＢＣＴ
１と抵抗のコンタクトパターンＲＣＴ１もしくはＲＣＴ
２との間で構成され、抵抗のコンタクトを金属配線と良
好に接続する為に、コンタクト部には高濃度のＰ型不純
物層パターンＣＴＰ＋がある。図１（Ｂ）はバイポーラ
トランジスタとＰチャンネルＭＯＳトランジスタの関係
がわかりやすい様に、図１（Ａ）をａ−ａ線で切断した
時の素子の断面図であり、バイポーラトランジスタはバ
イポーラトランジスタのコレクタ及び、ＰチャンネルＭ
ＯＳトランジスタのＮウエルコンタクト共用の引き出し
層とエミッタの高濃度Ｎ型不純物層Ｎ＋、ベース領域と
なる低濃度Ｐ型不純物層Ｐ−により構成される。
１と抵抗のコンタクトパターンＲＣＴ１もしくはＲＣＴ
２との間で構成され、抵抗のコンタクトを金属配線と良
好に接続する為に、コンタクト部には高濃度のＰ型不純
物層パターンＣＴＰ＋がある。図１（Ｂ）はバイポーラ
トランジスタとＰチャンネルＭＯＳトランジスタの関係
がわかりやすい様に、図１（Ａ）をａ−ａ線で切断した
時の素子の断面図であり、バイポーラトランジスタはバ
イポーラトランジスタのコレクタ及び、ＰチャンネルＭ
ＯＳトランジスタのＮウエルコンタクト共用の引き出し
層とエミッタの高濃度Ｎ型不純物層Ｎ＋、ベース領域と
なる低濃度Ｐ型不純物層Ｐ−により構成される。
【００２９】ＰチャンネルＭＯＳトランジスタはドレイ
ンもしくはソース領域となる高濃度Ｐ型不純物層Ｐ＋と
Ｎウエル領域となるＮ型不純物層ＮＷＥＬＬにより構成
される。ここで、バイポーラトランジスタのベースコン
タクト領域とＰチャンネルＭＯＳトランジスタはドレイ
ンもしくはソース領域となる高濃度Ｐ型不純物層Ｐ＋を
共通にしている。
ンもしくはソース領域となる高濃度Ｐ型不純物層Ｐ＋と
Ｎウエル領域となるＮ型不純物層ＮＷＥＬＬにより構成
される。ここで、バイポーラトランジスタのベースコン
タクト領域とＰチャンネルＭＯＳトランジスタはドレイ
ンもしくはソース領域となる高濃度Ｐ型不純物層Ｐ＋を
共通にしている。
【００３０】図１（Ｃ）はＰチャンネルＭＯＳトランジ
スタと抵抗の関係がわかりやすい様に、図１（Ａ）をｂ
−ｂ線で切断した時の素子の断面図であり、抵抗部はバ
イポーラトランジスタのベース拡散領域となる低濃度Ｐ
型不純物層Ｐ−を用いて形成され、抵抗のコンタクトの
片側は、上記で説明したバイポーラトランジスタのベー
スコンタクト領域とＰチャンネルＭＯＳトランジスタは
ドレインもしくはソース領域となる高濃度Ｐ型不純物層
Ｐ＋と更に共通化している。
スタと抵抗の関係がわかりやすい様に、図１（Ａ）をｂ
−ｂ線で切断した時の素子の断面図であり、抵抗部はバ
イポーラトランジスタのベース拡散領域となる低濃度Ｐ
型不純物層Ｐ−を用いて形成され、抵抗のコンタクトの
片側は、上記で説明したバイポーラトランジスタのベー
スコンタクト領域とＰチャンネルＭＯＳトランジスタは
ドレインもしくはソース領域となる高濃度Ｐ型不純物層
Ｐ＋と更に共通化している。
【００３１】以上説明したように、バイポーラトランジ
スタのベースコンタクト領域となる高濃度Ｐ型不純物層
とＰチャンネルＭＯＳトランジスタのドレイン領域であ
る高濃度Ｐ型不純物層を共通化し、かつ、前記の抵抗素
子のコンタクト層も共通に形成することで従来のレイア
ウト面積に比べて約２５％の面積削減を実現することが
可能となる。又抵抗値を切り変える為のコンタクトＲＣ
Ｔ１、ＲＣＴ２とバイポーラのエミッタコンタクトＥＣ
Ｔを一直線上におくことで、エミッタ端子と抵抗のコン
タクト端子を接続する配線が常に同一方向だけとなる。
ゲートアレイの配線層は、配線の容易さ、効率を考えて
ｘ、ｙ軸方向の内どちらか一方を主軸として用いること
となっており、本コンタクト位置を用いればこの主軸に
一致させることができる為、配線性を向上させることが
出来る。
スタのベースコンタクト領域となる高濃度Ｐ型不純物層
とＰチャンネルＭＯＳトランジスタのドレイン領域であ
る高濃度Ｐ型不純物層を共通化し、かつ、前記の抵抗素
子のコンタクト層も共通に形成することで従来のレイア
ウト面積に比べて約２５％の面積削減を実現することが
可能となる。又抵抗値を切り変える為のコンタクトＲＣ
Ｔ１、ＲＣＴ２とバイポーラのエミッタコンタクトＥＣ
Ｔを一直線上におくことで、エミッタ端子と抵抗のコン
タクト端子を接続する配線が常に同一方向だけとなる。
ゲートアレイの配線層は、配線の容易さ、効率を考えて
ｘ、ｙ軸方向の内どちらか一方を主軸として用いること
となっており、本コンタクト位置を用いればこの主軸に
一致させることができる為、配線性を向上させることが
出来る。
【００３２】次に本発明の第２の実施の形態について、
図面を参照して詳細に説明する。図２は本発明の第２の
実施の形態の半導体集積回路のＢｉＣＭＯＳ素子レイア
ウト図である。
図面を参照して詳細に説明する。図２は本発明の第２の
実施の形態の半導体集積回路のＢｉＣＭＯＳ素子レイア
ウト図である。
【００３３】この実施の形態は、バイポーラトランジス
タのベースコンタクト領域となる高濃度Ｐ型不純物層と
ＰチャンネルＭＯＳトランジスタのドレイン領域である
高濃度Ｐ型不純物層を共通化し、抵抗素子のコンタクト
層も共通に形成するところまでは同じであるが、ＥＣＭ
ＯＳ抵抗可変回路のバイポーラのベース端子、Ｐチャン
ネルＭＯＳトランジスタのドレイン端子、抵抗の片側端
子を接続する配線は、全て共通化している為に特にコン
タクトを設ける必要が無い。
タのベースコンタクト領域となる高濃度Ｐ型不純物層と
ＰチャンネルＭＯＳトランジスタのドレイン領域である
高濃度Ｐ型不純物層を共通化し、抵抗素子のコンタクト
層も共通に形成するところまでは同じであるが、ＥＣＭ
ＯＳ抵抗可変回路のバイポーラのベース端子、Ｐチャン
ネルＭＯＳトランジスタのドレイン端子、抵抗の片側端
子を接続する配線は、全て共通化している為に特にコン
タクトを設ける必要が無い。
【００３４】そこで第１の実施の形態で示した、バイポ
ーラトランジスタのベースコンタクト、ＰチャンネルＭ
ＯＳトランジスタのドレインコンタクト、抵抗のコンタ
クトであるＢＣＴ１設けることを考慮せずに設計するこ
とで、共通化した高濃度Ｐ型不純物層Ｐ＋の面積を更に
小さくすることが可能で、従来のレイアウト面積に比べ
て約３０％の面積削減を実現することが可能となる。
ーラトランジスタのベースコンタクト、ＰチャンネルＭ
ＯＳトランジスタのドレインコンタクト、抵抗のコンタ
クトであるＢＣＴ１設けることを考慮せずに設計するこ
とで、共通化した高濃度Ｐ型不純物層Ｐ＋の面積を更に
小さくすることが可能で、従来のレイアウト面積に比べ
て約３０％の面積削減を実現することが可能となる。
【００３５】
【発明の効果】以上の説明のとおり、本発明によれば、
ＥＣＭＯＳ抵抗可変回路を低チップの占有面積で実現で
きる効果がある。
ＥＣＭＯＳ抵抗可変回路を低チップの占有面積で実現で
きる効果がある。
【００３６】その理由は、バイポーラトランジスタとＰ
チャンネルトランジスタにおいて、バイポーラトランジ
スタのコレクタ領域となるＮ型不純物層とＰチャンネル
トランジスタのＮウエル領域となるＮ型不純物層を分離
せずに構成し、且つバイポーラトランジスタのベースコ
ンタクト領域となる高濃度Ｐ型不純物層とＰチャンネル
ＭＯＳトランジスタのドレイン領域である高濃度Ｐ型不
純物層を共通化し、可変抵抗素子の片側のコンタクト領
域も共通化し形成することができる。
チャンネルトランジスタにおいて、バイポーラトランジ
スタのコレクタ領域となるＮ型不純物層とＰチャンネル
トランジスタのＮウエル領域となるＮ型不純物層を分離
せずに構成し、且つバイポーラトランジスタのベースコ
ンタクト領域となる高濃度Ｐ型不純物層とＰチャンネル
ＭＯＳトランジスタのドレイン領域である高濃度Ｐ型不
純物層を共通化し、可変抵抗素子の片側のコンタクト領
域も共通化し形成することができる。
【図１】本発明の第１の実施の形態の半導体集積回路Ｂ
ｉＣＭＯＳ回路素子レイアウト図であり、分図（Ａ）は
その平面図であり、分図（Ｂ）はａ−ａ線で切断した時
の素子断面図であり、分図（Ｃ）はｂ−ｂ線で切断した
時の素子断面図である。
ｉＣＭＯＳ回路素子レイアウト図であり、分図（Ａ）は
その平面図であり、分図（Ｂ）はａ−ａ線で切断した時
の素子断面図であり、分図（Ｃ）はｂ−ｂ線で切断した
時の素子断面図である。
【図２】本発明の第２の実施の形態の半導体集積回路の
ＢｉＣＭＯＳ回路素子レイアウト図である。
ＢｉＣＭＯＳ回路素子レイアウト図である。
【図３】ＥＣＭＯＳ回路の回路図である。
【図４】ＥＣＭＯＳ抵抗可変回路の回路図である。
【図５】従来のＢｉＣＭＯＳ回路素子レイアウト図であ
る。
る。
ＣＮ−ＦＬＤ 高濃度Ｎ型不純物層パターン ＣＮ−ＣＴ コレクタ、Ｎウエル共用コンタクトパタ
ーン ＢＦＬＤ ポーラのベースＰ型不純物層パターン ＢＣＴ，ＢＣＴ１ ベースコンタクトパターン ＥＣＴ バイポーラのエミッタコンタクトパターン ＲＣＴ１，ＲＣＴ２ 抵抗コンタクトパターン ＰＦＬＤ，ＣＴＰ＋ 高濃度Ｐ型不純物層パターン ＧＰ 電極パターン Ｐ＋ 高濃度Ｐ型不純物層 Ｐ− 低濃度Ｐ型不純物層 Ｎ＋，Ｎ＋ＢＬ 高濃度Ｎ型不純物層 ＮＷＥＬＬ Ｎウエル ＩＮ１，２ 入力端子 Ｐ１，Ｐ２，Ｐ３，Ｐ４ ＰチャンネルＭＯＳトラン
ジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４ ＮチャンネルＭＯＳトラン
ジスタ Ｒ１，Ｒ２ 抵抗 Ｑ１ バイポーラトランジスタ ＯＵＴ 出力端子 Ｖ 高電位側電源 Ｇ 低電位側電源 Ａ１，Ａ２ ノード
ーン ＢＦＬＤ ポーラのベースＰ型不純物層パターン ＢＣＴ，ＢＣＴ１ ベースコンタクトパターン ＥＣＴ バイポーラのエミッタコンタクトパターン ＲＣＴ１，ＲＣＴ２ 抵抗コンタクトパターン ＰＦＬＤ，ＣＴＰ＋ 高濃度Ｐ型不純物層パターン ＧＰ 電極パターン Ｐ＋ 高濃度Ｐ型不純物層 Ｐ− 低濃度Ｐ型不純物層 Ｎ＋，Ｎ＋ＢＬ 高濃度Ｎ型不純物層 ＮＷＥＬＬ Ｎウエル ＩＮ１，２ 入力端子 Ｐ１，Ｐ２，Ｐ３，Ｐ４ ＰチャンネルＭＯＳトラン
ジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４ ＮチャンネルＭＯＳトラン
ジスタ Ｒ１，Ｒ２ 抵抗 Ｑ１ バイポーラトランジスタ ＯＵＴ 出力端子 Ｖ 高電位側電源 Ｇ 低電位側電源 Ａ１，Ａ２ ノード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−106970（ＪＰ，Ａ) 特開 平２−106065（ＪＰ，Ａ) 特開 平５−267591（ＪＰ，Ａ) 特開 昭63−93143（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (1)
- 【請求項１】 半導体基板の一主表面上にバイポーラト
ランジスタとＭＯＳトランジスタとから構成されるＢｉ
ＣＭＯＳ回路を含む半導体集積回路において、第１のＮ
型不純物層で形成されるＮウエル領域と、前記Ｎウエル
領域内にコレクタ層を形成し、第１のＰ型不純物層で形
成されるＰ型拡散領域にベース領域を構成するバイポー
ラトランジスタと、前記Ｎウエル領域内に第２のＰ型不
純物層で形成されるドレイン領域およびソース領域のそ
れぞれを構成するＰチャンネル型ＭＯＳトランジスタを
備え、前記ベース領域と前記Ｐチャンネル型ＭＯＳトラ
ンジスタのドレイン領域またはソース領域を同一領域で
形成し、前記同一領域内に前記第１のＰ型不純物層また
は前記第２のＰ型不純物層で抵抗素子を形成し、この抵
抗素子の抵抗値を可変にする第１のコンタクト電極と第
２のコンタクト電極とを前記抵抗素子上に設け、前記バ
イポーラトランジスタのエミッタ領域に第３のコンタク
ト電極を設け、前記第３のコンタクト電極が、前記第１
のコンタクト電極の配置位置と前記第２のコンタクト電
極の配置位置とを結んだ一の線上の延在した位置に形成
され、前記バイポーラトランジスタのコレクタ電極なら
びに前記Ｐチャンネル型ＭＯＳトランジスタのドレイン
電極およびソース電極のそれぞれが前記一の線と平行な
他の線上に形成されることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136697A JP2901542B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136697A JP2901542B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321158A JPH09321158A (ja) | 1997-12-12 |
| JP2901542B2 true JP2901542B2 (ja) | 1999-06-07 |
Family
ID=15181367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136697A Expired - Lifetime JP2901542B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901542B2 (ja) |
-
1996
- 1996-05-30 JP JP8136697A patent/JP2901542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321158A (ja) | 1997-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990216 |