JPH08236733A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08236733A JPH08236733A JP7039638A JP3963895A JPH08236733A JP H08236733 A JPH08236733 A JP H08236733A JP 7039638 A JP7039638 A JP 7039638A JP 3963895 A JP3963895 A JP 3963895A JP H08236733 A JPH08236733 A JP H08236733A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000002787 reinforcement Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速動作により半導体装置内の電源電圧変動
が大きくなってきている現在において、特に固定したレ
イアウトをもつために電源ラインの補強の難しいＳＯＧ
型半導体装置の電源電圧変動を抑える。 【構成】 Ｐチャネルトランジスターのソース・ドレイ
ン１０をＧＮＤライン２に接続し、一方、Ｎチャネルト
ランジスターのソース・ドレイン１０を電源ライン１に
接続する。このようにしてソース・ドレイン１０とＰ型
サブ基板１２、又はソース・ドレイン１０とＮウエル１
３の間に逆バイアスをかけることにより接合容量を形成
し、これを電源ライン１とＧＮＤライン２の間に挿入す
る。
が大きくなってきている現在において、特に固定したレ
イアウトをもつために電源ラインの補強の難しいＳＯＧ
型半導体装置の電源電圧変動を抑える。 【構成】 Ｐチャネルトランジスターのソース・ドレイ
ン１０をＧＮＤライン２に接続し、一方、Ｎチャネルト
ランジスターのソース・ドレイン１０を電源ライン１に
接続する。このようにしてソース・ドレイン１０とＰ型
サブ基板１２、又はソース・ドレイン１０とＮウエル１
３の間に逆バイアスをかけることにより接合容量を形成
し、これを電源ライン１とＧＮＤライン２の間に挿入す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に高速動作により半導体装置内の電源電圧変動が大きく
なりつつある半導体装置の電源電圧安定化技術に関す
る。
に高速動作により半導体装置内の電源電圧変動が大きく
なりつつある半導体装置の電源電圧安定化技術に関す
る。
【０００２】
【従来の技術】最近の半導体装置ではその規模の増大と
高速動作に伴い、内部の論理セルのスイッチングによる
電源ラインの電位変動が問題になってきている。特に複
数個の論理セルが規則正しく全面に配置されたＳＯＧ
（ＳＥＡ ＯＦ ＧＡＴＥ）型半導体装置では、あらか
じめ電源ラインが固定されて配置されているため電源ラ
インの補強等の手段がとりにくく、この電位変動を低減
させることが非常に困難になってきている。
高速動作に伴い、内部の論理セルのスイッチングによる
電源ラインの電位変動が問題になってきている。特に複
数個の論理セルが規則正しく全面に配置されたＳＯＧ
（ＳＥＡ ＯＦ ＧＡＴＥ）型半導体装置では、あらか
じめ電源ラインが固定されて配置されているため電源ラ
インの補強等の手段がとりにくく、この電位変動を低減
させることが非常に困難になってきている。
【０００３】この解決策の一つとして例えば未使用の論
理セルの領域に２種類の配線を用いて配線層間容量を形
成し、これを電源ラインとグラウンドラインとの間に接
続するという方法が、発明されている（特開昭６４−７
４７３７号公報）。
理セルの領域に２種類の配線を用いて配線層間容量を形
成し、これを電源ラインとグラウンドラインとの間に接
続するという方法が、発明されている（特開昭６４−７
４７３７号公報）。
【０００４】しかし最近の半導体装置は、高速動作のた
め、配線間のクロストークが非常に問題になってきてお
り、このクロストーク低減の一環として例えば配線層間
の絶縁膜の誘電率を下げる傾向にある。そのため前述し
た配線層間容量では、その容量が少なくなり効果をほと
んど有しなくなってきている。また配線層間容量は、そ
の面積を相当大きくとらないと、ほとんど効果はなく、
半導体装置内に形成してもその容量は高々１００ｐＦ程
度しか作れないのが現状である。
め、配線間のクロストークが非常に問題になってきてお
り、このクロストーク低減の一環として例えば配線層間
の絶縁膜の誘電率を下げる傾向にある。そのため前述し
た配線層間容量では、その容量が少なくなり効果をほと
んど有しなくなってきている。また配線層間容量は、そ
の面積を相当大きくとらないと、ほとんど効果はなく、
半導体装置内に形成してもその容量は高々１００ｐＦ程
度しか作れないのが現状である。
【０００５】別の方法として、未使用の論理セルの接合
容量を電源ラインとグラウンドラインとの間に接続する
という方法が、発明されている（特開昭６１−１９４７
３９号公報）。
容量を電源ラインとグラウンドラインとの間に接続する
という方法が、発明されている（特開昭６１−１９４７
３９号公報）。
【０００６】この方法では例えばチップにＰ型半導体の
サブを用いた場合、Ｎウエル（Ｎ型半導体）とチップの
サブ（Ｐ型半導体）との間の接合容量を用いている。説
明の中ではソース・ドレインも電源ライン及びグラウン
ドラインに接続されているが、丁度コンデンサーの両端
に同電位を与えるような形になっているため接合容量と
してはまったく機能していない。これは、ＳＯＧ型半導
体の配置配線上の制約のためと考えられる。したがっ
て、結果的にＮウエルとチップのサブとの間の接合容量
のみが有効な容量として機能している。一般にＮウエル
もサブもその不純物濃度が非常に小さいため、この接合
容量を形成している空乏層の幅が非常に広くなってしま
う。特に接合容量は、この空乏層の幅に反比例するた
め、これはとりもなおさず接合容量が小さくなってしま
うことを意味している。そのため、この接合容量が思っ
たほど大きな値とはならず役に立たないのが現状であ
る。例えば１辺が１０ｍｍ程度のＣＭＯＳ型半導体で
は、その接合容量は約２０００ｐＦ程度である。
サブを用いた場合、Ｎウエル（Ｎ型半導体）とチップの
サブ（Ｐ型半導体）との間の接合容量を用いている。説
明の中ではソース・ドレインも電源ライン及びグラウン
ドラインに接続されているが、丁度コンデンサーの両端
に同電位を与えるような形になっているため接合容量と
してはまったく機能していない。これは、ＳＯＧ型半導
体の配置配線上の制約のためと考えられる。したがっ
て、結果的にＮウエルとチップのサブとの間の接合容量
のみが有効な容量として機能している。一般にＮウエル
もサブもその不純物濃度が非常に小さいため、この接合
容量を形成している空乏層の幅が非常に広くなってしま
う。特に接合容量は、この空乏層の幅に反比例するた
め、これはとりもなおさず接合容量が小さくなってしま
うことを意味している。そのため、この接合容量が思っ
たほど大きな値とはならず役に立たないのが現状であ
る。例えば１辺が１０ｍｍ程度のＣＭＯＳ型半導体で
は、その接合容量は約２０００ｐＦ程度である。
【０００７】
【発明が解決しようとする課題】このように、ＳＯＧ型
半導体装置の電源ラインの電位変動を抑えるために幾つ
かの対応方法が発明されているが、どれもその効果が薄
く解決手段までには到っていない。
半導体装置の電源ラインの電位変動を抑えるために幾つ
かの対応方法が発明されているが、どれもその効果が薄
く解決手段までには到っていない。
【０００８】そこで、本発明は、前記従来のＳＯＧ型半
導体装置の電源ラインの電位変動が大きい欠点を改良
し、電源ラインの電位変動を確実に抑えようとするもの
である。
導体装置の電源ラインの電位変動が大きい欠点を改良
し、電源ラインの電位変動を確実に抑えようとするもの
である。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するため、同一チップ上に、複数個の論理セルが規則
正しく全面に配置されたＣＭＯＳタイプのＳＯＧ型半導
体装置において、未使用である論理セルのＮチャネルト
ランジスターのソース又はドレインが第一配線層で電源
ラインに接続し、かつ、Ｐチャネルトランジスターのソ
ース又はドレインが第一配線層でグラウンドラインに接
続される半導体装置を、手段として採用する。
決するため、同一チップ上に、複数個の論理セルが規則
正しく全面に配置されたＣＭＯＳタイプのＳＯＧ型半導
体装置において、未使用である論理セルのＮチャネルト
ランジスターのソース又はドレインが第一配線層で電源
ラインに接続し、かつ、Ｐチャネルトランジスターのソ
ース又はドレインが第一配線層でグラウンドラインに接
続される半導体装置を、手段として採用する。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の平面図であ
り、理解し易いようにＳＯＧ型半導体装置の論理セル領
域のみを示し、しかも未使用の論理セルを示す。
て説明する。図１は、本発明の一実施例の平面図であ
り、理解し易いようにＳＯＧ型半導体装置の論理セル領
域のみを示し、しかも未使用の論理セルを示す。
【００１１】図１において、電源ライン１は、例えば第
一アルミニウム配線で形成され、ＧＮＤ（グラウンド）
ライン２も同様に第一アルミニウム配線で形成されてい
る。また、３は、Ｐチャネルトランジスターを示し、４
は、Ｎチャネルトランジスターを示す。１０は、Ｐチャ
ネルトランジスター３とＮチャネルトランジスター４の
ソース・ドレインを示す。１１はゲートを示し、前記電
源ライン１、ＧＮＤライン２、Ｐチャネルトランジスタ
ー３、Ｎチャネルトランジスター４、ソース・ドレイン
１０と合わせて、ＣＭＯＳ構造の論理セルを形成してい
る。
一アルミニウム配線で形成され、ＧＮＤ（グラウンド）
ライン２も同様に第一アルミニウム配線で形成されてい
る。また、３は、Ｐチャネルトランジスターを示し、４
は、Ｎチャネルトランジスターを示す。１０は、Ｐチャ
ネルトランジスター３とＮチャネルトランジスター４の
ソース・ドレインを示す。１１はゲートを示し、前記電
源ライン１、ＧＮＤライン２、Ｐチャネルトランジスタ
ー３、Ｎチャネルトランジスター４、ソース・ドレイン
１０と合わせて、ＣＭＯＳ構造の論理セルを形成してい
る。
【００１２】配線ａ７、配線ｂ８、配線ｃ９は、すべて
第一アルミニウム配線で形成されている。ビアホール５
は、電源ライン１と配線ａ７とを接続する。また、コン
タクト６は、配線ａ７とＮチャネルトランジスター４の
ソース・ドレイン１０とを接続する。配線ｂ８は、ビア
ホール５とコンタクト６で電源ライン１とＮチャネルト
ランジスター４のソース・ドレイン１０とを接続してい
る。一方、配線ｃ９は、ビアホール５とコンタクト６と
でＧＮＤライン２とＰチャネルトランジスター３のソー
ス・ドレイン１０とを接続している。
第一アルミニウム配線で形成されている。ビアホール５
は、電源ライン１と配線ａ７とを接続する。また、コン
タクト６は、配線ａ７とＮチャネルトランジスター４の
ソース・ドレイン１０とを接続する。配線ｂ８は、ビア
ホール５とコンタクト６で電源ライン１とＮチャネルト
ランジスター４のソース・ドレイン１０とを接続してい
る。一方、配線ｃ９は、ビアホール５とコンタクト６と
でＧＮＤライン２とＰチャネルトランジスター３のソー
ス・ドレイン１０とを接続している。
【００１３】この接続状態を例えばＰ型サブ基板を用い
たＣＭＯＳ型半導体装置に適用して模式的に示した断面
図が、図２である。図２において、電源ライン１、ＧＮ
Ｄライン２、ソース・ドレイン１０、ゲート１１は、図
１に示したものと同様である。１２は、Ｐ型サブ（半導
体）基板を示し、１３は、Ｎウエル（Ｎ型半導体）を示
す。図２において明らかなように、ソース・ドレイン１
０の領域にコンデンサーが形成され、各々電源ライン１
とＧＮＤライン２から電位の供給を受けている。
たＣＭＯＳ型半導体装置に適用して模式的に示した断面
図が、図２である。図２において、電源ライン１、ＧＮ
Ｄライン２、ソース・ドレイン１０、ゲート１１は、図
１に示したものと同様である。１２は、Ｐ型サブ（半導
体）基板を示し、１３は、Ｎウエル（Ｎ型半導体）を示
す。図２において明らかなように、ソース・ドレイン１
０の領域にコンデンサーが形成され、各々電源ライン１
とＧＮＤライン２から電位の供給を受けている。
【００１４】更に、本発明の一実施例を回路的に示した
ものが、図３である。図３において、電源ライン１、Ｇ
ＮＤライン２、Ｐチャネルトランジスター３、Ｎチャネ
ルトランジスター４は、図１及び図２に示したものと同
様である。
ものが、図３である。図３において、電源ライン１、Ｇ
ＮＤライン２、Ｐチャネルトランジスター３、Ｎチャネ
ルトランジスター４は、図１及び図２に示したものと同
様である。
【００１５】一般にソース・ドレイン１０は、その拡散
抵抗を下げるために不純物濃度を濃くしており、前述し
た空乏層の幅が非常に狭くなっている。そのため、この
空乏層に形成される接合容量は、非常に大きい値とな
る。例えば、一辺が１０ｍｍ程度のＣＭＯＳ型半導体で
は、この接合容量は、２００００ｐＦにもなり、従来の
方法による接合容量と対比して約１０倍である。
抵抗を下げるために不純物濃度を濃くしており、前述し
た空乏層の幅が非常に狭くなっている。そのため、この
空乏層に形成される接合容量は、非常に大きい値とな
る。例えば、一辺が１０ｍｍ程度のＣＭＯＳ型半導体で
は、この接合容量は、２００００ｐＦにもなり、従来の
方法による接合容量と対比して約１０倍である。
【００１６】
【発明の効果】以上説明したように、本発明は、未使用
論理セルのソース・ドレインの一方を電源ラインに接続
し、他方をＧＮＤラインに接続することにより、非常に
大きな接合容量を電源ラインとＧＮＤラインに形成する
ことができ、電源ラインの電位変動を抑えることができ
るという効果を奏する。
論理セルのソース・ドレインの一方を電源ラインに接続
し、他方をＧＮＤラインに接続することにより、非常に
大きな接合容量を電源ラインとＧＮＤラインに形成する
ことができ、電源ラインの電位変動を抑えることができ
るという効果を奏する。
【図１】本発明の一実施例の平面図である。
【図２】本発明の一実施例を模式的に示した断面図であ
る。
る。
【図３】本発明の一実施例を回路的に示した図である。
１ 電源ライン ２ ＧＮＤ（グラウンド）ライン ３ Ｐチャネルトランジスター ４ Ｎチャネルトランジスター ５ ビアホール ６ コンタクト ７ 配線ａ ８ 配線ｂ ９ 配線ｃ １０ ソース・ドレイン １１ ゲート １２ Ｐ型サブ基板 １３ Ｎウエル
Claims (3)
- 【請求項１】 同一チップ上に、複数個の論理セルが規
則正しく全面に配置されたＣＭＯＳタイプのＳＯＧ型半
導体装置において、未使用である論理セルのＮチャネル
トランジスターのソース又はドレインが第一配線層で電
源ラインに接続し、かつ、Ｐチャネルトランジスターの
ソース又はドレインが第一配線層でグラウンドラインに
接続されることを特徴とする半導体装置。 - 【請求項２】 電源ラインとＮチャネルトランジスター
のソース又はドレインとをビアホールとコンタクトとで
接続する配線と、グラウンドラインとＰチャネルトラン
ジスターのソース又はドレインとをビアホールとコンタ
クトとで接続する配線とを備えることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記第一配線層がアルミニウムで形成さ
れることを特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039638A JPH08236733A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置 |
| DE19607328A DE19607328A1 (de) | 1995-02-28 | 1996-02-27 | Halbleiteranordnung mit P-N-Übergangskondensator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039638A JPH08236733A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236733A true JPH08236733A (ja) | 1996-09-13 |
Family
ID=12558643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039638A Pending JPH08236733A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08236733A (ja) |
| DE (1) | DE19607328A1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275661A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 半導体装置 |
-
1995
- 1995-02-28 JP JP7039638A patent/JPH08236733A/ja active Pending
-
1996
- 1996-02-27 DE DE19607328A patent/DE19607328A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275661A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19607328A1 (de) | 1996-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971007 |