JP2720783B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2720783B2
JP2720783B2 JP5351532A JP35153293A JP2720783B2 JP 2720783 B2 JP2720783 B2 JP 2720783B2 JP 5351532 A JP5351532 A JP 5351532A JP 35153293 A JP35153293 A JP 35153293A JP 2720783 B2 JP2720783 B2 JP 2720783B2
Authority
JP
Japan
Prior art keywords
gate
channel
basic cell
diffusion layer
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5351532A
Other languages
English (en)
Other versions
JPH07202146A (ja
Inventor
浩一 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP5351532A priority Critical patent/JP2720783B2/ja
Priority to KR1019940037743A priority patent/KR0165989B1/ko
Publication of JPH07202146A publication Critical patent/JPH07202146A/ja
Priority to US08/719,203 priority patent/US6057568A/en
Application granted granted Critical
Publication of JP2720783B2 publication Critical patent/JP2720783B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳのゲートアレイまたはスタンダードセル方
式の半導体集積回路に関する。
【０００２】
【従来の技術】近年のＣＭＯＳ論理ＬＳＩにおいては、
主にＭＯＳトランジスタのゲート長（Ｌ）の縮小により
トランジスタの駆動能力向上が図られ、ＬＳＩチップと
して高速化及び素子の高集積化を実現している。一方、
ゲート長の縮小によりゲート抵抗が増加し、回路動作速
度が劣化するのを抑えるため、ゲートシリサイドやサリ
サイド等、ゲート電極の低抵抗化を目的としたプロセス
が製造上必須となっている。
【０００３】ゲート長が０．５μｍ〜０．３５μｍの、
ポリシリコンゲートを用いたＣＭＯＳ−ＬＳＩにおいて
は、Ｗ（タングステン）ポリサイド、Ｔｉ（チタン）ま
たはＣｏ（コバルト）シリサイドが実用化されている。
しかしながら、今後実用化が予定されている０．２５μ
ｍ以下のゲート長のＭＯＳトランジスタに関しては、前
述のＷポリサイド、ＴｉまたはＣｏシリサイドプロセス
によるゲート電極の低抵抗化技術がまだ確立されていな
い。
【０００４】現在、ＳＯＧ（Sea-Of-Gates：シー−オブ
−ゲート）やスタンダードセル方式ＬＳＩ等で代表され
る、ＣＭＯＳの特定用途向けＬＳＩ（ＡＳＩＣ：Applic
ation Specific IC ：アプリケーション・スペシフィッ
ク・ＩＣ）の内部基本セルとしては、一般的に図７に示
す特開昭５９−１５０４４６号公報に開示されるセルレ
イアウトを基本としたものが採用されている。
【０００５】図７において、７０１はＰチャネル型ＭＯ
Ｓトランジスタ群、７０２はＮチャネル型ＭＯＳトラン
ジスタ群、７０４はＮウェルコンタクト拡散層、７０５
はＰウェルコンタクト拡散層、７０６ａ，７０６ｂ，７
０６ｃはＰ＋拡散層、７０７ａ，７０７ｂ，７０７ｃは
Ｎ＋拡散層、７０８ａ，７０８ｂはＰチャネル型ＭＯＳ
ゲート、７０９ａ，７０９ｂはＮチャネル型ＭＯＳゲー
トを示している。
【０００６】すなわち、図７の基本セルは、２個づつソ
ースまたはドレイン領域を共有する形で直列接続された
４個のＰチャネル型ＭＯＳトランジスタ群７０１と、同
様に２個づつ直列接続された４個のＮチャネル型ＭＯＳ
トランジスタ群７０２で構成されている。このように、
基本セルのトランジスタが、ソースまたはドレイン領域
を共有する形で２個直列接続された構成でレイアウトさ
れるのは、２入力のＮＡＮＤまたはＮＯＲゲートが効率
よく構成可能なためである。
【０００７】基本セルのトランジスタのゲート幅（Ｗ）
は、通常ランダムロジックの標準負荷に対して最適とな
るように決定される。ランダムロジックの標準負荷と
は、例えばファンアウト数２、アルミ配線負荷２ｍｍと
いう値であり、容量換算で約０．５ｐＦである。このた
め、現在実用化されている基本セルのゲート幅（Ｗ）
は、一般に１０μｍ〜２０μｍとなっている。
【０００８】図８（ａ）は図７の基本セル上に２入力Ｎ
ＡＮＤ回路をレイアウトしたものであり、図８（ｂ）は
図８（ａ）のレイアウトの等価回路図である。
【０００９】図８（ｂ），（ｂ）において、８０４はＮ
ウェルコンタクト拡散層、８０５はＰウェルコンタクト
拡散層、８０６ａ，８０６ｂ，８０６ｃはＰ＋拡散層、
８０７ａ，８０７ｂ，８０７ｃはＮ＋拡散層、８０８
ａ，８０８ｂはＰチャネル型ＭＯＳゲート、８０９ａ，
８０９ｂはＮチャネル型ＭＯＳゲート、８１０は電源配
線、８１１は接地配線、８１２は第１入力端子配線、８
１３は第２入力端子配線、８１４は出力端子配線、８１
５はコンタクトを示している。
【００１０】図８（ａ）において、電源電位は電源配線
８１０からコンタクト８１５を通じてＮウェルコンタク
ト拡散層８０４、Ｐ＋拡散層８０６ａ、８０６ｃに与え
られ、接地電位は接地配線８１１からコンタクト８１５
を通じてＰウェルコンタクト拡散層８０５とＮ＋拡散層
８０７ａに与えられる。
【００１１】Ｐチャネル型ＭＯＳゲート８０８ａとＮチ
ャネル型ＭＯＳゲート８０９ａは第２入力端子配線８１
３で接続され、Ｐチャネル型ＭＯＳゲート８０８ｂとＮ
チャネル型ＭＯＳゲート８０９ｂは第１入力端子配線８
１２で接続され、Ｐ＋拡散層８０６ｂとＮ＋拡散層８０
７ｃは出力端子配線８１４で接続されている。
【００１２】いま、仮に基本セルのトランジスタとして
ゲート長（Ｌ）０．２５μｍ、ゲート幅（Ｗ）１０μ
ｍ、ゲート酸化膜厚（ｔox）７ｎｍのものを考える。ゲ
ート長（Ｌ）０．２５μｍルールトランジスタにおい
て、Ｐチャネル型ＭＯＳトランジスタを表面チャネル型
にすることを前提にすれば、図８（ａ）のＰチャネル型
ＭＯＳゲート８０８ａ，８０８ｂはＰ型ポリシリコン、
Ｎチャネル型ＭＯＳゲート８０９ａ，８０９ｂはＮ型ポ
リシリコンで形成される。
【００１３】このようにＰチャネル型ＭＯＳゲートをＰ
型ポリシリコン、Ｎチャネル型ＭＯＳゲートをＮ型ポリ
シリコンとする構造は、通常、ＰＮゲート構造またはデ
ュアルゲート構造と呼ばれる。したがって、Ｐ型および
Ｎ型ポリシリコンのシート抵抗（ρｓ）をそれぞれ３０
０Ω／□、１００Ω／□としてゲート抵抗（Ｒg ）を計
算すると、次のようになる。
【００１４】 ・Ｐチャネル型ＭＯＳゲート ： Ｒgp＝１２ｋΩ ・Ｎチャネル型ＭＯＳゲート ： Ｒgn＝ ４ｋΩ 一方、ゲート酸化膜を介したゲート容量（Ｃg ）は Ｃg ＝１２．３ｆＦ となるから、ゲート自身の時定数（τg ）は次のように
なる。
【００１５】・Ｐチャネル型ＭＯＳゲート ： τgp＝
Ｒgp・Ｃg ＝１４８ｐｓ ・Ｎチャネル型ＭＯＳゲート ： τgn＝Ｒgn・Ｃg ＝
４９．２ｐｓ ゲート長０．２５μｍのＣＭＯＳデバイスでは、ゲート
抵抗を無視した場合のインバータ回路の伝搬遅延時間
（ｔpd）が約６０ｐｓとなることが予想されるのに対
し、上記のゲートの時定数を考慮した場合の伝搬遅延時
間（ｔpd）は約１２０ｐｓとなることが予想される。こ
のようにゲート長０．２５μｍ以下のＰＮゲート構造Ｃ
ＭＯＳデバイスにおいては、ゲート抵抗が伝搬遅延時間
（ｔpd）に及ぼす影響が無視できなくなる。
【００１６】換言すれば、従来の基本セルレイアウトで
ゲート長０．２５μｍ以下のＰＮゲート構造ＣＭＯＳデ
バイスを製造し、特性の向上を図ろうとすると、ゲート
抵抗の低抵抗化を目的としたゲートシリサイドやサリサ
イド等のプロセスが必須となる。しかしながら、前述の
ようにゲート長０．２５μｍ以下のポリシリコンゲート
を安定に歩留まり良く低抵抗化するシリサイド技術はま
だ確立されていない。
【００１７】このようにゲート抵抗を考慮すると、図８
（ｂ）で表される２入力ＮＡＮＤ回路は、ゲートに等価
ゲート抵抗８１６ａ〜８１６ｄが付加された図８（ｃ）
に示すような等価回路で表現できる。
【００１８】一方、レイアウト面からゲート抵抗を小さ
くする方法として、ゲート形状を改良することが考えら
れる。これまで基本セルのゲート形状に関する公知例と
しては、特開昭６０−４７４４１号公報に開示されてい
る、図９に示すようなセルレイアウトがあげられるだけ
である。
【００１９】図９において、９０１ａ，９０１ｂはＰチ
ャネル型ＭＯＳトランジスタ群、９０２ａ，９０２ｂは
Ｎチャネル型ＭＯＳトランジスタ、９０４ａ，９０４
ｂ，９０４ｃはＮウェルコタクト拡散層、９０５ａ，９
０５ｂ，９０５ｃはＰウェルコンタクト拡散層、９０６
ａ，９０６ｂ，９０６ｃ，９０６ｄ，９０６ｅ，９０６
ｆ，９０６ｇはＰ＋拡散層、９０７ａ，９０７ｂ，９０
７ｃ，９０７ｄ，９０７ｅ，９０７ｆ，９０７ｇはＮ＋
拡散層、９０８ａ，９０８ｂ，９０８ｃ，９０８ｄはＰ
チャネル型ＭＯＳゲート、９０９ａ，９０９ｂ，９０９
ｃ，９０９ｄはＮチャネル型ＭＯＳゲートを示してい
る。
【００２０】すなわち、図９の基本セルは、ソースまた
はドレイン領域を共有する形で直列接続された２個のＰ
チャネル型ＭＯＳトランジスタ９０１ｂとソースまたは
拡散層領域の周囲に延在させたゲート電極を有する２個
のＰチャネル型ＭＯＳトランジスタ９０１ａ、そして同
様に２個直列接続されたＮチャネル型ＭＯＳトランジス
タ９０２ｂとソースまたは拡散層領域の周囲に延在させ
たゲート電極を有する２個のＮチャネル型ＭＯＳトラン
ジスタ９０２ａの、合計８個のＭＯＳトランジスタで構
成されている。
【００２１】この公知例の特徴は、図９の９０８ｃ，９
０８ｄ及び９０９ｃ，９０９ｄのように、ゲート電極を
ソースまたはドレイン拡散層領域の周囲に延在させた形
状とする点にある。しかし、これは機能ブロック、特に
メモリセルを効率良くレイアウトするためのゲート電極
形状の改良であり、本発明で着目しているゲート電極の
低抵抗化を実現するものではない。
【００２２】
【発明が解決しようとする課題】以上述べたように、従
来の半導体集積回路の基本セル構成においては、セルを
構成する各トランジスタのゲート幅が標準負荷を駆動す
ることを基準として設定されているため、ゲート長が
０．２５μｍ以下のＣＭＯＳデバイスで同様のセルレイ
アウトを使用するとゲート抵抗が増加し、回路動作速度
が劣化するという問題点があった。
【００２３】また、製造プロセスによりゲート抵抗を低
下させるには、ゲートシリサイド及びサリサイド等、製
造プロセスの増加を招くという問題点があった。
【００２４】この発明は上記の課題を解決するためにな
されたもので、微細化に伴うゲート抵抗増加が招く回路
動作速度の劣化を抑えることのできる半導体集積回路を
提供することを目的とする。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、Ｐチャネル型ＭＯＳトランジスタ群、及び
Ｎチャネル型ＭＯＳトランジスタ群から構成されたＣＭ
ＯＳトランジスタ群を含む複数の基本セルを有するゲー
トアレイまたはスタンダードセル方式の半導体集積回路
において、該基本セルを構成する全てのＭＯＳトランジ
スタのゲート幅が５μｍ以下であり、前記ＭＯＳトラン
ジスタが１つの拡散層領域を共有することにより、２つ
のトランジスタが接続されて形成されており、そのゲー
ト電極が、共有されていない拡散層領域の周囲を囲む形
状であり、かつ電気的に閉ループを形成するようにした
ことを特徴とする。
【００２６】また、前記基本セルを構成する全てのＰチ
ャネル型ＭＯＳトランジスタのゲート電極がＰ型ポリシ
リコンで形成され、かつ該基本セルを構成するＮチャネ
ルトランジスタのゲート電極がＮ型ポリシリコンで形成
されることを特徴とする。
【００２７】さらに、前記基本セルはＳＯＩ基板上に形
成されるようにしたことを特徴とする。
【００２８】
【作用】上記構成による半導体集積回路では、基本セル
を構成する全てのＭＯＳトランジスタのゲート幅が５μ
ｍ以下であり、ＭＯＳトランジスタが１つの拡散層領域
を共有することにより、２つのトランジスタが接続され
て形成されており、そのゲート電極が、共有されていな
い拡散層領域の周囲を囲む形状であり、かつ電気的に閉
ループを形成することで、ゲートシリサイド及びサリサ
イドプロセス無しで、ゲート抵抗が回路の動作速度に及
ぼす影響を抑える。
【００２９】また、基本セルを構成する全てのＰチャネ
ル型ＭＯＳトランジスタのゲート電極をＰ型ポリシリコ
ンで形成し、かつ該基本セルを構成するＮチャネルトラ
ンジスタのゲート電極をＮ型ポリシリコンで形成するこ
とで、伝搬遅延時間に対するゲート抵抗の影響を小さく
抑える。
【００３０】さらに、基本セルをＳＯＩ基板上に形成す
ることで、基本セルからＮウェル及びＰウェルコンタク
ト拡散層を無くし、ゲート容量の低減を図る。
【００３１】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
【００３２】図１（ａ）は本発明の第１の実施例を示す
ＬＳＩの内部基本セルレイアウト図であり、１０１はＰ
チャネル型ＭＯＳトランジスタ群、１０２はＮチャネル
型ＭＯＳトランジスタ群、１０３は基本セル、１０４は
Ｎウェルコンタクト拡散層、１０５はＰウェルコンタク
ト拡散層、１０６ａ，１０６ｂ，１０６ｃはＰ＋拡散
層、１０７ａ，１０７ｂ，１０７ｃはＮ＋拡散層、１０
８ａ，１０８ｂはＰチャネル型ＭＯＳゲート、１０９
ａ，１０９ｂはＮチャネル型ＭＯＳゲートを示してい
る。
【００３３】すなわち、本実施例の基本セル１０３は、
２個づつソースまたはドレイン拡散層領域を共有する形
で直列接続された４個のＰチャネル型ＭＯＳトランジス
タ群１０１と、同様に２個づつソースまたはドレイン拡
散層領域を共有する形で直列接続された４個のＮチャネ
ル型ＭＯＳトランジスタ群１０２から構成されている。
【００３４】Ｐチャネル型ＭＯＳゲート１０８ａ，１０
８ｂはゲート幅（Ｗｐ）が５μｍ以下であり、共有する
Ｐ＋拡散層１０６ｂとは異なるＰ＋拡散層１０６ａ，１
０６ｃをそれぞれ囲む形状である。Ｎチャネル型ＭＯＳ
ゲート１０９ａ，１０９ｂも同様に、ゲート幅（Ｗｎ）
は５μｍ以下であり、かつ共有するＮ＋拡散層１０７ｂ
とは異なるＮ＋拡散層１０７ａ，１０７ｃをそれぞれ囲
む形状である。Ｐチャネル型ＭＯＳゲート１０８ａ，１
０８ｂ、Ｎチャネル型ＭＯＳゲート１０９ａ，１０９ｂ
は共に電気的に閉ループを形成している。
【００３５】図１（ｂ）は図１（ａ）中Ａ−Ａ′におけ
るＰチャネル型ＭＯＳトランジスタ部の断面図を、また
は図１（ｃ）は図１（ａ）中Ｂ−Ｂ′におけるＮチャネ
ル型ＭＯＳトランジスタ部の断面図をそれぞれ示す。
【００３６】図１（ｂ），（ｃ）の断面図において、１
１０はＰ型基板（Ｐ−ｓｕｂ）、１１１はＮウェル層
（Ｎ−ｗｅｌｌ）、１１２はＰウェル層（Ｐ−ｗｅｌ
ｌ）、１１６は分離酸化膜を示している。
【００３７】すなわち、本実施例の基本セル１０３のＰ
チャネル型ＭＯＳゲート１０８ａ，１０８ｂは、トラン
ジスタ部分と分離酸化膜１１６上に形成されている。図
１（ｃ）の断面図においても、図１（ｂ）と同様に、本
実施例の基本セル１０３のＮチャネル型ＭＯＳゲート１
０９ａ，１０９ｂは、トランジスタ部分と分離酸化膜１
１６上に形成されている。
【００３８】本実施例ではゲート長（Ｌ）０．２５μｍ
の表面チャネル型ＰＭＯＳ及びＮＭＯＳを想定し、Ｐチ
ャネル型ＭＯＳゲート１０８ａ，１０８ｂはＰ型ポリシ
リコン、Ｎチャネル型ＭＯＳゲート１０９ａ，１０９ｂ
はＮ型ポリシリコンでそれぞれ形成されている。
【００３９】図２（ａ）は図１の基本セルアレイ・レイ
アウトに２入力ＮＡＮＤの配線パターンをレイアウトし
たものであり、図２（ｂ）はその２入力ＮＡＮＤの等価
回路図である。
【００４０】図２（ａ），（ｂ）において、２０１はＰ
チャネル型ＭＯＳトランジスタ群、２０２はＮチャネル
型ＭＯＳトランジスタ群、２０３は基本セル、２０４は
Ｎウェルコンタクト拡散層、２０５はＰウェルコンタク
ト拡散層、２０６ａ，２０６ｂ，２０６ｃはＰ＋拡散
層、２０７ａ，２０７ｂ，２０７ｃはＮ＋拡散層、２０
８ａ，２０８ｂはＰチャネル型ＭＯＳゲート、２０９
ａ，２０９ｂはＮチャネル型ＭＯＳゲート、２１０は電
源配線、２１１は接地配線、２１２は第１入力端子配
線、２１３は第２入力端子配線、２１４は出力端子配
線、２１５はコンタクトを示している。
【００４１】このレイアウト例においては、電源電位は
電源配線２１０からコンタクト２１５を通じてＮウェル
コンタクト拡散層２０４、Ｐ＋拡散層２０６ａ，２０６
ｃに与えられ、接地電位は接地配線２１１からコンタク
ト２１５を通じてＰウェルコンタクト拡散層２０５とＮ
＋拡散層２０７ａに与えられる。
【００４２】Ｐチャネル型ＭＯＳゲート２０８ａとＮチ
ャネル型ＭＯＳゲート２０９ａは第２入力端子配線２１
３で接続され、Ｐチャネル型ＭＯＳゲート２０８ｂとＮ
チャネル型ＭＯＳゲート２０９ｂは第１入力端子配線２
１２で接続され、Ｐ＋拡散層２０６ｂとＮ＋拡散層２０
７ｃは出力端子配線２１４で接続されている。
【００４３】この実施例におけるゲート抵抗及び容量を
図５を用いて解析する。
【００４４】図５（ａ）は本実施例におけるＰチャネル
型ＭＯＳゲート１０８ｂの部分拡大図であり、図５
（ｂ）はこのゲート抵抗の等価回路図、図５（ｃ）は図
５（ａ）中Ｅ−Ｅ′における断面図である。
【００４５】図５（ａ），（ｂ），（ｃ）において、５
０６ａ，５０６ｂはＰ＋拡散層、５０８はＰチャネル型
ＭＯＳゲート、５１０はＰ型基板（Ｐ−ｓｕｂ）、５１
１はＮウェル層（Ｎ−ｗｅｌｌ）、５１２はゲート長
（Ｌ）、５１３はゲート幅（Ｗ）、５１５はコンタク
ト、５１６は分離酸化膜、５１７ａ，５１７ｂ，５１７
ｃはゲートコンタクト部幅（Ｗａ，Ｗｂ，Ｗｃ）、５１
８ａ，５１８ｂ，５１８ｃ，５１８ｄはゲート電極長
（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ）、５１９はチャネル部ゲー
ト抵抗（Ｒg1）、５２０はゲートコンタクト部抵抗（Ｒ
g2）、５２１はチャネル部ゲート容量（Ｃg1）、５２２
はゲートコンタクト部容量（Ｃg2）を示している。
【００４６】いま、図５（ａ）のコンタクト５１５から
信号の電位が与えられ、ゲート長（Ｌ）５１２を０．２
５μｍとして、ゲートコンタクト部幅５１７ａ〜５１７
ｃ、ゲート電極長５１８ａ〜５１８ｄを、それぞれゲー
ト幅（Ｗ）５１３をパラメータとして次のように仮定す
る。
【００４７】 ゲートコンタクト部幅５１７ａ，５１７ｂ，５１７ｃ Ｗａ＝Ｗｂ＝Ｗｃ＝２μｍ ゲート電極長５１８ａ，５１８ｃ Ｌａ＝Ｌｃ＝４μｍ ゲート電極長５１８ｂ Ｌｂ＝Ｗ＋０．５μｍ ゲート電極長５１８ｄ Ｌｄ＝Ｗ＋２．５μｍ 一例として、ゲート幅（Ｗ）５１３を５μｍとして、図
５（ｂ）におけるチャネル部ゲート抵抗（Ｒg1）５１９
及びゲートコンタクト部抵抗（Ｒg2）５２０を求める
と、次のようになる。
【００４８】 チャネル部ゲート抵抗５１９ Ｒg1＝２．６ｋΩ ゲートコンタクト部抵抗５２０ Ｒg2＝６．９ｋΩ また、図５（ｃ）におけるチャネル部ゲート容量（Ｃg
1）５２１及びゲートコンタクト部容量（Ｃg2）５２２
を、分離酸化膜５１６の厚さ５０００Ａとして求める
と、次のようになる。
【００４９】 チャネル部ゲート容量５２１ Ｃg1＝３．１ｆＦ ゲートコンタクト部容量５２２ Ｃg2＝１．４ｆＦ 以上のデータからＰチャネル型ＭＯＳゲートのもつ時定
数（τgp）は、 τgp＝１６．８ｐｓ となり、Ｎチャネル型ＭＯＳゲートと合わせた時定数
（τg ）は、 τg ＝２２．４ｐｓ となる。このように、本発明の基本セル構造によれば、
伝搬遅延時間（ｔpd）に対するゲート抵抗の影響を小さ
く抑えることができる。
【００５０】図６は、図５（ａ），（ｂ），（ｃ）の構
造でのゲートの時定数τg （ｐｓ）のゲート幅Ｗ（μ
ｍ）に対する依存性を、従来構造の場合（６０１）と本
発明の第１の実施例の構造の場合（６０２）を比較して
示したものである。この図のように、本発明の基本セル
構造は、ゲート長（Ｌ）０．２５μｍのデバイスにおい
て、ポリシリゲートにシリサイドプロセス無しでもゲー
トの時定数を十分小さく抑えることができる。
【００５１】図３（ａ）は本発明の第２の実施例を示す
ＬＳＩの内部基本セルレイアウト図であり、本発明をＳ
ＩＭＯＸ（Separation by IMplantation of OXygen：セ
パレーション・バイ・インプランテーション・オブ・オ
キシジェン）基板等のＳＯＩ（Si on Insulator ：Ｓｉ
・オン・インシュレータ）基板上に適用したものであ
る。
【００５２】図３（ａ）において、３０１はＰチャネル
型ＭＯＳトランジスタ群、３０２はＮチャネル型ＭＯＳ
トランジスタ群、３０３は基本セル、３０６ａ，３０６
ｂ，３０６ｃはＰ＋拡散層、３０７ａ，３０７ｂ，３０
７ｃはＮ＋拡散層、３０８ａ，３０８ｂはＰチャネル型
ＭＯＳゲート、３０９ａ，３０９ｂはＮチャネル型ＭＯ
Ｓゲートを示している。
【００５３】すなわち、本実施例の基本セル３０３は、
第１の実施例と同様、２個づつソースまたはドレイン拡
散層領域を共有する形で直列接続された４個のＰチャネ
ル型ＭＯＳトランジスタ群３０１と、同様に２個づつソ
ースまたはドレイン拡散層領域を共有する形で直列接続
された４個のＮチャネル型ＭＯＳトランジスタ群３０２
から構成されている。
【００５４】Ｐチャネル型ＭＯＳゲート３０８ａ，３０
８ｂはゲート幅（Ｗp ）が５μｍ以下であり、共有する
Ｐ＋拡散層３０６ｂとは異なるＰ＋拡散層３０６ａ，３
０６ｃをそれぞれ囲む形状である。Ｎチャネル型ＭＯＳ
ゲート３０９ａ，３０９ｂも同様に、ゲート幅（Ｗｎ）
は５μｍ以下であり、かつ共有するＮ＋拡散層３０７ｂ
とは異なるＮ＋拡散層３０７ａ，３０７ｃをそれぞれ囲
む形状である。Ｐチャネル型ＭＯＳゲート３０８ａ，３
０８ｂ、Ｎチャネル型ＭＯＳゲート３０９ａ，３０９ｂ
は共に電気的に閉ループを形成している。
【００５５】図１に示す第１の実施例と異なり、本実施
例ではＮウェルコンタクト拡散層とＰウェルコンタクト
拡散層を基本セル中から無くしたことを特徴とする。こ
の構造によれば、素子のより高集積化が可能である。
【００５６】図３（ｂ）は図３（ａ）中Ｃ−Ｃ′におけ
るＰチャネル型ＭＯＳトランジスタ部の断面図を、また
図３（ｃ）は図３（ａ）中Ｄ−Ｄ′におけるＮチャネル
型ＭＯＳトランジスタ部の断面図をそれぞれ示す。尚、
図３（ｂ），（ｃ）において、３１０はＰ型基板（Ｐ−
ｓｕｂ）、３１１はＮ- 層、３１２はＰ- 層、３１６は
分離酸化膜、３１７は埋込み酸化膜を示している。
【００５７】図３（ｂ）の断面図において、本実施例の
基本セル３０３のＰチャネル型ＭＯＳゲート３０８ａ，
３０８ｂは、トランジスタ部分と分離酸化膜３１６上に
形成されている。図３（ｃ）の断面図においても同様
に、本実施例の基本セル３０３のＮチャネル型ＭＯＳゲ
ート３０９ａ，３０９ｂは、トランジスタ部分と分離酸
化膜３１６上に形成されている。
【００５８】また、本実施例においても第１の実施例と
同様に、ゲート長（Ｌ）０．２５μｍの表面チャネル型
ＰＭＯＳ及びＮＭＯＳを想定し、Ｐチャネル型ＭＯＳゲ
ート３０８ａ，３０８ｂはＰ型ポリシリコン、Ｎチャネ
ル型ＭＯＳゲート３０９ａ，３０９ｂはＮ型ポリシリコ
ンで形成されている。
【００５９】図３（ｂ）及び（ｃ）で第１の実施例の断
面図の図１（ｂ），（ｃ）と異なるのは、本実施例では
Ｐ型基板（Ｐ−ｓｕｂ）３１０上に埋め込み酸化膜３１
７が存在している点である。
【００６０】図４（ａ）は図３の基本セルアレイ・レイ
アウトに２入力ＮＡＮＤの配線パターンをレイアウトし
たものであり、図４（ｂ）はその２入力ＮＡＮＤの等価
回路図である。
【００６１】図４（ａ），（ｂ）において、４０１はＰ
チャネル型ＭＯＳトランジスタ群、４０２はＮチャネル
型ＭＯＳトランジスタ群、４０３は基本セル、４０６
ａ，４０６ｂ，４０６ｃはＰ＋拡散層、４０７ａ，４０
７ｂ，４０７ｃはＮ＋拡散層、４０８ａ，４０８ｂはＰ
チャネル型ＭＯＳゲート、４０９ａ，４０９ｂはＮチャ
ネル型ＭＯＳゲート、４１０は電源配線、４１１は接地
配線、４１２は第１入力端子配線、４１３は第２入力端
子配線、４１４は出力端子配線、４１５はコンタクトを
示している。
【００６２】このレイアウト例においては、電源電位は
電源配線４１０からコンタクト４１５を通じてＰ＋拡散
層４０６ａ，４０６ｃに与えられ、接地電位は接地配線
４１１からコンタクト４１５を通じてＮ＋拡散層４０７
ａに与えられる。Ｐチャネル型ＭＯＳゲート４０８ａと
Ｎチャネル型ＭＯＳゲート４０９ａは第２入力端子配線
４１３で接続され、Ｐチャネル型ＭＯＳゲート４０８ｂ
とＮチャネル型ＭＯＳゲート４０９ｂは第１入力端子配
線４１２で接続され、Ｐ＋拡散層４０６ｂとＮ＋拡散層
４０７ｃは出力端子配線４１４で接続されている。
【００６３】この第２の実施例においては、図２（ａ）
と比較して、図４（ａ）に示すようにＮウェル及びＰウ
ェルコンタクト拡散層が無い分、２ＮＡＮＤ回路を小さ
く構成できる。
【００６４】また、図３（ｂ），（ｃ）に示すように埋
込み酸化膜３１７が存在するため、第１の実施例よりも
ゲート容量の低減が可能である。例えば、埋め込み酸化
膜３１７の厚さを４０００Ａとして、図５の構造でゲー
トの時定数を計算すると、図６において本発明の第１の
実施例のデータ６０２よりも約１５％小さくなる。
【００６５】したがって、この第２の実施例のように、
ＳＩＭＯＸ基板等のＳＯＩ基板に本発明を適用した方が
特性改善の効果は大きいといえる。
【００６６】以上述べたように本発明によれば、内部基
本セルを構成するＭＯＳトランジスタのゲート幅を縮小
し、ゲート電極の形状を共有する拡散層とは異なるソー
スまたはドレイン拡散層周囲を囲む環状にすることによ
り、ゲートシリサイド及びサリサイドプロセス無しに、
ゲート抵抗が回路の動作速度に及ぼす影響を抑えること
ができる。尚、ゲートシリサイドまたはサリサイドプロ
セスを省略することにより、製造工程上は１２〜１８工
程の短縮が可能である。
【００６７】尚、本発明は上述した実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
【００６８】
【発明の効果】以上述べたように本発明によれば、微細
化に伴うゲート抵抗増加が招く回路動作速度の劣化を抑
えることのできる半導体集積回路を提供することができ
る。また、ゲート電極で取り囲まれている拡散領域は、
共有されている拡散領域ではなく、他方の拡散領域であ
るので、２つのＭＯＳトランジスタのゲートには独立に
信号を入力することができ、２つのトランジスタは自由
な接続（並列接続、直列接続等の自由な接続）が可能と
なる。さらに、拡散領域を取り囲んでいるゲート電極の
内、トランジスタの能力を決める部分は１辺のみである
ため、他の３辺は広く形成することができ、低抵抗化に
は有利となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の基本セルアレイのレイ
アウト図で、（ａ）は基本セルアレイ平面図、（ｂ）は
基本セルＰチャネル型ＭＯＳトランジスタ部内断面図、
（ｃ）は基本セルＮチャネル型ＭＯＳトランジスタ部内
断面図である。
【図２】本発明の一実施例における２入力ＮＡＮＤ回路
の配線レイアウト図で、（ａ）は配線レイアウト図、
（ｂ）は等価回路図である。
【図３】本発明の第２の実施例の基本セルアレイのレイ
アウト図で、（ａ）は基本セルアレイ平面図、（ｂ）は
基本セルＰチャネル型ＭＯＳトランジスタ部内断面図、
（ｃ）は基本セルＮチャネル型ＭＯＳトランジスタ部内
断面図である。
【図４】本発明の第２の実施例における２入力ＮＡＮＤ
回路の配線レイアウト図で、（ａ）は配線レイアウト
図、（ｂ）は等価回路図である。
【図５】本発明のＭＯＳゲート抵抗及び容量説明図で、
（ａ）はＰチャネルＭＯＳゲート部分拡大図、（ｂ）は
ゲート抵抗等価回路図、（ｃ）はゲート容量説明図であ
る。
【図６】ゲートの時定数（τg ）のゲート幅（Ｗ）依存
性を説明するための図である。
【図７】従来の基本セルレイアウト（公知例１）を示す
図である。
【図８】従来の基本セルにおける２入力ＮＡＮＤの配線
レイアウト図で、（ａ）は配線レイアウト図、（ｂ）は
等価回路図、（Ｃ）はゲート抵抗を考慮した等価回路図
である。
【図９】従来の基本セルレイアウト（公知例２）を示す
図である。
【符号の説明】
１０１，２０１，３０１，４０１…Ｐチャネル型ＭＯＳ
トランジスタ群 １０２，２０２，３０２，４０２…Ｎチャネル型ＭＯＳ
トランジスタ群 １０３，２０３，３０３，４０３…基本セル １０４，２０４，８０４…Ｎウェルコンタクト拡散層 １０５，２０５，８０５…Ｐウェルコンタクト拡散層 １０６ａ〜１０６ｃ，２０６ａ〜２０６ｃ，３０６ａ〜
３０６ｃ，４０６ａ〜４０６ｃ，５０６ａ，５０６ｂ，
８０６ｂ，８０６ｃ…Ｐ＋拡散層 １０７ａ〜１０７ｃ，２０７ａ〜２０７ｃ，３０７ａ〜
３０７ｃ，４０７ａ〜４０７ｃ，８０７ａ〜８０７ｃ…
Ｎ＋拡散層 １０８ａ，１０８ｂ，２０８ａ，２０８ｂ，３０８ａ，
３０８ｂ，４０８ａ，４０８ｂ，５０８，８０８ａ，８
０８ｂ…Ｐチャネル型ＭＯＳゲート １０９ａ，１０９ｂ，２０９ａ，２０９ｂ，３０９ａ，
３０９ｂ，４０９ａ，４０９ｂ，８０９ａ，８０９ｂ…
Ｎチャネル型ＭＯＳゲート １１０，３１０，５１０…Ｐ型基板（Ｐ−ｓｕｂ） １１１，３１１，５１１…Ｎウェル層（Ｎ−ｗｅｌｌ） １１２，３１２…Ｐウェル層（Ｐ−ｗｅｌｌ） １１６，３１６，５１６…分離酸化膜 ３１１…Ｎ- 層 ３１２…Ｐ- 層 ３１７…埋込み酸化膜 ２１０，４１０，８１０…電源配線 ２１１，４１１，８１１…接地配線 ２１２，４１２，８１２…入力端子１ ２１３，４１３，８１３…入力端子２ ２１４，４１４，８１４…出力端子 ２１５，４１５，８１５…コンタクト ５１２…ゲート長（Ｌ） ５１３…ゲート幅（Ｗ） ５１７…ゲートコンタクト部幅 ５１８…ゲート電極長 ５１９…チャネル部ゲート抵抗 ５２０…ゲートコンタクト部抵抗 ５２１…チャネル部ゲート容量 ５２２…ゲートコンタクト部容量 ６０１…従来構造のゲート時定数データ ６０２…第１の実施例の構造のゲート時定数データ ８１６…等価ゲート抵抗

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｐチャネル型ＭＯＳトランジスタ群、及
    びＮチャネル型ＭＯＳトランジスタ群から構成されたＣ
    ＭＯＳトランジスタ群を含む複数の基本セルを有するゲ
    ートアレイまたはスタンダードセル方式の半導体集積回
    路において、該基本セルを構成する全てのＭＯＳトラン
    ジスタのゲート幅が５μｍ以下であり、前記ＭＯＳトラ
    ンジスタが１つの拡散層領域を共有することにより、２
    つのトランジスタが接続されて形成されており、そのゲ
    ート電極が、共有されていない拡散層領域の周囲を囲む
    形状であり、かつ電気的に閉ループを形成するようにし
    たことを特徴とする半導体集積回路。
  2. 【請求項２】 前記基本セルを構成する全てのＰチャネ
    ル型ＭＯＳトランジスタのゲート電極がＰ型ポリシリコ
    ンで形成され、かつ該基本セルを構成するＮチャネルト
    ランジスタのゲート電極がＮ型ポリシリコンで形成され
    ることを特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】 前記基本セルはＳＯＩ基板上に形成され
    ることを特徴とする請求項１及び請求項２いずれかに記
    載の半導体集積回路。
JP5351532A 1993-12-29 1993-12-29 半導体集積回路 Expired - Fee Related JP2720783B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5351532A JP2720783B2 (ja) 1993-12-29 1993-12-29 半導体集積回路
KR1019940037743A KR0165989B1 (ko) 1993-12-29 1994-12-28 반도체 집적 회로
US08/719,203 US6057568A (en) 1993-12-29 1996-09-25 Application specific integrated circuit semiconductor device having MOS transistor with reduced gate resistance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5351532A JP2720783B2 (ja) 1993-12-29 1993-12-29 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH07202146A JPH07202146A (ja) 1995-08-04
JP2720783B2 true JP2720783B2 (ja) 1998-03-04

Family

ID=18417931

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5351532A Expired - Fee Related JP2720783B2 (ja) 1993-12-29 1993-12-29 半導体集積回路

Country Status (3)

Country Link
US (1) US6057568A (ja)
JP (1) JP2720783B2 (ja)
KR (1) KR0165989B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144241A (en) * 1997-07-02 2000-11-07 Pericom Semiconductor Corp. Versatile gate-array cell with interstitial transistors for compact flip-flops with set or clear
US6480032B1 (en) * 1999-03-04 2002-11-12 Intel Corporation Gate array architecture
US6344671B1 (en) * 1999-12-14 2002-02-05 International Business Machines Corporation Pair of FETs including a shared SOI body contact and the method of forming the FETs
JP3526450B2 (ja) * 2001-10-29 2004-05-17 株式会社東芝 半導体集積回路およびスタンダードセル配置設計方法
JP2005116969A (ja) 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
JP5360829B2 (ja) * 2006-12-28 2013-12-04 マーベル ワールド トレード リミテッド 低オン抵抗のｍｏｓデバイス配置
US8042623B2 (en) * 2008-03-17 2011-10-25 Baker Hughes Incorporated Distributed sensors-controller for active vibration damping from surface
CN104303263B (zh) * 2012-01-13 2016-12-14 特拉创新公司 具有线形翅片场效应结构的电路
US9318607B2 (en) 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59150446A (ja) * 1983-01-29 1984-08-28 Toshiba Corp 半導体集積回路装置
JPS6047441A (ja) * 1983-08-26 1985-03-14 Fujitsu Ltd 半導体集積回路
JPS62244148A (ja) * 1986-04-16 1987-10-24 Nec Corp 半導体装置
JPS6337633A (ja) * 1986-07-31 1988-02-18 Nec Corp 半導体集積回路装置
JP2687490B2 (ja) * 1988-10-14 1997-12-08 日本電気株式会社 論理集積回路
US4975758A (en) * 1989-06-02 1990-12-04 Ncr Corporation Gate isolated I.O cell architecture for diverse pad and drive configurations
JP3038939B2 (ja) * 1991-02-08 2000-05-08 日産自動車株式会社 半導体装置
JP3061928B2 (ja) * 1992-03-30 2000-07-10 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
KR0165989B1 (ko) 1998-12-15
US6057568A (en) 2000-05-02
JPH07202146A (ja) 1995-08-04
KR950021538A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
KR100456526B1 (ko) 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
US8039893B2 (en) CMOS inverter coupling circuit comprising vertical transistors
US5608240A (en) Semiconductor integrated circuit having at least one asymmetrical CMOS transistor
US5852315A (en) N-sided polygonal cell layout for multiple cell transistor
US7989846B2 (en) Semiconductor device with three-dimensional field effect transistor structure
US10847542B2 (en) Semiconductor integrated circuit device
US20150014780A1 (en) Semiconductor device and method for fabricating the same
US9064799B2 (en) Method of forming edge devices for improved performance
US20190386000A1 (en) Integrated Standard Cell Structure
JP2720783B2 (ja) 半導体集積回路
SG173946A1 (en) DATA PATH CELL ON AN SeOI SUBSTRATE WITH A BURIED BACK CONTROL GATE BENEATH THE INSULATING LAYER
US11217604B2 (en) Semiconductor device
US10777579B2 (en) Semiconductor integrated circuit device
JP7376805B2 (ja) 半導体集積回路装置
US20210366902A1 (en) Semiconductor integrated circuit device
CN107026176B (zh) 接触soi衬底
EP1508919A1 (en) Cascaded transistors in one well
US5629537A (en) Semiconductor device
US20040211983A1 (en) Efficient source diffusion interconnect, MOS transistor and standard cell layout utilizing same
JP2924491B2 (ja) 半導体装置
EP4425541A1 (en) Heat sink for soi
TWI810558B (zh) 電晶體結構和用以形成反相器的電晶體
US11398481B2 (en) Inverter cell structure and forming method thereof
JPS60136332A (ja) 半導体装置
JP2562419B2 (ja) 相補型薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971021

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071121

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081121

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees