JP7376805B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、立体構造トランジスタを含むスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
ＣＦＥＴでは、Ｐ型ＦＥＴとＮ型ＦＥＴは深さ方向に積層されている。このため、Ｐ型ＦＥＴとＮ型ＦＥＴは、深さ方向においてその上下にある配線層との距離が互いに異なっている。したがって、例えばコンタクトを介してトランジスタを配線に接続する場合、コンタクトの深さ方向における長さがＰ型ＦＥＴとＮ型ＦＥＴとで異なってしまい、これにより、トランジスタの特性のバランスがくずれる可能性がある。
本開示は、ＣＦＥＴを用いたスタンダードセルについて、トランジスタの特性のバランスが保たれるレイアウト構造を提供することを目的とする。
本開示の第１態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、埋め込み配線層に形成されており、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記埋め込み配線層に形成されており、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第１トランジスタのソースまたはドレインとなる第１端子に接続された第１ローカル配線と、前記深さ方向において前記第１ローカル配線よりも上に形成されており、前記第２トランジスタのソースまたはドレインとなる第２端子に接続された第２ローカル配線と、平面視で前記第１電源配線と前記第１ローカル配線とが重なる位置に形成されており、前記第１電源配線と前記第１ローカル配線とを接続する第１コンタクトと、平面視で前記第２電源配線と前記第２ローカル配線とが重なる位置に形成されており、前記第２電源配線と前記第２ローカル配線とを接続する第２コンタクトとを備え、前記第２コンタクトは、前記深さ方向における長さが前記第１コンタクトよりも長く、かつ、平面視におけるサイズが前記第１コンタクトよりも大きい。
この態様によると、スタンダードセルは、埋め込み配線層に形成された第１および第２電源配線間に、第１導電型の立体構造トランジスタである第１トランジスタと、深さ方向において第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである第２トランジスタとを備える。第１コンタクトは、第１トランジスタの端子に接続された第１ローカル配線と、第１電源配線とを接続する。第２コンタクトは、第２トランジスタの端子に接続された第２ローカル配線と、第２電源配線とを接続する。そして、第２コンタクトは、深さ方向における長さが第１コンタクトよりも長く、かつ、平面視におけるサイズが第１コンタクトよりも大きい。これにより、深さ方向における長さが異なる第１および第２コンタクトの抵抗の違いが小さく抑えられるので、第１トランジスタに対する電源供給経路と第２トランジスタに対する電源供給経路とにおいて、抵抗の違いが抑制される。したがって、第１および第２トランジスタの特性のバランスを保つことができる。
本開示の第２態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、埋め込み配線層に形成されており、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記埋め込み配線層に形成されており、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第１トランジスタのソースまたはドレインとなる第１端子に接続された第１ローカル配線と、前記深さ方向において前記第１ローカル配線よりも上に形成されており、前記第２トランジスタのソースまたはドレインとなる第２端子に接続された第２ローカル配線と、前記深さ方向において前記第１ローカル配線よりも上に形成されており、前記第２トランジスタのソースまたはドレインの他方となる第３端子に接続された第３ローカル配線と、平面視で前記第１ローカル配線と前記第３ローカル配線とが重なる位置に形成されており、前記第１ローカル配線と前記第３ローカル配線とを接続する第１コンタクトと、平面視で前記第２電源配線と前記第２ローカル配線とが重なる位置に形成されており、前記第２電源配線と前記第２ローカル配線とを接続する第２コンタクトとを備え、前記第２コンタクトは、平面視におけるサイズが前記第１コンタクトよりも大きい。
この態様によると、スタンダードセルは、埋め込み配線層に形成された第１および第２電源配線間に、第１導電型の立体構造トランジスタである第１トランジスタと、深さ方向において第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである第２トランジスタとを備える。第１コンタクトは、第１トランジスタの端子に接続された第１ローカル配線と、第２トランジスタの端子に接続された第３ローカル配線とを接続する。第２コンタクトは、第２トランジスタの端子に接続された第２ローカル配線と、第２電源配線とを接続する。そして、第２コンタクトは、平面視におけるサイズが第１コンタクトよりも大きい。これにより、深さ方向に長い第２コンタクトの抵抗を小さく抑えられるので、第１トランジスタへの電源供給経路と第２トランジスタへの電源供給経路とにおいて、抵抗の違いが抑制される。したがって、第１および第２トランジスタの特性のバランスを保つことができる。
本開示の第３態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、埋め込み配線層に形成されており、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記埋め込み配線層に形成されており、前記第１方向に延び、前記第１電源電圧を供給する第２電源配線と、前記埋め込み配線層に形成されており、前記第１電源配線と前記第２電源配線との間において前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第１トランジスタのソースまたはドレインとなる第１端子に接続された第１ローカル配線と、前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第２トランジスタのソースまたはドレインとなる第２端子に接続された第２ローカル配線と、平面視で前記第１電源配線と前記第１ローカル配線とが重なる位置に形成されており、前記第１電源配線と前記第１ローカル配線とを接続する第１コンタクトと、平面視で前記第３電源配線と前記第２ローカル配線とが重なる位置に形成されており、前記第３電源配線と前記第２ローカル配線とを接続する第２コンタクトとを備え、前記第２コンタクトは、前記深さ方向における長さが前記第１コンタクトよりも長く、かつ、平面視でのサイズが前記第１コンタクトよりも大きい。
この態様によると、スタンダードセルは、埋め込み配線層に形成された、第１電源電圧を供給する第１および第２電源配線間に、第１導電型の立体構造トランジスタである第１トランジスタと、深さ方向において第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである第２トランジスタとを備える。また、第１および第２電源配線間に、第２電源電圧を供給する第３電源配線がある。第１コンタクトは、第１トランジスタの端子に接続された第１ローカル配線と、第１電源配線とを接続する。第２コンタクトは、第２トランジスタの端子に接続された第２ローカル配線と、第３電源配線とを接続する。そして、第２コンタクトは、深さ方向における長さが第１コンタクトよりも長く、かつ、平面視におけるサイズが第１コンタクトよりも大きい。これにより、深さ方向における長さが異なる第１および第２コンタクトの抵抗の違いが小さく抑えられるので、第１トランジスタに対する電源供給経路と第２トランジスタに対する電源供給経路とにおいて、抵抗の違いが抑制される。したがって、第１および第２トランジスタの特性のバランスを保つことができる。
本開示によると、ＣＦＥＴを用いたスタンダードセルについて、トランジスタの特性のバランスが保たれるレイアウト構造を提供することができる。
（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図１のレイアウト構造の平面視横方向における断面図 （ａ）～（ｃ）は図１のレイアウト構造の平面視縦方向における断面図 図１のスタンダードセルの回路図 （ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図 （ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図６のスタンダードセルの回路図 （ａ），（ｂ）は第３実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図８のスタンダードセルの回路図 各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す平面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
まず、ＣＦＥＴの基本構造について説明する。図１１～図１４はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１１はＸ方向における断面図、図１２はＹ方向におけるゲート部分の断面図、図１３はＹ方向におけるソース・ドレイン部分の断面図、図１４は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１１～図１４は概略図であり、各部の寸法や位置等は必ずしも整合していない。
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
また、図１２に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
また、図１３に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
（第１実施形態）
図１～図３は第１実施形態に係るセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２は平面視横方向における断面図、図３（ａ）～（ｃ）は平面視縦方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２は線Ｘ１－Ｘ１’の断面、図３（ａ）は線Ｙ１－Ｙ１’の断面、図３（ｂ）は線Ｙ２－Ｙ２’の断面、図３（ｃ）は線Ｙ３－Ｙ３’の断面である。
また図４は図１～図３に示すセルの回路図である。図４に示すように、図１～図３に示すセルは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
図１（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
Ｍ１配線層には、Ｘ方向に延びる配線６１，６２が形成されている。配線６１は入力Ａ、配線６２は出力Ｙに相当する。
セルの下部には、Ｘ方向に延びるナノワイヤ２１が形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２６が形成されている。ナノワイヤ２１，２６は、平面視で重なっている。ナノワイヤ２１の両端に、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２６の両端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２１がＰ型トランジスタＰ１のチャネル部を構成し、パッド２２ａ，２２ｂがＰ型トランジスタＰ１のソースまたはドレインとなる端子を構成する。ナノワイヤ２６がＮ型トランジスタＮ１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＮ１のソースまたはドレインとなる端子を構成する。Ｐ型トランジスタＰ１は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＮ１は、Ｚ方向においてＰ型トランジスタＰ１よりも上に形成されている。
ゲート配線３１は、セルのＸ方向におけるほぼ中央においてＹ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線３１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートとなる。すなわち、ナノワイヤ２１、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｐ型トランジスタＰ１が構成される。ナノワイヤ２６、ゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＮ１が構成される。また、セルのＸ方向における両端に、ダミーゲート配線３５ａ，３５ｂが形成されている。ダミーゲート配線３５ａ，３５ｂは、ゲート配線３１と同様に、Ｙ方向およびＺ方向に延びている。
セルの下部において、Ｙ方向に延びるローカル配線４１，４２が形成されている。ローカル配線４１は、パッド２２ａと接続されている。ローカル配線４２は、パッド２２ｂと接続されている。セルの上部において、Ｙ方向に延びるローカル配線４３，４４が形成されている。ローカル配線４３は、パッド２７ａと接続されている。ローカル配線４４は、パッド２７ｂと接続されている。
ローカル配線４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５１を介して、電源配線１１と接続されている。コンタクト５１は、平面視で電源配線１１とローカル配線４１とが重なる位置に形成されている。ローカル配線４３は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５２を介して、電源配線１２と接続されている。コンタクト５２は、平面視で電源配線１２とローカル配線４３とが重なる位置に形成されている。ローカル配線４２，４４は、コンタクト５３を介して接続されている。コンタクト５３は、平面視でローカル配線４２とローカル配線４４とが重なる位置に形成されている。
配線６１は、コンタクト７１を介して、ゲート配線３１と接続されている。配線６２は、コンタクト７２を介して、ローカル配線４４と接続されている。
ここで、Ｎ型トランジスタＮ１はＰ型トランジスタＰ１よりも上方、すなわち埋め込み配線層から遠い位置にある。このため、図３（ａ）から分かるように、電源配線１２とＮ型トランジスタＮ１とを接続するコンタクト５２は、電源配線１１とＰ型トランジスタＰ１とを接続するコンタクト５１よりも深さ方向における長さが長い。このため、コンタクト５１，５２を平面視において同一サイズで形成した場合には、コンタクト５２の抵抗はコンタクト５１よりも大きくなってしまう。この結果、トランジスタＰ１，Ｎ１の特性のバランスが悪くなる可能性がある。
そこで、本実施形態では、コンタクト５２の平面視におけるサイズをコンタクト５１よりも大きくして、コンタクト５２の抵抗を小さくしている。これにより、上述したトランジスタＰ１，Ｎ１の特性のバランスの問題を緩和することができる。ここで示した例では、コンタクト５２は、Ｘ方向におけるサイズはコンタクト５１と同一にし、Ｙ方向におけるサイズをコンタクト５１よりも大きくしている（ｗ２＞ｗ１）。また、Ｙ方向において、電源配線１２の下端からコンタクト５２の下端までの距離Ｓを、電源配線１１の上端からコンタクト５１の上端までの距離Ｓと同一にしている。これは、後述するとおり、Ｙ方向において隣接する２個のセルにおいて、コンタクト間の距離（２Ｓ）が保たれるようにするためである。
また、コンタクト５２を、ローカル配線４２，４４を接続するコンタクト５３と比較する。コンタクト５２は、コンタクト５３よりも深さ方向における長さが長く形成されており、かつ、平面視におけるサイズがコンタクト５３よりも大きくなっている。
以上のように本実施形態によると、スタンダードセルは、埋め込み配線層に形成された電源配線１１，１２間に、ナノワイヤＦＥＴであるＰ型トランジスタＰ１と、深さ方向においてＰ型トランジスタＰ１よりも上に形成された、ナノワイヤＦＥＴであるＮ型トランジスタＮ１とを備える。コンタクト５１は、Ｐ型トランジスタＰ１の端子であるパッド２２ａに接続されたローカル配線４１と、電源配線１１とを接続する。コンタクト５２は、Ｎ型トランジスタＮ１の端子であるパッド２７ａに接続されたローカル配線４３と、電源配線１２とを接続する。そして、コンタクト５２は、Ｚ方向における長さがコンタクト５１よりも長く、かつ、平面視におけるサイズがコンタクト５１よりも大きい。これにより、Ｚ方向における長さが異なるコンタクト５１，５２の抵抗の違いが小さく抑えられるので、Ｐ型トランジスタＰ１に対するＶＤＤ供給経路とＮ型トランジスタＮ１に対するＶＳＳ供給経路とにおいて、抵抗の違いが抑制される。したがって、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１の特性のバランスを保つことができる。
（他の例）
図５は本実施形態に係るセルのレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図５の例では、下部はＮ型ナノワイヤＦＥＴ（Ｎ型トランジスタＮ１）を含み、上部はＰ型ナノワイヤＦＥＴ（Ｐ型トランジスタＰ１）を含む。すなわち、上述した実施形態と対比すると、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のＺ方向における上下関係が入れ替わっている。
図５のレイアウト構造は、図１のレイアウト構造をＹ方向に反転させたものに相当しており、構成の詳細は、図１のレイアウト構造と同様である。そして、電源配線１１とＰ型トランジスタＰ１とを接続するコンタクト５４の平面視におけるサイズを、電源配線１２とＮ型トランジスタＮ１とを接続するコンタクト５３よりも大きくして、コンタクト５４の抵抗を小さくしている。この構成でも、上述の実施形態と同様の作用効果が得られる。
（第２実施形態）
図６は第２実施形態に係るセルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。また図７は図６に示すセルの回路図である。図７に示すように、図６に示すセルは、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力Ｙの２入力ＮＡＮＤ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
図６（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成されたＢＰＲである。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
Ｍ１配線層には、Ｘ方向に延びる配線１６１，１６２，１６３が形成されている。配線１６１は入力Ａ、配線１６２は入力Ｂ、配線１６３は出力Ｙに相当する。
セルの下部には、Ｘ方向に延びるナノワイヤ１２１ａ，１２１ｂが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ１２６ａ，１２６ｂが形成されている。ナノワイヤ１２１ａ，１２６ａは平面視で重なっており、ナノワイヤ１２１ｂ，１２６ｂは平面視で重なっている。ナノワイヤ１２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド１２２ａが形成されており、ナノワイヤ１２１ｂの図面右側に、Ｐ型半導体がドーピングされたパッド１２２ｂが形成されている。また、ナノワイヤ１２１ａ，１２１ｂの間に、Ｐ型半導体がドーピングされたパッド１２２ｃが形成されている。ナノワイヤ１２６ａの図面左側に、Ｎ型半導体がドーピングされたパッド１２７ａが形成されており、ナノワイヤ１２６ｂの図面右側に、Ｎ型半導体がドーピングされたパッド１２７ｂが形成されている。また、ナノワイヤ１２６ａ，１２６ｂの間に、Ｎ型半導体がドーピングされたパッド１２７ｃが形成されている。ナノワイヤ１２１ａ，１２１ｂがＰ型トランジスタＰ２１，Ｐ２２のチャネル部をそれぞれ構成し、パッド１２２ａがＰ型トランジスタＰ２１のソースまたはドレインとなる端子を構成し、パッド１２２ｂがＰ型トランジスタＰ２２のソースまたはドレインとなる端子を構成し、パッド１２２ｃがＰ型トランジスタＰ２１，Ｐ２２のソースまたはドレインとなる端子を構成する。ナノワイヤ１２６ａ，１２６ｂがＮ型トランジスタＮ２１，Ｎ２２のチャネル部をそれぞれ構成し、パッド１２７ａがＮ型トランジスタＮ２１のソースまたはドレインとなる端子を構成し、パッド１２７ｂがＮ型トランジスタＮ２２のソースまたはドレインとなる端子を構成し、パッド１２７ｃがＮ型トランジスタＮ２１，Ｎ２２のソースまたはドレインとなる端子を構成する。
ゲート配線１３１，１３２は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線１３１は、Ｐ型トランジスタＰ２１およびＮ型トランジスタＮ２１のゲートとなり、ゲート配線１３２は、Ｐ型トランジスタＰ２２およびＮ型トランジスタＮ２２のゲートとなる。すなわち、ナノワイヤ１２１ａ、ゲート配線１３１、およびパッド１２２ａ，１２２ｃによって、Ｐ型トランジスタＰ２１が構成されており、ナノワイヤ１２１ｂ、ゲート配線１３２、およびパッド１２２ｂ，１２２ｃによって、Ｐ型トランジスタＰ２２が構成されている。ナノワイヤ１２６ａ、ゲート配線１３１、およびパッド１２７ａ，１２７ｃによって、Ｎ型トランジスタＮ２１が構成されており、ナノワイヤ１２６ｂ、ゲート配線１３２、およびパッド１２７ｂ，１２７ｃによって、Ｎ型トランジスタＮ２２が構成されている。また、セルのＸ方向における両端に、ダミーゲート配線１３５ａ，１３５ｂが形成されている。ダミーゲート配線１３５ａ，１３５ｂは、ゲート配線１３１，１３２と同様に、Ｙ方向およびＺ方向に延びている。
セルの下部において、Ｙ方向に延びるローカル配線１４１，１４２，１４３が形成されている。ローカル配線１４１は、パッド１２２ａと接続されている。ローカル配線１４２は、パッド１２２ｂと接続されている。ローカル配線１４３は、パッド１２２ｃと接続されている。セルの上部において、Ｙ方向に延びるローカル配線１４４，１４５，１４６が形成されている。ローカル配線１４４は、パッド１２７ａと接続されている。ローカル配線１４５は、パッド１２７ｂと接続されている。ローカル配線１４６は、パッド１２７ｃと接続されている。
ローカル配線１４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト１５１を介して、電源配線１１と接続されている。コンタクト１５１は、平面視で電源配線１１とローカル配線１４１とが重なる位置に形成されている。ローカル配線１４２は、電源配線１１と平面視で重なる位置まで延びており、コンタクト１５２を介して、電源配線１１と接続されている。コンタクト１５２は、平面視で電源配線１１とローカル配線１４２とが重なる位置に形成されている。ローカル配線１４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５３を介して、電源配線１２と接続されている。コンタクト１５３は、平面視で電源配線１２とローカル配線１４４とが重なる位置に形成されている。
配線１６１は、コンタクト１７１を介して、ゲート配線１３１と接続されている。配線１６２は、コンタクト１７２を介して、ゲート配線１３２と接続されている。配線１６３は、コンタクト１７３を介して、ローカル配線１４５と接続されており、また、コンタクト１７４を介して、ローカル配線１４３と接続されている。
ここで、Ｎ型トランジスタＮ２１，Ｎ２２はＰ型トランジスタＰ２１，Ｐ２２よりも上方、すなわち埋め込み配線層から遠い位置にある。このため、電源配線１２とトランジスタＮ２１とを接続するコンタクト１５３は、電源配線１１とトランジスタＰ２１，Ｐ２２とを接続するコンタクト１５１，１５２よりも深さ方向における長さが長い。このため、コンタクト１５１，１５２，１５３を平面視において同一サイズで形成した場合には、コンタクト１５３の抵抗はコンタクト１５１，１５２よりも大きくなってしまう。この結果、トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２の特性のバランスが悪くなる可能性がある。
そこで、本実施形態では、コンタクト１５３の平面視におけるサイズをコンタクト１５１，１５２よりも大きくして、コンタクト１５３の抵抗を小さくしている。これにより、上述したトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２の特性のバランスの問題を緩和することができる。
以上のように本実施形態によると、スタンダードセルは、埋め込み配線層に形成された電源配線１１，１２間に、ナノワイヤＦＥＴであるＰ型トランジスタＰ２１，Ｐ２２と、深さ方向においてＰ型トランジスタＰ２１，Ｐ２２よりも上に形成された、ナノワイヤＦＥＴであるＮ型トランジスタＮ２１，Ｎ２２とを備える。コンタクト１５１は、Ｐ型トランジスタＰ２１の端子であるパッド１２２ａに接続されたローカル配線１４１と、電源配線１１とを接続する。コンタクト１５２は、Ｐ型トランジスタＰ２２の端子であるパッド１２２ｂに接続されたローカル配線１４２と、電源配線１１とを接続する。コンタクト１５３は、Ｎ型トランジスタＮ２１の端子であるパッド１２７ａに接続されたローカル配線１４４と、電源配線１２とを接続する。そして、コンタクト１５３は、Ｚ方向における長さがコンタクト１５１，１５２よりも長く、かつ、平面視におけるサイズがコンタクト１５１，１５２よりも大きい。これにより、Ｚ方向における長さが異なるコンタクト１５１，１５２，１５３の抵抗の違いが小さく抑えられるので、Ｐ型トランジスタＰ２１，Ｐ２２に対するＶＤＤ供給経路とＮ型トランジスタＮ２１，Ｎ２２に対するＶＳＳ供給経路とにおいて、抵抗の違いが抑制される。したがって、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２の特性のバランスを保つことができる。
（第３実施形態）
図８は第３実施形態に係るセルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。図８に示すセルは、いわゆるダブルハイトセルであり、第１および第２実施形態で示したセル（シングルハイトセル）の２倍の高さ（Ｙ方向におけるサイズ）を有する。また図９は図８に示すセルの回路図である。図９に示すように、図８に示すセルは、Ｐ型トランジスタＰ３１，Ｐ３２およびＮ型トランジスタＮ３１，Ｎ３２を有し、入力Ａ、出力Ｙのバッファ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
図８（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線１３，１４がそれぞれ設けられている。また、セルのＹ方向における中央部において、Ｘ方向に延びる電源配線１５が設けられている。電源配線１５のＹ方向における幅は、電源配線１３，１４のほぼ２倍になっている。電源配線１３，１４，１５はいずれも、埋め込み配線層に形成されたＢＰＲである。電源配線１３，１４は電源電圧ＶＤＤを供給し、電源配線１５は電源電圧ＶＳＳを供給する。
Ｍ１配線層には、Ｘ方向に延びる配線２６１，２６２，２６３が形成されている。配線２６１は入力Ａ、配線２６２は出力Ｙに相当する。
セルの下部には、Ｘ方向に延びるナノワイヤ２２１，２２３が形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２２６，２２８が形成されている。ナノワイヤ２２１，２２６は、電源配線１３，１５の間の領域に形成されており、平面視で重なっている。ナノワイヤ２２３，２２８は、電源配線１４，１５の間の領域に形成されており、平面視で重なっている。ナノワイヤ２２１の両端に、Ｐ型半導体がドーピングされたパッド２２２ａ，２２２ｂが形成されている。ナノワイヤ２２３の両端に、Ｐ型半導体がドーピングされたパッド２２４ａ，２２４ｂが形成されている。ナノワイヤ２２６の両端に、Ｎ型半導体がドーピングされたパッド２２７ａ，２２７ｂが形成されている。ナノワイヤ２２８の両端に、Ｎ型半導体がドーピングされたパッド２２９ａ，２２９ｂが形成されている。ナノワイヤ２２１がＰ型トランジスタＰ３２のチャネル部を構成し、パッド２２２ａ，２２２ｂがＰ型トランジスタＰ３２のソースまたはドレインとなる端子を構成する。ナノワイヤ２２３がＰ型トランジスタＰ３１のチャネル部を構成し、パッド２２４ａ，２２４ｂがＰ型トランジスタＰ３１のソースまたはドレインとなる端子を構成する。ナノワイヤ２２６がＮ型トランジスタＮ３２のチャネル部を構成し、パッド２２７ａ，２２７ｂがＮ型トランジスタＮ３２のソースまたはドレインとなる端子を構成する。ナノワイヤ２２８がＮ型トランジスタＮ３１のチャネル部を構成し、パッド２２９ａ，２２９ｂがＮ型トランジスタＮ３１のソースまたはドレインとなる端子を構成する。
ゲート配線２３１，２３２は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線２３１は電源配線１３，１５の間の領域に形成されており、ゲート配線２３２は電源配線１４，１５の間の領域に形成されている。ゲート配線２３１は、Ｐ型トランジスタＰ３２およびＮ型トランジスタＮ３２のゲートとなり、ゲート配線２３２は、Ｐ型トランジスタＰ３１およびＮ型トランジスタＮ３１のゲートとなる。すなわち、ナノワイヤ２２１、ゲート配線２３１、およびパッド２２２ａ，２２２ｂによって、Ｐ型トランジスタＰ３２が構成されており、ナノワイヤ２２３、ゲート配線２３２、およびパッド２２４ａ，２２４ｂによって、Ｐ型トランジスタＰ３１が構成されている。ナノワイヤ２２６、ゲート配線２３１、およびパッド２２７ａ，２２７ｂによって、Ｎ型トランジスタＮ３２が構成されており、ナノワイヤ２２８、ゲート配線２３２、およびパッド２２９ａ，２２９ｂによって、Ｎ型トランジスタＮ３１が構成されている。また、セルのＸ方向における両端に、ダミーゲート配線２３５ａ，２３５ｂ，２３５ｃ，２３５ｄが形成されている。ダミーゲート配線２３５ａ，２３５ｂ，２３５ｃ，２３５ｄは、ゲート配線２３１，２３２と同様に、Ｙ方向およびＺ方向に延びている。
セルの下部において、Ｙ方向に延びるローカル配線２４１，２４２，２４３，２４４が形成されている。ローカル配線２４１は、パッド２２２ａと接続されている。ローカル配線２４２は、パッド２２２ｂと接続されている。ローカル配線２４３は、パッド２２４ａと接続されている。ローカル配線２４４は、パッド２２４ｂと接続されている。セルの上部において、Ｙ方向に延びるローカル配線２４５，２４６，２４７が形成されている。ローカル配線２４５は、パッド２２７ａ、および、パッド２２９ａと接続されている。ローカル配線２４６は、パッド２２９ｂと接続されている。ローカル配線２４７は、パッド２２７ｂと接続されている。
ローカル配線２４１は、電源配線１３と平面視で重なる位置まで延びており、コンタクト２５１を介して、電源配線１３と接続されている。コンタクト２５１は、平面視で電源配線１３とローカル配線２４１とが重なる位置に形成されている。ローカル配線２４３は、電源配線１４と平面視で重なる位置まで延びており、コンタクト２５２を介して、電源配線１４と接続されている。コンタクト２５２は、平面視で電源配線１４とローカル配線２４３とが重なる位置に形成されている。ローカル配線２４５は、電源配線１５と平面視で重なっており、コンタクト２５３を介して、電源配線１５と接続されている。コンタクト２５３は、平面視で電源配線１５とローカル配線２４５とが重なる位置に形成されている。
ローカル配線２４２とローカル配線２４７とは、コンタクト２５４を介して接続されている。ローカル配線２４４とローカル配線２４６とは、コンタクト２５５を介して接続されている。
配線２６１は、コンタクト２７１を介して、ゲート配線２３２と接続されている。配線２６２は、コンタクト２７２を介して、ローカル配線２４７と接続されている。配線２６３は、コンタクト２７３を介して、ゲート配線２３１と接続されており、かつ、コンタクト２７４を介して、ローカル配線２４６と接続されている。
ここで、トランジスタＮ３１，Ｎ３２はトランジスタＰ３１，Ｐ３２よりも上方、すなわち埋め込み配線層から遠い位置にある。このため、電源配線１５とトランジスタＮ３１，Ｎ３２とを接続するコンタクト２５３は、電源配線１３，１４とトランジスタＰ３１，Ｐ３２とを接続するコンタクト２５１，２５２よりも、深さ方向における長さが長い。このため、コンタクト２５１，２５２，２５３を平面視において同一サイズで形成した場合には、コンタクト２５３の抵抗はコンタクト２５１，２５２よりも大きくなってしまう。この結果、トランジスタＰ３１，Ｐ３２，Ｎ３１，Ｎ３２の特性のバランスが悪くなる可能性がある。
そこで、本実施形態では、コンタクト２５３の平面視におけるサイズをコンタクト２５１，２５２よりも大きくして、コンタクト２５３の抵抗を小さくしている。これにより、上述したトランジスタＰ３１，Ｐ３２，Ｎ３１，Ｎ３２の特性のバランスの問題を緩和することができる。
ここで示した例では、コンタクト２５３は、Ｘ方向におけるサイズはコンタクト２５１，２５２と同一にし、Ｙ方向におけるサイズをコンタクト２５１，２５２よりも大きくしている。また、コンタクト２５３は、セルのＹ方向における中央部をまたぐように、形成されている。これにより、Ｙ方向において対向するローカル配線２４１，２４３との間の間隔（Ｓ２）を十分に大きくとることができる。したがって、半導体集積回路装置の製造容易性、信頼性、および、歩留まりが向上する。
以上のように本実施形態によると、スタンダードセルは、埋め込み配線層に形成された、ＶＤＤを供給する電源配線１３，１４間に、ナノワイヤＦＥＴであるＰ型トランジスタＰ３１，Ｐ３２と、深さ方向においてＰ型トランジスタＰ３１，Ｐ３２よりも上に形成された、ナノワイヤＦＥＴであるＮ型トランジスタＮ３１，Ｎ３２とを備える。また、電源配線１３，１４間に、ＶＳＳを供給する電源配線１５がある。コンタクト２５１は、Ｐ型トランジスタＰ３２の端子であるパッド２２２ａに接続されたローカル配線２４１と、電源配線１３とを接続する。コンタクト２５２は、Ｐ型トランジスタＰ３１の端子であるパッド２２４ａに接続されたローカル配線２４３と、電源配線１４とを接続する。コンタクト２５３は、Ｎ型トランジスタＮ３１，Ｎ３２の端子であるパッド２２７ａ，２２９ａに接続されたローカル配線２４５と、電源配線１５とを接続する。そして、コンタクト２５３は、Ｚ方向における長さがコンタクト２５１，２５２よりも長く、かつ、平面視におけるサイズがコンタクト２５１，２５２よりも大きい。これにより、Ｚ方向における長さが異なるコンタクト２５１，２５２，２５３の抵抗の違いが小さく抑えられるので、Ｐ型トランジスタＰ３１，Ｐ３２に対するＶＤＤ供給経路とＮ型トランジスタＮ３１，Ｎ３２に対するＶＳＳ供給経路とにおいて、抵抗の違いが抑制される。したがって、Ｐ型トランジスタＰ３１，Ｐ３２およびＮ型トランジスタＮ３１，Ｎ３２の特性のバランスを保つことができる。
（他の例）
本実施形態に係るセルは、下部はＮ型ＦＥＴ（Ｎ型トランジスタＮ３１，Ｎ３２）を含み、上部はＰ型ＦＥＴ（Ｐ型トランジスタＰ３１，Ｐ３２）を含むように構成してもよい。この場合は、セルのＹ方向における両端に電源電圧ＶＳＳを供給する電源配線を設けて、セルのＹ方向における中央部に電源電圧ＶＤＤを供給する電源配線を設けて、上の例と同様のレイアウトとすればよい。
また、本実施形態は、トリプルハイトまたはそれ以上のセル高さのセルに適用することも可能である。この場合、セルのＹ方向における両端にある電源配線以外の電源配線に、上述したコンタクト２５３のような、Ｙ方向におけるサイズが大きいコンタクトを配置することによって、Ｐ型トランジスタに対するＶＤＤ供給経路とＮ型トランジスタに対するＶＳＳ供給経路とにおいて、抵抗の違いを抑制することができる。
（回路ブロックのレイアウト例）
図１０は上述の各実施形態で示したセルを用いた回路ブロックのレイアウトの例である。図１０はセルの下部を図示している。Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４は第１実施形態で示したインバータセル、Ｃ２１，Ｃ２２，Ｃ２３は第２実施形態で示したＮＡＮＤセル、Ｃ３１は第３実施形態で示したバッファセルである。ＮＡＮＤセルＣ２２は、Ｘ方向およびＹ方向において反転されている。インバータセルＣ１２は、Ｙ方向において反転されている。インバータセルＣ１３は、Ｘ方向において反転されている。
図１０の例では、Ｙ方向において隣接するセルＣ２１，Ｃ２２において、Ｙ方向におけるサイズが大きいコンタクト５５１，５５２が対向する部分でも、間隔２Ｓが確保されている。また、シングルハイトセルであるＮＡＮＤセルＣ２１における、Ｙ方向におけるサイズが大きいコンタクト５５１とこれに対向するローカル配線５４２との間の間隔はａである。これに対して、ダブルハイトセルであるバッファセルＣ３１では、Ｙ方向におけるサイズが大きいコンタクト５５３とこれに対向するローカル配線５４１との間の間隔が、ａよりも大きいｂである（ｂ＞ａ）。
なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
本開示では、ＣＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置について、できるので、例えば半導体チップの性能向上に有用である。
１１，１２，１３，１４，１５ 電源配線
２１，２６ ナノワイヤ
２２ａ，２７ａ パッド（端子）
３１ ゲート配線
４１，４２，４３，４４ ローカル配線
５１，５２，５３，５４，５５ コンタクト
１２１，１２６ ナノワイヤ
１２２ａ，１２２ｂ，１２７ａ パッド（端子）
１３１，１３２ ゲート配線
１４１，１４２，１４４
１５１，１５２，１５３ コンタクト
２２１，２２３，２２６，２２８ ナノワイヤ
２３１，２３２ ゲート配線
２４１，２４３，２４５ ローカル配線
２５１，２５２，２５３ コンタクト
Ｐ１，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２ Ｐ型トランジスタ
Ｎ１，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２ Ｎ型トランジスタ

Claims (15)

  1. スタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    埋め込み配線層に形成されており、第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記埋め込み配線層に形成されており、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
    深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
    前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第１トランジスタのソースまたはドレインとなる第１端子に接続された第１ローカル配線と、
    前記深さ方向において前記第１ローカル配線よりも上に形成されており、前記第２トランジスタのソースまたはドレインとなる第２端子に接続された第２ローカル配線と、
    平面視で前記第１電源配線と前記第１ローカル配線とが重なる位置に形成されており、前記第１電源配線と前記第１ローカル配線とを接続する第１コンタクトと、
    平面視で前記第２電源配線と前記第２ローカル配線とが重なる位置に形成されており、前記第２電源配線と前記第２ローカル配線とを接続する第２コンタクトとを備え、
    前記第２コンタクトは、前記深さ方向における長さが前記第１コンタクトよりも長く、かつ、平面視におけるサイズが前記第１コンタクトよりも大きい
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記スタンダードセルは、
    平面視で前記第１方向と垂直をなす方向である第２方向に延びており、かつ、前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線を備える
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１および第２トランジスタのチャネル部は、平面視で重なりを有している
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記第１および第２ローカル配線は、平面視で前記第１方向と垂直をなす方向である第２方向に延びている
    ことを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、
    前記第２コンタクトは、前記第１コンタクトよりも、前記第２方向における長さが長い
    ことを特徴とする半導体集積回路装置。
  6. スタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    埋め込み配線層に形成されており、第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記埋め込み配線層に形成されており、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
    深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
    前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第１トランジスタのソースまたはドレインとなる第１端子に接続された第１ローカル配線と、
    前記深さ方向において前記第１ローカル配線よりも上に形成されており、前記第２トランジスタのソースまたはドレインとなる第２端子に接続された第２ローカル配線と、
    前記深さ方向において前記第１ローカル配線よりも上に形成されており、前記第２トランジスタのソースまたはドレインの他方となる第３端子に接続された第３ローカル配線と、
    平面視で前記第１ローカル配線と前記第３ローカル配線とが重なる位置に形成されており、前記第１ローカル配線と前記第３ローカル配線とを接続する第１コンタクトと、
    平面視で前記第２電源配線と前記第２ローカル配線とが重なる位置に形成されており、前記第２電源配線と前記第２ローカル配線とを接続する第２コンタクトとを備え、
    前記第２コンタクトは、平面視におけるサイズが前記第１コンタクトよりも大きい
    ことを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記スタンダードセルは、
    平面視で前記第１方向と垂直をなす方向である第２方向に延びており、かつ、前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線を備える
    ことを特徴とする半導体集積回路装置。
  8. 請求項６記載の半導体集積回路装置において、
    前記第１および第２トランジスタのチャネル部は、平面視で重なりを有している
    ことを特徴とする半導体集積回路装置。
  9. 請求項６記載の半導体集積回路装置において、
    前記第１、第２および第３ローカル配線は、平面視で前記第１方向と垂直をなす方向である第２方向に延びている
    ことを特徴とする半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、
    前記第２コンタクトは、前記第１コンタクトよりも、前記第２方向における長さが長い
    ことを特徴とする半導体集積回路装置。
  11. スタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    埋め込み配線層に形成されており、第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記埋め込み配線層に形成されており、前記第１方向に延び、前記第１電源電圧を供給する第２電源配線と、
    前記埋め込み配線層に形成されており、前記第１電源配線と前記第２電源配線との間において前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、
    平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
    深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
    前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第１トランジスタのソースまたはドレインとなる第１端子に接続された第１ローカル配線と、
    前記深さ方向において前記埋め込み配線層よりも上に形成されており、前記第２トランジスタのソースまたはドレインとなる第２端子に接続された第２ローカル配線と、
    平面視で前記第１電源配線と前記第１ローカル配線とが重なる位置に形成されており、前記第１電源配線と前記第１ローカル配線とを接続する第１コンタクトと、
    平面視で前記第３電源配線と前記第２ローカル配線とが重なる位置に形成されており、前記第３電源配線と前記第２ローカル配線とを接続する第２コンタクトとを備え、
    前記第２コンタクトは、前記深さ方向における長さが前記第１コンタクトよりも長く、かつ、平面視でのサイズが前記第１コンタクトよりも大きい
    ことを特徴とする半導体集積回路装置。
  12. 請求項１１記載の半導体集積回路装置において、
    前記スタンダードセルは、
    平面視で前記第１方向と垂直をなす方向である第２方向に延びており、かつ、前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線を備える
    ことを特徴とする半導体集積回路装置。
  13. 請求項１１記載の半導体集積回路装置において、
    前記第１および第２トランジスタのチャネル部は、平面視で重なりを有している
    ことを特徴とする半導体集積回路装置。
  14. 請求項１１記載の半導体集積回路装置において、
    前記第１および第２ローカル配線は、平面視で前記第１方向と垂直をなす方向である第２方向に延びている
    ことを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第２コンタクトは、前記第１コンタクトよりも、前記第２方向における長さが長い
    ことを特徴とする半導体集積回路装置。
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