JP2022509506A - 半導体素子のモノリシック３ｄ集積を行うためのアーキテクチャ - Google Patents

半導体素子のモノリシック３ｄ集積を行うためのアーキテクチャ Download PDF

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Abstract

Figure 2022509506000001
３次元（３Ｄ）集積回路（ＩＣ）は、基板表面を有する基板、基板に設けられた電力レール、及び基板に設けられて基板の厚さ方向に沿って電力レール上に配置された半導体素子の第１段を含んでいる。配線段が基板に設けられており、半導体素子の第２段が基板に設けられて厚さ方向に沿って配線段の上に配置されている。配線段が半導体素子の第１段と第２段の間に配置されるように、半導体素子の第２段が厚さ方向に半導体素子の第１段に積層されている。第１の垂直相互接続構造が配線段から半導体素子の第１段へ下向きに伸長して配線段を半導体素子の第１段内の素子に電気的に接続する。第２の垂直相互接続構造が配線段から半導体素子の第２段へ上向きに伸長して配線段を半導体素子の第２段内の素子に電気的に接続する。

Description

関連出願の相互参照
本出願は、２０１８年１０月２９日出願の米国仮特許出願第６２／７５２，１１２号の優先権を主張するものであり、その全内容を本明細書に引用している。
本開示は半導体素子、トランジスタ、及び集積回路を含むマイクロエレクトロニクス素子に関し、微細加工の方法を含んでいる。
本明細書で提供する背景説明は、本開示の内容を全般的に提示することを目的としている。背景技術の段落で言及する本願発明者の業績は、その他出願時点で先行技術に該当し得ない記述の態様と共に、本開示に対する先行技術としては、明示的にも暗示的にも認められない。
集積回路は、スマートフォン、コンピュータ等の電子機器を提供すべくエレクトロニクス産業で広範に用いられている。集積回路（ＩＣ）はトランジスタ、コンデンサ等、多くの半導体素子を含み、これらは半導体基板上で配線により相互接続されている。電子機器でより多くの複雑な機能を実現すべくより小型且つ高速のＩＣに対する需要が益々増大している。この需要は、半導体製造産業に基板上のＩＣの面積を縮小させると同時に、ＩＣの性能及び電力消費効率の向上にもつながっている。
（特に微視的スケールでの）半導体ＩＣの製造において、膜形成堆積、エッチマスク生成、パターニング、材料のエッチング及び除去、及びドーピング処理等、各種の加工処理が実行されている。これらの処理が繰り返し実行されて所望の半導体素子要素を基板上に形成する。歴史的に、微細加工において、ＩＣの配線／金属被覆部が能動素子面の上方に形成された状態で、ＩＣのトランジスタが一平面に生成され、従って２次元（２Ｄ）回路又は２Ｄ加工として特徴付けられてきた。スケーリングに努力したことで２Ｄ回路の単位面積当たりのトランジスタの数が大幅に増大しているため、論理及びメモリ回路等、異なる機能回路を同一半導体基板上に集積することが可能になっている。しかし、ナノメートル半導体素子加工ノードのスケーリングが一桁台に進化するにつれて、２Ｄスケーリングへの努力はより大きな困難に直面している。半導体素子製造業者は、ＩＣの更なるスケーリングを行う別の手段として、トランジスタが交互に積層された３次元（３Ｄ）半導体回路に対する要望を表明している。
本明細書における技術は、論理及びメモリ等、異なる機能回路の真のモノリシック３Ｄ集積であるアーキテクチャを提供する。技術はまた、モノリシックに集積された３次元素子の集積フローも含んでいる。本明細書における設計は論理スタック上へのメモリの集積を含んでいる。技術は、ウェーハ又は基板部分を交互に積層することなく、複数の異なる半導体素子を交互に集積することを含んでいる。
本開示の一態様によれば、３次元（３Ｄ）集積回路（ＩＣ）を提供する。３Ｄ ＩＣは、基板表面を有する基板、基板に設けられた電力レール、及び基板に設けられて基板表面にほぼ垂直な基板の厚さ方向に沿って電力レール上に配置された半導体素子の第１段を含んでいる。配線段が基板に設けられて、厚さ方向に沿って半導体素子の第１段の上に配置されている。半導体素子の第２段が基板に設けられて、厚さ方向に沿って配線段の上に配置されており、配線段が半導体素子の第１段と第２段の間に配置されるように、半導体素子の第２段が厚さ方向に半導体素子の第１段に積層されている。第１の垂直相互接続構造が、厚さ方向に沿って配線段から半導体素子の第１段へ下向きに伸長して、配線段を半導体素子の第１段内の素子に電気的に接続する。第２の垂直相互接続構造が、厚さ方向に沿って配線段から半導体素子の第２段へ上向きに伸長して、配線段を半導体素子の第２段内の素子に電気的に接続する。
本開示のいくつかの態様において、３Ｄ ＩＣの配線段は、基板の厚さ方向に沿って交互に配置された２段階以上の配線レベルを含んでいてよい。
本開示の別の態様において、半導体素子の第１段は交互に積層されたｎ型トランジスタ及びｐ型トランジスタを含む第１のトランジスタ対を含み、半導体素子の第２段は交互に積層されたｎ型トランジスタ及びｐ型トランジスタを含む第２のトランジスタ対を含んでいる。当該態様の３Ｄ ＩＣは、積層の向きが互い違いに構成されている第１のトランジスタ対及び第２のトランジスタ対が設けられていてよい。代替的に、第１のトランジスタ対が第１の共通ゲート構造を含み、第２のトランジスタ対が第２の共通ゲート構造を含んでいてよい。
本開示の別の態様において、半導体素子の第１及び第２段の各々に含まれる素子が厚さ方向に沿って共線的に積層されて能動素子列を画定し、第１及び第２の垂直相互接続部が能動素子列の外側に設けられている。当該態様において、能動素子列は基板の基板表面に沿って伸長して基板表面の能動素子領域を画定し、配線段は基板表面の能動素子領域を実質的に囲む複数の配線トラックを含んでいてよい。更に、当該複数の配線トラックは、能動素子領域のソース－ドレイン領域内に設けられて基板表面に沿って能動素子領域のゲート領域にほぼ平行に伸長する第１の配線トラックを含んでいてよい。当該複数の配線トラックは更に、基板表面に沿って能動素子領域のゲート領域にほぼ垂直に伸長する第２の配線トラックを更に含んでいてよい。
本開示の別の態様において、３Ｄ ＩＣは更に、基板に設けられて基板の厚さ方向に沿って電力レール上に配置された中間電力レールを含んでいてよい。
更に別の態様において、３Ｄ ＩＣは、基板に設けられて厚さ方向に半導体素子の第２段に積層された半導体素子の第３段を含んでいてよい。当該態様において、中間電力レールが基板に設けられ、当該中間電力レールが厚さ方向に沿って半導体素子の第２段と第３段の間に位置するように半導体素子の第２段の上に配置されている。当該態様の３Ｄ ＩＣは更に、厚さ方向に沿って電力レールから半導体素子の第１段へ上向きに伸長して電力レールを半導体素子の第１段内の素子に電気的に接続する第１の電力接続構造を更に含んでいてよい。第２の電力接続構造が、厚さ方向に沿って中間電力レールから半導体素子の第２段へ下向きに伸長して中間電力レールを半導体素子の第２段内の素子に電気的に接続すべく設けられていてよい。第３の電力接続構造が、厚さ方向に沿って中間電力レールから半導体素子の第３段へ上向きに伸長して中間電力レールを半導体素子の第３段内の素子に電気的に接続することができる。
本開示の追加的な態様は、共通ゲート構造を共有する相補型電界効果トランジスタの第１の積層対を含む半導体素子の第１段と、共通ゲート構造を共有する相補型電界効果トランジスタの第２の積層対を含む半導体素子の第２段を含んでいる。半導体素子の第３段は、共通ゲート構造を共有する相補型電界効果トランジスタの第３の積層対、及び相補型電界効果トランジスタの第３の積層対の上に積層された１個の追加的トランジスタを含んでいてよい。相補型電界効果トランジスタの第１、第２及び第３の積層対は交互に積層されている。当該態様によれば、相補型電界効果トランジスタの第１の積層対はｎｐ接合を有し、相補型電界効果トランジスタの第２の積層対はｐｎ接合を有し、相補型電界効果トランジスタの第３の積層対はｎｐ接合を有している。半導体素子の第３段は更に、相補型電界効果トランジスタの第３の積層対の上に積層されたｎ型電界効果トランジスタを更に含んでいてよい。更なる態様において、半導体素子の第１段は第１の論理回路を含み、半導体素子の第２段は第２の論理回路を含み、半導体素子の第３段はメモリ回路を含んでいる。ＩＣの一例において、第１の論理回路はＡｎｄ－Ｏｒ反転（ＡＯＩ）回路であり、第２の論理回路は排他的論理和（ＸＯＲ）回路であり、メモリ回路はＳＲＡＭ回路である。
本開示の別の態様によれば、３次元（３Ｄ）集積回路（ＩＣ）を形成する方法を提供する。本方法は、加工表面を有する基板を提供するステップと、表面上に電力レールを形成するステップと、電力レール上の表面上に半導体素子の第１段を形成して半導体素子の第１段を覆う表面上に配線段を形成するステップを含んでいる。半導体素子の第２段が、配線段が半導体素子の第１段と第２段の間に挿入されるように、配線段の表面上に形成されて半導体素子の第１段の上に積層される。第１の垂直相互接続構造が、配線段から半導体素子の第１段へ下向きに伸長して配線段を半導体素子の第１段内の素子に電気的に接続すべく形成されている。第２の垂直相互接続構造が、配線段から半導体素子の第２段へ上向きに伸長して配線段を半導体素子の第２段内の素子に電気的に接続すべく形成されている。当該形成ステップの各々が連続的な処理フロー内で実行されて３Ｄ ＩＣを形成する。当該態様は半導体素子の第１段及び第２段を互いから動作回路として設けることができる。
無論、本明細書に開示する製造ステップの順序を分かり易いように提示している。一般に、これらの製造ステップは任意の適当な順序で実行可能である。一般に、これらの製造ステップは任意の適当な順序で実行可能である。また、本明細書における異なる特徴、技術、構成等の各々について本開示の異なる場所で記述する場合がるが、各々の概念が互いに独立に、又は互いに組み合わせて実行可能である点に注意されたい。従って、本開示は多くの異なる仕方で実現及び確認することができる。
上述の概要が、本開示又は請求項に記載の発明の全ての実施形態及び／又は順次新たになる態様を指定する訳ではない点に注意されたい。むしろ、上述の概要は、異なる実施形態の予備的議論及び従来技術に対する新規性の対応箇所を提示するに過ぎない。本発明及び実施形態の更なる詳細事項及び／又は可能な将来性については、読者は以下に詳述する本開示の詳細説明の段落及び対応図面を参照されたい。
本開示の態様は添付の図面を参照しながら以下の詳細説明を精査することにより最も良く理解されよう。産業界での標準的慣行に従い、各種の特徴が一定比率では描かれていな点を注記しておく。事実、各種の特徴の寸法は議論を分かり易くすべく自在に増減されてよい。
本開示の実施形態による、３Ｄ ＩＣのソース－ドレイン面を表す縦断面図である。 本開示の実施形態による、図１の３Ｄ ＩＣのゲート面を表す縦断面図である。 本開示の実施形態による、図１、２の構造の水平断面の上平面図である。 本開示の実施形態による、図１、２の構造の別の水平断面の上平面図である。 本開示の実施形態による、別の３Ｄ ＩＣのソース－ドレイン面を表す縦断面図である。 本開示の実施形態による、図５の３Ｄ ＩＣのゲート面を表す縦断面図である。 本開示の実施形態による、図５、６の構造の水平断面の上平面図である。 本開示の実施形態による、図５、６の構造の別の水平断面の上平面図である。
以下の開示は、提示する主題の異なる特徴を実装する多くの異なる実施形態又は実施例を示す。本開示を簡素化すべく要素及び構成の特定の例について以下に述べる。無論、これらは実施例に過ぎず、本発明を限定することを意図していない。また、本開示は、各種の実施例において参照番号及び／又は文字を繰り返す場合がある。この繰り返しは、簡潔且つ分かり易さを目的としており、議論する各種実施形態及び／又は構成同士の関係についてこれ自体が言及するものではない。
更に、「下方」、「下の」、「下側」、「上方」、「上側」等、空間的関係を指す用語は本明細書で図示するように、ある要素又は特徴と、別の要素（群）又は特徴（群）との関係の記述を容易にすべく用いられてよい。空間的関係を指す用語は、図面で示す向き以外に、使用又は動作中の装置の異なる向きを含めることを意図している。装置は向きを変える（９０度回転、又は他の向きに）ことができ、本明細書で用いる空間的関係を指す記述子も同様に適宜解釈されてよい。
本明細書全体を通じて「一実施形態」又は「ある実施形態」とは、当該実施形態との関連で記述された特定の特徴、構造、材料、又は特性が少なくとも１個の実施形態に含まれることを意味するが、必ずしも全ての実施形態に存在するとは限らない。従って、本明細書全体の様々な箇所における語句「一実施形態において」の出現は必ずしも同一の実施形態を指す訳ではない。更に、特定の特徴、構造、材料、又は特性は１個以上の実施形態において任意の適当な仕方で組み合わされてもよい。
背景段落で注記したように、半導体素子製造業者は、従来の２Ｄスケーリング以外にＩＣをスケーリングする別の手段として、トランジスタが互いに積層された３次元（３Ｄ）半導体回路に対する要望を表明してきた。３Ｄ集積、すなわち半導体素子の垂直積層は、面積ではなく体積当たりのトランジスタ密度を増やすことにより２Ｄスケーリングの限界を克服することを意図するものである。３ＤＮＡＮＤの採用をしたフラッシュメモリ業界により素子積層が成功裏に喧伝されて実装されているが、ランダム論理設計への応用ははるかに困難である。ＣＰＵ（中央処理装置）、ＧＰＵ（グラフィック処理装置）、ＦＰＧＡ（フィールドプログラム可能ゲートアレイ）及びＳｏＣ（システムオンチップ）等の論理チップ用の３Ｄ集積は主として２つの方式により実現される。一方式は異種積層であり、他の方式は同種積層である。
ウェーハ／チップ積層及びシリコン貫通ビア（ＴＳＶ）技術を用いる異種３Ｄ集積の一例が「Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ Ａｓｐｅｃｔｓ ｅｎａｂｌｉｎｇ ３Ｄ ｓｅｑｕｅｎｔｉａｌ ｓｔａｃｋｅｄ ｐｌａｎａｒ ａｎｄ ＦＩＮｆｅｔ Ｔｅｃｈｎｏｌｏｇｙ，Ａｎｎｅ ＶａｎＤｏｏｒｅｎ，ＩＭＥＣ ＰＴＷ Ｓｐｒｉｎｇ ２０１８」に開示されている。当該３Ｄ集積方式では、各チップは異なる特定のタスク毎に設計及び製造が最適化される。別々に製造されたチップは次いで効率的なパッケージング技術により集積されて積層ＳｏＣが構築される。異種集積方法の詳細が２０１９年１０月発行の「Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｉｎｔｅｇｒａｔｉｏｎ Ｒｏａｄｍａｐ，２０１９ Ｅｄｉｔｉｏｎ」に発表されている（ｅｐｓ．ｉｅｅ．ｏｒｇ／ｈｉｒ参照）。
同種積層方法の一例が「Ｍｏｎｏｌｉｔｈｉｃ ３Ｄ ＩＣ：Ｔｈｅ Ｔｉｍｅ ｉｓ Ｎｏｗ，Ｂｒｉａｎ Ｃｒｏｎｑｕｉｓｔ ａｎｄ Ｚｖｉ Ｏｒ－Ｂａｃｈ，Ｍｏｎｏｌｉｔｈｉｃ，２０１４ Ｉｎｔｌ．Ｗｏｒｋｓｈｏｐ ｏｎ Ｄａｔａ－Ａｂｕｎｄａｎｔ Ｓｙｓｔｅｍ Ｔｅｃｈｎｏｌｏｇｙ，Ａｐｒｉｌ ２０１４」に開示されている。当該方式はウェーハ接合処理を用いてチップ積層に用いるミクロンサイズのＴＳＶに関連付けられた密度損失を克服する。接合方式では、ベースウェーハを処理して素子及び金属被覆部／配線のいくつかの層を形成する。次いで、薄化ＳｏＩ（絶縁体上シリコン）層が、ベースウェーハの最上部に配置されて接着される。当該ウェーハ接合法では上述の異種チップ積層方式と比較して必要とされるビアの寸法がはるかに小さい（約１００ｎｍピッチ）ため、より良好な段間接続が実現できる。しかし、本願発明者は、独立に処理されたウェーハ又はウェーハ部分が互いに積層されるため、当該方式が真のモノリシック集積ではないことを認識した。従って、ウェーハ接合法は半導体加工に対して真のスケーリング解決策を提供しない。更に、当該ウェーハ接合方式に付随する処理の複雑さ及びコストのオーバーヘッドは、真のモノリシック３Ｄ集積に関連付けられたスケーリング目標に達していない。
本明細書に開示する技術は、論理及びメモリ等の半導体素子の真のモノリシック３Ｄ集積を実現する。モノリシック３Ｄ集積が実現されるのは、全ての能動素子を一列に重ね合わせることにより可能になる一つの連続的処理フローで構築された垂直集積多層論理及びメモリを含める設計による。このような真の列方向の加工により（ウェーハ処理を１回しか実行しないため）製造コストが低下し、密度が向上する（集積スタック全体にわたる自己整列且つ完全整列したビアの使用）。
図１は本開示の実施形態による３Ｄ ＩＣのソース－ドレイン面を表す縦断面図である。同図に見られるように、構造１００は、基板に設けられて３Ｄ ＩＣへの低電圧（ＶＳＳ）及び高電圧（ＶＤＤ）電力配送に関連付けられてよい電力レール１０３を含んでいる。電力レール１０３は、能動素子面の下方に位置する点で「埋め込み電力レール」とみなしてよい。半導体素子の下段１０５が、基板表面１０１にほぼ垂直な基板の厚さ方向に沿って電力レール１０３の基板に設けられている。素子の下段は、論理回路又はメモリ回路等の機能回路を形成する電界効果トランジスタ（ＦＥＴ）等の１個以上の半導体素子を含んでいてよい。更に、ＦＥＴは、基板表面に沿って配置された、又は基板の厚さ方向に沿って交互に垂直に積層されたｎ型又はｐ型ＦＥＴＳであってよい。
配線段１０７が基板に設けられて半導体素子の下段１０５の上に配置されている。配線段１０７は１個以上の配線層を含み、各配線層は基板表面１０１に沿う方向に伸長する１個以上の配線トラックを含んでいる。一般に、１個の配線層内の配線トラックは、以下に詳述するように隣接配線層内の配線トラックの方向に垂直な方向に延在する。図１の実施形態において、配線段１０７は、基板表面に沿って南北方向に垂直な（すなわち図面ページの面に垂直な）方向に伸長する４個の配線トラック１０７ａ、１０７ｂ、１０７ｃ及び１０７ｄを有する単一の配線層を含んでいる。
構造１００はまた、厚さ方向に沿って配線段１０７の上に配置された半導体素子１０９の上段を含んでいる。下段と同様に、素子の上段は、横方向に配置又は交互に積層されて機能回路を形成するｎ型又はｐ型ＦＥＴ等の１個以上の半導体素子を含んでいてよい。いくつかの実施形態において、下段１０５及び上段１０９は異なる機能回路を実装する。図１に見られるように、半導体素子１０９の上段は、配線段１０７が半導体素子の下部と上段の間に挿入されるように厚さ方向に半導体素子の下段１０５に積層されている。素子段１０５及び１０９は図１に、素子列１１０内で垂直方向に共線的に整列しているように描かれている。しかし、当業者にはこれらの積層段が製造工程ムラ、リソグラフィ解像度の制約、パターン配置誤差等に起因して完全には整列していない場合があることが理解されよう。
配線段１０７内の配線トラックは、垂直及び水平相互接続等の局所相互接続を介して下部及び上部素子段内の素子に電気的に接続されている。図１は、ＩＣの各段内でソース、ドレイン及びチャネル領域が横方向に配置されたＦＥＴ素子のソース－ドレイン領域を表すことを意図している。従って、図１は、第１段と第２段の各内部のＦＥＴの単一のソース－ドレイン領域と交差する平面を通る真の断面ではなく、実際の物理素子内の異なる垂直面を占有するＦＥＴのソース－ドレイン領域の両方を表す図を示している。図１の実施形態において、第１の垂直相互接続部１１１は配線段１０７を半導体素子１０５の第１段に電気的に接続する。具体的には、垂直相互接続部１１１は、配線段１０７内の配線トラック１０７ｃに接続されて基板の厚さ方向に沿って下向きに伸長する第１終端を有している。垂直相互接続部１１１の第２終端は、素子の下段１０５内の素子のソース－ドレイン領域に接続された水平な相互接続部１１３に接続されている。従って、垂直相互接続部１１１は、構造１００内で他の局所相互接続構造により別の素子へ引き回すことができる配線トラック１０７ｃとのソース－ドレイン接点として機能する。
第２の垂直相互接続部１１５は、配線段１０７を半導体素子１０９の上段に電気的に接続する。図示する例において、垂直相互接続部１１５は、配線段１０７内の配線トラック１０７ｂに接続されて基板の厚さ方向に沿って上向きに伸長する第１終端を有している。垂直相互接続構造１１５の第２終端は、素子１０９の上段内の素子のＳＤ領域に接続された水平相互接続構造１１７に接続されている。従って、垂直相互接続部１１５は、他の局所相互接続構造により構造１００内の別の素子へ引き回すことができる配線トラック１０７ｂとのソース－ドレイン接点として機能する。
他の局所相互接続構造を特定の回路設計及び機能に必要な電気的接続に基づいて用いてもよい。例えば、電力レール１０３は、素子の下段１０５内の素子のＳＤ領域に接続された垂直相互接続部１１９及び水平相互接続部１２１により下段１０５の素子に電気的に接続されている。従って、垂直相互接続部１１９は電力を素子の下段に供給する電力接点として機能する。同様に、上段１０９の素子は、水平相互接続部１２５及び垂直相互接続部１２３により大域配線段１２７内の大域配線に接続されている。図１に示していないが、電力レールが大域配線段１２７にある状態で、電力接点を用いて上段１０９の素子を電力レール１０３に、又は後述するように中間電力レールに接続することができる。更に、配線段１０７が複数の配線層を含む場合、ビアを用いて配線トラックを互いに接続することができる。
図２は本開示の実施形態による、図１の３Ｄ ＩＣのゲート面を表す縦断面図である。構造１００は、ほぼ平坦な基板表面１０１を有するモノリシック半導体基板の一部を表す。図２は、半導体素子の積層段のゲートトラックを切った断面である。当業者には理解されるように、図２のゲート部分は、図１に表されたＩＣの横方向に間隔を空けたソース－ドレイン領域間の平面に配置されている。図２に見られるように、構造１００は、半導体素子１０５の第１段に関連付けられた第１のゲート領域１２９及び半導体素子の第２段に関連付けられた第２のゲート領域１３１を含んでいる。ゲート領域１２９及び１３１は各々、各段内の素子に関連付けられた１個以上のチャネル領域を囲むＧＡＡ構造の全周を囲む導電ゲートであってよい。ＧＡＡ構造は、以下に詳述するように、１段内の２個の半導体素子に共通のゲート構造であってよい。
本開示の複数の実施形態によれば、配線段１０７は、第１段１０５及び第２段１０９内の素子のゲートに電気的に接続されていてよい。例えば、垂直相互接続部１３３は配線段１０７の配線トラック１０７ｄをゲート領域１２９に電気的に接続し、垂直相互接続部１３５は配線段１０７の配線トラック１０７ａをゲート領域１３１に電気的に接続する。従って、垂直相互接続部１３３、１３５は、他の局所相互接続構造により構造１００内の別の素子へ引き回すことができる配線トラック１０７ａ、１０７ｄのゲート接点を提供する。
上述の配線段及び局所相互接続の使用により下段１０５の１個以上の素子を上段１０９の１個以上の素子に接続して図１、２のＩＣ境界１２８により表されるモノリシック３Ｄ ＩＣを設けることが可能になる。上述のように、１段内の半導体素子を基板表面に沿って横方向に配置することができる。いくつかの実施形態において、素子段は、半導体表面に沿って横方向に繰り返し設けられて従来の平坦なセルレイアウトを有する機能回路又はセルを形成する２個以上の半導体素子を含んでいてよい。図３、４に図１、２のＩＣの平面図を示しているが、基板表面１０１の方向に横方向に沿ってＩＣ境界１２８を伸長させる段内で繰り返し設けられた素子を更に含んでいる。
図３は、開示の実施形態による、図１、２の構造の水平断面の上平面図である。図３に見られるように、ＩＣ１２８のレイアウトは、基板の東西方向に沿って複数のゲートトラック（Ｇ１、Ｇ２．．．）と交互に配置された複数のソース－ドレイントラック（ＳＤ１、ＳＤ２、ＳＤ３．．．）を含んでいてよい。当業者には公知のように、ＳＤとＧが交互に配置されたこれらの領域は基板の東西方向に半導体素子のアレイを形成する。図１、２の断面線に見られるように、図３の断面は、下段１０５の素子とのＳＤ接点として機能する垂直相互接続部１１１と、下段１０５のゲート構造とのゲート接点として機能する垂直相互接続部１３３を切った断面である。従って、図３において、垂直相互接続部１１１はＳＤ１トラック内で、素子の下段１０５内の素子のＳＤ領域に接続された水平相互接続部１１３に到達するように示されている。図３のＳＤ１トラックはまた、電力レール１０３に到達する垂直相互接続部１１９に実装された下敷きとなる電力接点を有する水平相互接続部１２１も示す。同様に、図３のトラックＧ１は、ゲート領域１２９に到達する垂直相互接続部１３３を示す。追加的な例としての電力接点（ＰＣ）、ＳＤ接点（ＳＤＣ）及びゲート接点（ＧＣ）を追加的なＳＤ及びＧトラックで必要に応じて用いて、図３に見られるように完全な機能回路又はセルを形成することができる。隣接セルの部分２２８、３２８及び４２８もまた基板全体にわたるセルの反復的性質を表すように示している。
図４は本開示の実施形態による、図１、２の構造の別の水平断面の上平面図である。図１、２の断面線に見られるように、図４の断面は、上段１０９の素子とのＳＤ接点として機能する垂直相互接続部１１５、及び上段１０９のゲート構造とのゲート接点として機能する垂直相互接続部１３５を切った断面である。従って、図４のＳＤ１トラックは、配線トラック１０７ｂに到達する垂直相互接続部１１５を含むと共に、更に素子１０９の上段のＳＤ領域とは一切接続されていない配線トラックが１０７ａ、１０７ｃ及び１０７ｄを示す。同様に、図４のＧ１トラックは、配線トラック１０７ａに到達する垂直相互接続部１３５を示す一方、配線トラック１０７ｂ、１０７ｃ及び１０７ｄは素子１０９の上段のゲート領域を一切有していない。配線段１０７の下方の要素は図４に示していない。追加的な例としての電力接点（ＰＣ）、ＳＤ接点（ＳＤＣ）及びゲート接点、ＧＣ）が、図３に示すように、完全な機能回路又はセルを形成するために追加的なＳＤ及びＧトラックで必要に応じて用いられてよい。
このように、本明細書の技術が半導体素子の真のモノリシック集積を実現するのは、全ての能動素子を一列に重ね合わせることにより可能になる一つの連続的処理フローで構築された垂直集積多層論理及びメモリを含める設計による。このような真の列状加工は、（ウェーハ処理を一回しか行わないため）製造コストを低下させ、（集積スタック全体にわたり自己整列且つ完全整列したビアを用いることで）密度が向上する。更なるトランジスタ及びゲート配線を素子段間に挟む（配置する）ことにより、ＭＩＶ（モノリシック層間ビア）無しで効率的な引き回しが可能になる。本態様によりトランジスタ間及びゲート間配線が可能になる。このような配線はより効率的であり（すなわち、配線長が短い、ビアが浅い、ＲＣが低い）、両方の素子レベルから配線面へのアクセスを可能にしてトランジスタ間及びゲート間配線を向上させる。
上述のように、半導体素子の各段は、機能回路又はセルを形成すべく相互接続された垂直積層半導体素子及び／又は横方向に配置された半導体素子を含んでいてよい。いくつかの実施形態において、各段は、交互に設けられた２個以上の半導体素子の積層を含み、このような積層は基板表面に沿って横方向に繰り返し配置されて論理回路又はメモリ回路等の機能回路を実装する複雑なセルを形成する。機能セルを実装するこのような段自体が積層されることにより従来の平面ＳＯＣと同様の異種機能を提供する複雑なモノリシック３Ｄ ＩＣを形成することができる。一例として、ＡＯＩセルを実装する下段、ＸＯＲセルを実装する中段、及びＳＲＡＭセルを実装する上段を含んでいてよい。
図５は本開示の実施形態による、３段を有する３Ｄ ＩＣのソース－ドレイン面を表す縦断面図である。構造５００は、ほぼ平面基板表面５０１を有するモノリシック半導体基板の一部を表す。同図に見られるように、構造５００は、ｎ型トランジスタに電力を供給するＶＳＳとして機能する埋め込み電力レール５０３ａ、及びｐ型トランジスタに電力を供給するＶＤＤとして機能する電力レール５０３ｂを含んでいる。トランジスタの第１段は、各々ｐ型及びｎ型素子のＳＤ領域５０５Ｐ及びＳＤ領域５０５Ｎを含み、第２段は、各々ｐ型及びｎ型素子のＳＤ領域５０７Ｎ及びＳＤ領域５０７Ｐを含み、最上段は素子５０９ＰのＳＤ領域、素子５０９ＮのＳＤ領域、及び素子５１１ＮのＳＤ領域を含んでいる。従って、下段及び中段は各々２個の積層トランジスタを含む一方、上段は３個の積層トランジスタを含んでいる。
図５に見られるように、トランジスタのＳＤ領域は、当該構造の能動素子列５１２内で共線的に積層されている。各段の積層トランジスタは、交互に積層されて相補型トランジスタの対を形成する、ｎ型トランジスタ及びｐ型トランジスタを含むトランジスタ対を形成することができる。図５の実施形態において、ＳＤ領域５０５Ｐ及び５０５Ｎは１個の相補対を形成し、ＳＤ領域５０７Ｎ及び５０７Ｐは１個の相補対を形成し、ＳＤ領域５０９Ｐ及び５０９Ｎは別の相補対を形成する。ＳＤ領域５１１Ｐは、自身の段内に相補対象を有していない単一トランジスタの一部である。同図に見られるように、積層トランジスタ対は、トランジスタの種類をドーピングすることにより積層の向きが交替するように構成されている。図５の実施形態において、ＳＤ領域５０５Ｐはｐ型トランジスタの一部である一方、その相補型５０５Ｎはｎ型トランジスタである。同様に、ＳＤ領域５０７Ｎはｎ型であり、その相補型５０７Ｐはｐ型である。最後に、ＳＤ領域５０９Ｐはｐ型であり、その相補型５０９Ｎはｎ型である。ＳＤ領域５１１Ｎはｎ型トランジスタの一部である。積層の向きをこのように交替させる（すなわちｎｐ接合、次いでｐｎ接合）ことにより、植設及び仕事関数の堆積効率が向上する。向きの交替により、積層（ｎ－ｐ、ｎ－ｐ）の内で全ての素子対で同じ積層順序を維持する場合と比較して、植設及び素子の種類に固有の選択的堆積の処理効率を向上させることができる。
図５に見られるように、配線段は、基板の厚さの方向に交互に配置された５個の配線層５１３、５１５、５１７、５１９及び５２１を含んでいる。各配線層は、図示するように、配線層内でほぼ平行に延在し、且つ隣接層の配線トラックにほぼ垂直な複数の配線トラックを含んでいる。配線層５１３は一般に、下段のＭ０金属層として機能し、東西（すなわち、図面ページ面に垂直な）方向に伸長する４個の配線層５１３ａ、５１３ｂ、５１３ｃ及び５１３ｄを含んでいる。配線層５１５は一般に下段のＭ１金属層として機能し、南北方向に沿って伸長する複数の配線トラックを含んでいる。従って、図５にはトラック５１５ａだけを示している。同様に、配線層５２１は一般に素子の中段のＭ０金属層として機能し、東西方向に伸長する４個の配線トラック５２１ａ、５２１ｂ、５２１ｃ及び５２１ｄを含む一方、配線層５１９は一般に中段のＭ１金属層として機能し、南北方向に沿って伸長する複数の配線トラックを含むが、トラック５１９ａだけを図示している。配線層５１７は、東西方向に伸長する５個の配線トラック５１７ａ、５１７ｂ、５１７ｃ、５１７ｄ及び５１７ｅを含んでいる。配線層５１７は一般に下段及び上段のＭ２金属層として機能すると共に、一般に構造５００の異なるセル間を接続する大域配線層５２２に接続する。構造５００はまた、図示するように、素子（５０７Ｐ及び５０７Ｎ）の中段と素子（５０５Ｐ及び５０５Ｎ）の下段との間に配置された中間電力レール５２３ａ、５２３ｂも含んでいる。
いくつかの局所相互接続部は必要に応じて半導体素子を電気的に接続して機能回路を形成する。具体的には、素子の最下段内において、埋め込み電力レール５０３ｂが垂直電力相互接続部５２５及び水平相互接続部５２７によりＳＤ領域５０５Ｐに接続され、埋め込み電力レール５０３ａが垂直電力相互接続部５２９及び水平相互接続部５３１によりＳＤ領域５０５Ｎに接続されている。垂直相互接続部５３３はＳＤ領域５０５Ｐを配線層５１３内の配線トラック５１３ｂに電気的に接続し、垂直相互接続部５３５は同様にＳＤ領域５０５Ｎを配線層５１３内の配線トラック５１３ｃに接続する。素子の中段内において、ＳＤ領域５０７Ｎは水平相互接続部５３７及び垂直相互接続部５３９により配線層５２１の配線トラック５２１ｃに接続されている。同様に、ＳＤ領域５０７Ｐは水平相互接続部５４１及び垂直相互接続部５４３により配線層５２１の配線トラック５２１ｂに接続されている。
中間電力レール５２３ｂは、垂直相互接続部５４５及び水平相互接続部５４１によりＳＤ領域５０７Ｐに電力を供給する共に、垂直相互接続部５４７及び水平相互接続部５４９を介して上段内のＳＤ領域５０９Ｐに電力を供給する。同様に、中間電力レール５２３ａは、垂直相互接続部５４９及び水平相互接続部５３７によりＳＤ領域５０７Ｎに電力を供給し、垂直相互接続部５５１及び水平相互接続部５５３を介してＳＤ領域５０９Ｎに電力を供給する。また同図に見られるように、垂直相互接続部５５５は配線トラック５１７ｅを大域配線段内の配線トラック５２２ａに接続する。
図６は本開示の実施形態による、図５の３Ｄ ＩＣのゲート面を表す縦断面図である。図６のゲート領域断面は、図５に示す素子のソース－ドレイン面の後側に配置されている。同図に見られるように、構造５００は、半導体素子の下段に関連付けられたゲート領域５５７、半導体素子の中段に関連付けられたゲート領域５６７、及び素子の上段に関連付けられたゲート領域５６８を含んでいる。各々のゲート領域は、当該段内の相補型トランジスタに共有される共通ゲート領域である。具体的には、図示するように、ゲート領域５５７は下段内の素子のチャネル領域５０５Ｐ－Ｃ及び５０９５Ｎ－Ｃを囲むゲートオールアラウンド（ＧＡＡ）構造であり、ゲート領域５６７は中段内の素子のチャネル領域５０７Ｎ－Ｃ及び５０７Ｐ－Ｃを囲むＧＡＡ構造である。ゲート領域５６８は、上段内の素子のチャネル領域５０９Ｐ－Ｃ及び５０９Ｎ－Ｃを囲むゲートオールアラウンド（ＧＡＡ）構造である。チャネル５１１Ｐ－Ｃは、３個の積層トランジスタの上段に実装されたＳＲＡＭ回路用の通過ゲートとして機能するＧＡＡ構造５７０を含んでいる。
図６に見られるように、垂直相互接続部５５９は配線層５１３の配線トラック５１３ｄをゲート領域５５７に電気的に接続し、垂直相互接続部５６１は配線層５１３内の配線トラック５１３ａをゲート領域５５７に電気的に接続する。同様に、垂直相互接続部５６３は配線層５２１内の配線トラック５２１をゲート領域５６７に電気的に接続し、垂直相互接続部５６５は配線トラック５２１ａをゲート領域５６７に電気的に接続する。
上述のように、構造５００の各素子段は垂直に積層された半導体素子を含み、そのような積層はメモリ又は論理回路等の機能回路を実装する複雑なセルを形成すべく基板表面に沿って横方向に繰り返し配置されている。図５は、ＩＣの１段内で東西方向に沿って横方向に交互に配置されたＦＥＴ素子のいくつかのソース－ドレイン領域を表すことを意図している。同様に、図６は、ＩＣの１段内の東西方向に沿って横方向に交互に配置されたＦＥＴ素子のいくつかのゲート又はチャネル領域を表すことを意図している。従って、図５、６は、ＩＣの単一面を通る真の断面ではなく、実際の物理素子内で異なる垂直面を占有する全てのソース－ドレイン領域及びゲート領域を表す図を示している。当業者には、図５で同じＳＤ領域に接続するように示された２個の垂直相互接続部が、異なる素子のＳＤ領域に接続する異なる平面内の垂直相互接続部を表す場合があることが理解されよう。同様に、図６で同じゲート構造に接続するように示された２個の垂直相互接続部は、異なる素子のゲート構造に接続する、異なる平面内の２個の垂直相互接続部を表す場合がある。
同じく上述のように、図５、６の３Ｄ ＩＣの一例は、ＡＯＩ論理セルを実装する下段を、ＸＯＲ論理セルを実装する中段、及びＳＲＡＭセルを実装する上段を示す。図７、８は、複数の積層相補型ＦＥＴ素子から形成されたＡＯＩ２２論理セルを実装する、図５、６のＩＣの下段の平面図を示しており、積層相補型ＦＥＴＳが下段内で繰り返し配置されていて下段のＩＣ境界５２８を基板表面１０１の方向に沿って横方向に伸長する。具体的には、図７、８は、ＦＥＴのＡ、Ｂ、Ｃ及びＤ相補対が、素子の西から東への方向に沿って当該順序で配置されている状態を示す。Ｙ出力は、ＡＯＩ２２論理セルのＦＥＴのＢ、Ｃの共通ＳＤ領域で提供される。
図７は本開示の実施形態による、図５、６の構造の水平断面の上平面図である。図５、６の断面線に見られるように、図７の断面は、垂直相互接続部５３３、素子５０５ＮのＳＤ領域、局所相互接続部５３１、及び素子５０５Ｎに関連付けられたゲート領域を切った断面である。図８は本開示の実施形態による、図５、６の構造の別の水平断面の上平面図である。図５、６に示す断面に見られるように、図８の断面は配線トラック５１５ａを切った断面である。当業者には、Ｇ１、Ｇ２、Ｇ３及びＧ４トラックがＡＯＩセルのＡ、Ｂ、Ｃ及びＤ相補型ＦＥＴ素子へのゲート入力を提供することが理解されよう。更に、ＳＤ１及びＳＤ５トラックがＡ及びＤＦＥＴ素子の各々に離散ＳＤ領域を提供する一方、ＳＤ２～ＳＤ４トラックはＡＯＩ２２セルの全てのＦＥＴ素子に共有ＳＤ領域を提供する。すなわち、ＳＤ２はＡ及びＢＦＥＴ素子に共有ＳＤ領域を提供し、ＳＤ３はＢ及びＣＦＥＴ素子に共有ＳＤ領域に提供し、ＳＤ４はＣ及びＤＦＥＴ素子に共有ＳＤ領域を提供する。ＳＤ３トラックは追加的にＡＯＩ２２セルにＹ出力を提供する。
レイアウトに関する上述の理解に基づき、図７に示すようにＡＯＩ２２セルのトラックＳＤ１が局所相互接続部５２７に到達する垂直相互接続部５３３を含むことが図７、８から分かる。この相互接続部５３３は、図８に示すように、ＡＯＩトランジスタＡのｐ－ＦＥＴ部５０５ＰからＭ０層内の配線トラック５１３ｂに上向きに到達するＳＤ接点を設ける。トラックＳＤ１はまた、図７に示すように、局所相互接続部５３１から電力レール５０３ａに下向きに伸長してＡＯＩトランジスタＡのｎ－ＦＥＴ部分にＶＳＳ電力接点を設ける垂直相互接続部５２９も示す。図８の接点５２５は、Ｍ０層内の配線トラック５１５ａとＡＯＩセルのＭ１層との短いビア接続を表す。
同じく図７、８に見られるように、トラックＧ１は、ゲート領域５５７に下向きに到達してＡＯＩトランジスタＡのｎ－ＦＥＴ及びｐ－ＦＥＴ部分との共通ゲート接点を設ける垂直相互接続部５６１を含んでいる。当該垂直相互接続部５６１は、図８に示すように、更に上向きに伸長して配線トラック５１３ａと接触してＡＯＩ素子Ａへのゲート入力部を設ける。ＡＯＩ２２セルのＡ、Ｂ Ｃ及びＤ相補型ＦＥＴ素子間で電気接続を提供する追加的なソース－ドレイン接点ＳＤＣ、電力接点ＰＣ、ゲート接点ＧＣ及びビアＶを図７、８に示す。
本明細書における構造及び設計の例は、積層順序が反転した（この非限定的な例ではｐｎ接合の下にｎｐ接合）相補対として積層された４個の横方向ゲートオールアラウンド素子を有する２段の論理を含んでいる。１個の上に２個配置された３個の横方向ゲートオールアラウンド素子（１個のｐ型の上に２個のｎ型として示しているが、任意選択的に１個のｎ型の上に２個のｐ型でもよい）を有するＳＲＡＭ専用の段／層がある。素子は共線的に積層されているため、モノリシック加工が可能になる。電力レールは素子面の下に設定／配置された埋め込み電力レールに設定された１個のＶＤＤ／ＶＳＳとして実装され、二次的ＶＤＤ／ＶＳＳが、最上位論理段とＳＲＡＭ段の間のスペースに設定されている。
複数の実施形態が、２個の論理段の間で埋め込まれた１個以上の配線レベルを含んでいる。この例示的な実施形態は５個の配線レベルを示しているが、これは設計により変更できる。配線障害が無い中心能動素子領域を維持すべく設計を構成することができる。設計は、中心配線レベルから最下位論理素子レベルまで下向きに、及び最上位論理素子レベルまで上向きに延在する垂直相互接続部を含んでいる。周期的な深い垂直相互接続部を用いて、論理段間に挟まれた局所配線を素子積層上方の大域配線と接続することができる。
このように、本明細書の技術が論理及びメモリの真のモノリシック集積を実現するのは、全ての能動素子を一列に重ね合わせることにより可能になる一つの連続的処理フローで構築された垂直集積多層論理及びメモリを含める設計による。このような真の列状加工は、（ウェーハ処理を一回しか行わないため）製造コストを低下させ、（集積スタック全体にわたり自己整列且つ完全整列したビアを用いることで）密度が向上する。
本明細書における積層ＣＦＥＴ（相補型電界効果トランジスタ）は、各々が共通のトランジスタゲートを共有する複数のレベルの積層相補型ＦＥＴ対を有している。
積層の向きを交替させる（すなわちｎｐ接合、次いでｐｎ接合）ことにより、植設及び仕事関数の堆積効率が向上する。向きの交替により、積層（ｎ－ｐ、ｎ－ｐ）の内で全ての素子対で同じ積層順序を維持する場合と比較して、植設及び素子の種類に固有の選択的堆積の処理効率を向上させることができる。
トランジスタ及びゲート配線を素子レベル間に挟む（配置する）ことにより、ＭＩＶ（モノリシック層間ビア）無しで効率的な引き回しが可能になる。本態様によりトランジスタ間及びゲート間配線が可能になる。このような配線は両方の素子レベルから配線面へのより効率的な（すなわち、配線長が短い、ビアが浅い、ＲＣが低い）アクセスであり、トランジスタ間及びゲート間配線を向上させる。
配線トラックは活性素子領域を囲むことができる。ゲートと平行に延在する配線の場合、配線トラックはソース－ドレイン領域内での延在に限定することができる。ゲートに垂直に延在する配線の場合、配線はゲートエンドキャップを越えて延在する（すなわち能動チャネルを越えるトランジスタゲートの伸長）ことができる。本実施形態が有利な理由は、能動ゲート領域の外側まで延在するよう配線トラックを最適化することにより、配線の断線により中断する一連のエッチング及び堆積処理で単一のモノリシック特徴から対応する素子積層を製造できるからである。
論理及びＳＲＡＭ積層の間に電力レールが繰り返し配置された「埋め込み」電力レールにより、積層全体にわたり効率的な電力配送が可能になる。埋め込み電力レールは、初期素子レベルの下方に配置することができる。素子積層の下方且つ論理積層の上方（すなわちＳＲＡＭ積層の下方）に電力レールを複製することにより、ＩＲ低下及びＥＭ特徴が向上した電力配送が保証される。
配置スペースを効率的に使用すべく論理素子の最上部のＳＲＡＭに３トランジスタＣＦＥＴを用いる（６トランジスタＳＲＡＭセルに２個の積層）ことができる。論理積層と一体化されたＳＲＡＭ用に最適化されたトランジスタ積層構成（例：２対のｎｎｐ積層）を提供することにより、高密度ＳＲＡＭ設計だけでなく、下敷きとなる論理素子から記憶ブロックへの高帯域幅、低電力でのアクセスも容易になる。
これまでの記述において、処理システムの特定の形状及び各種要素と要素で使用する処理の記述等、具体的な詳細事項を開示してきた。しかし、本明細書における技術がこれらの具体的な詳細事項とは別個に他の実施形態で実施されてよく、且つこのような詳細事項が限定ではなく説明を目的としていることを理解されたい。本明細書に開示する複数の実施形態について添付の図面を参照しながら記述してきた。同様に、説明目的のため、完全に理解いただけるよう特定の数値、材料、及び構成を開示してきた。但し、複数の実施形態はそのような具体的な詳細事項無しで実施されてもよい。実質的に同一の機能構成を有する要素は類似の参照符号で表記し、従って冗長な記述があれば割愛する場合がある。
各種の実施形態の理解を支援すべく各種の技術を複数の離散的動作として記述してきた。記述の順序を、これらの動作が必然的に順序依存であることを示唆するものと解釈してはならない。実際、これらの動作は提示した順序で実行される必要はない。記述する動作は、記述する実施形態とは異なる順序で実行されてよい。各種の追加的な動作を実行する、及び／又は記述した動作が追加的な実施形態で省略されてもよい。
本明細書で用いる「基板」又は「目標基板」は一般に本発明に従い処理される対象を指す。基板は、素子任意の材料部分又は構造、特に半導体又は他の電子素子を含んでいてよく、例えば、半導体ウェーハ、レチクル等のベース基板構造、又は薄膜等、ベース基板構造上の又はベース基板構造を覆う層であってよい。従って、基板は、パターン化されているか否かに依らず、特定のベース構造、下敷きとなる層又は上を覆う層に限定されず、任意のそのような層又はベース構造、或いは層及び／又はベース構造の任意の組み合わせを含むものとする。記述が特定の種類の基板を指す場合があるが、説明目的に過ぎない。
当業者はまた、上述の技術の動作に対し多くの変更がなされても依然として本発明の同じ目的を達成できることが理解されよう。このような変更は本開示の範囲に包含されることを意図している。従って、本発明の複数の実施形態の上述の説明は限定を意図していない。逆に、本発明の複数の実施形態に対する制約は全て以下の請求項に示している。

Claims (20)

  1. 基板表面を有する基板と、
    前記基板に設けられた電力レールと、
    前記基板に設けられて前記基板表面にほぼ垂直な前記基板の厚さ方向に沿って前記電力レール上に配置された半導体素子の第１段と、
    前記基板に設けられて前記厚さ方向に沿って前記半導体素子の第１段の上に配置された配線段と、
    前記基板に設けられて前記厚さ方向に沿って前記配線段の上に配置された半導体素子の第２段であって、前記配線段が前記半導体素子の第１段と第２段の間に配置されるように、前記厚さ方向に前記半導体素子の第１段に積層されている、半導体素子の第２段と、
    前記厚さ方向に沿って前記配線段から前記半導体素子の第１段へ下向きに伸長して、前記配線段を前記半導体素子の第１段内の素子に電気的に接続する、第１の垂直相互接続構造と、
    前記厚さ方向に沿って前記配線段から前記半導体素子の第２段へ上向きに伸長して、前記配線段を前記半導体素子の第２段内の素子に電気的に接続する、第２の垂直相互接続構造を含む、３Ｄ ＩＣ。
  2. 前記配線段が、前記基板の厚さ方向に沿って交互に配置された複数の配線レベルを含んでいる、請求項１に記載の３Ｄ ＩＣ。
  3. 前記半導体素子の第１段が、交互に積層されたｎ型トランジスタ及びｐ型トランジスタを含む第１のトランジスタ対を含み、
    前記半導体素子の第２段が、交互に積層されたｎ型トランジスタ及びｐ型トランジスタを含む第２のトランジスタ対を含んでいる、請求項１に記載の３Ｄ ＩＣ。
  4. 前記第１のトランジスタ対及び前記第２のトランジスタ対が、交替する積層の向きに構成されている、請求項３に記載の３Ｄ ＩＣ。
  5. 前記第１のトランジスタ対が更に第１の共通ゲート構造を含み、
    前記第２のトランジスタ対が更に第２の共通ゲート構造を含んでいる、請求項３に記載の３Ｄ ＩＣ。
  6. 半導体素子の第１及び第２段の各々に含まれる素子が前記厚さ方向に沿って共線的に積層されて能動素子列を画定し、
    前記第１及び第２の垂直相互接続部が前記能動素子列の外側に設けられている、請求項１に記載の３Ｄ ＩＣ。
  7. 前記能動素子列が前記基板の前記基板表面に沿って伸長して前記基板表面の能動素子領域を画定し、
    前記配線段が前記基板表面の前記能動素子領域を実質的に囲む複数の配線トラックを含んでいる、請求項６に記載の３Ｄ ＩＣ。
  8. 前記複数の配線トラックが、前記能動素子領域のソース－ドレイン領域内に設けられて前記能動素子領域のゲート領域とほぼ平行に前記基板表面に沿って伸長する第１の配線トラックを含んでいる、請求項７に記載の３Ｄ ＩＣ。
  9. 前記複数の配線トラックが更に、前記能動素子領域の前記ゲート領域にほぼ垂直に前記基板表面に沿って伸長する第２の配線トラックを更に含んでいる、請求項８に記載の３Ｄ ＩＣ。
  10. 前記基板に設けられて前記基板の厚さ方向に沿って前記電力レール上に配置された中間電力レールを更に含んでいる、請求項１に記載の３Ｄ ＩＣ。
  11. 前記基板に設けられて前記厚さ方向に前記半導体素子の第２段に積層された半導体素子の第３段を更に含んでいる、請求項１に記載の３Ｄ ＩＣ。
  12. 前記基板に設けられた中間電力レールを更に含み、前記中間電力レールが前記厚さ方向に沿って前記半導体素子の第２段と第３段の間に位置するように前記半導体素子の第２段の上に配置されている、請求項１１に記載の３Ｄ ＩＣ。
  13. 前記厚さ方向に沿って前記電力レールから前記半導体素子の第１段へ上向きに伸長して前記電力レールを前記半導体素子の第１段内の前記素子に電気的に接続する第１の電力接続構造と、
    前記厚さ方向に沿って前記中間電力レールから前記半導体素子の第２段へ下向きに伸長して前記中間電力レールを前記半導体素子の第２段内の前記素子に電気的に接続する第２の電力接続構造と、
    前記厚さ方向に沿って前記中間電力レールから前記半導体素子の第３段へ上向きに伸長して前記中間電力レールを前記半導体素子の第３段内の素子に電気的に接続する第３の電力接続構造を更に含んでいる、請求項１２に記載の３Ｄ ＩＣ。
  14. 前記半導体素子の第１段が、共通ゲート構造を共有する相補型電界効果トランジスタの第１の積層対を含み、
    前記半導体素子の第２段が、共通ゲート構造を共有する相補型電界効果トランジスタの第２の積層対を含み、
    前記半導体素子の第３段が、
    共通ゲート構造を共有する相補型電界効果トランジスタの第３の積層対、及び
    前記相補型電界効果トランジスタの第３の積層対の上に積層された１個の追加的トランジスタを含み、
    前記相補型電界効果トランジスタの第１、第２及び第３の積層対が交互に積層されている、請求項１１に記載の３Ｄ ＩＣ。
  15. 前記相補型電界効果トランジスタの第１の積層対がｎｐ接合を有し、
    前記相補型電界効果トランジスタの第２の積層対がｐｎ接合を有し、
    前記相補型電界効果トランジスタの第３の積層対がｎｐ接合を有している、請求項１４に記載の３Ｄ ＩＣ。
  16. 前記半導体素子の第３段が更に、前記相補型電界効果トランジスタの第３の積層対の上に積層されたｎ型電界効果トランジスタを含んでいる、請求項１５に記載の３Ｄ ＩＣ。
  17. 前記半導体素子の第１段が第１の論理回路を含み、
    前記半導体素子の第２段が第２の論理回路を含み、
    前記半導体素子の第３段がメモリ回路を含んでいる、請求項１６に記載の３Ｄ ＩＣ。
  18. 前記第１の論理回路がＡｎｄ－Ｏｒ反転（ＡＯＩ）回路であり、
    前記第２の論理回路が排他的論理和（ＸＯＲ）回路であり、
    前記メモリ回路がＳＲＡＭ回路である、請求項１７に記載の３Ｄ ＩＣ。
  19. ３次元（３Ｄ）集積回路（ＩＣ）を形成する方法であって、
    加工表面を有する基板を提供するステップと、
    前記表面上に電力レールを形成するステップと、
    前記電力レール上の前記表面上に半導体素子の第１段を形成するステップと、
    前記半導体素子の第１段を覆う表面上に配線段を形成するステップと、
    前記配線段が前記半導体素子の第１段と第２段の間に挿入されるように、前記配線段の表面上に半導体素子の第２段を形成して前記半導体素子の第１段の上に積層するステップと、
    前記配線段から前記半導体素子の第１段へ下向きに伸長して前記配線段を前記半導体素子の第１段内の素子に電気的に接続すべく第１の垂直相互接続構造を形成するステップと、
    前記配線段から前記半導体素子の第２段へ上向きに伸長して前記配線段を前記半導体素子の第２段内の素子に電気的に接続すべく第２の垂直相互接続構造を形成するステップを含み、前記形成ステップの各々が連続的な処理フロー内で実行されて３Ｄ ＩＣを形成する、方法。
  20. 前記半導体素子の第１段及び第２段が、互いに異なる動作回路を設ける、請求項１９に記載の方法。
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