KR20210068572A - 반도체 소자의 모놀리식 3d 집적을 위한 아키텍처 - Google Patents

반도체 소자의 모놀리식 3d 집적을 위한 아키텍처 Download PDF

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KR20210068572A
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Abstract

3차원(3D) 집적 회로(IC)는, 기판 표면을 갖는 기판; 기판에 제공된 전력 레일; 및 기판에 제공되고, 기판의 두께 방향을 따라 전력 레일 위에 위치되는, 반도체 소자의 제1 층을 포함한다. 배선 층이 기판에 제공되고, 반도체 소자의 제2 층이 기판에 제공되며, 두께 방향을 따라 배선 층 위에 위치된다. 반도체 소자의 제2 층은, 배선 층이 반도체 소자의 제1 및 제2 층 사이에 개재되도록, 두께 방향으로 반도체 소자의 제1 층 상에 적층된다. 제1 수직 상호 연결 구조물은 배선 층으로부터 반도체 소자의 제1 층으로 하향하게 연장되어, 배선 층을 반도체 소자의 제1 층 내의 소자에 전기적으로 연결한다. 제2 수직 상호 연결 구조물은 배선 층으로부터 반도체 소자의 제2 층으로 상향하게 연장되어, 배선 층을 반도체 소자의 제2 층 내의 소자에 전기적으로 연결한다.

Description

반도체 소자의 모놀리식 3D 집적을 위한 아키텍처
관련 출원에 대한 상호 참조
본 출원은 2018년 10월 29일자로 출원된 미국 가출원 번호 제62/752,112호의 이익을 주장하며, 그 전체 내용은 본원에 참조로 포함된다.
본 개시물은 미세 가공 방법을 포함하는, 반도체 소자, 트랜지스터, 및 집적 회로를 포함하는 마이크로 전자 소자에 관한 것이다.
본원에 제공되는 배경 설명은 대체로 본 개시물의 배경을 제시하기 위한 목적이다. 현재 지정된 발명자의 작업은, 출원 시에 종래기술로서 달리 한정하지 않을 수 있는 설명의 양태 뿐만 아니라, 이러한 배경 섹션에서 작업이 설명되는 정도까지, 본 개시물과 대비되는 종래기술로서 명시적으로 또는 묵시적으로 인정되지 않는다.
집적 회로는 스마트폰, 컴퓨터 등과 같은 전자 장치를 제공하기 위해 전자 산업에서 널리 사용된다. 집적 회로(IC)는, 반도체 기판 상에서 배선에 의해 상호 연결되는 트랜지스터, 커패시터 등과 같은 다수의 반도체 소자를 포함한다. 전자 장치를 위한 더 많은 수의 복합 기능을 지원하는 더 소형의 그리고 더 빠른 IC에 대한 수요가 계속 증가하고 있다. 이러한 수요에 따라, 반도체 제조 업계는 기판 상의 IC의 면적을 비례 축소하는 동시에, IC에 대한 성능 및 전력 소비 효율도 개선하게 되었다.
반도체 IC의 (특히, 미시적 규모의) 제조 시에, 막 형성 증착, 에칭 마스크 생성, 패터닝(patterning), 재료 에칭 및 제거, 그리고 도핑 처리와 같은, 다양한 제조 공정이 수행된다. 이러한 공정은 기판 상에 원하는 반도체 소자 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로, 미세 가공을 통해, IC의 트랜지스터는, 능동 소자 평면 위에 형성된 IC의 배선/금속 배선과 함께, 하나의 평면에 생성되었고, 이에 따라, 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 비례 축소 노력에 따라, 2D 회로에서 단위 면적당 트랜지스터의 수가 크게 증가되었고, 이에 따라, 로직 회로 및 메모리 회로와 같은 이종 기능 회로를 동일한 반도체 기판 상에 집적할 수 있게 되었다. 그러나, 비례 축소가 한 자릿수 나노미터의 반도체 소자 제조 노드에 진입함에 따라, 2D 비례 축소 노력은 더 많은 어려움을 겪고 있다. 반도체 소자 제조사는, IC의 추가적인 비례 축소의 다른 수단으로서, 트랜지스터가 서로 위에 적층된 3차원(3D) 반도체 회로를 원한다고 표명하였다.
본원의 기술은 로직 및 메모리와 같은 상이한 기능 회로의 진정한 모놀리식(monolithic) 3D 집적 아키텍처를 제공한다. 또한, 기술은 모놀리식으로 집적된 3차원 소자를 위한 집적 흐름을 포함한다. 본원의 설계는 로직 적층물(logic stack) 위에 메모리를 집적하는 것을 포함한다. 기술은 웨이퍼 또는 기판 세그먼트를 서로 위에 적층하지 않으면서, 다수의 상이한 반도체 소자를 서로 위에 집적하는 것을 포함한다.
본 개시물의 일 양태에 따라, 3차원(3D) 집적 회로(IC)가 제공된다. 3D IC는, 기판 표면을 갖는 기판; 기판에 제공된 전력 레일(power rail); 및 기판에 제공되고, 기판 표면에 실질적으로 수직인 기판의 두께 방향을 따라 전력 레일 위에 위치되는, 반도체 소자의 제1 층을 포함한다. 배선 층이 기판에 제공되며, 두께 방향을 따라 반도체 소자의 제1 층 위에 위치된다. 반도체 소자의 제2 층이 기판에 제공되고, 두께 방향을 따라 배선 층 위에 위치되며, 반도체 소자의 제2 층은, 배선 층이 반도체 소자의 제1 및 제2 층 사이에 개재되도록, 두께 방향으로 반도체 소자의 제1 층 상에 적층된다. 제1 수직 상호 연결 구조물은 두께 방향을 따라 배선 층으로부터 반도체 소자의 제1 층으로 하향하게 연장되어, 배선 층을 반도체 소자의 제1 층 내의 소자에 전기적으로 연결한다. 제2 수직 상호 연결 구조물은 두께 방향을 따라 배선 층으로부터 반도체 소자의 제2 층으로 상향하게 연장되어, 배선 층을 반도체 소자의 제2 층 내의 소자에 전기적으로 연결한다.
본 개시물의 일부 양태에서, 3D IC의 배선 층은, 기판의 두께 방향을 따라 서로 위에 위치된 2개 이상의 배선 레벨을 포함할 수 있다.
본 개시물의 다른 양태에서, 반도체 소자의 제1 층은, 서로 위에 적층되는 n형 트랜지스터 및 p형 트랜지스터를 포함하는 제1 트랜지스터 쌍을 포함하며, 반도체 소자의 제2 층은, 서로 위에 적층되는 n형 트랜지스터 및 p형 트랜지스터를 포함하는 제2 트랜지스터 쌍을 포함한다. 이러한 양태의 3D IC는, 교번 적층 배향으로 구성된 제1 트랜지스터 쌍 및 제2 트랜지스터 쌍을 제공할 수 있다. 대안적으로, 제1 트랜지스터 쌍은 제1 공통 게이트 구조물을 포함할 수 있으며, 제2 트랜지스터 쌍은 제2 공통 게이트 구조물을 포함할 수 있다.
본 개시물의 다른 양태에서, 반도체 소자의 각각의 제1 및 제2 층 내의 소자는, 능동 소자 칼럼(column)을 한정하도록 두께 방향을 따라 동일 선상으로 적층되며, 제1 및 제2 수직 상호 연결부는 능동 소자 칼럼의 외부에 제공된다. 이러한 양태에서, 능동 소자 칼럼은 기판 표면의 능동 소자 영역을 한정하도록 기판의 기판 표면을 따라 연장될 수 있으며, 배선 층은, 기판 표면의 능동 소자 영역을 실질적으로 둘러싸는 복수의 배선 트랙을 포함할 수 있다. 또한, 복수의 배선 트랙은, 능동 소자 영역의 소스-드레인 영역 내에 제공된 제1 배선 트랙을 포함할 수 있으며, 제1 배선 트랙은, 능동 소자 영역의 게이트 영역과 실질적으로 평행한 관계로 기판 표면을 따라 연장된다. 복수의 배선 트랙은, 능동 소자 영역의 게이트 영역과 실질적으로 수직 관계로 기판 표면을 따라 연장되는 제2 배선 트랙을 더 포함할 수 있다.
본 개시물의 다른 양태에서, 3D IC는 중간 전력 레일을 더 포함할 수 있으며, 중간 전력 레일은 기판에 제공되고, 기판의 두께 방향을 따라 전력 레일 위에 위치된다.
또 다른 양태에서, 3D IC는 반도체 소자의 제3 층을 포함할 수 있으며, 반도체 소자의 제3 층은 기판에 제공되고, 두께 방향으로 반도체 소자의 제2 층 상에 적층된다. 이러한 양태에서, 중간 전력 레일이 기판에 제공되고, 중간 전력 레일이 두께 방향을 따라 반도체 소자의 제2 및 제3 층 사이에 위치되도록, 반도체 소자의 제2 층 위에 위치된다. 이러한 양태의 3D IC는 제1 전력 연결 구조물을 더 포함할 수 있으며, 제1 전력 연결 구조물은 두께 방향을 따라 전력 레일로부터 반도체 소자의 제1 층으로 상향하게 연장되어, 전력 레일을 반도체 소자의 제1 층 내의 소자에 전기적으로 연결한다. 제2 전력 연결 구조물은, 두께 방향을 따라 중간 전력 레일로부터 반도체 소자의 제2 층으로 하향하게 연장되어, 중간 전력 레일을 반도체 소자의 제2 층 내의 소자에 전기적으로 연결하도록 제공될 수 있다. 제3 전력 연결 구조물은, 두께 방향을 따라 중간 전력 레일로부터 반도체 소자의 제3 층으로 상향하게 연장되어, 중간 전력 레일을 반도체 소자의 제3 층 내의 소자에 전기적으로 연결할 수 있다.
본 개시물의 추가적인 양태로서, 반도체 소자의 제1 층은, 공통 게이트 구조물을 공유하는 제1 적층 쌍의 상보형 전계 효과 트랜지스터를 포함하며, 반도체 소자의 제2 층은, 공통 게이트 구조물을 공유하는 제2 적층 쌍의 상보형 전계 효과 트랜지스터를 포함하도록 제공된다. 반도체 소자의 제3 층은, 공통 게이트 구조물을 공유하는 제3 적층 쌍의 상보형 전계 효과 트랜지스터, 및 제3 적층 쌍의 상보형 전계 효과 트랜지스터 위에 적층된 추가적인 트랜지스터를 포함할 수 있다. 제1, 제2 및 제3 적층 쌍의 상보형 전계 효과 트랜지스터는 서로에 대하여 적층된다. 이러한 양태에 따라, 제1 적층 쌍의 상보형 전계 효과 트랜지스터는 n-over-p 배향을 가지며, 제2 적층 쌍의 상보형 전계 효과 트랜지스터는 p-over-n 배향을 갖고, 제3 적층 쌍의 상보형 전계 효과 트랜지스터는 n-over-p 배향을 갖는다. 반도체 소자의 제3 층은, 제3 적층 쌍의 상보형 전계 효과 트랜지스터 상에 적층된 n형 전계 효과 트랜지스터를 더 포함할 수 있다. 추가적인 양태로서, 반도체 소자의 제1 층은 제1 로직 회로를 포함하며, 반도체 소자의 제2 층은 제2 로직 회로를 포함하고, 반도체 소자의 제3 층은 메모리 회로를 포함하도록 제공된다. 일 실시예의 IC에서, 제1 로직 회로는 And-Or-인버터(AOI) 회로이며, 제2 로직 회로는 배타적 논리합(XOR) 회로이고, 메모리 회로는 SRAM 회로이다.
본 개시물의 다른 양태에 따라, 3차원(3D) 집적 회로(IC)를 형성하는 방법이 제공된다. 방법은, 작업 표면을 갖는 기판을 제공하는 단계; 표면 상에 전력 레일을 형성하는 단계; 전력 레일 위의 표면 상에 반도체 소자의 제1 층을 형성하는 단계; 및 반도체 소자의 제1 층 위의 표면 상에 배선 층을 형성하는 단계를 포함한다. 반도체 소자의 제2 층은 배선 층 위의 표면 상에 형성되며, 배선 층이 반도체 소자의 제1 및 제2 층 사이에 개재되도록, 반도체 소자의 제1 층 상에 적층된다. 제1 수직 상호 연결 구조물은, 배선 층으로부터 반도체 소자의 제1 층으로 하향하게 연장되도록 형성되어, 배선 층을 반도체 소자의 제1 층 내의 소자에 전기적으로 연결한다. 제2 수직 상호 연결 구조물은, 배선 층으로부터 반도체 소자의 제2 층으로 상향하게 연장되도록 형성되어, 배선 층을 반도체 소자의 제2 층 내의 소자에 전기적으로 연결한다. 각각의 형성하는 단계는, 3D IC를 형성하기 위한 연속적인 공정 흐름 내에서 수행된다. 이러한 양태는 반도체 소자의 제1 및 제2 층을 서로 연산 회로로서 제공할 수 있다.
물론, 본원에 개시된 제조 단계의 순서는 명확성을 위하여 제시된다. 일반적으로, 이러한 제조 단계는 임의의 적합한 순서로 수행될 수 있다. 추가적으로, 본원의 각각의 상이한 특징, 기술, 구성 등이 본 개시물의 상이한 곳에서 설명될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 수행될 수 있음을 유의해야 한다. 따라서, 본 개시물은 다수의 상이한 방식으로 구현되고 고려될 수 있다.
본 요약 부분은 본 개시물 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 명시하지 않는다는 점을 유의해야 한다. 대신에, 이러한 요약은 통상적인 기술에 비해 상이한 실시형태 및 해당 신규성 요소에 대한 예비적인 설명만을 제공한다. 본 발명 및 실시형태의 추가적인 세부 사항 및/또는 가능한 관점에 대하여, 독자는 아래에 추가로 설명되는 바와 같은 본 개시물의 상세한 설명 부분 및 해당 도면을 참조한다.
본 개시물의 양태는 첨부된 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부가 일정한 비율로 도시되지는 않음을 유의한다. 실제로, 다양한 특징부의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시물의 실시형태에 따라, 3D IC의 소스-드레인 평면을 나타내는 수직 단면도이다;
도 2는 본 개시물의 실시형태에 따라, 도 1의 3D IC의 게이트 평면을 나타내는 수직 단면도이다;
도 3은 본 개시물의 실시형태에 따라, 도 1 및 도 2의 구조물의 수평 단면의 하향식 평면도이다;
도 4는 본 개시물의 실시형태에 따라, 도 1 및 도 2의 구조물의 다른 수평 단면의 하향식 평면도이다;
도 5는 본 개시물의 실시형태에 따라, 다른 3D IC의 소스-드레인 평면을 나타내는 수직 단면도이다;
도 6은 본 개시물의 실시형태에 따라, 도 5의 3D IC의 게이트 평면을 나타내는 수직 단면도이다;
도 7은 본 개시물의 실시형태에 따라, 도 5 및 도 6의 구조물의 수평 단면의 하향식 평면도이다; 그리고
도 8은 본 개시물의 실시형태에 따라, 도 5 및 도 6의 구조물의 다른 수평 단면의 하향식 평면도이다.
이하의 개시물은 제공된 청구 대상의 상이한 특징을 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시물을 간략화하기 위해, 구성 요소 및 배치의 구체적인 실시예가 아래에 설명된다. 물론 이들은 단지 실시예일 뿐이며, 제한적인 것으로 의도되지 않는다. 또한, 본 개시물은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간명성 및 명확성을 위한 목적이며, 그 자체가 설명된 다양한 실시형태 및/또는 구성 간의 관계에 영향을 주지 않는다.
또한, "밑에", "아래에", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향과 더불어, 사용 시의 또는 작동 시의 장치의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있으며(90도 또는 다른 배향으로 회전될 수 있으며), 본원에서 사용된 공간적으로 상대적인 기술어도 마찬가지로 이에 따라서 해석될 수 있다.
명세서 전반에 걸쳐서 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 함께 설명된 구체적인 특징, 구조, 재료, 또는 특성이 적어도 하나의 실시형태에 포함됨을 의미하지만, 이들이 모든 실시형태에 존재함을 의미하지 않는다. 따라서, 명세서에 걸친 다양한 곳에서 "일 실시형태에서"라는 문구의 출현은 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 구체적인 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적합한 방식으로 조합될 수 있다.
배경기술에서 언급된 바와 같이, 반도체 소자 제조사는, 통상적인 2D 비례 축소와 더불어, IC를 비례 축소하는 다른 수단으로서, 트랜지스터가 서로 위에 적층되는 3차원(3D) 반도체 회로를 원한다고 표명하였다. 3D 집적, 즉 반도체 소자의 수직 적층은, 면적보다는 체적으로 트랜지스터 밀도를 증가시킴으로써, 2D 비례 축소 한계를 극복하는 것을 목표로 한다. 소자 적층은 3D NAND를 채택함으로써 플래시 메모리 업계에 의해 성공적으로 입증 및 구현되었지만, 무작위 로직 설계에 적용하는 것은 실질적으로 더 어렵다. CPU(중앙 처리 장치), GPU(그래픽 처리 장치), FPGA(필드 프로그래밍 가능 게이트 어레이), 및 SoC(시스템 온 칩)와 같은 로직 칩을 위한 3D 집적은, 주로 두 가지 접근법으로 수행된다: 하나의 접근법은 이종 적층이고, 다른 접근법은 오히려 동종 적층이다.
웨이퍼/칩 적층 및 관통 실리콘 비아(TSV) 기술을 사용하는 이종 3D 집적의 일 실시예는, “3D 순차적 적층 평면형 및 핀펫 ( FinFET ) 기술을 가능하게 하는 공정 집적 양태” (Anne VanDooren, IMEC PTW 2018년 봄)에 개시되어 있다. 이러한 3D 집적 접근법에서, 각각의 칩은, 상이한 특정 작업을 위해 설계 및 제조 시에 최적화된다. 그 다음, 별개로 제조된 칩은, 적층된 SoC를 형성하기 위해 효율적인 패키징 기술에 의해 집적된다. 이종 집적 접근법의 세부 사항은 "이종 집적 로드맵"(2019년 10월 eps.iee.org/hir에 게시된 2019년 판)에 제공된다.
동종 적층 접근법의 일 실시예는, "모놀리식 3D IC: 지금이 기회이다"(Brian Cronquist 및 Zvi Or-Bach, 모놀리식, 대량-데이터 시스템 기술에 관한 2014 국제 워크숍, 2014년 4월)에 개시되어 있다. 이러한 접근법은 웨이퍼 접합 공정을 사용하여, 칩 적층에 사용되는 미크론 크기의 TSV와 관련된 밀도 손실을 극복한다. 접합 접근법을 통해, 소자 및 다수의 금속 배선/배선 층을 형성하도록 베이스 웨이퍼가 처리된다. 그 다음, 박막화 SoI(실리콘 온 절연체) 층이 베이스 웨이퍼 위에 위치되어 이에 접합된다. 전술한 칩 적층 이종 접근법과 비교하여, 필요한 비아의 현저히 더 작은 치수(~100 nm 피치)로 인해, 이러한 웨이퍼 접합 방법을 통해 더 양호한 층간 연결이 달성될 수 있다. 그러나, 본 발명자들은, 개별적으로 처리된 웨이퍼 또는 웨이퍼 세그먼트가 서로 위에 적층되기 때문에, 이러한 접근법이 진정한 모놀리식 집적이 아님을 인식하였다. 따라서, 웨이퍼 접합 방법은, 반도체 제조를 위한 진정한 비례 축소 솔루션을 제공하지 못한다. 또한, 이러한 웨이퍼 접합 공정과 관련된 공정 복잡성 및 총비용은, 진정한 모놀리식 3D 집적과 관련된 비례 축소 목표에 못 미친다.
본원에 개시된 기술은 로직 및 메모리와 같은 반도체 소자의 진정한 모놀리식 3D 집적을 제공한다. 단일 칼럼으로의 모든 능동 소자의 중첩에 의해 가능해지는 하나의 연속적인 공정 흐름으로 형성되는 수직으로 집적된 다층 로직 및 메모리를 설계가 포함한다는 점에서, 모놀리식 3D 집적이 제공된다. 이러한 진정한 칼럼형 제조는 (단일 웨이퍼 공정만이 있기 때문에) 제조 비용을 감소시키며, 밀도를 개선한다(집적된 적층물 전체에 걸친 자기-정렬된 그리고 완전-정렬된 비아의 사용).
도 1은 본 개시물의 실시형태에 따라, 3D IC의 소스-드레인 평면을 나타내는 수직 단면도이다. 도시된 바와 같이, 구조물(100)은, 3D IC로의 저전압(VSS) 및 고전압(VDD) 전력 전달과 관련될 수 있는, 기판에 제공된 전력 레일(103)을 포함한다. 전력 레일(103)은 이들이 능동 소자 평면 아래에 위치된다는 점에서, "매설 전력 레일"으로 간주될 수 있다. 반도체 소자의 하부 층(105)은, 기판 표면(101)에 실질적으로 수직인 기판의 두께 방향을 따라, 전력 레일(103) 위의 기판에 제공된다. 소자의 하부 층은, 로직 회로 또는 메모리 회로와 같은 기능 회로를 형성하는 전계 효과 트랜지스터(FET)와 같은 하나 이상의 반도체 소자를 포함할 수 있다. 또한, FET는, 기판 표면을 따라 배치되거나, 기판의 두께 방향을 따라 서로 위에 수직으로 적층되는 n형 또는 p형 FET일 수 있다.
배선 층(107)이 기판에 제공되며, 반도체 소자의 하부 층(105) 위에 위치된다. 배선 층(107)은 하나 이상의 배선 층을 포함하며, 각각의 배선 층은, 기판 표면(101)을 따르는 방향으로 연장되는 하나 이상의 배선 트랙을 포함한다. 대체로, 하나의 배선 층의 배선 트랙은, 아래에 추가로 설명되는 바와 같이, 인접한 배선 층의 배선 트랙의 방향에 수직인 방향으로 연장된다. 도 1의 실시형태에서, 배선 층(107)은, 기판 표면을 따라 남북 방향에 수직인(즉, 도면 페이지의 평면에 수직인) 방향으로 연장되는 4개의 배선 트랙(107a, 107b, 107c 및 107d)을 갖는 단일 배선 층을 포함한다.
또한, 구조물(100)은, 두께 방향을 따라 배선 층(107) 위에 위치된 반도체 소자의 상부 층(109)을 포함한다. 하부 층과 마찬가지로, 소자의 상부 층은, 기능 회로를 형성하도록, 측방향으로 배치되거나 서로 위에 적층되는 n형 또는 p형 FET와 같은 하나 이상의 반도체 소자를 포함할 수 있다. 일부 실시형태에서, 하부 층(105) 및 상부 층(109)은 상이한 기능 회로를 구현한다. 도 1에 도시된 바와 같이, 반도체 소자의 상부 층(109)은, 배선 층(107)이 반도체 소자의 하부 및 상부 층 사이에 개재되도록, 두께 방향으로 반도체 소자의 하부 층(105) 상에 적층된다. 소자 층(105 및 109)은, 소자 칼럼(110) 내에서 수직 방향으로 동일 선상으로 정렬된 것으로 도 1에 도시된다. 그러나, 제조 공정의 변동성, 리소그래피 해상도 한계, 패턴 배치 오차 등으로 인해, 이러한 적층된 층들이 완벽하게 정렬되지 않을 수 있음을 당업자라면 이해할 것이다.
배선 층(107)의 배선 트랙은, 수직 및 수평 상호 연결부와 같은 국부적 상호 연결부를 통해 하부 및 상부 소자 층 내의 소자에 전기적으로 연결된다. 도 1은 측방향으로 배치된 소스, 드레인 및 채널 영역을 IC의 각각의 층 내에 갖는 FET 소자의 소스-드레인 영역을 도시하도록 의도된다. 따라서, 도 1은 각각의 제1 및 제2 층 내의 FET의 단일 소스-드레인 영역과 교차하는 평면을 통하는 정확한 단면이 아니라, 오히려 실제 물리적 소자에서 상이한 수직 평면을 차지하는 FET의 두 소스-드레인 영역의 대표도를 제공한다. 도 1의 실시형태에서, 제1 수직 상호 연결부(111)는 배선 층(107)을 반도체 소자의 제1 층(105)에 전기적으로 연결한다. 구체적으로, 수직 상호 연결부(111)는 배선 층(107)의 배선 트랙(107c)에 연결된 제1 단부를 가지며, 기판의 두께 방향을 따라 하향하게 연장된다. 수직 상호 연결부(111)의 제2 단부는, 소자의 하부 층(105) 내의 소자의 소스-드레인 영역에 연결된 수평 상호 연결부(113)에 연결된다. 따라서, 수직 상호 연결부(111)는, 다른 국부적 상호 연결 구조물을 통해 구조물(100) 내의 다른 소자로 경로 설정될 수 있는 배선 트랙(107c)과의 소스-드레인 접점의 역할을 한다.
제2 수직 상호 연결부(115)는 배선 층(107)을 반도체 소자의 상부 층(109)에 전기적으로 연결한다. 도시된 실시예에서, 수직 상호 연결부(115)는 배선 층(107)의 배선 트랙(107b)에 연결된 제1 단부를 가지며, 기판의 두께 방향을 따라 상향하게 연장된다. 수직 상호 연결 구조물(115)의 제2 단부는, 소자의 상부 층(109) 내의 소자의 SD 영역에 연결된 수평 상호 연결 구조물(117)에 연결된다. 따라서, 수직 상호 연결부(115)는, 다른 국부적 상호 연결 구조물을 통해 구조물(100) 내의 다른 소자로 경로 설정될 수 있는 배선 트랙(107b)과의 소스-드레인 접점의 역할을 한다.
특정 회로 설계 및 기능을 위해 필요한 전기적 연결에 기초하여, 다른 국부적 상호 연결 구조물이 사용될 수 있다. 예를 들어, 전력 레일(103)은, 소자의 하부 층(105) 내의 소자의 SD 영역에 연결된 수평 상호 연결부(121) 및 수직 상호 연결부(119)를 통해, 하부 층(105) 내의 소자에 전기적으로 연결된다. 따라서, 수직 상호 연결부(119)는 소자의 하부 층에 전력을 전달하기 위한 전력 접점의 역할을 한다. 유사하게, 상부 층(109) 내의 소자는, 수평 상호 연결부(125) 및 수직 상호 연결부(123)를 통해, 전역적 배선 층(127) 내의 전역적 배선에 연결된다. 도 1에 도시되지 않지만, 상부 층(109) 내의 소자를 전력 레일(103)과 연결하거나, 전역적 배선 층(127)에서 상부 전력 레일과 연결하거나, 아래에 설명되는 바와 같은 중간 전력 레일과 연결하기 위해, 전력 접점이 사용될 수 있다. 또한, 배선 층(107)이 다수의 배선 층을 포함하는 경우, 배선 트랙을 서로 연결하기 위해, 비아가 사용될 수 있다.
도 2는 본 개시물의 실시형태에 따라, 도 1의 3D IC의 게이트 평면을 나타내는 수직 단면도이다. 구조물(100)은 대체로 평면형 기판 표면(101)을 갖는 모놀리식 반도체 기판의 일부를 나타낸다. 도 2는 반도체 소자의 적층된 층의 게이트 트랙을 통하는 단면도이다. 당업자에 의해 이해되는 바와 같이, 도 2의 게이트 단면은, 도 1로 나타낸 IC의 측방향으로 이격된 소스-드레인 영역 사이의 평면에 위치된다. 도 2에 도시된 바와 같이, 구조물(100)은, 반도체 소자의 제1 층(105)과 관련된 제1 게이트 영역(129), 및 반도체 소자의 제2 층과 관련된 제2 게이트 영역(131)을 포함한다. 각각의 게이트 영역(129 및 131)은, 각각의 층 내의 소자와 관련된 하나 이상의 채널 영역을 둘러싸는 전도성 게이트 전둘레(gate all around: GAA) 구조물일 수 있다. GAA 구조물은, 아래에 추가로 설명되는 바와 같이, 층 내의 2개의 반도체 소자를 위한 공통 게이트 구조물일 수 있다.
본 개시물의 실시형태에 따라, 배선 층(107)은, 제1 및 제2 층(105 및 109) 내의 소자의 게이트에 전기적으로 연결될 수 있다. 예를 들어, 수직 상호 연결부(133)는 배선 층(107)의 배선 트랙(107d)을 게이트 영역(129)에 전기적으로 연결하며, 수직 상호 연결부(135)는 배선 층(107)의 배선 트랙(107a)을 게이트 영역(131)에 전기적으로 연결한다. 따라서, 수직 상호 연결부(133 및 135)는, 다른 국부적 상호 연결 구조물을 통해 구조물(100) 내의 다른 소자로 경로 설정될 수 있는 배선 트랙(107a 및 107d)을 위한 게이트 접점을 제공한다.
전술한 배선 층 및 국부적 상호 연결부를 사용함으로써, 하부 층(105) 내의 하나 이상의 소자를 상부 층(109) 내의 하나 이상의 소자에 연결할 수 있으므로, 도 1 및 도 2에서 IC 경계(128)로 나타낸 모놀리식 3D IC를 제공할 수 있다. 전술한 바와 같이, 층 내의 반도체 소자는 기판의 표면을 따라 측방향으로 배치될 수 있다. 일부 실시형태에서, 소자 층은, 통상적인 평면형 셀 레이아웃을 가질 수 있는 기능 회로 또는 셀을 형성하기 위해, 반도체 표면을 따라 측방향으로 반복되는 2개 이상의 반도체 소자를 포함할 수 있다. 도 3 및 도 4는 도 1 및 도 2의 IC의 평면도를 제공하지만, 기판 표면(101)의 방향을 따라 측방향으로 IC 경계(128)를 연장시키는 층 내에 반복되는 소자를 더 포함한다.
도 3은 본 개시물의 실시형태에 따라, 도 1 및 도 2의 구조물의 수평 단면의 하향식 평면도이다. 도 3에 도시된 바와 같이, IC(128)의 레이아웃은, 기판의 동서 방향을 따라 다수의 게이트 트랙(G1, G2…)과 함께 교번으로 배치된 다수의 소스-드레인 트랙(SD1, SD2, SD3…)을 포함할 수 있다. 당업자에게 알려져 있는 바와 같이, 이러한 교번 SD 및 G 영역은, 기판의 동서 방향으로 반도체 소자의 어레이를 형성한다. 도 1 및 도 2의 단면 라인으로부터 알 수 있는 바와 같이, 하부 층(105) 내의 소자를 위한 SD 접점의 역할을 하는 수직 상호 연결부(111)를 통하여, 그리고 하부 층(105)의 게이트 구조물을 위한 게이트 접점의 역할을 하는 수직 상호 연결부(133)를 통하여, 도 3의 단면이 절개된다. 따라서, 도 3에서, 수직 상호 연결부(111)는, 소자의 하부 층(105) 내의 소자의 SD 영역에 연결된 수평 상호 연결부(113) 상에 놓이도록 SD1 트랙에 도시된다. 또한, 도 3의 SD1 트랙은, 전력 레일(103) 상에 놓이는 수직 상호 연결부(119)로 구현된 하부 전력 접점과 함께 수평 상호 연결부(121)를 도시한다. 유사하게, 도 3의 G1 트랙은 게이트 영역(129) 상에 놓이는 수직 상호 연결부(133)를 도시한다. 도 3에 도시된 바와 같이, 완전한 기능 회로 또는 셀을 형성하기 위해, 추가적인 SD 및 G 트랙 상에 필요에 따라 추가적인 예시적인 전력 접점(PC), SD 접점(SDC) 및 게이트 접점(GC)이 사용될 수 있다. 또한, 인접한 셀(228, 328 및 428)의 부분은 기판에 걸쳐서 셀의 반복되는 특성을 나타내도록 도시된다.
도 4는 본 개시물의 실시형태에 따라, 도 1 및 도 2의 구조물의 다른 수평 단면의 하향식 평면도이다. 도 1 및 도 2의 단면 라인으로부터 알 수 있는 바와 같이, 상부 층(109) 내의 소자를 위한 SD 접점의 역할을 하는 수직 상호 연결부(115)를 통하여, 그리고 상부 층(109)의 게이트 구조물을 위한 게이트 접점의 역할을 하는 수직 상호 연결부(135)를 통하여, 도 4의 단면이 절개된다. 따라서, 도 4의 SD1 트랙은, 배선 트랙(107b) 상에 놓이는 수직 상호 연결부(115)를 포함하며, 소자의 상부 층(109)의 SD 영역과의 어떠한 연결도 없는 배선 트랙(107a, 107c 및 107d)을 또한 도시한다. 유사하게, 도 4의 G1 트랙은 배선 트랙(107a) 상에 놓이는 수직 상호 연결부(135)를 도시하는 반면에, 배선 트랙(107b, 107c 및 107d)은 소자의 상부 층(109)의 어떠한 게이트 영역도 갖지 않는다. 배선 층(107) 아래의 요소는 도 4에 도시되지 않는다. 도 3에 도시된 바와 같이, 완전한 기능 회로 또는 셀을 형성하기 위해, 추가적인 SD 및 G 트랙 상에 필요에 따라 추가적인 예시적인 전력 접점(PC), SD 접점(SDC) 및 게이트 접점(GC)이 사용될 수 있다.
따라서, 본원의 기술은 단일 칼럼으로의 모든 능동 소자의 중첩에 의해 가능해지는 하나의 연속적인 공정 흐름으로 형성되는 상이한 기능 유형의 수직으로 집적된 다층 소자를 설계가 포함한다는 점에서, 반도체 소자의 진정한 모놀리식 집적을 제공한다. 이러한 진정한 칼럼형 제조는 (단일 웨이퍼 공정만이 있기 때문에) 제조 비용을 감소시키며, 밀도를 개선한다(집적된 적층물 전체에 걸친 자기-정렬된 그리고 완전-정렬된 비아의 사용). MIV(모놀리식 층간 비아)가 없는 효율적인 경로 설정을 가능하게 하기 위해, 소자 층 중간에 추가적인 트랜지스터 및 게이트 배선이 끼워질 수 있다(위치될 수 있다). 이러한 양태는 트랜지스터-대-트랜지스터 및 게이트-대-게이트 배선을 가능하게 한다. 이러한 배선은 보다 효율적이며(즉, 짧은 배선 길이, 더 얕은 비아, 낮은 RC), 트랜지스터-대-트랜지스터 및 게이트-대-게이트 배선을 개선하도록 두 소자 레벨로부터 배선 평면으로의 액세스를 제공한다.
전술한 바와 같이, 반도체 소자의 각각의 층은, 기능 회로 또는 셀을 형성하도록 상호 연결되는, 수직으로 적층된 반도체 소자 및/또는 측방향으로 배치된 반도체 소자를 포함할 수 있다. 일부 실시형태에서, 각각의 층은, 서로 위에 제공된 2개 이상의 반도체 소자의 적층물을 포함하며, 이러한 적층물은 기판의 표면을 따라 측방향으로 반복되어, 로직 회로 또는 메모리 회로와 같은 기능 회로를 구현하기 위한 복합 셀을 형성한다. 기능 셀을 구현하는 이러한 층은, 통상적인 평면형 SOC와 유사한 이종 기능을 제공하는 복합 모놀리식 3D IC를 형성하도록 자체 적층될 수 있다. 일 실시예는, AOI 셀을 구현하기 위한 하부 층, XOR 셀을 구현하기 위한 중간 층, 및 SRAM 셀을 구현하기 위한 상부 층을 포함할 수 있다.
도 5는 본 개시물의 실시형태에 따라, 3개의 층을 갖는 3D IC의 소스-드레인 평면을 나타내는 수직 단면도이다. 구조물(500)은 대체로 평면형 기판 표면(501)을 갖는 모놀리식 반도체 기판의 일부를 나타낸다. 도시된 바와 같이, 구조물(500)은, n형 트랜지스터에 전력을 전달하는 VSS의 역할을 하는 매설 전력 레일(503a), 및 p형 트랜지스터에 전력을 전달하는 VDD의 역할을 하는 전력 레일(503b)을 포함한다. 트랜지스터의 제1 층은 각각의 p형 및 n형 소자의 SD 영역(505P) 및 SD 영역(505N)을 포함하며, 제2 층은 각각의 p형 및 n형 소자의 SD 영역(507N) 및 SD 영역(507P)을 포함하고, 상부 층은 소자의 SD 영역(509P), 소자의 SD 영역(509N), 및 소자의 SD 영역(511N)을 포함한다. 따라서, 하부 및 중간 층은 2개의 적층된 트랜지스터를 각각 포함하는 반면에, 상부 층은 3개의 적층된 트랜지스터를 포함한다.
도 5에 도시된 바와 같이, 트랜지스터의 SD 영역은, 구조물의 능동 소자 칼럼(512) 내에서 동일 선상으로 적층된다. 각각의 층의 적층된 트랜지스터는, 상보형 트랜지스터 쌍을 형성하도록 서로 위에 적층되는 n형 트랜지스터 및 p형 트랜지스터를 포함하는 트랜지스터 쌍을 형성할 수 있다. 도 5의 실시형태에서, SD 영역(505P 및 505N)이 상보형 쌍을 형성하고, SD 영역(507N 및 507P)이 상보형 쌍을 형성하며, SD 영역(509P 및 509N)이 다른 상보형 쌍을 형성한다. SD 영역(511P)은 이의 층 내에 상보물을 갖지 않는 단일 트랜지스터의 일부이다. 도시된 바와 같이, 적층된 트랜지스터 쌍은, 트랜지스터의 도핑 유형에 의해 교번 적층 배향으로 구성된다. 도 5의 실시형태에서, SD 영역(505P)은 p형 트랜지스터의 일부인 반면에, 이의 상보물(505N)은 n형 트랜지스터의 일부이다. 유사하게, SD 영역(507N)은 n형이고, 이의 상보물(507P)은 p형이다. 마지막으로, SD 영역(509P)은 p형이고, 이의 상보물(509N)은 n형이다. SD 영역(511N)은 n형 트랜지스터의 일부이다. 이러한 교번 적층 배향(즉, n-over-p, 그 다음 p-over-n)은 주입 및 일함수 증착 효율을 개선한다. 교번 배향은, 적층물 내의 모든 소자 쌍에 대해 동일한 적층 순서(n-p n-p)를 유지하는 것과 비교하여, 주입 및 소자 유형에 특정된 선택적 증착을 위한 공정 효율을 개선할 수 있다.
도 5에 도시된 바와 같이, 배선 층은, 기판의 두께 방향으로 서로 위에 위치된 5개의 배선 층(513, 515, 517, 519, 및 521)을 포함한다. 각각의 배선 층은, 배선 층 내에서 대체로 평행하게, 그리고 도시된 바와 같이 인접한 층의 배선 트랙에 대하여 대체로 수직으로 연장되는 다수의 배선 트랙을 포함한다. 대체로, 배선 층(513)은 하부 층을 위한 M0 금속 층의 역할을 하며, 동서 방향으로(즉, 도면 페이지의 평면에 수직으로) 연장되는 4개의 배선 트랙(513a, 513b, 513c, 및 513d)을 포함한다. 대체로, 배선 층(515)은 하부 층을 위한 M1 금속 층의 역할을 하며, 남북 방향을 따라 연장되는 다수의 배선 트랙을 포함한다. 따라서, 도 5에서는, 트랙(515a)만이 도시된다. 유사하게, 대체로, 배선 층(521)은 소자의 중간 층을 위한 M0 금속 층의 역할을 하며, 동서 방향으로 연장되는 4개의 배선 트랙(521a, 521b, 521c, 및 521d)을 포함하는 반면에, 대체로, 배선 층(519)은 중간 층을 위한 M1 금속 층의 역할을 하고, 남북 방향을 따라 연장되는 다수의 배선 트랙을 포함하며, 트랙(519a)만이 도시된다. 배선 층(517)은, 동서 방향으로 연장되는 5개의 배선 트랙(517a, 517b, 517c, 517d 및 517e)을 포함한다. 대체로, 배선 층(517)은 하부 및 상부 층을 위한 M2 금속 층의 역할을 할 뿐만 아니라, 대체로 구조물(500)의 상이한 셀 간의 연결을 제공하는 전역적 배선 층(522)과의 연결을 제공한다. 또한, 구조물(500)은 도시된 바와 같이, 소자(507P 및 507N)의 중간 층과 소자(505P 및 505N)의 하부 층 사이에 위치된 중간 전력 레일(523a 및 523b)을 포함한다.
다수의 국부적 상호 연결부는, 기능 회로를 형성하기 위해 필요에 따라 반도체 소자를 전기적으로 연결한다. 구체적으로, 소자의 최저 층 내에서, 매설 전력 레일(503b)은 수직 전력 상호 연결부(525) 및 수평 상호 연결부(527)를 통해 SD 영역(505P)에 연결되고, 매설 전력 레일(503a)은 수직 전력 상호 연결부(529) 및 수평 상호 연결부(531)를 통해 SD 영역(505N)에 연결된다. 수직 상호 연결부(533)는 SD 영역(505P)을 배선 층(513)의 배선 트랙(513b)에 전기적으로 연결하며, 유사하게, 수직 상호 연결부(535)는 SD 영역(505N)을 배선 층(513)의 배선 트랙(513c)에 연결한다. 소자의 중간 층 내에서, SD 영역(507N)은, 수평 상호 연결부(537) 및 수직 상호 연결부(539)를 통해 배선 층(521)의 배선 트랙(521c)에 연결된다. 유사하게, SD 영역(507P)은, 수평 상호 연결부(541) 및 수직 상호 연결부(543)를 통해 배선 층(521)의 배선 트랙(521b)에 연결된다.
중간 전력 레일(523b)은 수직 상호 연결부(545) 및 수평 상호 연결부(541)를 통해 SD 영역(507P)에 전력을 전달하는 동시에, 수직 상호 연결부(547) 및 수평 상호 연결부(549)를 통해 상부 층의 SD 영역(509P)에도 전력을 전달한다. 유사하게, 중간 전력 레일(523a)은 수직 상호 연결부(549) 및 수평 상호 연결부(537)를 통해 SD 영역(507N)에 전력을 전달하고, 수직 상호 연결부(551) 및 수평 상호 연결부(553)를 통해 SD 영역(509N)에 전력을 전달한다. 또한 도시된 바와 같이, 수직 상호 연결부(555)는, 배선 트랙(517e)을 전역적 배선 층 레벨의 배선 트랙(522a)에 연결한다.
도 6은 본 개시물의 실시형태에 따라, 도 5의 3D IC의 게이트 평면을 나타내는 수직 단면도이다. 도 6의 게이트 영역 단면은, 도 5에 도시된 소자의 소스-드레인 평면 뒤에 위치된다. 도시된 바와 같이, 구조물(500)은, 반도체 소자의 하부 층과 관련된 게이트 영역(557), 반도체 소자의 중간 층과 관련된 게이트 영역(567), 및 소자의 상부 층과 관련된 게이트 영역(568)을 포함한다. 각각의 게이트 영역은, 층 내의 상보형 트랜지스터에 의해 공유되는 공통 게이트 영역이다. 구체적으로, 도시된 바와 같이, 게이트 영역(557)은, 하부 층 내의 소자의 채널 영역(505P-C 및 5095N-C)을 둘러싸는 게이트-전둘레(GAA) 구조물이며, 게이트 영역(567)은, 중간 층 내의 소자의 채널 영역(507N-C 및 507P-C)을 둘러싸는 GAA 구조물이다. 게이트 영역(568)은, 상부 층 내의 소자의 채널 영역(509P-C 및 509N-C)을 둘러싸는 게이트-전둘레(GAA) 구조물이다. 채널(511P-C)은, 3개의 적층된 트랜지스터의 상부 층으로 구현된 SRAM 회로를 위한 패스 게이트(passgate)의 역할을 하는 GAA 구조물(570)을 포함한다.
도 6에 도시된 바와 같이, 수직 상호 연결부(559)는 배선 층(513)의 배선 트랙(513d)을 게이트 영역(557)에 전기적으로 연결하며, 수직 상호 연결부(561)는 배선 층(513)의 배선 트랙(513a)을 게이트 영역(557)에 전기적으로 연결한다. 유사하게, 수직 상호 연결부(563)는 배선 층(521)의 배선 트랙(521)을 게이트 영역(567)에 전기적으로 연결하며, 수직 상호 연결부(565)는 배선 트랙(521a)을 게이트 영역(567)에 전기적으로 연결한다.
전술한 바와 같이, 구조물(500)의 각각의 소자 층은, 메모리 또는 로직 회로와 같은 기능 회로를 구현하기 위한 복합 셀을 형성하기 위해, 이러한 적층물이 기판 표면을 따라 측방향으로 반복되는, 수직으로 적층된 반도체 소자를 포함한다. 도 5는 IC의 층 내에서 동서 방향을 따라 서로 줄지어 측방향으로 배치된 FET 소자의 다수의 소스-드레인 영역을 도시하도록 의도된다. 유사하게, 도 6은 IC의 층 내에서 동서 방향을 따라 서로 줄지어 측방향으로 배치된 FET 소자의 다수의 게이트 또는 채널 영역을 도시하도록 의도된다. 따라서, 도 5 및 도 6은 IC의 단일 평면을 통하는 정확한 단면이 아니라, 오히려 실제 물리적 소자에서 상이한 수직 평면을 차지하는 모든 소스-드레인 영역 및 게이트 영역의 대표도를 제공한다. 도 5에서 동일한 SD 영역에 연결되는 것으로 도시된 2개의 수직 상호 연결부는, 상이한 소자의 SD 영역에 연결되는 상이한 평면의 수직 상호 연결부를 나타낼 수 있음을 당업자라면 이해할 것이다. 유사하게, 도 6에서 동일한 게이트 구조물에 연결되는 것으로 도시된 2개의 수직 상호 연결부는, 상이한 소자의 게이트 구조물에 연결되는 상이한 평면의 2개의 수직 상호 연결부를 나타낼 수 있다.
또한 전술한 바와 같이, 도 5 및 도 6의 3D IC의 일 실시예는, AOI 로직 셀을 구현하는 하부 층, XOR 로직 셀을 구현하는 중간 층, 및 SRAM 셀을 구현하는 상부 층을 제공한다. 도 7 및 도 8은 복수의 적층된 상보형 FET 소자로 형성된 AOI22 로직 셀을 구현하는 도 5 및 도 6의 IC의 하부 층의 평면도를 제공하며, 적층된 상보형 FET는 하부 층 내에서 반복되어, 기판 표면(101)의 방향을 따라 측방향으로 하부 층의 IC 경계(528)를 연장시킨다. 구체적으로, 도 7 및 도 8은 소자의 서쪽에서 동쪽으로의 방향을 따라 그러한 순서로 배치된 A, B, C 및 D 상보형 FET 쌍을 도시한다. Y 출력은 AOI22 로직 셀의 B 및 C FET의 공통 SD 영역에 제공된다.
도 7은 본 개시물의 실시형태에 따라, 도 5 및 도 6의 구조물의 수평 단면의 하향식 평면도이다. 도 5 및 도 6의 단면 라인으로부터 알 수 있는 바와 같이, 수직 상호 연결부(533)를 통하여, 소자(505N)의 SD 영역을 통하여, 국부적 상호 연결부(531)를 통하여, 그리고 소자(505N)와 관련된 게이트 영역을 통하여, 도 7의 단면이 절개된다. 도 8은 본 개시물의 실시형태에 따라, 도 5 및 도 6의 구조물의 다른 수평 단면의 하향식 평면도이다. 도 5 및 도 6에 표시된 단면으로부터 알 수 있는 바와 같이, 도 8의 단면은 배선 트랙(515a)을 통하여 절개된다. G1, G2, G3 및 G4 트랙은 AOI 셀의 A, B, C 및 D 상보형 FET 소자를 위한 게이트 입력을 제공한다는 것을 당업자라면 이해한다. 또한, SD1 및 SD5 트랙은 A 및 D FET 소자를 위한 개별 SD 영역을 각각 제공하는 반면에, SD2 내지 SD4 트랙은 AOI22 셀의 모든 FET 소자를 위한 공유 SD 영역을 제공한다. 즉, SD2는 A 및 B FET 소자를 위한 공유 SD 영역을 제공하고, SD3은 B 및 C FET 소자를 위한 공유 SD 영역을 제공하며, SD4는 C 및 D FET 소자를 위한 공유 SD 영역을 제공한다. 추가적으로, SD3 트랙은 AOI22 셀을 위한 Y 출력을 제공한다.
이러한 레이아웃 이해를 통해, AOI22 셀의 SD1 트랙은, 도 7에 도시된 바와 같은 국부적 상호 연결부(527) 상에 놓이는 수직 상호 연결부(533)를 포함한다는 것을 도 7 및 도 8로부터 알 수 있다. 도 8에 도시된 바와 같이, 이러한 상호 연결부(533)는, AOI 트랜지스터 A의 p-FET 부분(505P)으로부터 위로 M0 층의 배선 트랙(513b)까지 도달하는 SD 접점을 제공한다. 또한, 도 7에 도시된 바와 같이, SD1 트랙은, AOI 트랜지스터 A의 n-FET 부분과의 VSS 전력 접점을 제공하기 위해, 국부적 상호 연결부(531)로부터 전력 레일(503a)로 하향하게 연장되는 수직 상호 연결부(529)를 도시한다. 도 8의 접점(525)은 AOI 셀의 M0 층에서 M1 층으로의 배선 트랙(515a)을 위한 짧은 비아 연결부를 나타낸다.
또한, 도 7 및 도 8로부터 알 수 있는 바와 같이, G1 트랙은, AOI 트랜지스터 A의 n-FET 및 p-FET 부분을 위한 공통 게이트 접점을 제공하기 위해, 게이트 영역(557)에 이르기까지 도달하는 수직 상호 연결부(561)를 포함한다. 도 8에 도시된 바와 같이, 이러한 수직 상호 연결부(561)는, AOI 소자 A를 위한 게이트 입력을 제공하기 위해, 배선 트랙(513a)과 접촉되도록 상향하게 추가로 도달한다. AOI22 셀의 A, B, C 및 D 상보형 FET 소자 간의 전기적 연결을 제공하기 위해, 추가적인 소스-드레인 접점(SDC), 전력 접점(PC), 게이트 접점(GC), 및 비아(V)가 도 7 및 도 8에 도시된다.
본원의 예시적인 구조 및 설계는, 역으로 적층되는 순서로(제한적이지 않은 이러한 실시예에서, p-over-n 아래의 n-over-p) 상보형 쌍으로 적층된 4개의 측방향 게이트-전둘레 소자를 갖는 2개의 로직 층을 포함한다. 2-over-1 배치의 3개의 측방향 게이트-전둘레 소자를 갖는 SRAM 전용 층(tier)/층(layer)이 있다(하나의 p형 위의 2개의 n형으로 도시되지만, 선택적으로 하나의 n 위의 2개의 p일 수 있다). 소자들이 동일 선상으로 적층됨으로써, 모놀리식 제조를 가능하게 한다. 전력 레일은, 소자 평면 아래에 위치된/설정된 매설 전력 레일에 설정된 하나의 VDD/VSS로서 구현되며, 보조 VDD/VSS는 상부 로직 층과 SRAM 층 사이의 공간에 설정된다.
실시형태는 2개의 로직 층 사이에 내장된 하나 이상의 배선 레벨을 포함한다. 이러한 예시적인 실시형태는 5개의 배선 레벨을 도시하지만, 이는 설계에 따라 달라질 수 있다. 배선 장애물 없이 중앙 능동 소자 영역을 유지하도록 설계가 조정될 수 있다. 설계는, 중앙 배선 레벨로부터 하부 로직 소자로 아래로 연장되고, 상부 로직 소자 레벨까지 위로 연장되는 수직 상호 연결부를 포함한다. 로직 층 사이에 끼워진 국부적 배선을 소자 적층물 위의 전역적 배선과 연결하기 위해, 주기적인 깊은 수직 상호 연결부가 사용될 수 있다.
따라서, 본원의 기술은, 단일 칼럼으로의 모든 능동 소자의 중첩에 의해 가능해지는 하나의 연속적인 공정 흐름으로 형성되는 수직으로 집적된 다층 로직 및 메모리를 설계가 포함한다는 점에서, 로직 및 메모리의 진정한 모놀리식 집적을 제공한다. 이러한 진정한 칼럼형 제조는 (단일 웨이퍼 공정만이 있기 때문에) 제조 비용을 감소시키며, 밀도를 개선한다(집적된 적층물 전체에 걸친 자기-정렬된 그리고 완전-정렬된 비아의 사용).
본원의 적층된 CFET(상보형 전계 효과 트랜지스터)는, 공통 트랜지스터-게이트를 각각 공유하는 적층된 상보형 FET 쌍의 다수의 레벨을 갖는다.
주입 및 일함수 증착 효율을 개선하기 위해, 적층 배향이 교번될 수 있다(즉, n-over-p, 그 다음 p-over-n). 교번 배향은, 적층물 내의 모든 소자 쌍에 대해 동일한 적층 순서(n-p n-p)를 유지하는 것과 비교하여, 주입 및 소자 유형에 특정된 선택적 증착을 위한 공정 효율을 개선할 수 있다.
MIV(모놀리식 층간 비아)가 없는 효율적인 경로 설정을 가능하게 하기 위해, 소자 레벨 중간에 트랜지스터 및 게이트 배선이 끼워질 수 있다(위치될 수 있다). 이러한 양태는 트랜지스터-대-트랜지스터 및 게이트-대-게이트 배선을 가능하게 한다. 이러한 배선은, 트랜지스터-대-트랜지스터 및 게이트-대-게이트 배선을 개선하기 위해, 두 소자 레벨로부터 배선 평면으로의 보다 효율적인(즉, 짧은 배선 길이, 더 얕은 비아, 낮은 RC) 액세스이다.
배선 트랙은 능동 소자 영역을 둘러쌀 수 있다. 게이트와 평행하게 연장되는 배선의 경우, 배선 트랙은 소스-드레인 영역으로 연장되도록 제한될 수 있다. 게이트에 수직으로 연장되는 배선의 경우, 배선은 게이트 단부 캡을 지나서 연장될 수 있다(즉, 능동 채널을 지나는 트랜지스터 게이트의 연장). 이러한 실시형태는, 능동 게이트 영역의 외부로 연장되도록 배선 트랙을 최적화함으로써, 간헐적 배선에 의해 방해받지 않는 일련의 에칭 및 증착 공정으로 단일 모놀리식 특징에 의해 해당 소자 적층물이 제조될 수 있기 때문에 유리하다.
로직과 SRAM 적층물 중간에 반복 전력 레일을 갖는 "매설" 전력 레일은, 적층물 전체에 걸쳐서 효율적인 전력 전달을 가능하게 한다. 매설 전력 레일은 초기 소자 레벨 아래에 위치될 수 있다. 소자 적층물 아래에 그리고 로직 적층물 위에(즉, SRAM 적층물 아래에) 전력 레일을 복제함으로써, 개선된 IR 강하 및 EM 특성으로 전력 전달을 보장한다.
효율적인 플로어 플랜(floorplan) 사용을 위해, 로직 위의 SRAM에 3개의 트랜지스터(CFET)가 사용될 수 있다(6개 트랜지스터 SRAM 셀의 경우 2개의 적층물). 로직 적층물과 집적된 SRAM을 위해 최적화된 트랜지스터 적층 구성(예를 들어, 2개의 n-n-p 적층물 쌍)을 제공함으로써, 조밀한 SRAM 설계를 가능하게 할 뿐만 아니라, 하부 로직으로부터 메모리 블록으로의 고대역폭, 저전력 액세스를 또한 가능하게 한다.
전술한 설명에서, 공정 시스템의 구체적인 구조, 그리고 그 내부에 사용되는 다양한 구성 요소 및 공정의 설명과 같은, 구체적인 세부 사항이 상술되었다. 그러나, 본원의 기술은 이러한 구체적인 세부 사항으로부터 벗어나는 다른 실시형태로 실시될 수 있으며, 이러한 세부 사항은 설명을 위한 목적이며 제한 사항이 아님을 이해해야 한다. 본원에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술되었다. 그럼에도 불구하고, 실시형태는 이러한 구체적인 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성 요소는 유사한 참조 부호로 표시되므로, 임의의 중복 설명은 생략될 수 있다.
다양한 실시형태의 이해를 돕기 위해 다양한 기술이 다수의 별개의 작업으로 설명되었다. 설명의 순서는 이들 작업이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안된다. 실제로, 이들 작업은 제시된 순서로 수행될 필요가 없다. 설명된 작업은 설명된 실시형태와 상이한 순서로 수행될 수 있다. 다양한 추가적인 작업이 추가적인 실시형태에서 수행될 수 있거나/수행될 수 있고, 설명된 작업이 추가적인 실시형태에서 생략될 수 있다.
본원에서 사용된 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 기판은 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 웨이퍼와 같은 베이스 기판 구조물, 레티클, 또는 박막과 같이 베이스 기판 구조물 상에 있거나 위에 놓이는 층일 수 있다. 따라서, 기판은 패터닝된 또는 패터닝되지 않은 임의의 특정 베이스 구조물, 하부층 또는 상부층으로 제한되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만, 이는 단지 예시적인 목적을 위한 것이다.
또한, 당업자는 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 작업에 대해 많은 변경이 이루어질 수 있음을 이해할 것이다. 이러한 변경은 본 개시물의 범위에 의해 커버되도록 의도된다. 따라서, 본 발명의 실시형태의 전술한 설명은 제한적인 것으로 의도되지 않는다. 오히려, 본 발명의 실시형태에 대한 임의의 제한 사항은 이하의 청구범위에 제시된다.

Claims (20)

  1. 3차원(3D) 집적 회로(IC)로서,
    기판 표면을 갖는 기판;
    상기 기판에 제공된 전력 레일;
    상기 기판에 제공되고, 상기 기판 표면에 실질적으로 수직인 상기 기판의 두께 방향을 따라 상기 전력 레일 위에 위치되는, 반도체 소자의 제1 층;
    상기 기판에 제공되고, 상기 두께 방향을 따라 반도체 소자의 상기 제1 층 위에 위치되는, 배선 층;
    상기 기판에 제공되고, 상기 두께 방향을 따라 상기 배선 층 위에 위치되는, 반도체 소자의 제2 층으로서, 반도체 소자의 상기 제2 층은, 상기 배선 층이 반도체 소자의 상기 제1 및 제2 층 사이에 개재되도록, 상기 두께 방향으로 반도체 소자의 상기 제1 층 상에 적층되는, 반도체 소자의 제2 층;
    상기 두께 방향을 따라 상기 배선 층으로부터 반도체 소자의 상기 제1 층으로 하향하게 연장되어, 상기 배선 층을 반도체 소자의 상기 제1 층 내의 소자에 전기적으로 연결하는, 제1 수직 상호 연결 구조물; 및
    상기 두께 방향을 따라 상기 배선 층으로부터 반도체 소자의 상기 제2 층으로 상향하게 연장되어, 상기 배선 층을 반도체 소자의 상기 제2 층 내의 소자에 전기적으로 연결하는, 제2 수직 상호 연결 구조물을 포함하는,
    3차원(3D) 집적 회로(IC).
  2. 제1항에 있어서,
    상기 배선 층은, 상기 기판의 상기 두께 방향을 따라 서로 위에 위치된 복수의 배선 레벨을 포함하는, 3D IC.
  3. 제1항에 있어서,
    반도체 소자의 상기 제1 층은, 서로 위에 적층되는 n형 트랜지스터 및 p형 트랜지스터를 포함하는 제1 트랜지스터 쌍을 포함하며,
    반도체 소자의 상기 제2 층은, 서로 위에 적층되는 n형 트랜지스터 및 p형 트랜지스터를 포함하는 제2 트랜지스터 쌍을 포함하는, 3D IC.
  4. 제3항에 있어서,
    상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍은, 교번 적층 배향으로 구성되는, 3D IC.
  5. 제3항에 있어서,
    상기 제1 트랜지스터 쌍은 제1 공통 게이트 구조물을 더 포함하며,
    상기 제2 트랜지스터 쌍은 제2 공통 게이트 구조물을 더 포함하는, 3D IC.
  6. 제1항에 있어서,
    반도체 소자의 각각의 상기 제1 및 제2 층 내의 소자는, 능동 소자 칼럼을 한정하도록 상기 두께 방향을 따라 동일 선상으로 적층되며,
    상기 제1 및 제2 수직 상호 연결부는 상기 능동 소자 칼럼의 외부에 제공되는, 3D IC.
  7. 제6항에 있어서,
    상기 능동 소자 칼럼은, 상기 기판 표면의 능동 소자 영역을 한정하도록 상기 기판의 상기 기판 표면을 따라 연장되며,
    상기 배선 층은, 상기 기판 표면의 상기 능동 소자 영역을 실질적으로 둘러싸는 복수의 배선 트랙을 포함하는, 3D IC.
  8. 제7항에 있어서,
    상기 복수의 배선 트랙은, 상기 능동 소자 영역의 소스-드레인 영역 내에 제공된 제1 배선 트랙을 포함하며,
    상기 제1 배선 트랙은, 상기 능동 소자 영역의 게이트 영역과 실질적으로 평행한 관계로 상기 기판 표면을 따라 연장되는, 3D IC.
  9. 제8항에 있어서,
    상기 복수의 배선 트랙은, 상기 능동 소자 영역의 상기 게이트 영역과 실질적으로 수직 관계로 상기 기판 표면을 따라 연장되는 제2 배선 트랙을 더 포함하는, 3D IC.
  10. 제1항에 있어서,
    상기 기판에 제공되고, 상기 기판의 상기 두께 방향을 따라 상기 전력 레일 위에 위치되는, 중간 전력 레일을 더 포함하는, 3D IC.
  11. 제1항에 있어서,
    상기 기판에 제공되고, 상기 두께 방향으로 반도체 소자의 상기 제2 층 상에 적층되는, 반도체 소자의 제3 층을 더 포함하는, 3D IC.
  12. 제11항에 있어서,
    상기 기판에 제공되는 중간 전력 레일을 더 포함하며,
    상기 중간 전력 레일이 상기 두께 방향을 따라 반도체 소자의 상기 제2 및 제3 층 사이에 위치되도록, 상기 중간 전력 레일이 반도체 소자의 상기 제2 층 위에 위치되는, 3D IC.
  13. 제12항에 있어서,
    상기 두께 방향을 따라 상기 전력 레일로부터 반도체 소자의 상기 제1 층으로 상향하게 연장되어, 상기 전력 레일을 반도체 소자의 상기 제1 층 내의 상기 소자에 전기적으로 연결하는, 제1 전력 연결 구조물;
    상기 두께 방향을 따라 상기 중간 전력 레일로부터 반도체 소자의 상기 제2 층으로 하향하게 연장되어, 상기 중간 전력 레일을 반도체 소자의 상기 제2 층 내의 상기 소자에 전기적으로 연결하는, 제2 전력 연결 구조물; 및
    상기 두께 방향을 따라 상기 중간 전력 레일로부터 반도체 소자의 상기 제3 층으로 상향하게 연장되어, 상기 중간 전력 레일을 반도체 소자의 상기 제3 층 내의 소자에 전기적으로 연결하는, 제3 전력 연결 구조물을 더 포함하는, 3D IC.
  14. 제11항에 있어서,
    반도체 소자의 상기 제1 층은, 공통 게이트 구조물을 공유하는 제1 적층 쌍의 상보형 전계 효과 트랜지스터를 포함하며,
    반도체 소자의 상기 제2 층은, 공통 게이트 구조물을 공유하는 제2 적층 쌍의 상보형 전계 효과 트랜지스터를 포함하고,
    반도체 소자의 상기 제3 층은,
    공통 게이트 구조물을 공유하는 제3 적층 쌍의 상보형 전계 효과 트랜지스터; 및
    상기 제3 적층 쌍의 상보형 전계 효과 트랜지스터 위에 적층된 추가적인 트랜지스터를 포함하며,
    상기 제1, 제2 및 제3 적층 쌍의 상보형 전계 효과 트랜지스터는 서로에 대하여 적층되는, 3D IC.
  15. 제14항에 있어서,
    상기 제1 적층 쌍의 상보형 전계 효과 트랜지스터는 n-over-p 배향을 가지며,
    상기 제2 적층 쌍의 상보형 전계 효과 트랜지스터는 p-over-n 배향을 갖고,
    상기 제3 적층 쌍의 상보형 전계 효과 트랜지스터는 n-over-p 배향을 갖는, 3D IC.
  16. 제15항에 있어서,
    반도체 소자의 상기 제3 층은, 상기 제3 적층 쌍의 상보형 전계 효과 트랜지스터 상에 적층된 n형 전계 효과 트랜지스터를 더 포함하는, 3D IC.
  17. 제16항에 있어서,
    반도체 소자의 상기 제1 층은 제1 로직 회로를 포함하며,
    반도체 소자의 상기 제2 층은 제2 로직 회로를 포함하고,
    반도체 소자의 상기 제3 층은 메모리 회로를 포함하는, 3D IC.
  18. 제17항에 있어서,
    상기 제1 로직 회로는 And-Or-인버터(AOI) 회로이며,
    상기 제2 로직 회로는 배타적 논리합(XOR) 회로이고,
    상기 메모리 회로는 SRAM 회로인, 3D IC.
  19. 3차원(3D) 집적 회로(IC)를 형성하는 방법으로서,
    작업 표면을 갖는 기판을 제공하는 단계;
    상기 표면 상에 전력 레일을 형성하는 단계;
    상기 전력 레일 위의 상기 표면 상에 반도체 소자의 제1 층을 형성하는 단계;
    반도체 소자의 상기 제1 층 위의 상기 표면 상에 배선 층을 형성하는 단계;
    상기 배선 층 위의 상기 표면 상에 반도체 소자의 제2 층을 형성하는 단계로서, 반도체 소자의 상기 제2 층은, 상기 배선 층이 반도체 소자의 상기 제1 및 제2 층 사이에 개재되도록, 반도체 소자의 상기 제1 층 상에 적층되는, 단계;
    상기 배선 층으로부터 반도체 소자의 상기 제1 층으로 하향하게 연장되어, 상기 배선 층을 반도체 소자의 상기 제1 층 내의 소자에 전기적으로 연결하는, 제1 수직 상호 연결 구조물을 형성하는 단계; 및
    상기 배선 층으로부터 반도체 소자의 상기 제2 층으로 상향하게 연장되어, 상기 배선 층을 반도체 소자의 상기 제2 층 내의 소자에 전기적으로 연결하는, 제2 수직 상호 연결 구조물을 형성하는 단계를 포함하며,
    각각의 상기 형성하는 단계는, 상기 3D IC를 형성하기 위한 연속적인 공정 흐름 내에서 수행되는,
    3차원(3D) 집적 회로(IC)를 형성하는 방법.
  20. 제19항에 있어서,
    반도체 소자의 상기 제1 및 제2 층은, 서로 상이한 연산 회로를 제공하는, 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7376805B2 (ja) 2018-11-09 2023-11-09 株式会社ソシオネクスト 半導体集積回路装置
US11437376B2 (en) * 2019-05-31 2022-09-06 Tokyo Electron Limited Compact 3D stacked-CFET architecture for complex logic cells
DE102021107950A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum fertigen von halbleiterbauelementen mit unterschiedlichen architekturen und damit gefertigte halbleiterbauelemente
US11646318B2 (en) * 2020-09-30 2023-05-09 Tokyo Electron Limited Connections from buried interconnects to device terminals in multiple stacked devices structures
US11322197B1 (en) * 2020-10-21 2022-05-03 Arm Limited Power-gating techniques with buried metal
US11948886B2 (en) * 2020-10-23 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacturing same
TW202236569A (zh) * 2020-12-04 2022-09-16 日商東京威力科創股份有限公司 密集閘極上閘極3d邏輯積體的層間電力輸送網路(pdn)
US20220246610A1 (en) * 2021-01-29 2022-08-04 Samsung Electronics Co., Ltd. Cross-coupled gate design for stacked device with separated top-down gate
US20220271033A1 (en) * 2021-02-19 2022-08-25 Daniel Chanemougame Inverted top-tier fet for multi-tier gate-on-gate 3-dimension integration (3di)
US11968818B2 (en) 2021-03-19 2024-04-23 Samsung Electronics Co., Ltd. SRAM memory cell for stacked transistors with different channel width
US11670363B2 (en) * 2021-04-23 2023-06-06 Arm Limited Multi-tier memory architecture
US20220367461A1 (en) * 2021-05-13 2022-11-17 Tokyo Electron Limited Inverted cross-couple for top-tier fet for multi-tier gate-on-gate 3di
EP4293721A1 (en) * 2022-06-15 2023-12-20 Imec VZW Bit cell for sram

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113190A1 (en) * 2002-12-11 2004-06-17 Oh Byung-Jun Integrated circuit devices including a MIM capacitor
US20170062319A1 (en) * 2015-08-31 2017-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Monolithic 3d integration inter-tier vias insertion scheme and associated layout structure
US20170179245A1 (en) * 2015-12-16 2017-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US9754923B1 (en) * 2016-05-09 2017-09-05 Qualcomm Incorporated Power gate placement techniques in three-dimensional (3D) integrated circuits (ICs) (3DICs)

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3119177B2 (ja) * 1996-10-24 2000-12-18 日本電気株式会社 半導体装置
US6800883B2 (en) * 2000-09-21 2004-10-05 Matsushita Electric Industrial Co., Ltd. CMOS basic cell and method for fabricating semiconductor integrated circuit using the same
KR101036158B1 (ko) * 2003-07-29 2011-05-23 매그나칩 반도체 유한회사 Ｓｒａｍ 및 로직 복합 소자의 제조 방법
KR100629364B1 (ko) * 2004-12-28 2006-09-29 삼성전자주식회사 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들
JP2008117864A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置
US8624328B2 (en) * 2008-11-19 2014-01-07 Renesas Electronics Corporation Semiconductor device
JP2011114049A (ja) * 2009-11-25 2011-06-09 Renesas Electronics Corp 半導体装置
JP2011165966A (ja) * 2010-02-10 2011-08-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012059830A (ja) 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
JP5959162B2 (ja) * 2011-06-09 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5947580B2 (ja) 2012-03-23 2016-07-06 ローム株式会社 デカップルキャパシタセル、セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法
JP6113500B2 (ja) * 2012-12-27 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9536840B2 (en) * 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9177890B2 (en) * 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
CN109411408B (zh) * 2013-06-25 2024-03-22 英特尔公司 具有局部层间互连的单片三维(3d)ic
US10134729B2 (en) 2013-09-27 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical noise reduction in 3D stacked semiconductor devices
US9070552B1 (en) * 2014-05-01 2015-06-30 Qualcomm Incorporated Adaptive standard cell architecture and layout techniques for low area digital SoC
US20160211250A1 (en) * 2015-01-15 2016-07-21 Infineon Technologies Ag Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate
US9431300B1 (en) * 2015-08-27 2016-08-30 Globalfoundries Inc. MOL architecture enabling ultra-regular cross couple
US9935100B2 (en) * 2015-11-09 2018-04-03 Qualcomm Incorporated Power rail inbound middle of line (MOL) routing
FR3045869B1 (fr) * 2015-12-18 2020-02-07 Stmicroelectronics (Crolles 2) Sas Routage ameliore pour structure integree tridimensionnelle
US9929149B2 (en) 2016-06-21 2018-03-27 Arm Limited Using inter-tier vias in integrated circuits
US10510592B2 (en) * 2016-07-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit (IC) structure for high performance and functional density
US10651178B2 (en) * 2018-02-14 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Compact electrical connection that can be used to form an SRAM cell and method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113190A1 (en) * 2002-12-11 2004-06-17 Oh Byung-Jun Integrated circuit devices including a MIM capacitor
US20170062319A1 (en) * 2015-08-31 2017-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Monolithic 3d integration inter-tier vias insertion scheme and associated layout structure
US20170179245A1 (en) * 2015-12-16 2017-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US9754923B1 (en) * 2016-05-09 2017-09-05 Qualcomm Incorporated Power gate placement techniques in three-dimensional (3D) integrated circuits (ICs) (3DICs)

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