TW202034494A - 用於半導體元件的單片3d整合之結構 - Google Patents

用於半導體元件的單片3d整合之結構 Download PDF

Info

Publication number
TW202034494A
TW202034494A TW108139025A TW108139025A TW202034494A TW 202034494 A TW202034494 A TW 202034494A TW 108139025 A TW108139025 A TW 108139025A TW 108139025 A TW108139025 A TW 108139025A TW 202034494 A TW202034494 A TW 202034494A
Authority
TW
Taiwan
Prior art keywords
layer body
wiring
semiconductor element
substrate
element layer
Prior art date
Application number
TW108139025A
Other languages
English (en)
Other versions
TWI856983B (zh
Inventor
拉爾斯 利布曼
傑佛瑞 史密斯
安東 Ｊ 德維利耶
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202034494A publication Critical patent/TW202034494A/zh
Application granted granted Critical
Publication of TWI856983B publication Critical patent/TWI856983B/zh

Links

Images

Classifications

    • H01L27/0688—
    • H01L21/8221—
    • H01L21/823475—
    • H01L21/823871—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L27/088—
    • H01L27/092—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種三維積體電路，包括具有基板表面之基板、設置在基板中之電力軌、及設置在基板中並且沿著基板之厚度方向位於電力軌上方之第一半導體元件層體。佈線層體設置在基板中，且第二半導體元件層體設置在基板中並且沿著厚度方向位於佈線層體上方。第二半導體元件層體係在厚度方向上堆疊在第一半導體元件層體上方，使得佈線層體係插設在第一與第二半導體元件層體之間。第一垂直內連線結構向由佈線層體朝下延伸至第一半導體元件層體，以電連接佈線層體至第一半導體元件層體中之元件。第二垂直內連線結構由佈線層體朝上延伸至第二半導體元件層體，以電連接佈線層體至第二半導體元件層體中之元件。

Description

用於半導體元件的單片3D整合之結構
本揭示內容關於包括半導體元件、電晶體及積體電路之微電子裝置，包括微製造之方法。 [相關申請案之交互參照]
本申請案主張於2018年10月29日提出之美國臨時專利申請案第62/752,112號之優先權，其完整內容係併入本申請案中之參考資料。
本文中所提出之先前技術大致上用於呈現本揭示內容之背景。在此先前技術部分中所述之本案發明人之成果範圍、以及不適格做為申請時之先前技術之實施態樣，皆非直接或間接地被承認為對抗本揭示內容之先前技術。
積體電路被廣泛使用在電子工業中以提供電子裝置，例如智慧型電話、電腦等。積體電路（IC）包括許多半導體元件，例如電晶體，電容器等，它們藉由半導體基板上之佈線而互連。對電子裝置而言，支援更大量複雜功能之更小更快之IC之需求不斷增加。 此需求已經導致半導體製造工業縮小了基板上之IC之面積，同時也提高了IC之效能及功率消耗效率。
在製造半導體IC（特別是在微觀等級上）時，會執行各種製造處理，例如成膜沉積、蝕刻遮罩產生、圖案化、材料蝕刻及移除、以及摻雜處理。這些處理被重複執行，以在基板上形成期望的半導體元件成分。在歷史上，利用微製造，已經製造IC之電晶體在一平面中，且IC之佈線∕金屬化係形成在主動元件平面上方，因此已經被表徵為二維（2D）電路或2D製造。在微縮上之努力已大幅增加在2D電路中每單位面積之電晶體數目，已使得異質的功能電路（例如邏輯及記憶體電路）能夠整合至同一半導體基板上。但當微縮進入個位數奈米半導體元件製造節點時，在2D微縮上之努力正面臨更大的挑戰。半導體元件製造商已表達了對於電晶體堆疊於彼此之頂部上之三維（3D）半導體電路之需求，以做為IC之進一步微縮之另一手段。
本文中之技術提出一架構，該架構是不同功能電路（例如邏輯及記憶體電路）之真正的單片（monolithic）3D積體化。技術亦包括用於單片積體式三維元件之整合流程。本文中之設計包括將記憶體整合在邏輯堆疊上。技術包括將複數不同的半導體元件整合在彼此之上，而無需將晶圓或基板切片堆疊在彼此之頂部上。
根據本揭示內容之一態樣，提出一種三維（3D）積體電路（IC）。3D IC包括具有基板表面之基板、設置在基板中之電力軌、以及設置在基板中並且沿著基板之厚度方向位於電力軌上方之第一半導體元件層體（tier），基板之厚度方向係實質上垂直於基板表面。佈線層體設置在基板中並且沿著厚度方向位於第一半導體元件層體上方。第二半導體元件層體設置在基板中並且沿著厚度方向位於佈線層體上方，第二半導體元件層體係在厚度方向上堆疊在第一半導體元件層體上方，使得佈線層體係插設在第一與第二半導體元件層體之間。第一垂直內連線結構沿著厚度方向由佈線層體朝下延伸至第一半導體元件層體，以電連接佈線層體至第一半導體元件層體中之元件。第二垂直內連線結構沿著厚度方向由佈線層體朝上延伸至第二半導體元件層體，以電連接佈線層體至第二半導體元件層體中之元件。
在本揭示內容之一態樣中，3D IC之佈線層體可包括二或更多佈線層，該等佈線層沿著基板之厚度方向而設置在彼此上方。
在本揭示內容之另一態樣中，第一半導體元件層體包括第一電晶體對，第一電晶體對包括彼此堆疊之n型電晶體及p型電晶體，第二半導體元件層體包括第二電晶體對，第二電晶體對包括彼此堆疊之n型電晶體及p型電晶體。此態樣之3D IC可提供以交替堆疊位向配置之第一電晶體對以及第二電晶體對。替代地，第一電晶體對可包括第一共用閘極結構，第二電晶體對可包括第二共用閘極結構。
在本揭示內容之另一態樣中，在第一及第二半導體元件層體每一者中之複數元件係沿著厚度方向而共線地堆疊，以界定主動元件列，第一及第二垂直內連線係設置在主動元件列之外。在此態樣中，主動元件列可沿著基板之基板表面延伸，以界定基板表面之主動元件區域，且佈線層體可包括複數佈線軌道，複數佈線軌道係實質圍繞基板表面之主動元件區域。此外，複數佈線軌道可包括複數第一佈線軌道，複數第一佈線軌道係設置在主動元件區域之複數源極–汲極區域內並且以實質平行於主動元件區域之複數閘極區域之方式沿著基板表面延伸。複數佈線軌道可更包括複數第二佈線軌道，複數第二佈線軌道係以實質垂直於主動元件區域之複數閘極區域之方式沿著基板表面延伸。
在本揭示內容之其它態樣中，3D IC可更包括中間電力軌，中間電力軌設置在基板中並且沿著基板之厚度方向位於電力軌上方。
在又另一態樣中，3D IC可包括設置在基板中並且在厚度方向上堆疊在第二半導體元件層體上方之第三半導體元件層體。在此態樣中，中間電力軌設置在基板中並且位於第二半導體元件層體上方，使得中層電力軌係沿著厚度方向位於第二與第三半導體元件層體之間。此態樣之3D IC可更包括第一電力連接結構，沿著厚度方向從電力軌朝上延伸至第一半導體元件層體，以電連接電力軌至第一半導體元件層體內之元件。可提供第二電力連接結構，沿著厚度方向從中間電力軌朝下延伸至第二半導體元件層體，以電連接中間電力軌至第二半導體元件層體內之元件。第三電力連接結構可沿著厚度方向從中間電力軌朝上延伸至第三半導體元件層體，以電連接中間電力軌至第三半導體元件層體內之元件。
本揭示內容之額外態樣提出，第一半導體元件層體包括第一堆疊式互補場效電晶體對，第一堆疊式互補場效電晶體對共享共用閘極結構，第二半導體元件層體包括第二堆疊式互補場效電晶體對，第二堆疊式互補場效電晶體對共享共用閘極結構。第三半導體元件層體可包括共享共用閘極結構之第三堆疊式互補場效電晶體對、及堆疊在第三堆疊式互補場效電晶體對上方之額外電晶體。第一、第二及第三堆疊式互補場效電晶體對係相對於彼此而堆疊。根據此態樣，第一堆疊式互補場效電晶體對具有n在p上位向，第二堆疊式互補場效電晶體對具有p在n上位向，第三堆疊式互補場效電晶體對具有n在p上位向。第三半導體元件層體可更包括n型場效電晶體，該n型場效電晶體係堆疊在第三堆疊式互補場效電晶體對上方。又一態樣提出，第一半導體元件層體包括第一邏輯電路，第二半導體元件層體包括第二邏輯電路，第三半導體元件層體包括記憶體電路。在一示例性IC中，第一邏輯電路係及或非（And-Or-Invert, AOI）電路，第二邏輯電路係互斥或（Exclusive-Or, XOR）電路，記憶體電路係SRAM電路。
根據本揭示內容之另一態樣，提出一種三維積體電路之形成方法。該方法包括：提供具有工作表面之基板、形成電力軌在表面上方、形成第一半導體元件層體在表面上方且在電力軌上方、及形成佈線層體在表面上方且在第一半導體元件層體上方。第二半導體元件層體係形成在表面上方在佈線層體上方、並且堆疊在第一半導體元件層體上方，使得佈線層體係插設在第一與第二半導體元件層體之間。第一垂直內連線結構係形成為由佈線層體朝下延伸至第一半導體元件層體，以電連接佈線層體至第一半導體元件層體內之元件。第二垂直內連線結構係形成為由佈線層體朝上延伸至第二半導體元件層體，以電連接佈線層體至第二半導體元件層體內之元件。該等形成步驟每一者係在一連續製程流程內實施，以形成3D IC。此態樣可提供第一及第二半導體元件層體為不同於彼此之操作電路。
應當注意，本文中所述之製造步驟之順序係為了清楚說明之目的而呈現。整體而言，這些製造步驟可以任何合適的順序進行。此外，雖然本文中之不同特徵、技術、配置等之每一者可能是在本揭示內容之不同處加以討論，但應當注意，每一概念可彼此獨立執行或彼此結合執行。據此，本揭示內容可以許多不同方式實現與檢視。
應當注意，此發明內容部分並未明確說明本揭露內容或所請發明之每一實施例及∕或漸增的新穎態樣。反之，此發明內容僅提供不同實施例及勝過習知技術之相應新穎處之初步討論。對於本發明及實施例之附加細節及∕或可能觀點，可參見以下進一步討論之本揭示內容之實施方式部分及對應圖式。
以下揭示內容提供許多不同實施例或範例，用以實施所述標的之不同特徵。構件及配置之特定範例描述如下，以簡化本揭示內容。當然，這些僅為範例，而非受限於此。此外，在本揭示內容之各種範例中，元件符號及∕或字母可能重複。此重複是為了簡化與清晰之目的，其本身並非限定所討論的各種實施例及∕或配置之間之關係。
再者，為了方便說明，在本文中可能使用空間相對用語，例如「下方」、「之下」、「下部」、「之上」、「上部」等，以描述圖中所示之一元件或特徵與另一元件或特徵之間之關係。這些空間相對用語之用意為，除了圖中所示之方向外，在使用或操作中更包括設備之不同方向。設備可以其它方式定向（轉90度或其它方向），且本文中所使用之空間相對用語可據此作類似解釋。
整篇說明書中提到的「一實施例」或「實施例」表示關於該實施例所描述之特定特徵、結構、材料、或特性係包含於至少一實施例中，但不代表其存在每一實施例中。因此，在說明書不同地方出現「在一實施例中」用語時，未必指同一實施例。再者，特定特徵、結構、材料或特性可在一或更多實施例中以任何合適方式結合。
如同先前技術中所述，在習知的2D微縮之外，半導體元件製造商已表達了對於電晶體堆疊於彼此之頂部上之三維（3D）半導體電路之需求，以做為IC微縮之另一手段。3D積體化，亦即，半導體元件之垂直堆疊，旨在藉由在體積上而不是在面積上增加電晶體密度來克服2D微縮限制。雖然採用3D NAND之快閃記憶體工業已經成功地證明並實現了元件堆疊，但是將其應用於隨機邏輯設計是更為困難的。目前主要藉由兩種方案來實現邏輯晶片（例如CPU（中央處理單元）、GPU（圖形處理單元）、FPGA（現場可編程閘陣列）及SoC（單晶片系統））之3D積體化：一種方案是異質堆疊， 另一種方案更多是同質堆疊。
在IMEC PTW Spring 2018中，Anne VanDooren之「Process Integration Aspects enabling 3D sequential stacked planar and FINfet Technology」揭示了使用晶圓∕晶片堆疊以及直通矽穿孔（TSV）技術之異質3D積體化之範例。在此3D積體化方案中，每一晶片都針對不同的特定任務而進行了設計及製造上之優化。然後，藉由高效的封裝技術將分別製造的晶片結合在一起，以建構堆疊式SoC。有關異質積體化方法之詳細內容，請參見2019年10月發布之「Heterogeneous Integration Roadmap, 2019 Edition」，網址為eps.iee.org/hir。
在2014年4月之2014 Intl. Workshop on Data-Abundant System Technology中，Brian Cronquist及Zvi Or-Bach之「Monolithic 3D IC: The Time is Now」揭示了同質堆疊方法之範例。此方案採用晶圓接合處理，以克服在晶片堆疊中所使用之微米級TSV相關之密度損失。利用接合方案，可以對基底晶圓進行處理以形成元件及數層的金屬化∕佈線。然後，將薄化的SoI（絕緣體上矽）層放置在基底晶圓之頂部上並與其接合。相較於上述晶片堆疊異質方案，這種晶圓接合方法所需穿孔之尺寸明顯較小（〜100 nm節距），因此可實現更好的層間連接。然而，本案發明人認為，此方案不是真正的單片積體化，因為是將分別進行處理的晶圓或晶圓切片堆疊在彼此之頂部上。因此，晶圓接合方法無法為半導體製造提供真正的微縮解決方案。此外，與此晶圓接合處理相關之製程複雜性及成本開銷未達到與真正的單片3D積體化相關之微縮目標。
本文中所揭示之技術提供了半導體元件（例如邏輯及記憶體）之真正的單片3D積體化。因為設計包括以一連續的處理流程而建構之垂直積體化的多層邏輯及記憶體，且該處理流程係藉由將所有主動元件疊置在單一列中而實現，所以提供了單片3D積體化。這種真正的柱狀製造可降低製造成本（因為僅有單一晶圓處理）並且提高密度（在整個積體化堆疊中使用自對準及完全對準的通孔）。
圖1是根據本揭示內容之實施例，表示3D IC之源極–汲極平面之垂直截面圖。如圖所示，結構100包括設置在基板中之電力軌103，其可與輸送至3D IC之低電壓（VSS）及高電壓（VDD）電力輸送相連接。電力軌103可被視為「埋入式電力軌」，因為它們位於主動元件平面之下方。下部半導體元件層體105設置在基板中，並且沿著基板之厚度方向（實質垂直於基板表面101）在電力軌103上方。下部元件層體可包括一或更多半導體元件（例如場效電晶體（FET）），其形成功能電路（例如邏輯電路或記憶體電路）。此外，FET可為n型或p型FET，其沿著基板表面配置或沿著基板之厚度方向垂直地彼此堆疊。
佈線層體107設置在基板中並且位於下部半導體元件層體105之上方。佈線層體107包括一或更多佈線層，每一佈線層包括在沿著基板表面101之方向上延伸之一或更多佈線軌道。通常，在一佈線層中之佈線軌道之延伸方向將垂直於相鄰佈線層中之佈線軌道之方向，如以下之進一步討論。在圖1之實施例中，佈線層體107包括具有四佈線軌道107a、107b、107c及107d之單一佈線層，四佈線軌道之延伸方向係垂直於沿著基板表面之南北方向（亦即，垂直於紙面）。
結構100亦包括上部半導體元件層體109，沿著厚度方向位於佈線層體107之上。如同下部層體，上部元件層體可包括一或更多半導體元件，例如橫向配置或彼此堆疊之n型或p型FET，以形成功能電路。在一些實施例中，下部層體105及上部層體109實現不同的功能電路。如圖1所示，上部半導體元件層體109在厚度方向上堆疊在下部半導體元件層體105上，使得佈線層體107介於下部與上部半導體元件層體之間。在圖1中，元件層體105及109係描繪為在垂直方向上共線對準、在元件列110內。然而，熟悉此項技藝者應了解，由於製造處理之變異性、微影解析度之限制、圖案定位誤差等，這些堆疊的層體可能未完全對準。
藉由局部內連線，例如垂直及水平內連線，佈線層體107中之佈線軌道係電連接至下部元件層體及上部元件層體內之元件。圖1旨在描繪在IC之各別層體內、具有橫向配置的源極、汲極及通道區域之FET元件之源極–汲極區域。因此，圖1並非橫斷在第一層體及第二層體每一者中之FET之單一源極–汲極區域之平面之真實橫截面，而是提供了在實際的物理元件中會佔據不同的垂直平面之FET之兩個源極–汲極區域之代表性視圖。在圖1之實施例中，第一垂直內連線111將佈線層體107電連接至第一半導體元件層體105。具體而言，垂直內連線111具有連接至佈線層體107之佈線軌道107c之第一端，並且沿著基板厚度方向而向下延伸。垂直內連線111之第二端連接至水平內連線113，水平內連線113連接至下部元件層體105內之元件之源極–汲極區域。因此，垂直內連線111做為連接至佈線軌道107c之源極–汲極接觸點，佈線軌道107c可經由其它局部內連線結構而接線至結構100內之另一元件。
第二垂直內連線115將佈線層體107電連接至上部半導體元件層體109。在所示的範例中，垂直內連線115具有連接至佈線層體107之佈線軌道107b之第一端，並且沿著基板厚度方向而向上延伸。垂直內連線結構115之第二端連接至水平內連線結構117，水平內連線結構117連接至上部元件層體109內之元件之SD區域。因此，垂直內連線115做為連接至佈線軌道107b之源極–汲極接觸點，佈線軌道107b可經由其它局部內連線結構而接線至結構100內之另一元件。
可基於特定電路設計及功能所需之電連接而使用其它局部內連線結構。例如，電力軌103經由垂直內連線119及水平內連線121而電連接至下部層體105中之元件，水平內連線121連接至下部元件層體105內之元件之SD區域。因此，垂直內連線119做為電力接觸點，用於輸送電力至下部元件層體。類似地，上部層體109中之元件經由水平內連線125及垂直內連線123而連接至總體佈線層體127內之總體佈線。雖然未顯示在圖1中，但是電力接觸點可用於將上部層體109中之元件與電力軌103、與總體佈線層體127處之上部電力軌、或與中間電力軌連接，如下所述。此外，當佈線層體107包括複數佈線層時，可使用通孔將佈線軌道彼此連接。
圖2是根據本揭示內容之實施例，表示圖1之3D IC之閘極平面之垂直截面圖。結構100表示​​具有大致平坦的基板表面101之單片半導體基板之一部分。圖2是橫斷堆疊的半導體元件層體之閘極軌道之橫截面。如熟悉此項技藝者所能了解，圖2中之閘極部分係位於在圖1所示之IC之橫向隔開的源極–汲極區域之間之平面中。如圖2所示，結構100包括與第一半導體元件層體105相關之第一閘極區域129、以及與第二半導體元件層體相關之第二閘極區域131。閘極區域129及131每一者可為導電的環繞式閘極（GAA）結構，其圍繞與各別層體內之元件相關之一或更多通道區域。GAA結構可為在一層體內用於兩個半導體元件之共用閘極結構，如以下之進一步討論。
根據本揭示內容之實施例，佈線層體107可電連接至第一及第二層體105及109內之元件之閘極。例如，垂直內連線133將佈線層體107之佈線軌道107d電連接至閘極區域129，垂直內連線135將佈線層體107之佈線軌道107a電連接至閘極區域131。因此，垂直內連線133及135提供用於佈線軌道107a及107d之閘極接觸點，佈線軌道107a及107d可經由其它局部內連線結構而接線至結構100內之另一元件。
使用以上所討論之佈線層體及局部內連線，使得下部層體105中之一或更多元件能夠連接至上部層體109中之一或更多元件，以提供由圖1及2中之IC邊界128所表示之單片3D IC。如上所述，一層體內之半導體元件可沿著基板表面而橫向配置。在一些實施例中，元件層體可包括沿著半導體表面橫向重複之二或更多半導體元件，以形成可具有習知的平面單元佈局之功能電路或單元。圖3及4提供了圖1及2之IC之平面圖，但是更包括在一層體內之重複的元件，其沿著基板表面101之方向橫向地擴大IC邊界128。
根據本揭示內容之實施例，圖3是圖1及2中之結構之水平截面之俯視平面圖。如圖3所示，IC 128之佈局可包括沿著基板之東西方向與複數閘極軌道（G1、G2…）交替配置之複數源極–汲極軌道（SD1、SD2、SD3…）。如熟悉此項技藝者所知，這些交替的SD與G區域在基板之東西方向上形成半導體元件陣列。如圖1及2中之橫截面標線所示，在圖3中通過做為下部層體105中之元件之SD接觸點之垂直內連線111、以及通過做為下部層體105之閘極結構之閘極接觸點之垂直內連線133而切開截面。因此，在圖3中，垂直內連線111係顯示在SD1軌道中以著陸在水平內連線113上，水平內連線113連接至下部元件層體105內之元件之SD區域。圖3之SD1軌道亦顯示出水平內連線121，其具有由垂直內連線119提供之下方電力接觸點，垂直內連線119著陸在電力軌103上。類似地，圖3之軌道G1顯示出，垂直內連線133著陸在閘極區域129上。根據需要，可在額外的SD及G軌道上使用額外的示例性電力接觸點（PC）、SD接觸點（SDC）及閘極接觸點（GC），以形成完整的功能電路或單元，如圖3所示。亦顯示出相鄰的單元228、328及428之部分，以描繪單元在整個基板上之重複狀態。
根據本揭示內容之實施例，圖4是圖1及2中之結構之另一水平截面之俯視平面圖。如圖1及2中之橫截面標線所示，在圖4中通過做為上部層體109中之元件之SD接觸點之垂直內連線115、以及通過做為上部層體109之閘極結構之閘極接觸點之垂直內連線135而切開截面。因此，圖4中之SD1軌道包括著陸在佈線軌道107b上之垂直內連線115，並且也顯示出佈線軌道107a、107c及107d沒有任何與上部元件層體109之SD區域之連接。類似地，圖4之軌道G1顯示出，垂直內連線135著陸在佈線軌道107a上，而佈線軌道107b、107c及107d不具有任何上部元件層體109之閘極區域。圖4中未顯示在佈線層體107下方之元件。根據需要，可在額外的SD及G軌道上使用額外的示例性電力接觸點（PC）、SD接觸點（SDC）及閘極接觸點（GC），以形成完整的功能電路或單元，如圖3所示。
因此，本文中之技術提供了半導體元件之真正的單片積體化，因為設計包括以一連續的處理流程而建構、具有不同功能類型之垂直積體化的多層元件，且該處理流程係藉由將所有主動元件疊置在單一列中而實現。這樣的真正的柱狀製造降低了製造成本（因為僅進行單一晶圓處理），並且提高了密度（在整個積體化堆疊中使用自對準及完全對準的通孔）。可將更多的電晶體及閘極佈線夾設（放置）在元件層體之間，以促進沒有MIV（單片層間通孔）之有效接線。此態樣有助於電晶體至電晶體以及閘極至閘極之接線。這樣的佈線是更有效的（亦即，短的佈線長度、較淺的通孔、低RC），並提供了從兩個元件層級至佈線平面之通道，以改善電晶體至電晶體以及閘極至閘極之佈線。
如上所述，半導體元件之每一層體可包括垂直堆疊的半導體元件及∕或橫向配置的半導體元件，其互相連接以形成功能電路或單元。在一些實施例中，每一層體包括彼此疊置之二或更多半導體元件之堆疊，且這樣的堆疊沿著基板表面而橫向重複，以形成用於實現功能電路（例如，邏輯電路或記憶體電路）之複雜的單元。可將實現功能單元之這樣的層體本身堆疊起來，以形成複雜的單片3D IC，從而提供類似於習知的平面SOC之異質功能化。一範例可包括用於實現AOI單元之下部層體、用於實現XOR單元之中間層體、以及用於實現SRAM單元之上部層體。
圖5是呈現根據本揭示內容之實施例之具有三層體之3D IC之源極–汲極平面之垂直截面圖。結構500描繪出具有大致平坦的基板表面501之單片半導體基板之一部分。如圖所示，結構500包括埋入式電力軌503a及電力軌503b，電力軌503a做為供電至n型電晶體之VSS，電力軌503b做為供電至p型電晶體之VDD。第一電晶體層體包括各別p型及n型元件之SD區域505P及SD區域505N，第二層體包括各別p型及n型元件之SD區域507N及SD區域507P，頂部層體包括元件之SD區域509P，元件之SD區域509N及元件之SD區域511N。因此，下部層體及中間層體每一者包括兩個堆疊的電晶體，而上部層體包括三個堆疊的電晶體。
如圖5所示，該等電晶體之SD區域係共線地堆疊在結構之主動元件列512內。每一層體中之堆疊的電晶體可形成電晶體對，電晶體對包括彼此堆疊以形成互補電晶體對之n型電晶體及p型電晶體。在圖5之實施例中，SD區域505P及505N形成互補對，SD區域507N及507P形成互補對，且SD區域509P及509N形成另一互補對。SD區域511P是單一電晶體之部分，在其層體內沒有互補物。如圖所示，堆疊的電晶體對係藉由電晶體之摻雜類型、以交替的堆疊位向而加以配置。在圖5之實施例中，SD區域505P是p型電晶體之一部分，而其互補物505N是n型電晶體。類似地，SD區域507N是n型，且其互補物507P是p型。最後，SD區域509P是p型的，且其互補物509N是n型。SD區域511N是n型電晶體之一部分。此交替的堆疊位向（亦即，n在p上，然後p在n上）改善了離子植入及功函數沉積效率。相較於使堆疊中之所有元件對維持相同的堆疊順序（n-p n-p），交替位向可改善離子植入及特定類型元件選擇性沉積之製程效率。
如圖5所示，佈線層體包括在基板厚度方向上彼此疊置之五個佈線層513、515、517、519及521。每一佈線層包括多個佈線軌道，該多個佈線軌道在佈線層內大致平行地延伸，並且大致垂直於相鄰層中之佈線軌道，如圖所示。佈線層513大致做為下部層體之M0金屬層，並且包括在東西方向（亦即，垂直於紙面）上延伸之四佈線軌道513a、513b、513c及513d。佈線層515大致做為下部層體之M1金屬層，並且包括沿著南北方向延伸之多個佈線軌道。因此，在圖5中僅顯示軌道515a。類似地，佈線層521大致做為中間元件層體之M0金屬層，並且包括在東西方向上延伸之四佈線軌道521a、521b、521c及521d，而佈線層519大致做為中間層體之M1金屬層，並且包括沿著南北方向延伸之多個佈線軌道，僅顯示軌道519a。佈線層517包括在東西方向上延伸之五佈線軌道517a、517b、517c、517d及517e。佈線層517大致做為下部及上部層體之M2金屬層，並提供與總體佈線層522之連接，總體佈線層522大致提供在結構500之不同單元之間之連接。結構500亦包括中間電力軌523a及523b，位於中間元件（507P及507N）層體與下部元件（505P及505N）層體之間，如圖所示。
數個局部內連線根據需要而電連接半導體元件以形成功能電路。具體而言，在下部元件層體中，埋入式電力軌503b藉由垂直電力內連線525及水平內連線527而連接至SD區域505P，且埋入式電力軌503a藉由垂直電力內連線529及水平內連線531而連接至SD區域505N。垂直內連線533將SD區域505P電連接至佈線層513中之佈線軌道513b，且垂直內連線535類似地將SD區域505N連接至佈線層513中之佈線軌道513c。在中間元件層體中，SD區域507N藉由水平內連線537及垂直內連線539而連接至佈線層521之佈線軌道521c。類似地，SD區域507P藉由水平內連線541及垂直內連線543而連接至佈線層521之佈線軌道521b。
中間電力軌523b藉由垂直內連線545及水平內連線541將電力傳送到SD區域507P，同時亦藉由垂直內連線547及水平內連線549將電力傳送到上部層體中之SD區域509P。類似地，中間電力軌523a藉由垂直內連線549及水平內連線537將電力傳送到SD區域507N，並且藉由垂直內連線551及水平內連線553將電力傳送到SD區域509N。亦可看到，垂直內連線555將佈線軌道517e連接至總體佈線層體之佈線軌道522a。
圖6是呈現根據本揭示內容之實施例之圖5之3D IC之閘極平面之垂直截面圖。圖6中之閘極區域截面位於圖5所示之元件之源極–汲極平面之後方。如圖中所示，結構500包括與下部半導體元件層體相關之閘極區域557、與中間半導體元件層體相關之閘極區域567、以及與上部元件層體相關之閘極區域568。每一閘極區域是由該層體內之互補電晶體共享之共用閘極區域。具體而言，閘極區域557是環繞式閘極（GAA）結構，其圍繞在下部層體中之元件之通道區域505P-C及509N-C；而閘極區域567是GAA結構，其圍繞中間層體中之元件之通道區域507N-C及507P-C，如圖所示。閘極區域568是環繞式閘極（GAA）結構，其圍繞上部層體中之元件之通道區域509P-C及509N-C。通道511P-C包括GAA結構570，其做為由三個堆疊的電晶體之上部層體所實現之SRAM電路之傳送閘。
如圖6所示，垂直內連線559將佈線層513之佈線軌道513d電連接至閘極區域557，且垂直內連線561將佈線層513之佈線軌道513a電連接至閘極區域557。類似地，垂直內連線563將佈線層521之佈線軌道521電連接至閘極區域567，且垂直內連線565將佈線軌道521a電連接至閘極區域567。
如上所述，結構500之每一元件層體包括垂直堆疊的半導體元件，這樣的堆疊沿著基板表面而橫向重複，以形成用於實現功能電路（例如，記憶體或邏輯電路）之複雜的單元。圖5旨在描繪在IC之一層體內沿著東西方向彼此橫向配置之複數FET元件之數個源極–汲極區域。類似地，圖6旨在描繪在IC之一層體內沿著東西方向彼此橫向配置之複數FET元件之數個閘極或通道區域。因此，圖5及6並非橫斷IC之單一平面之真實橫截面，而是提供了在實際的物理元件中會佔據不同的垂直平面之所有源極–汲極區域及閘極區域之代表性視圖。熟悉此項技藝者將理解，圖5中所示之連接至相同的SD區域之兩個垂直內連線可能表示連接至不同元件之SD區域之不同平面中之垂直內連線。類似地，圖6中所示之連接至相同的閘極結構之兩個垂直內連線可能表示連接至不同元件之閘極結構之不同平面中之兩個垂直內連線。
如上所述，圖5及6之3D IC之一範例提供：用於實現AOI邏輯單元之下部層體、用於實現XOR邏輯單元之中間層體、以及用於實現SRAM單元之上部層體。圖7及8提供了圖5及6之IC之用於實現AOI22邏輯單元之下部層體之平面圖，AOI22邏輯單元由複數堆疊的互補FET元件所形成，其中堆疊的互補FET在下部層體內重複，以沿著基板表面101方向橫向地擴大下部層體之IC邊界528。具體而言，圖7及8顯示出沿著元件之西向東方向按順序配置之A、B、C及D互補FET對。Y輸出係設置在AOI22邏輯單元之FET B及C之共用SD區域處。
根據本揭示內容之實施例，圖7是圖5及6中之結構之水平截面之俯視平面圖。如圖5及6中之橫截面標線所示，在圖7中通過垂直內連線533、通過元件505N之SD區域、通過局部內連線531以及通過與元件505N相關之閘極區域而切開截面。根據本揭示內容之實施例，圖8是圖5及6中之結構之另一水平截面之俯視平面圖。如圖5及6中之橫截面所示，在圖8中通過佈線軌道515a而切開截面。熟悉此項技藝者將理解，G1、G2、G3及G4軌道為AOI單元之A、B、C及D互補FET元件提供閘極輸入。此外，SD1及SD5軌道分別為A及D FET元件提供分離的SD區域，而SD2-SD4軌道為AOI22單元之所有FET元件提供共用的SD區域。亦即，SD2為A及B FET元件提供共用的SD區域，SD3為B及C FET元件提供共用的SD區域，SD4為C及D FET元件提供共用的SD區域。 SD3軌道為AOI22單元額外提供了Y輸出。
利用這種佈局理解，從圖7及8可以看出，AOI22單元之軌道SD1包括垂直內連線533，垂直內連線533著陸在局部內連線527上，如圖7所示。內連線533提供從AOI電晶體A之p-FET部分505P向上延伸到M0層中之佈線軌道513b之SD接觸點，如圖8所示。軌道SD1亦顯示出垂直內連線529，垂直內連線529從局部內連線531向下延伸至電力軌503a，以提供VSS電力接觸點至AOI電晶體A之n-FET部分，如圖7所示。圖8中之接觸點525表示AOI單元之M0層中之佈線軌道515a至M1層之短通孔連接。
從圖7及8亦可看到，軌道G1包括垂直內連線561，垂直內連線561向下延伸到閘極區域557，以提供共用閘極接觸點給AOI電晶體A之n-FET及p-FET部分。垂直內連線561更向上延伸以與佈線軌道513a接觸，以提供閘極輸入給AOI元件A，如圖8中所示。圖7及8中顯示額外的源極–汲極接觸點SDC、電力接觸點PC、閘極接觸點GC及通孔V，以提供在AOI22單元之A、B、C及D互補FET元件之間之電連接。
本文中之示例性結構及設計包括二邏輯層體，其中四個橫向環繞式閘極元件以相反的堆疊順序（在此非限制性範例中，n在p上，然後上方為p在n上）堆疊成互補對。有一層體∕層專用於SRAM，其中三個橫向環繞式閘極元件配置為2在1上（顯示為兩個n型在一個p型上，但可選擇為兩個p在一個n上）。複數元件係共線地堆疊，能夠實現單片製造。電力軌係實施為一VDD/VSS組在元件平面下方之埋入式電力軌中，且輔助VDD/VSS設置在頂部邏輯層體與SRAM層體之間之空間中。
實施例包括一或更多佈線層級，其嵌入在兩個邏輯層體之間。此示例性實施例顯示出五佈線層級，但可根據設計而變化。可安排設計以使中央主動元件區域不受佈線阻礙之影響。設計包括一垂直內連線，從中央佈線層級向下延伸至底部邏輯元件，且向上延伸至頂部邏輯元件層級。週期性的深垂直內連線可用於連接夾設在邏輯層體之間之局部佈線與在元件堆疊上方之總體佈線。
因此，本文中之技術提供了邏輯與記憶體之真正的單片積體化，因為設計包括以一連續的處理流程而建構之垂直積體化的多層邏輯及記憶體，且該處理流程係藉由將所有主動元件疊置在單一列中而實現。這樣的真正的柱狀製造降低了製造成本（因為僅進行單一晶圓處理），並且提高了密度（在整個積體化堆疊中使用自對準及完全對準的通孔）。
本文中之堆疊式CFET（互補場效電晶體）具有多層堆疊式互補FET對，每一者共享一個共用電晶體閘極。
堆疊位向可交替（亦即，n在p上，然後p在n上），以改善離子植入及功函數沉積效率。相較於使堆疊中之所有元件對維持相同的堆疊順序（n-p n-p），交替位向可改善離子植入及特定類型元件選擇性沉積之製程效率。
電晶體及閘極佈線可被夾設（放置）在元件層級與元件層級之間，以促進沒有MIV（單片層間通孔）之有效接線。此態樣有助於電晶體至電晶體以及閘極至閘極之佈線。這樣的佈線是更有效的（亦即，短的佈線長度、較淺的通孔、低RC），並提供了從兩個元件層級至佈線平面之通道，以改善電晶體至電晶體以及閘極至閘極之佈線。
佈線軌道可圍繞主動元件區域。對於平行於閘極而延伸之佈線，佈線軌道可被限制為在源極–汲極區域中延伸。對於垂直於閘極而延伸之佈線，佈線可越過閘極端蓋（亦即，電晶體閘極之延伸越過主動通道）。此實施例是有益的，因為藉由將佈線軌道最佳化而延伸至主動閘極區域之外，可利用不受週期性佈線所阻礙之一系列蝕刻及沉積製程、由單一單片特徵部製造相應的元件堆疊。
「埋入式」電力軌具有在邏輯與SRAM堆疊之間之重複的電力軌，有助於在整個堆疊中進行有效的電力輸送。埋入式電力軌可設置在最初元件層下方。在元件堆疊下方及邏輯堆疊上方（亦即，在SRAM堆疊下方）重複電力軌，確保電力輸送，並改善IR壓降及EM特性。
為了有效的佈局規劃使用，可在邏輯之頂部上使用三電晶體CFET用於SRAM（6電晶體SRAM單元之二堆疊）。提供針對與邏輯堆疊積體化之SRAM進行最佳化之電晶體堆疊配置（例如兩對n-n-p堆疊），不僅允許緊密的SRAM設計，而且還有助於從下方的邏輯對於記憶體區塊進行高帶寬、低功率存取。
於以上敘述中，已提出具體細節，例如處理系統之特定幾何結構及其中所使用之各種構件及處理之描述。然而，應當理解，本文中之技術可實施於背離這些具體細節之其它實施例中，且這樣的細節係用於說明而非用於限制之目的。本文中所揭示之實施例已參考附圖加以描述。類似地，為了說明之目的，已提出特定數目、材料及配置以提供完整的理解。僅管如此，實施例可在沒有這樣的具體細節下實施。具有實質上相同的功能性結構之元件以類似的參考符號表示，因此可省略任何冗餘的描述。
各種技術已描述為多個分離的操作，以助於理解各種實施例。描述的順序不應被解釋為暗示這些操作係必然順序相關的。事實上，這些操作不需以陳述的順序加以執行。所述的操作可以不同於所述實施例之順序來執行。在額外的實施例中，可執行各種額外操作、及∕或可省略所述的操作。
本文中所使用之「基板」或「目標基板」一般意指根據本發明進行處理之物件。基板可包含元件之任何材料部分或結構，尤其是半導體或其它電子元件，且例如可為基底基板結構，例如半導體晶圓、光罩、或在基底基板結構之上或覆蓋基底基板結構之一層，例如薄膜。因此，基板不限於任何特定的基底結構、底層或覆蓋層、圖案化或未圖案化，而是設想為包括任何這樣的層或基底結構、以及層及∕或基底結構之任何組合。描述可能提及特定類型的基板，但此僅用於說明之目的。
熟悉此項技藝者亦將了解，可對上述技術之操作做出許多變化，但仍可達到本發明之相同目標。這樣的變化應被本揭露內容之範圍所涵蓋。因此，本發明實施例之以上說明並非限制性的。本發明實施例之任何限制係呈現於下列申請專利範圍中。
100:結構 101:基板表面 103:電力軌 105:元件層體 107:佈線層體 107a~107d:佈線軌道 109:元件層體 110:元件列 111:垂直內連線 113:水平內連線 115:垂直內連線 117:水平內連線 119:垂直內連線 121:水平內連線 123:垂直內連線 125:水平內連線 127:總體佈線層體 128:積體電路（IC）邊界 129:第一閘極區域 131:第二閘極區域 133:垂直內連線 135:垂直內連線 228:單元 328:單元 428:單元 500:結構 501:基板表面 503a,503b:電力軌 505N,505P:SD區域 505P-C,505N-C:通道區域 507N,507P:SD區域 507P-C,507N-C:通道區域 509N,509P:SD區域 509P-C,509N-C:通道區域 511N:SD區域 511N-C:通道 512:主動元件列 513:佈線層 513a~513d:佈線軌道 515:佈線層 515a:佈線軌道 517:佈線層 517a~517e:佈線軌道 519:佈線層 519a:佈線軌道 521:佈線層 521a~521d:佈線軌道 522:總體佈線層 522a:佈線軌道 523a~523b:中間電力軌 525:垂直電力內連線 527:水平內連線 528:積體電路（IC）邊界 529:垂直電力內連線 531:水平內連線 533:垂直內連線 535:垂直內連線 537:水平內連線 539:垂直內連線 541:水平內連線 543:垂直內連線 545:垂直內連線 547:垂直內連線 549:水平內連線 551:垂直內連線 553:水平內連線 555:垂直內連線 557:閘極區域 559:垂直內連線 561:垂直內連線 563:垂直內連線 565:垂直內連線 567:閘極區域 568:閘極區域 570:環繞式閘極結構 G1~G4:閘極軌道 GC:閘極接觸點 PC:電力接觸點 SD1~SD5:源極–汲極軌道 SDC:源極–汲極接觸點 V:通孔
根據以下的實施方式並結合附圖，可最佳地理解本揭示內容之態樣。應當注意，根據工業中之標準實務，各種特徵並未按比例繪製。實際上，為了清楚討論，可能任意地放大或縮小各種特徵之尺寸。
圖1為根據本揭示內容之實施例，表示3D IC之源極–汲極平面之垂直截面圖。
圖2為根據本揭示內容之實施例，表示圖1之3D IC之閘極平面之垂直截面圖。
圖3為根據本揭示內容之實施例，在圖1及2中之結構之水平截面之俯視平面圖。
圖4為根據本揭示內容之實施例，在圖1及2中之結構之另一水平截面之俯視平面圖。
圖5為根據本揭示內容之實施例，表示另一3D IC之源極–汲極平面之垂直截面圖。
圖6為根據本揭示內容之實施例，表示圖5之3D IC之閘極平面之垂直截面圖。
圖7為根據本揭示內容之實施例，在圖5及6中之結構之水平截面之俯視平面圖。
圖8為根據本揭示內容之實施例，在圖5及6中之結構之另一水平截面之俯視平面圖。
100:結構
101:基板表面
103:電力軌
105:元件層體
107:佈線層體
107a~107d:佈線軌道
109:元件層體
110:元件列
111:垂直內連線
113:水平內連線
115:垂直內連線
117:水平內連線
119:垂直內連線
121:水平內連線
123:垂直內連線
125:水平內連線
127:總體佈線層體
128:積體電路邊界

Claims (20)

  1. 一種三維積體電路，包括： 一基板，具有一基板表面； 一電力軌，設置在該基板中； 一第一半導體元件層體，設置在該基板中並且沿著該基板之厚度方向位於該電力軌上方，該基板之該厚度方向係實質上垂直於該基板表面； 一佈線層體，設置在該基板中並且沿著該厚度方向位於該第一半導體元件層體上方； 一第二半導體元件層體，設置在該基板中並且沿著該厚度方向位於該佈線層體上方，該第二半導體元件層體係在該厚度方向上堆疊在該第一半導體元件層體上方，使得該佈線層體係插設在該第一半導體元件層體與該第二半導體元件層體之間； 一第一垂直內連線結構，沿著該厚度方向由該佈線層體朝下延伸至該第一半導體元件層體，以電連接該佈線層體至該第一半導體元件層體中之一元件；及 一第二垂直內連線結構，沿著該厚度方向由該佈線層體朝上延伸至該第二半導體元件層體，以電連接該佈線層體至該第二半導體元件層體中之一元件。
  2. 如請求項1之三維積體電路，其中該佈線層體包括複數佈線層，該等佈線層沿著該基板之該厚度方向而設置在彼此上方。
  3. 如請求項1之三維積體電路，其中： 該第一半導體元件層體包括一第一電晶體對，該第一電晶體對包括彼此堆疊之一n型電晶體及一p型電晶體，及 該第二半導體元件層體包括一第二電晶體對，該第二電晶體對包括彼此堆疊之一n型電晶體及一p型電晶體。
  4. 如請求項3之三維積體電路，其中該第一電晶體對及該第二電晶體對係配置成一交替堆疊位向。
  5. 如請求項3之三維積體電路，其中： 該第一電晶體對更包括一第一共用閘極結構，及 該第二電晶體對更包括一第二共用閘極結構。
  6. 如請求項1之三維積體電路，： 在該第一半導體元件層體及該第二半導體元件層體每一者中之複數元件係沿著該厚度方向而共線地堆疊，以界定一主動元件列，及 該第一垂直內連線及該第二垂直內連線係設置在該主動元件列之外。
  7. 如請求項6之三維積體電路，其中： 該主動元件列沿著該基板之該基板表面延伸，以界定該基板表面之一主動元件區域，及 該佈線層體包括複數佈線軌道，該複數佈線軌道係實質圍繞該基板表面之該主動元件區域。
  8. 如請求項7之三維積體電路，其中該複數佈線軌道包括複數第一佈線軌道，該複數第一佈線軌道係設置在該主動元件區域之複數源極–汲極區域內並且以實質平行於該主動元件區域之複數閘極區域之方式沿著該基板表面延伸。
  9. 如請求項8之三維積體電路，其中該複數佈線軌道更包括複數第二佈線軌道，該複數第二佈線軌道係以實質垂直於該主動元件區域之該等閘極區域之方式沿著該基板表面延伸。
  10. 如請求項1之三維積體電路，更包括一中間電力軌，該中間電力軌設置在該基板中並且沿著該基板之該厚度方向位於該電力軌上方。
  11. 如請求項1之三維積體電路，更包括一第三半導體元件層體，設置在該基板中並且在該厚度方向上堆疊在該第二半導體元件層體上方。
  12. 如請求項11之三維積體電路，更包括一中間電力軌，該中間電力軌設置在該基板中並且位於該第二半導體元件層體上方，使得該中層電力軌係沿著該厚度方向位於該第二半導體元件層體與該第三半導體元件層體之間。
  13. 如請求項12之三維積體電路，更包括： 一第一電力連接結構，沿著該厚度方向從該電力軌朝上延伸至該第一半導體元件層體，以電連接該電力軌至該第一半導體元件層體內之該元件， 一第二電力連接結構，沿著該厚度方向從該中間電力軌朝下延伸至該第二半導體元件層體，以電連接該中間電力軌至該第二半導體元件層體內之該元件，及 一第三電力連接結構，沿著該厚度方向從該中間電力軌朝上延伸至該第三半導體元件層體，以電連接該中間電力軌至該第三半導體元件層體內之一元件。
  14. 如請求項11之三維積體電路，其中： 該第一半導體元件層體包括一第一堆疊式互補場效電晶體對，該第一堆疊式互補場效電晶體對共享一共用閘極結構， 該第二半導體元件層體包括一第二堆疊式互補場效電晶體對，該第二堆疊式互補場效電晶體對共享一共用閘極結構， 該第三半導體元件層體包括： 一第三堆疊式互補場效電晶體對，該第三堆疊式互補場效電晶體對共享一共用閘極結構，及 一額外電晶體，堆疊在該第三堆疊式互補場效電晶體對上方；及 該等第一、第二及第三堆疊式互補場效電晶體對係相對於彼此而堆疊。
  15. 如請求項14之三維積體電路，其中： 該第一堆疊式互補場效電晶體對具有一n在p上位向， 該第二堆疊式互補場效電晶體對具有一p在n上位向，及 該第三堆疊式互補場效電晶體對具有一n在p上位向。
  16. 如請求項15之三維積體電路，其中該第三半導體元件層體更包括一n型場效電晶體，該n型場效電晶體係堆疊在該第三堆疊式互補場效電晶體對上方。
  17. 如請求項16之三維積體電路，其中： 該第一半導體元件層體包括一第一邏輯電路， 該第二半導體元件層體包括一第二邏輯電路，及 該第三半導體元件層體包括一記憶體電路。
  18. 如請求項17之三維積體電路，其中： 該第一邏輯電路係及或非（And-Or-Invert, AOI）電路， 該第二邏輯電路係互斥或（Exclusive-Or, XOR）電路，及 該記憶體電路係SRAM電路。
  19. 一種三維積體電路之形成方法，包括： 提供一基板，該基板具有一工作表面； 形成一電力軌在該表面上方； 形成一第一半導體元件層體在該表面上方且在該電力軌上方； 形成一佈線層體在該表面上方且在該第一半導體元件層體上方； 形成一第二半導體元件層體在該表面上方且在該佈線層體上方，該第二半導體元件層體係堆疊在該第一半導體元件層體上方，使得該佈線層體係插設在該第一半導體元件層體與該第二半導體元件層體之間； 形成一第一垂直內連線結構，該第一垂直內連線結構由該佈線層體朝下延伸至該第一半導體元件層體，以電連接該佈線層體至該第一半導體元件層體內之一元件；及 形成一第二垂直內連線結構，該第二垂直內連線結構由該佈線層體朝上延伸至該第二半導體元件層體，以電連接該佈線層體至該第二半導體元件層體內之一元件，其中該等形成步驟每一者係在一連續製程流程內實施，以形成該三維積體電路。
  20. 如請求項19之三維積體電路之形成方法，其中該第一半導體元件層體及該第二半導體元件層體提供不同於彼此之操作電路。
TW108139025A 2018-10-29 2019-10-29 三維積體電路及其形成方法 TWI856983B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862752112P 2018-10-29 2018-10-29
US62/752,112 2018-10-29

Publications (2)

Publication Number Publication Date
TW202034494A true TW202034494A (zh) 2020-09-16
TWI856983B TWI856983B (zh) 2024-10-01

Family

ID=

Also Published As

Publication number Publication date
KR102672379B1 (ko) 2024-06-04
CN112956024A (zh) 2021-06-11
US20220052038A1 (en) 2022-02-17
CN112956024B (zh) 2024-09-10
WO2020092361A1 (en) 2020-05-07
US20200135718A1 (en) 2020-04-30
US11201148B2 (en) 2021-12-14
JP2022509506A (ja) 2022-01-20
JP7426547B2 (ja) 2024-02-02
KR20210068572A (ko) 2021-06-09

Similar Documents

Publication Publication Date Title
JP7426547B2 (ja) 半導体素子のモノリシック３ｄ集積を行うためのアーキテクチャ
JP7486058B2 (ja) 後面電力供給における交換用埋設電力レール
JP7335309B2 (ja) ３次元メモリデバイスのハイブリッドボンディングコンタクト構造
TWI825166B (zh) 用於製造單晶片積體式 3d cmos 邏輯及記憶體的架構設計及製程
US11211333B2 (en) Through silicon via optimization for three-dimensional integrated circuits
US11437376B2 (en) Compact 3D stacked-CFET architecture for complex logic cells
US8536023B2 (en) Method of manufacturing a semiconductor device and structure
CN112687659B (zh) 半导体结构和用于形成半导体结构的方法
KR20210114011A (ko) 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
TW202025454A (zh) 用於三維邏輯及記憶體的配電網
US9953925B2 (en) Semiconductor system and device
JP2022528592A (ja) プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
US20210159276A1 (en) 3d semiconductor device and structure
US20220271033A1 (en) Inverted top-tier fet for multi-tier gate-on-gate 3-dimension integration (3di)
US20220130905A1 (en) 3d semiconductor device and structure with transistors
US11450611B2 (en) Semiconductor device and method of manufacturing the same
US11793005B2 (en) 3D semiconductor devices and structures
TWI856983B (zh) 三維積體電路及其形成方法
TW202205287A (zh) 記憶體電路、記憶體單元以及記憶體單元的操作方法
US11956976B2 (en) 3D semiconductor devices and structures with transistors
TW202427726A (zh) 半導體元件
CN118173561A (zh) 半导体结构及其形成方法