CN118173561A - 半导体结构及其形成方法 - Google Patents
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Abstract
方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；以及在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件。多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔。在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠。方法还包括：用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。本申请的实施例还涉及半导体结构及其形成方法。
Description
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体器件用于各种电子应用，诸如个人电脑、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区中。但是，随着最小部件尺寸的减小，出现了应该解决的额外问题。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：形成包括交替设置的伪层和半导体层的多层堆叠件；在所述多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件，其中，所述多个伪栅极堆叠件中的两个伪栅极堆叠件彼此紧邻，并且在它们之间具有间隔；在所述多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，其中，所述第二源极/漏极区域与所述第一源极/漏极区域重叠；用多个替换栅极堆叠件替换所述多个伪栅极堆叠件；用第一介电隔离区域替换所述多个替换栅极堆叠件中的第一个替换栅极堆叠件；在所述间隔中形成深接触插塞；在所述深接触插塞上方形成前侧通孔；以及在所述深接触插塞下方形成背侧通孔，其中，所述前侧通孔通过所述深接触插塞电连接至所述背侧通孔。
本申请的另一些实施例提供了一种半导体结构，包括：多个栅极替换结构，具有相等的长度和均匀的间距，其中，所述多个栅极替换结构选自由介电隔离区域、伪替换栅极堆叠件、有源替换栅极堆叠件和它们的组合组成的组；深接触插塞，位于所述多个栅极替换结构中的两个相邻栅极替换结构之间；互补场效应晶体管器件，其中，所述深接触插塞从所述互补场效应晶体管器件的顶面层级延伸至底面层级；前侧通孔，位于所述深接触插塞上方并且高于所述互补场效应晶体管器件；以及背侧通孔，位于所述深接触插塞下方并且低于所述互补场效应晶体管器件，其中，所述前侧通孔通过所述深接触插塞电连接至所述背侧通孔。
本申请的又一些实施例提供了一种半导体结构，包括：电源抽头单元，包括：第一电源线，具有第一纵向方向；多个栅极替换结构，具有垂直于所述第一纵向方向的第二纵向方向，其中，所述多个栅极替换结构选自由介电隔离区域、伪替换栅极堆叠件和它们的组合组成的组，并且其中，所述多个栅极替换结构具有均匀的间距；多个深接触插塞，每个位于所述多个栅极替换结构中的两个相邻栅极替换结构之间，其中，所述多个深接触插塞具有平行于所述第二纵向方向的第三纵向方向；以及第二电源线，具有所述第一纵向方向，其中，所述第一电源线通过所述多个深接触插塞电连接至所述第二电源线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的前侧和背侧互连结构的立体图。
图2示出了根据一些实施例的电源抽头单元的前侧和背侧结构。
图3示出了根据一些实施例的用于信号连接的前侧和背侧互连结构的立体图。
图4示出了根据一些实施例的信号前侧和背侧互连结构的前侧和背侧结构。
图5示出了根据一些实施例的AND门的电路图。
图6示出了根据一些实施例的AND门的前侧和背侧结构。
图7至图13示出了根据一些实施例的在形成前至背信号互连的部分中的中间阶段的截面图。
图14A和图14B示出了根据一些实施例的图13中所示结构的部分的截面图。
图15至图17示出了根据一些实施例的形成包括外延半导体区域的前侧和背侧互连结构中的中间阶段的截面图。
图18至图20示出了根据一些实施例的各个前侧和背侧互连结构的前侧和背侧结构。
图21示出了根据一些实施例的电源抽头单元的分布。
图22示出了根据一些实施例的电源抽头单元的分布。
图23示出了根据一些实施例的单元之间的前和背互连。
图24示出了根据一些实施例的具有驱动器单元的电路的前和背布线。
图25示出了根据一些实施例的用于形成前侧和背侧互连结构的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下方描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“位于…下面”、“在…下方”、“下部”、“位于…上面”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
提供了用于互补场效应晶体管(CFET)的前侧和背侧互连结构及其形成方法。根据本公开的一些实施例，前侧和背侧互连结构包括栅极替换结构之间的深接触插塞，其代表可以替换原始伪栅极结构的若干可能的结构。深接触插塞可以在与形成源极/漏极接触插塞相同的工艺中形成。通过在栅极替换结构之间形成深接触插塞，深接触插塞不必切开栅极替换结构，并且电源抽头单元可以在不需要增加额外的多晶间距的情况下形成得更小。本文讨论的实施例是为了提供能够制造或使用本公开实施例的主题的实例，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的考虑范围内。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。虽然方法实施例可以讨论为以特定顺序实施，但是其它方法实施例可以以任何逻辑顺序实施。
图1示出了前侧和背侧互连结构26的一些部分的立体图，根据一些实施例，前侧和背侧互连结构26可以是电源抽头单元10(图2)的部分。电源抽头单元10用于在晶圆(和/或器件管芯)的前侧和背侧之间传导电源(VDD和/或VSS)。晶圆/管芯可以包括CFET器件，这将在下文中详细讨论。前侧和背侧互连结构26包括可以是VDD线或VSS线的前侧电源线12FS、位于前侧电源线12FS下方的前侧通孔14FS、背侧电源线12BS和背侧电源线12BS上方的背侧通孔14BS。前侧电源线12FS和背侧电源线12BS是VDD线或VSS线，这取决于电路设计。
电源抽头单元10(图2)可以用于将电源从晶圆/管芯中的衬底的背侧连接至前侧，或者从前侧连接至背侧，这取决于电路设计。根据一些示例性实施例，形成在晶圆/管芯中的CFET器件在PFET器件上方具有NFET器件，并且更宽的VSS线可以形成在背侧上以用于远程电源布线。因此，VSS从背侧传导至前侧，使得电源可以提供至使用电源的器件。另一方面，VDD可以形成在前侧上以用于远程电源布线，并且可以不通过电源抽头单元传导至背侧。根据在NFET上方形成PFET的可选实施例，远程VDD可以形成在背侧上，并且可以从背侧传导至前侧，以向需要电源的器件提供电源。在贯穿说明书讨论的示例性实施例中，VSS从背侧传导至前侧可以用作实例，同时该讨论也适用于电源VDD的布线，并且适用于电源从前侧传导至背侧。
应该理解，电源抽头单元10可以包括诸如栅极替换结构的额外组件，为了清楚起见，图1中未显示这些额外组件。参考图2可以找到额外组件。
再次参考图1，多个细长的深接触插塞16彼此平行地形成，并且形成在前侧通孔14FS和背侧通孔14BS之间并且互连前侧通孔14FS和背侧通孔14BS。深接触插塞16的纵向方向垂直于电源线12FS和12BS以及通孔14FS和14BS的纵向方向。例如，电源线12FS和12BS以及通孔14FS和14BS的纵向方向可以在X方向上，并且深接触插塞16的纵向方向可以在Y方向上。前侧通孔14FS位于前侧电源线12FS和深接触通孔16之间，并且互连前侧电源线12FS和深接触通孔16。背侧通孔14BS位于背侧电源线12BS和深接触通孔16之间，并且互连背侧电源线12BS和深接触通孔16。
图2示出了根据一些实施例的电源抽头单元10的前侧(FS)结构的顶视图(布局)和背侧(BS)结构的顶视图(布局)。前侧结构和背侧结构分别显示在图2中的左侧和右侧，并且分别标记为FS和BS。电源抽头单元10可以放置在电路单元的多个平行并且邻接的行(诸如行Row0、Row1和Row2)中的一行(诸如行Row1)内部。电路单元可以包括电源抽头单元和其它类型的标准单元(诸如与单元、或单元、与非单元、反相器单元等)。每行包括前侧VDD线和前侧VSS线，并且也可以包括背侧VSS线和/或背侧VDD线。行的VDD线与其邻接行的VDD线接合，并且行的VSS线与另一邻接行的VSS线接合。
电源抽头单元10通过使用虚线显示其边界来示出。假设另一标准单元20也在行Row1中，并且与电源抽头单元10邻接。行可以包括多个栅极替换结构18，栅极替换结构18可以包括晶体管的有源替换栅极堆叠件18ACT(金属栅极)、伪替换栅极堆叠件18DM和介电隔离区域18CPD。栅极替换结构18通过替换伪栅极堆叠件来形成。介电隔离区域18CPD有时也可以称为扩散边缘上连续多晶(CPODE)区域或扩散边缘上切割多晶(CPODE)区域。有源伪栅极堆叠件18ACT示意性地显示，并且可以具有与所示不同的长度，这取决于电路设计。另一方面，伪替换栅极堆叠件18DM和介电隔离区域18CPD可以具有相同的长度。
根据一些实施例，栅极替换结构18形成为具有均匀的间距，并且彼此平行。此外，栅极替换结构18可以通过形成具有均匀的间距并且延伸成多行的长伪栅极堆叠件以及切割长伪栅极堆叠件来形成。因此，一行单元中的栅极替换结构18可以与相邻行中的有源(替换)栅极堆叠件18ACT和伪替换栅极堆叠件18DM对准(同时分隔开)。因此，虽然CPODE区域18CPD是介电区域，但是CPODE区域18CPD可以通过它们的宽度(与相邻行中的有源栅极堆叠件18ACT和伪替换栅极堆叠件18DM的宽度相同)和它们的位置(与相同的直线和平行线19对准)来识别。
根据一些实施例，电源抽头单元10还包括伪替换栅极堆叠件18DM，其位于CPODE区域18CPD之间并且平行于CPODE区域18CPD。伪替换栅极堆叠件18DM和CPODE区域18CPD共同具有均匀的间距。在顶视图中，伪替换栅极堆叠件18DM和CPODE区域18CPD的每个可以具有延伸至前侧电源线VDD的端部和延伸至前侧电源线VSS的相对端部。应该理解，伪替换栅极堆叠件18DM和CPODE区域18CPD的每个在前侧和背侧结构中显示。
形成至少一个或多个深接触插塞16。每个位于栅极替换结构18中的两个之间。深接触插塞16可以在用于形成连接至前侧FET的前侧源极/漏极接触插塞的相同工艺中形成。根据一些实施例，深接触插塞16是细长的，并且具有平行于栅极替换结构18的纵向方向(Y方向)的纵向方向。这有两个作用。首先，在深接触插塞16是细长的情况下，它可以具有减小的电阻和减小的接触电阻。此外，细长的深接触插塞16能够连接至多于一个的上面和下面的通孔和金属线，并且可以用作信号连接，这将在随后讨论。
有利地，根据本公开的实施例的深接触插塞16位于栅极替换结构18之间，并且不切割栅极替换结构18。因此，在电源抽头单元10中，不需要在每个CPODE区域18CPD和其最近的深接触插塞16之间添加伪栅极堆叠件以防止违反设计规则。因此，电源抽头单元10可以形成得更小。例如，栅极替换结构的间距(称为接触多晶间距(CPP))可以用作用于测量单元尺寸的单位。因此，在如图2中所示的示例性实施例中，电源抽头单元10在X方向上的尺寸是4CPP，而不是6CPP。
前侧通孔14FS和背侧通孔14BS也分别在前侧结构和背侧结构中显示，并且在X方向上具有纵向方向。前侧通孔14FS位于对应的前侧电源线12FS下方并且与对应的前侧电源线12FS重叠。背侧通孔14BS位于对应的背侧电源线12BS上面并且与对应的背侧电源线12BS重叠。
图3和图4示出了根据一些实施例的用于信号连接的前侧和背侧互连结构26的立体图。前侧和背侧互连结构26包括前侧金属线22FS、前侧通孔24FS、背侧金属线22BS和背侧通孔24BS。深接触插塞16位于前侧通孔24FS和背侧通孔24BS之间并且接触前侧通孔24FS和背侧通孔24BS。深接触插塞16可以在用于形成前侧FET的前侧源极/漏极接触插塞的相同工艺中形成，并且可以在用于形成电源抽头单元10中的深接触插塞16的相同工艺中形成。信号可以通过前侧和背侧互连结构26从相应管芯的前侧布线至背侧，或者从背侧布线至前侧。
图4示出了根据一些实施例的前侧和背侧互连结构26的前侧(FS)结构和背侧(BS)结构。信号互连结构26也可以形成为标准单元。同样，如图所示的栅极替换结构18(包括18CPD和18ACT)形成为彼此平行并且具有均匀的间距。有源伪栅极堆叠件18ACT示意性地显示，并且可以具有与所示不同的长度，这取决于电路设计。前侧和背侧互连结构26可以位于标准单元20或任何其它电路内部，或者可以位于两个单元之间，诸如两个标准单元和/或电源抽头单元。
类似地，深接触插塞16是细长的，并且可以形成在两个CPODE区域18CPD之间。因为深接触插塞16不切割任何栅极替换结构18，所以CPODE区域18CPD可以在不违反设计规则的情况下形成为紧靠深接触插塞16，而不需要在它们之间添加伪替换栅极堆叠件18DM。
图5示出了根据一些实施例的AND门的电路图，标记了一些节点，诸如A1、A2、X1和X2。图6示出了根据一些实施例的AND门的示例性前侧结构和背侧结构。
在图6中，形成两个深接触插塞16，每个用于在相应衬底的前侧和背侧之间的节点X1和X2中的一个上布线信号。深接触插塞16的每个是细长的，并且形成在CPODE区域18CPD对之间。类似地，前和背布线通过深接触插塞16和上面的前侧金属线22FS、前侧通孔24FS、背侧金属线22BS和背侧通孔24BS。也示出了有源区域28，一些部分形成晶体管(其可以包括CFET)的沟道区域，并且具有平行于X方向的纵向方向。有源栅极堆叠件18ACT横跨在有源区域28上方以形成相应的晶体管。
图7至图13示出了根据一些实施例的在形成前侧和背侧互连结构(用于电源或信号)中的中间阶段的截面图。对应的工艺也示意性地反映在如图25中所示的工艺流程200中。如图13中所示的截面图可以从图6中所示的截面13-13获得，除了在图13中显示单个CPODE区域18CPD之外，在图6中，另一CPODE区域18CPD(而不是伪栅极堆叠件或有源栅极堆叠件)形成在结构的最左侧上。图13中所示的截面图也可以从图2中所示的截面13-13获得，除了如图13中所示的有源区域28之外。
图7示出了中间结构。该结构的形成简要讨论如下。首先，提供半导体衬底50。半导体衬底50可以是硅衬底，或者可以由其它半导体衬底材料形成。在半导体衬底50上方形成多层堆叠件。相应的工艺示出为如图25中所示的工艺流程200中的工艺202。根据一些实施例，多层堆叠件可以包括半导体层40、牺牲半导体层42和牺牲半导体层44。牺牲半导体层44将多个下方的半导体层40和牺牲半导体层42与多个上面的半导体层40和牺牲半导体层42分隔开。
根据一些实施例，半导体层40由硅形成或包括硅(其可以不含锗或者可以包括少量的锗，例如，小于约10％)。牺牲半导体层42由硅锗形成或包括硅锗，例如，锗原子百分比在约30％和约60％之间的范围内。牺牲半导体层44可以由锗(不含硅)形成，或者可以包括具有比牺牲半导体层42高的锗原子百分比的硅锗。例如，牺牲半导体层44的锗原子百分比可以在约70％和约100％之间的范围内。图案化多层堆叠件以形成多个细长鳍33，这些鳍33也是多层堆叠件。
下一步，也如图7中所示，在细长鳍33的侧壁上方和上形成伪栅极堆叠件49。相应的工艺示出为如图25中所示的工艺流程200中的工艺204。伪栅极堆叠件49可以包括伪栅极电介质46和位于伪栅极电介质46上方的伪栅电极48。伪栅极电介质46可以由氧化硅形成或包括氧化硅。伪栅电极48可以由多晶硅、非晶硅等形成或包括多晶硅、非晶硅等。因此，伪栅极堆叠件49也称为多晶栅极。栅极替换结构18(其包括有源栅极堆叠件18ACT、伪替换栅极堆叠件18DM和CPODE区域18CPD)是多晶栅极堆叠件的替换结构，其通过用对应的结构和材料替换伪栅极堆叠件49的对应部分来形成，如在随后段落中讨论。在伪栅极堆叠件49的侧壁上形成栅极间隔件51。
图8示出了细长半导体鳍33中的一些部件的形成。根据一些实施例，蚀刻细长鳍33的部分以形成开口，该开口位于(并且低于)相邻伪栅极堆叠件49之间。然后形成内部间隔件54。形成工艺可以包括实施各向同性蚀刻工艺以使牺牲半导体层42横向凹进并且形成横向凹槽。通过诸如ALD、CVD等的共形沉积工艺沉积另一种介电材料，随后是蚀刻工艺以去除介电材料的过量部分。介电材料的保留在横向凹槽中的剩余部分形成内部间隔件54。
也形成介电隔离层52。在形成工艺中，首先通过各向同性蚀刻工艺去除牺牲半导体层44。通过诸如原子层沉积(ALD)、化学气相沉积(CVD)等的共形沉积工艺沉积介电材料，以填充由去除的牺牲半导体层44留下的空隙。然后实施蚀刻工艺，以去除介电层的位于半导体层40和内部间隔件54的侧壁上的部分。介电材料的剩余部分形成介电隔离层52。
介电隔离层52的材料可以与内部间隔件54的材料相同或不同。介电隔离层52和内部间隔件54的材料可以选自SiO、SiN、SiON、SiOC、SiOCN等。根据可选实施例，介电隔离层52和内部间隔件54可以使用共用工艺来形成。
在一些开口中形成分别用作PFET和NFET的源极/漏极区域的p型源极/漏极区域30P和n型源极/漏极区域30N。相应的工艺示出为如图25中所示的工艺流程200中的工艺206。源极/漏极区域可以是指源极或漏极，单独或共同取决于上下文。形成工艺包括外延工艺。形成接触蚀刻停止层(CESL)32和层间电介质34，以将p型源极/漏极区域30P与n型源极/漏极区域30N分隔开。在n型源极/漏极区域30N上方形成CESL 36和ILD 38。
此外，在开口中的一个中也形成CESL 32’和ILD 34’以及CESL 36’和ILD 38’。CESL 32’和ILD 34’可以分别在与形成CESL 32和ILD 34相同的工艺中形成。CESL 36’和ILD 38’可以分别在与形成CESL 36和ILD 38相同的工艺中形成。
图9示出了替换栅极堆叠件60的形成。根据一些实施例，去除如图8中所示的伪栅极堆叠件49以形成开口。牺牲半导体层42的侧壁暴露，其中，可以在切穿伪栅极堆叠件49的截面中看到侧壁。
然后形成替换栅极堆叠件60。相应的工艺示出为如图25中所示的工艺流程200中的工艺208。形成工艺可以包括通过蚀刻去除牺牲半导体层42、沉积栅极介电层、沉积栅电极层以及实施平坦化工艺以去除沉积层的过量部分。然后形成PFET 62P和NFET 62N，它们统称为CFET 62。PFET 62P和NFET 62N的栅电极可以包括不同的材料，并且PFET 62P和NFET62N的替换栅极堆叠件可以在不同的工艺或共用的工艺中形成，本文不再详细讨论。
然后蚀刻所示结构的中间中的替换栅极堆叠件60中的一个，以形成CPODE区域18CPD，如图10中所示。相应的工艺示出为如图25中所示的工艺流程200中的工艺210。形成工艺可以包括实施蚀刻工艺以去除替换栅极堆叠件60、半导体层40、介电隔离区域52，以及用介电层填充对应的沟槽。然后实施平坦化工艺，并且介电层的剩余部分称为CPODE区域18CPD。CPODE区域18CPD的材料可以包括SiO、SiN、SiCN、SiOCN等、它们的组合和/或它们的多层。
图11示出了ILD 61、深接触插塞16、源极/漏极接触插塞66、栅极接触插塞68和源极/漏极硅化物区域64的形成。相应的工艺示出为如图25中所示的工艺流程200中的工艺212。根据一些实施例，形成工艺包括蚀刻穿过ILD 61、ILD 38、CESL 36、ILD 38’、CESL36’、ILD 34’以及可能的CESL 32’，以形成开口，其中诸如源极/漏极区域30N(以及可能的半导体衬底50)的下方的半导体区域可以暴露。然后沉积金属层，随后是退火工艺以形成源极/漏极硅化物区域64(以及可能的64’)。然后可以去除金属层的未反应部分，并且将导电材料填充至开口的剩余部分中，以形成深接触插塞16、源极/漏极接触插塞66和栅极接触插塞68。
可选地，在形成深开口中，蚀刻工艺可以在CESL 32’的底部部分上停止。因此，没有形成伪硅化物区域64’，并且深接触插塞16具有接触CESL 32’的底部部分的顶面的底面。
图11也示出了栅极接触插塞68的形成，栅极接触插塞68延伸至ILD 61中，并且接合在栅极堆叠件60的顶面上。因此，相应的栅极堆叠件60是(对应的NFET 62N的)有源栅极堆叠件，并且也称为有源栅极堆叠件18ACT。根据一些示例性实施例，深接触插塞16的左侧的栅极堆叠件60不具有连接至它的任何栅极接触插塞，并且是电浮置的。因此，对应的栅极堆叠件60也称为伪替换栅极堆叠件18DM。因此，图11示出了CPODE区域18CPD、伪替换栅极堆叠件18DM和有源栅极堆叠件18ACT的每个的实例，它们统称为栅极替换结构18。
图12示出了包括ILD 70和金属间电介质(IMD)72的前侧互连结构的形成。相应的工艺示出为如图25中所示的工艺流程200中的工艺214。IMD 72可以由低k介电材料形成，其可以是含碳介电材料。形成通孔74以电连接至源极/漏极区域30N和栅电极58。此外，形成前侧通孔14FS/24FS，其可以是前侧通孔24FS(图3和图4)，或者可以是前侧通孔14FS(图1和图2)，这取决于相应的深接触插塞16是用于电源抽头单元还是用于信号布线。也形成金属线12FS/22FS和76(其称为M0金属线)。金属线12FS/22FS可以是连接至通孔14FS的VDD线或VSS线，或者连接至通孔24FS的信号线。此外，金属线76连接至源极/漏极区域30N和栅电极58。
图13示出了背侧互连结构的形成。相应的工艺示出为如图25中所示的工艺流程200中的工艺216。背侧互连结构包括介电层78和80。形成通孔84以电连接至源极/漏极区域30P和栅电极58。此外，形成背侧通孔14BS/24BS，其可以是背侧通孔14FS(图1和图2)，或者可以是背侧通孔24FS(图3和图4)，这取决于相应的深接触插塞16是用于电源抽头单元还是用于信号布线。如果深接触插塞16接合在CESL 32’上，则背侧通孔14BS/24BS将穿透CESL32’以连接至深接触插塞16。也可以形成源极/漏极硅化物区域77。
也形成金属线12BS/22BS和86(其称为背侧M0金属线)。金属线12BS/22BS可以包括连接至通孔24BS的VDD线或VSS线，或者连接至通孔14BS的信号线。此外，金属线86电连接至PFET 62P的源极/漏极区域30P和栅电极58。
图14A和图14B示出了如图13中的截面14A-14A和14B-14B。标记示例性部件以供参考。
图15至图17示出了根据可选实施例的前侧和背侧互连结构26的形成。如图17中所示的前侧和背侧互连结构16可以是如图1和图2中所示的电源抽头单元10的部分，或者可以是如图3和图4中所示的信号连接的部分。应该理解，通过这些工艺形成的结构可以位于相同的器件晶圆/管芯中，并且可以共享与图6至图13中形成的结构相同的工艺。
参考图15，形成类似于图9中所示结构的结构。形成工艺可以通过参考图7、图8和图9的讨论来实现，并且在此不再重复。根据一些实施例，为了形成互连结构，形成源极/漏极区域30P、30N、CESL 32、ILD 34、CESL 36和ILD 38。
图16示出了深接触插塞16以及硅化物区域90和94的形成。根据一些实施例，形成工艺包括蚀刻穿过ILD 38、CESL 36、源极/漏极区域30N、ILD 34和CESL 32以形成开口。蚀刻工艺在下部源极/漏极区域30P上停止。然后使用共形沉积工艺沉积金属层，随后是退火工艺以形成源极/漏极硅化物区域90和94。然后去除金属层的未反应部分。然后形成导电材料以填充开口的剩余部分，以形成深接触插塞16。硅化物区域90和94以及深接触插塞16将源极/漏极区域30P与对应的源极/漏极区域30N电互连。
根据一些实施例，深接触插塞16可以在与形成源极/漏极接触插塞66(图11)相同的工艺中形成。此外，虽然图16示出了深接触插塞16具有与替换栅极堆叠件60的顶面共面的顶面，但是深接触插塞16的顶面也可以延伸至ILD 61中，同样如图13中所示。
参考图17，形成前侧结构和背侧结构，它们类似于图13中所示的结构。图17中所示的结构包括前侧和背侧互连结构26，其包括前侧金属线12FS/22FS、前侧通孔14FS/24FS、深接触插塞16、源极/漏极区域30P、硅化物区域77、背侧通孔14BS/22BS和背侧金属线12BS/24BS。
应该理解，邻近前侧和背侧互连结构26形成的结构可以与所示的示例性实施例不同。例如，区域98中的部件可以是伪替换栅极堆叠件18DM、有源栅极堆叠件18ACT和CPODE区域18CPD中的任何一个，其示例性部件在图13中显示。
图18示出了使用如图17中所示的实施例形成的示例性电源抽头单元10的前侧结构和背侧结构中的一些部件。所示的实例称为1-CPP电源抽头单元，因为它在X方向上的尺寸是1CPP。示出了前侧金属线12FS、前侧通孔14FS、深接触插塞16、背侧通孔14BS和背侧金属线12BS，并且可以用于连接VSS线或VDD线。
图19示出了使用如图17中所示的实施例形成的示例性电源抽头单元10的前侧结构和背侧结构。所示的实例称为3-CPP电源抽头单元，因为它在X方向上的尺寸是3CPP。伪替换栅极堆叠件18DM形成在电源抽头单元10内部，以将深接触插塞16分隔开。
图20示出了使用如图17中所示的实施例形成的示例性电源抽头单元10的前侧结构和背侧结构。所示的实例称为5-CPP电源抽头单元，因为它在X方向上的尺寸是5CPP。
图21至图24示出了如上面讨论的实施例的一些示例性用法。图21示出了在X方向上延伸的多个电源线的顶视图(布局)。所示的示例性电源线是VSS线，根据可选实施例，它们也可以是VDD线。多个电源抽头单元形成为具有周期性图案。例如，对于水平VSS线的每个，并且对于固定距离LD(诸如24CPP、36CPP、48CPP、60CPP等)，形成电源抽头单元10以将电源从背侧传导至前侧(假设背侧VSS用于远程布线并且宽于前侧VSS线)。电源抽头单元10可以具有彼此完全相同的结构和尺寸。也可以为每个CPP形成多个栅极替换结构，并且未显示多个栅极替换结构。相邻VSS线上的电源抽头单元10是交错的。
应该理解，在电路设计之后，可能留下一些空的间隔而没有放置单元。因此，可以在空的间隔中形成更多的电源抽头单元(表示为10’)。这增加了电源抽头单元的数量，并且减小了电源线上的电压降。此外，取决于可用间隔，电源抽头单元10’可以具有彼此相同或不同的尺寸，以及与周期性放置的电源抽头单元10相同或不同的尺寸。例如，电源抽头单元10和10’可以具有等于1CPP、2CPP、3CPP、4CPP、5CPP的任何尺寸，或者任何组合的任何其它尺寸。
图22示意性地示出了根据一些实施例的在多行单元中放置的电源抽头单元10和10’。根据一些实施例，为集成电路放置的标准单元可能具有大量剩下的区，其可能例如高达芯片区的约20％或更高。剩下的空间隔可以用于形成电源抽头单元10和10’。
图23示意性地示出了实施例，其中前侧和背侧互连结构26可以用于单元间信号布线和单元内信号布线。例如，前侧和背侧互连结构26A用于单元内布线，其中信号从相同单元20A的前侧布线至背侧。前侧和背侧互连结构26B(其可以位于专用于信号布线的标准单元126内部)用于单元间布线。电源或信号可以通过单元126中的前侧和背侧互连结构26B从单元20A的背侧(或前侧)布线至单元20B的前侧(或背侧)。
图24示出了电源抽头单元10用于布线电源的实施例，该电源由驱动器单元104选通。例如，远程电源线102上的电源可以提供至驱动器单元104A，并且由驱动器单元104A选通。远程电源线102可以位于相应管芯的背侧上。从驱动器单元104A提供出的电源可以由电源抽头单元10A再次布线至管芯的背侧，并且放置在远程电源线106上。远程电源线106上的电源可以进一步通过电源抽头单元10B传导至管芯的前侧，并且提供至驱动器单元104B。因此，根据本申请的实施例的电源抽头单元10提供了在前侧和背侧上布线电源的灵活性。
根据本公开的实施例，信号可以使用前侧和背侧互连结构26从背侧布线至前侧并且从前侧布线至背侧。这在电路设计中提供了显著的灵活性。例如，标准单元的输入和输出节点可以以任何组合位于相应管芯的前侧或背侧上，并且可以用于和连接至使用前侧和背侧互连结构26的期望侧。
本公开的实施例具有一些有利特征。通过基于相邻栅极替换结构之间的间隔形成前侧和背侧互连结构，不需要切割栅极替换结构，并且电源抽头单元和信号布线结构可以形成得更小。此外，前侧和背侧互连结构中的细长深接触插塞可以具有减小的电阻，以及因此用于电源线和信号线的减小的电压降。细长的深接触插塞也可以用于连接至多个前侧通孔、前侧金属线和/或背侧通孔和背侧金属线。
根据本公开的一些实施例，方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件，其中，多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔；在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，其中，第二源极/漏极区域与第一源极/漏极区域重叠；用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。
在实施例中，方法还包括：形成电耦合至第二源极/漏极区域的源极/漏极接触插塞，其中，深接触插塞和源极/漏极接触插塞通过共享工艺来形成。在实施例中，多个替换栅极堆叠件中的一个是伪替换栅极堆叠件，并且其中，深接触插塞位于第一介电隔离区域和伪替换栅极堆叠件之间并且紧邻第一介电隔离区域和伪替换栅极堆叠件。在实施例中，方法还包括：用第二介电隔离区域替换多个替换栅极堆叠件中的第二个，其中，深接触插塞位于第一介电隔离区域和第二介电隔离区域之间并且紧邻第一介电隔离区域和第二介电隔离区域。
在实施例中，深接触插塞是细长的，并且具有平行于多个替换栅极堆叠件的第二纵向方向的第一纵向方向。在实施例中，方法还包括：在多层堆叠件中形成第三源极/漏极区域和第四源极/漏极区域，其中，第四源极/漏极区域与第三源极/漏极区域重叠；形成延伸穿过第四源极/漏极区域的额外深接触插塞，其中，额外深接触插塞将第四源极/漏极区域电连接至第三源极/漏极区域；在第四源极/漏极区域上方形成额外前侧通孔；以及在第三源极/漏极区域下方形成额外背侧通孔，其中，额外前侧通孔通过额外深接触插塞和第三源极/漏极区域电连接至额外背侧通孔。
在实施例中，方法还包括：形成电耦合至第二源极/漏极区域的源极/漏极接触插塞，其中，额外深接触插塞和源极/漏极接触插塞用共享工艺来形成。在实施例中，深接触插塞和第一介电隔离区域形成电源抽头单元的部分。在实施例中，电源抽头单元包括选自由介电隔离区域和伪替换栅极堆叠件组成的组的多个栅极替换结构，多个栅极替换结构具有相等的长度和均匀的间距。在实施例中，深接触插塞形成器件管芯的前侧和背侧之间的信号连接的部分。
根据本公开的一些实施例，结构包括：多个栅极替换结构，具有相等的长度和均匀的间距，其中，多个栅极替换结构选自由介电隔离区域、伪替换栅极堆叠件和有源替换栅极堆叠件组成的组；深接触插塞，位于多个栅极替换结构中的两个相邻栅极替换结构之间；CFET器件，其中，深接触插塞从CFET器件的顶面层级延伸至底面层级；前侧通孔，位于深接触插塞上方并且高于CFET器件；以及背侧通孔，位于深接触插塞下方并且低于CFET器件，其中，前侧通孔通过深接触插塞电连接至背侧通孔。
在实施例中，在结构的顶视图中，深接触插塞是细长的，深接触插塞的第一纵向方向平行于多个栅极替换结构的第二纵向方向。在实施例中，多个栅极替换结构包括伪栅极堆叠件和介电区域，并且其中，深接触插塞位于介电区域和伪栅极堆叠件之间并且紧邻介电区域和伪栅极堆叠件，并且其中，在结构的顶视图中，伪栅极堆叠件和介电区域具有相同的长度。在实施例中，多个栅极替换结构包括：伪替换栅极堆叠件；以及介电隔离区域，其中，介电隔离区域具有与伪替换栅极堆叠件相等的宽度。在实施例中，结构还包括：栅极间隔件对，接触介电隔离区域中的一个的相对侧壁。
在实施例中，结构还包括：层间电介质，位于栅极间隔件对和介电隔离区域上方并且接触栅极间隔件对和介电隔离区域。在实施例中，结构还包括：第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠；额外深接触插塞，延伸穿过第二源极/漏极区域，其中，额外深接触插塞将第二源极/漏极区域电连接至第一源极/漏极区域；额外前侧通孔，位于第二源极/漏极区域上方；以及额外背侧通孔，位于第一源极/漏极区域下方，其中，额外前侧通孔通过额外深接触插塞和第一源极/漏极区域电连接至额外背侧通孔。
根据本公开的一些实施例，结构包括：电源抽头单元，包括：第一电源线，具有第一纵向方向；多个栅极替换结构，具有垂直于第一纵向方向的第二纵向方向，其中，多个栅极替换结构选自由介电隔离区域、伪替换栅极堆叠件和它们的组合组成的组，并且其中，多个栅极替换结构具有均匀的间距；多个深接触插塞，每个位于多个栅极替换结构中的两个相邻栅极替换结构之间，其中，多个深接触插塞具有平行于第二纵向方向的第三纵向方向；以及第二电源线，具有第一纵向方向，其中，第一电源线通过多个深接触插塞电连接至第二电源线。
在实施例中，结构还包括：多个CFET器件，其中，多个深接触插塞至少从多个CFET器件的顶面层级延伸至底面层级。在实施例中，多个CFET器件包括多个替换栅极堆叠件，并且其中，多个栅极替换结构和多个替换栅极堆叠件与具有均匀间距的直线对准。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种形成半导体结构的方法，包括：
形成包括交替设置的伪层和半导体层的多层堆叠件；
在所述多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件，其中，所述多个伪栅极堆叠件中的两个伪栅极堆叠件彼此紧邻，并且在它们之间具有间隔；
在所述多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，其中，所述第二源极/漏极区域与所述第一源极/漏极区域重叠；
用多个替换栅极堆叠件替换所述多个伪栅极堆叠件；
用第一介电隔离区域替换所述多个替换栅极堆叠件中的第一个替换栅极堆叠件；
在所述间隔中形成深接触插塞；
在所述深接触插塞上方形成前侧通孔；以及
在所述深接触插塞下方形成背侧通孔，其中，所述前侧通孔通过所述深接触插塞电连接至所述背侧通孔。
2.根据权利要求1所述的方法，还包括：形成电耦合至所述第二源极/漏极区域的源极/漏极接触插塞，其中，所述深接触插塞和所述源极/漏极接触插塞通过共享工艺来形成。
3.根据权利要求1所述的方法，其中，所述多个替换栅极堆叠件中的一个是伪替换栅极堆叠件，并且其中，所述深接触插塞位于所述第一介电隔离区域和所述伪替换栅极堆叠件之间并且紧邻所述第一介电隔离区域和所述伪替换栅极堆叠件。
4.根据权利要求1所述的方法，还包括：用第二介电隔离区域替换所述多个替换栅极堆叠件中的第二个替换栅极堆叠件，其中，所述深接触插塞位于所述第一介电隔离区域和所述第二介电隔离区域之间并且紧邻所述第一介电隔离区域和所述第二介电隔离区域。
5.根据权利要求1所述的方法，其中，所述深接触插塞是细长的，并且具有平行于所述多个替换栅极堆叠件的第二纵向方向的第一纵向方向。
6.根据权利要求1所述的方法，还包括：
在所述多层堆叠件中形成第三源极/漏极区域和第四源极/漏极区域，其中，所述第四源极/漏极区域与所述第三源极/漏极区域重叠；
形成延伸穿过所述第四源极/漏极区域的额外深接触插塞，其中，所述额外深接触插塞将所述第四源极/漏极区域电连接至所述第三源极/漏极区域；
在所述第四源极/漏极区域上方形成额外前侧通孔；以及
在所述第三源极/漏极区域下方形成额外背侧通孔，其中，所述额外前侧通孔通过所述额外深接触插塞和所述第三源极/漏极区域电连接至所述额外背侧通孔。
7.根据权利要求6所述的方法，还包括：形成电耦合至所述第二源极/漏极区域的源极/漏极接触插塞，其中，所述额外深接触插塞和所述源极/漏极接触插塞用共享工艺来形成。
8.根据权利要求1所述的方法，其中，所述深接触插塞和所述第一介电隔离区域形成电源抽头单元的部分。
9.一种半导体结构，包括：
多个栅极替换结构，具有相等的长度和均匀的间距，其中，所述多个栅极替换结构选自由介电隔离区域、伪替换栅极堆叠件、有源替换栅极堆叠件和它们的组合组成的组；
深接触插塞，位于所述多个栅极替换结构中的两个相邻栅极替换结构之间；
互补场效应晶体管器件，其中，所述深接触插塞从所述互补场效应晶体管器件的顶面层级延伸至底面层级；
前侧通孔，位于所述深接触插塞上方并且高于所述互补场效应晶体管器件；以及
背侧通孔，位于所述深接触插塞下方并且低于所述互补场效应晶体管器件，其中，所述前侧通孔通过所述深接触插塞电连接至所述背侧通孔。
10.一种半导体结构，包括：
电源抽头单元，包括：
第一电源线，具有第一纵向方向；
多个栅极替换结构，具有垂直于所述第一纵向方向的第二纵向方向，其中，所述多个栅极替换结构选自由介电隔离区域、伪替换栅极堆叠件和它们的组合组成的组，并且其中，所述多个栅极替换结构具有均匀的间距；
多个深接触插塞，每个位于所述多个栅极替换结构中的两个相邻栅极替换结构之间，其中，所述多个深接触插塞具有平行于所述第二纵向方向的第三纵向方向；以及
第二电源线，具有所述第一纵向方向，其中，所述第一电源线通过所述多个深接触插塞电连接至所述第二电源线。
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2024
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