KR102149801B1 - 파워 혼 및 스마크 금속 절단부를 가진 표준-셀 레이아웃 구조물 - Google Patents

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KR102149801B1
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쳉이 후앙
중찬 양
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Abstract

일부 실시형태에서, 본 개시는 BEOL 상호접속 층과 MEOL(middle-end-of-the-line) 구조물 사이에 평행한 도전성 경로를 가지는 집적 회로(IC)에 관한 것으로, 이러한 도전성 경로는 IC의 기생 저항 및/또는 커패시턴스를 감소시키도록 구성된다. IC는 기판 내에 배치되고 채널 영역에 의해 분리되는 소스/드레인 영역을 구비한다. 게이트 구조물은 채널 영역 위에 배치되며, MEOL 구조물은 소스/드레인 영역 중 하나 위에 배치된다. 도전성 구조물은 MEOL 구조물 위에 배치되며, 상기 MEOL 구조물과 전기 접촉된다. 제1 도전성 컨택트는 MEOL 구조물과 위에 놓이는 BEOL 상호접속 와이어(예컨대, 전력 레일) 사이에 배치된다. 제2 도전성 컨택트는 도전성 구조물을 통하여 연장되는 도전성 경로를 따라 BEOL 상호접속 와이어와 MEOL 구조물을 전기적으로 결합하도록 구성되어, BEOL 상호접속 층과 MEOL 구조물 사이에 평행한 도전성 경로를 형성한다.

Description

파워 혼 및 스마크 금속 절단부를 가진 표준-셀 레이아웃 구조물{STANDARD-CELL LAYOUT STRUCTURE WITH HORN POWER AND SMART METAL CUT}
최근 40년에 걸쳐서 반도체 제조 산업은 더 큰 성능(예컨대, 증가된 처리 속도, 메모리 용량 등), 형성 인자의 축소, 연장된 배터리 수명, 및 저가 비용에 대한 지속적인 요구에 의해 주도되어져 왔다. 이러한 요구에 응답하여, 산업은 현대의 집적 칩이 단일 반도체 다이 상에 배치된 수백만 또는 수십억 개의 반도체 디바이스를 구비하도록, 반도체 디바이스 구성요소의 크기를 계속해서 감소시켰다.
일부 실시형태에서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는, 반도체 기판 내에 배치되고 채널 영역에 의해 분리되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 게이트 구조물은 상기 채널 영역 위에 배치되고, MEOL(middle-end-of-the-line) 구조물은 상기 제2 소스/드레인 영역 위에 배치된다. 도전성 구조물은 상기 MEOL 구조물 위에 배치되고 상기 MEOL 구조물과 전기 접촉한다. 제1 도전성 컨택트는 MEOL 구조물과 BEOL(back-end-the-line) 상호접속 와이어 사이에 수직으로 배치되며, 제2 도전성 컨택트는 상기 도전성 구조물을 통하여 연장되는 도전성 경로를 따라 상기 BEOL 상호접속 와이어와 상기 MEOL 구조물을 전기적으로 결합하도록 구성된다.
다른 실시형태에 있어서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는 활성 영역 위로 제1 방향으로 연장되는 제1 게이트 구조물을 구비한다. 활성 영역은 반도체 기판 내에 배치되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 구비한다. 제1 MEOL 구조물 및 제2 MEOL 구조물은 제1 게이트 구조물의 대향 측부 상에 배치된다. 상기 제1 MEOL 구조물은 상기 제1 소스/드레인 영역 위로 연장되며, 상기 제2 MEOL 구조물은 상기 제2 소스/드레인 영역 위로 상기 제1 방향으로 연장된다. 도전성 구조물은 상기 제2 MEOL 구조물 위에 배치되며, 상기 제2 MEOL 구조물과 전기 접촉한다. 제1 도전성 컨택트는 제2 MEOL 구조물 위에 그리고 상기 제1 방향에 수직인 제2 방향으로 연장되는 금속 파워 레일 아래에 배치된다. 제2 도전성 컨택트는 상기 도전성 구조물을 통하여 연장되는 도전성 경로를 따라서 상기 금속 파워 레일과 상기 제2 MEOL 구조물을 전기적으로 결합하도록 구성된다.
첨부 도면과 함께 읽혀질 때 본 개시의 양태는 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따르면, 여러 가지 특징은 동일한 축적 비율로 그려지지 않는다는 점에 주목해야 한다. 실제로, 여러 가지 특징의 치수는 논의의 명료화를 위하여 임의로 증가 또는 감소될 수도 있다.
도 1은 기생 저항을 감소시키기 위하여 구성된 파워 혼(power horn) 구조물을 가진 집적 회로의 일부 실시형태의 평면도를 예시한다.
도 2a 및 도 2b는 기생 저항을 감소시키기 위하여 구성된 파워 혼 구조물을 가진 집적 회로의 일부 실시형태의 횡단면도를 예시한다.
도 3 내지 도 7b는 파워 혼 구조물을 가진 집적 회로의 일부 부가적인 실시형태를 예시한다.
도 8a 내지 도 8c는 기생 저항을 감소시키기 위하여 구성된 파워 혼 구조물을 가진 NOR 게이트의 일부 실시형태를 예시한다.
도 9는 기생 저항 및 커패시턴스를 감소시키기 위하여 구성된 파워 혼 구조물 및 출력 핀을 가진 집적 회로의 일부 실시형태의 평면도를 예시한다.
도 10 내지 도 17은 파워 혼 구조물을 가진 집적 회로를 형성하는 방법의 일부 실시형태를 예시한다.
도 18은 기생 저항을 감소시키기 위하여 구성된 파워 혼 구조물을 가진 집적 회로의 형성 방법의 일부 실시형태의 흐름도를 예시한다.
이하의 개시는 제공된 특허 청구 대상의 상이한 특징을 구현하기 위한 많은 상이한 실시형태 또는 예를 제공한다. 본 개시를 간략화하기 위하여 구성요소 및 배열의 특정 예를 이하에서 설명한다. 물론 이들은 단지 일례이며 제한되도록 의도되지 않는다. 예컨대, 후속되는 설명에서 제2 특징부를 넘어서 또는 그 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉되지 않도록, 제1 및 제2 특징부 사이에 부가적인 특징부가 형성될 수 있는 실시형태도 포함할 수 있다. 또한, 본 개시는 여러 가지 예에서 참조 부호 및/또는 문자를 반복할 수도 있다. 이러한 반복은 간략화 및 명료화를 위한 것이며, 그 자체가 논의된 여러 가지 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한, “아래에(beneath)”, “밑에(below)”, “하부(lower)”, “위에(above)”, “상부(upper)” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 다른 소자(들) 또는 특징부(들)에 대한 하나의 소자 또는 특징부의 관계를 설명하는 설명부의 편의를 위하여 여기에 사용될 수도 있다. 공간적으로 상대적인 용어는 도면에서 묘사된 방위(orientation)에 더하여 사용 또는 동작에 있어서의 디바이스의 상이한 방위를 포함도록 의도된다. 장치는 다른 방식으로 지향(90도 회전 또는 다른 방위에 있음)될 수 있고, 본원에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라서 해석될 수도 있다.
최근에 생겨난 기술 노드에 있어서, 소형의 트랜지스터 구성요소는 BEOL(back-end-of-the-line) 금속 상호접속 층을 라우팅하기 위한 토폴로지 선택을 제한할 수도 있다. 금속 상호접속 라우팅 문제를 완화시키기 위하여, MEOL(middle-end-of-the-line) 로컬 상호접속 층이 사용될 수도 있다. MEOL 로컬 상호접속 층은 FEOL(front-end-of-line)과 BEOL 사이에 수직으로 위치되는 도전성(예컨대, 금속) 층이다. MEOL 로컬 상호접속 층은 낮은 BEOL 금속 상호접속 층 상의 부족한 라우팅 자원의 소모를 피하는 매우 고밀도의 로컬 라우팅을 제공할 수 있다.
일반적으로, MEOL 로컬 상호접속 층은 활성 영역(예컨대, 소스/드레인 영역) 위에 직접 형성되는 MEOL 구조물을 포함한다. 그 후에, 도전성 컨택트는, 위에 놓이는 BEOL 금속 상호접속 층과 전기 접속을 형성하기 위하여 일부 MEOL 구조물 위에 형성된다. 최근에 생겨난 기술 노드(예컨대, 14 nm, 10 nm, 7 nm 등)에 있어서, 소형의 MEOL 구조물 및/또는 도전성 컨택트는 중요한 기생 저항의 소스가 되기에 충분히 작아지고 있음이 인식되고 있다. 기생 저항은 트랜지스터 디바이스 성능을 저하시키는 (예컨대, 소스 전압 VDD 또는 접지 전압 VSS와 트랜지스터 소스/드레인 영역 사이의) 전압 및/또는 전류에서의 하락을 야기할 수 있다.
일부 실시형태에 있어서, 본 개시는 BEOL 상호접속 층과 MEOL 구조물 사이의 평행한(parallel) 도전성 경로를 가지는 집적 회로에 관한 것이며, 이러한 평행한 도전성 경로는 집적 회로의 기생 저항 및/또는 커패시턴스를 감소시키도록 구성된다. 집적 회로는, 반도체 기판 내에 배치되고 그리고 채널 영역에 의해 분리된 소스/드레인 영역을 포함한다. 제1 게이트 구조물은 채널 영역 위에 배치되고, MEOL 구조물은 소스/드레인 영역 중 하나의 소스/드레인 영역 위에 배치된다. 도전성 구조물은 MEOL 구조물 위에 배치되며, 이러한 MEOL 구조물과 전기 접촉된다. 제1 도전성 컨택트는 MEOL 구조물과 위에 놓이는 BEOL 상호접속 와이어(예컨대, 파워 fp일) 사이에 배치된다. 제2 도전성 컨택트는, BEOL 상호접속 층과 MEOL 구조물 사이에 연장되는 평행한 도전성 경로를 형성하기 위하여, 도전성 구조물을 통하여 연장되는 도전성 경로를 따라 BEOL 상호접속 와이어와 MEOL 구조물을 전기적으로 결합하도록 구성된다. 평행한 도전성 경로는, BEOL 상호접속 층으로부터 MEOL 구조물(즉, 반도체 디바이스)까지 통과하는 전류에 대한 증가된(단일 도전성 경로와 비교될 때) 단면적을 가지며, 이에 의해 상기 디바이스의 기생 저항을 감소시킨다.
도 1은 기생 저항을 감소시키기 위하여 구성된 파워 혼(power horn) 구조물을 가지는 집적 회로(100)의 일부 실시형태의 평면도를 예시한다.
집적 회로(100)는 반도체 기판(102) 내의 활성 영역(104) 위에 배치된 복수의 게이트 구조물(106a-106b)를 구비한다. 일부 실시형태에서, 복수의 게이트 구조물은 전기적 활성 게이트 구조물(106a)과 더미 게이트 구조물(106b)(즉, 전기적 비활성 게이트 구조물)을 구비한다. 전기적 활성 게이트 구조물(106a)은 제1 도전성 컨택트(112a)를 경유하여 제어 노드 CTRL(예컨대, 제어 전압)를 구비하는 위에 놓이는 제1 BEOL 금속 상호접속 와이어(114)에 결합된다. 전기 활성 게이트 구조물(106a)은 활성 영역(104)을 포함하는 트랜지스터 디바이스(116) 내에 전하 캐리어의 흐름을 제어하도록 구성된다. 일부 실시형태에 있어서, 복수의 게이트 구조물(106a-106b)은 제1 방향을 따라서 연장되며, 활성 영역(104)은 제1 방향(120)에 수직인 제2 방향(122)을 따라서 연장된다. 일부 실시형태에서, 활성 영역(104)는 FinFET 트랜지스터를 형성하기 위하여, 복수의 게이트 구조물(106a-160b)과 함께, 적어도 하나의 핀을 포함한다.
복수의 MEOL 구조물(108a-108c)은 복수의 게이트 구조물(106a-106b) 사이에 인터리빙된다. 복수의 MEOL 구조물은 활성 영역(104)에 전기 접속을 제공하도록 구성된 제1 MEOL 구조물(108a) 및 제2 MEOL 구조물(108b)을 구비한다. 일부 실시형태에서, 제1 MEOL 구조물(108a)는, 제2 도전성 컨택트(112b)를 경유하는 제1 입/출력 노드(I/O1)를 구비하는 위에 놓이는 제2 BEOL 금속 상호접속 와이어(114b)에 결합된다. 제2 MEOL 구조물(108b)은, 제3 도전성 컨택트(112c)를 경유하는 제2 입/출력 노드(I/O2)를 구비하는 위에 놓이는 제3 BEOL 금속 상호접속 와이어(114c)에 결합된다. 제3 도전성 컨택트(112c)는 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 제1 도전성 경로(118a)(즉, 전기 접속)를 형성한다.
도전성 구조물(110)은 제2 MEOL 구조물(108b) 위에 배치된다. 제4 도전성 컨택트(112d)는 도전성 구조물(110)을 경유하여 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 제2 도전성 경로(118b)를 형성한다. 일부 실시형태에서, 복수의 MEOL 구조물은, 더미 게이트 구조물(106b)에 의해 제2 MEOL 구조물(108b)로부터 분리된 제3 MEOL 구조물(108c)을 포함한다. 일부 이러한 실시형태에서, 제3 및 제4 도전성 컨택트(112c 및 112d)는 제3 BEOL 금속 상호접속 와이어(114c)로부터 각각 제2 MEOL 구조물(108b) 및 제3 MEOL 구조물(108c)까지 직접 연결된다. 다른 이러한 실시형태에서, 제3 및 제4 도전성 컨택트(112c 및 112d)는 도전성 구조물(110)에 직접 연결된다. 일부 실시형태에서, 도전성 구조물(110)은 더미 게이트 구조물(106b) 위로 연장된다.
그러므로, 도전성 구조물(110)은 제1 및 제2 도전성 경로(118a 및 118b)을 제공하며, 이러한 경로는 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 평행하게 연장된다. 평행한 도전성 경로(118a 및 118b)는 제3 BEOL 금속 상호접속 와이어(114c)로부터 트랜지스터 디바이스(116)까지 통과하는 전류에 대한 증가된 단면적(단일 도전성 경로와 비교될 때)을 제공하며, 이에 의해 트랜지스터 디바이스의 기생 저항을 감소시킨다.
도 2a는 기생 저항을 감소시키도록 구성된 전력 혼 구조물을 가지는 집적 회로(200)의 일부 실시형태의 횡단면도(도 1의 단면 라인(A-A')을 따라 도시됨)를 예시한다.
집적 회로(200)는 반도체 기판(102) 내에 배치된 복수의 소스/드레인 영역(204a-204c)을 가지는 활성 영역(104)을 구비한다. 일부 실시형태에서, 활성 영역(104)은 반도체 기판(102) 및 소스/드레인 영역(204a-204c)(예컨대, p-형 기판 내에 형성된 PMOS 활성 영역은 n-웰 내에 배치된 p-형 소스/드레인 영역을 포함할 수도 있음)에 반대되는 도핑 타입을 가지는 웰 영역(202) 내에 포함될 수도 있다. 복수의 소스/드레인 영역(204a-204c)은 크게 도핑된 영역(예컨대, 둘러싸인 반도체 기판(102)의 도핑 농도보다 더 큰 도핑 농도를 가짐)을 포함한다. 일부 실시형태에서, 복수의 소스/드레인 영역(204a-204c)은 에피택셜 소스/드레인 영역이다. 일부 실시형태에서, 활성 영역(104)은 FinFET 트랜지스터를 형성하기 위하여 반도체 기판(102)으로부터 외부로 돌출되는 적어도 하나의 핀을 포함한다.
복수의 게이트 구조물(106-106b)은 복수의 소스/드레인 영역(204a-204c) 사이의 측방 위치에 반도체 기판(102) 위에 배치된다. 복수의 게이트 구조물(106a-106b)은 활성 게이트 구조물(106a)과 더미 게이트 구조물(106b)을 포함한다. 활성 게이트 구조물(106a)은 제1 소스/드레인 영역(204a)과 제2 소스/드레인 영역(204b) 사이에 배치된 채널 영역(206) 내의 전하 캐리어의 흐름을 제어하도록 구성되지만, 더미 게이트 구조물(106b)는 흐름을 제어하도록 구성되지 않는다. 일부 실시형태에서, 복수의 게이트 구조물(106a-106b)은 게이트 유전체 층(208) 및 위에 놓이는 게이트 전극 층(210)을 포함할 수도 있다. 여러 가지 실시형태에서, 게이트 유전체 층(208)은 산화물 또는 하이-k 유전체 층을 포함할 수도 있다. 여러 가지 실시형태에서, 게이트 전극 층(210)은 폴리실리콘 또는 금속(예컨대, 알루미늄)을 포함할 수도 있다.
복수의 MEOL 구조물(108a-108c)는 복수의 게이트 구조물(106a-106b) 사이에 측방으로 인터리빙된다. 복수의 MEOL 구조물(108a-108c)은 소스/드레인 영역(204a-204c) 위에 배치되고, 일부 실시형태에서, 복수의 게이트 구조물(106a-106b)의 높이와 실질적으로 동일한 높이를 가진다(즉, 복수의 MEOL 구조물(108a-108c)의 상부 표면은 실질적으로 게이트 전극 층(210)의 상부 표면과 실질적으로 동일 평면상에 있게 됨). 일부 실시형태에서, MEOL 구조물(108a-108c)의 높이는 복수의 게이트 구조물(106a-106b)의 높이보다 더 크다. 복수의 MEOL 구조물(108a-108c)은 예를 들어, 알루미늄, 구리, 및/또는 텅스텐과 같은 도전성 물질을 포함할 수도 있다. 일부 실시형태에 있어서, 복수의 MEOL 구조물(108a-108c) 및 복수의 게이트 구조물(106a-106b)은 실질적으로 정규 피치로 배치된다(즉, 간격은 게이트 구조물의 좌측 에지 사이 또는 게이트 구조물의 우측 에지 사이와 실질적으로 동일함). 예컨대, 정규 피치는 오정렬 에러로 인하여 대략 5%만큼 변하는 값을 가질 수도 있다(예컨대, 제1 피치는 제2 피치의 0.95배 내지 1.05배일 수도 있음)
도전성 구조물(110)은 복수의 MEOL 구조물(108a-108b)의 제2 MEOL 구조물(108b) 위에 배치된다. 도전성 구조물(110)은 제2 MEOL 구조물(108b)의 상부 표면과 접촉하는 하부 표면을 가진다. 일부 실시형태에 있어서, 도전성 구조물(110)의 하부 표면은 또한 더미 게이트 구조물(106b) 및/또는 제3 MEOL 구조물(108c)의 상부 표면과 접촉한다. 도전성 구조물(110)은 ILD(inter-level dielectric) 층 내에 배치된다. 일부 실시형태에서, ILD 층(212)은 하나의 유전체 층보다 더 많은 유전체 층을 포함할 수도 있다.
제3 도전성 컨택트(112c) 및 제4 도전성 컨택트(112d)는 ILD(212) 위에 놓이는 제1 IMD(inter-metal dielectric) 층(214) 내에 배치된다. 제3 도전성 컨택트(112c) 및 제4 도전성 컨택트(112d)는, 제2 MEOL 구조물(108b)을 제1 IMＤ 층(214) 위에 놓이는 제2 IMD(216) 내에 배치되는 제3 BEOL 금속 상호접속 와이어(114c)에 결합하도록 구성된다. 일부 실시형태에서, 제3 BEOL 금속 상호접속 와이어(114c)는 구리 또는 구리 합금을 구비할 수도 있다. 일부 실시형태에서, 제3 및 제4 도전성 컨택트(112c 및 112d)는 각각 제2 및 제3 MEOL 구조물(108b 및 108c)의 상부 표면을 따라서 배치된다. 다른 실시형태에서, 제3 및 제4 도전성 컨택트(112c 및 112d)는 도전성 구조물(110)의 상부 표면을 따라서 배치된다. 제3 도전성 컨택트(112c)는 제1 도전성 경로(118a)를 따라서 제3 BEOL 금속 상호접속 와이어(114c)로부터 제2 MEOL 구조물(108b)까지 전류를 제공하도록 구성되며, 제2 도전성 컨택트(112b)는 제1 도전성 경로(118a)에 평행한 제2 도전성 경로(118b)를 따라서 제3 BEOL 금속 상호접속 와이어(114c)로부터 제2 MEOL 구조물(108b)까지 전류를 제공하도록 구성된다.
도 2a가 도전성 구조물(110)과 상이한 재료를 가지는 MEOL 구조물(108a-108b)[음영 부분]을 구비하는 집적 회로(200)의 횡단면도를 예시한지만, 이것이 비제한적인 실시형태임을 인식하여야 한다. 예컨대, 도 2b는 2개의 상이한 MEOL 층을 가지는 집적 회로의 일부 대안적인 실시형태를 예시한다. 제1 MEOL 층(220)은 반도체 기판(102)과 도전성 컨택트(220b-220d) 사이에 수직으로 연장되며, MEOL 구조물(108a-108c) 및 도전성 구조물(110)을 포함한다. 제2 MEOL 층(222)은 활성 게이트 구조물(106a)의 상부와 도전성 컨택트(220a) 사이에 수직으로 연장된다. 이러한 실시형태에서, 도전성 컨택트(220a-220d)는 도 2a에 예시된 도전성 컨택트(112a-112d)의 높이 보다 작은 높이(h)를 가진다.
도 3은 기생 저항을 감소시키기 위하여 구성된 파워 혼 구조물을 가지는 집적 회로(300)의 일부 부가적인 실시형태를 예시한다.
집적 회로(300)는 활성 영역(104) 위로 제1 방향(120)으로 연장되며 복수의 게이트 구조물(106a-106b) 사이에 제2 방향(122)을 따라 인터리빙된 복수의 MEOL 구조물(108a-108c)을 구비한다. 일부 실시형태에서, 활성 영역(104)은 FinFET 트랜지스터를 형성하기 위하여 반도체 기판(102)로부터 외부로 돌출되는 적어도 하나의 핀을 포함할 수도 있다. 복수의 MEOL 구조물은 제1 MEOL 구조물(108a), 제2 MEOL 구조물(108b), 및 제3 MEOL 구조물(108c)을 구비한다. 일부 실시형태에서, 복수의 MEOL 구조물(108a-108c)은 제1 방향(120)에 따라서 활성 영역(104)의 대향 에지를 가로질러 배치된다. 도전성 구조물(302)은 활성 영역(104)으로부터 제1 방향(120)으로 오프셋된 위치에서, 제2 및 제3 MEOL 구조물(108b 및 108c) 위에 배치된다. 도전성 구조물(302)은 제3 도전성 컨택트(112c)를 경유하여 제3 BEOL 금속 상호접속 와이어(114c)에 결합되고, 이에 의해 제3 BEOL 금속 상호 접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 제1 도전성 경로(304a)를 제공한다. 도전성 구조물(302)은 또한 제4 도전성 컨택트(112d)를 경유하여 제3 BEOL 금속 상호접속 와이어(114c)에 결합되고, 이에 의해 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 제2 도전성 경로(304b)를 제공한다.
도 4는 기생 저항을 감소시키기 위하여 구성된 파워 혼 구조물을 가지는 집적 회로(400)의 일부 부가적인 실시형태를 예시한다.
집적 회로(400)는 복수의 게이트 구조물(106a-106b) 사이에 제2 방향(122)을 따라 인터리빙된 복수의 MEOL 구조물(108a-108c)을 구비한다. 복수의 MEOL 구조물은 제1 MEOL 구조물(108a), 활성 영역(402) 위에 배치된 제2 MEOL 구조물(108b), 활성 영역(402)으로부터 오프셋된 위치에 배치된 제3 MEOL 구조물(108c)를 구비한다. 일부 실시형태에서, 활성 영역(402)은 FinFET 트랜지스터를 형성하기 위하여 반도체 기판(102)으로부터 외부로 돌출하는 적어도 하나의 핀을 포함할 수도 있다. 도전성 구조물(404)은 활성 영역(402)의 단부를 가로질러 배치되고, 제2 MEOL 구조물(108b)과 제3 MEOL 구조물(108c) 사이에 연장된다. 일부 실시형태에서, 도전성 구조물(404)은 더미 게이트 구조물(106b) 위로 연장된다. 제2 MEOL 구조물(108b)은 제3 도전성 컨택트(112c)를 경유하여 제3 BEOL 금속 상호접속 와이어(114c)에 결합되고, 이에 의해 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 제1 도전성 경로(406a)를 제공한다. 제3 MEOL 구조물(108c)은 제4 도전성 컨택트(112d)를 경유하여 제3 BEOL 금속 상호접속 와이어(114c)에 결합되고, 이에 의해 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에 도전성 구조물(404)를 통하여 연장되는 제2 도전성 경로(406b)를 제공한다.
도 5는 기생 저항을 감소시키도록 구성된 파워 혼(horn) 구조를 갖는 집적 회 로(500)의 일부 추가적인 실시형태를 도시한다.
집적 회로(500)는, 활성 영역(502) 위에서 제1 방향(120)으로 연장되어 있고 제2 방향(122)을 따라 복수의 게이트 구조물(106a, 106b) 사이에 있는 복수의 MEOL 구조물(108a, 108b))을 포함한다. 일부 실시형태에서, 활성 영역(502)은 FinFET 트랜지스터를 형성하기 위해 반도체 기판(102)으로부터 외측으로 돌출되어 있는 적어도 하나의 핀(fin)을 포함할 수 있다. 복수의 MEOL 구조물(108a, 108b)은 제1 MEOL 구조(108a)와 제2 MEOL 구조(108b)를 포함할 수 있다. 활성 영역(502)으로부터 제1 방향(120)으로 편위되어 있는 위치에서 도전성 구조(504)가 물108b) 위에 배치되어 있다. 활성 영역(502)은 제2 방향(122)으로 도전성 구조물를 지나 연장되어 있다. 도전성 구조(504)는 제3 도전성 컨택트(112c)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 BEOL 구조(108b) 사이의 제1 도전성 경로(506a)를 제공한다. 도전성 구조물(504)은 또한 제4 도전성 컨택트(112d)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 BEOL 구조(108b) 사이의 제2 도전성 경로(506b)를 제공한다.
도 6은 기생 저항을 감소시키도록 구성된 파워 혼 구조를 갖는 집적 회 로(600)의 일부 추가적인 실시형태를 도시한다.
집적 회로(600)는, 제2 방향(122)을 따라 복수의 게이트 구조(106a, 106b) 사이에 있는 복수의 MEOL 구조물(108a, 108b)을 포함한다. 복수의 MEOL 구조물은 활성 영역(602) 위에 배치되는 제1 MEOL 구조물(108a)과 제2 MEOL 구조물(108b)를 포함한다. 일부 실시형태에서, 활성 영역(602)은 FinFET 트랜지스터를 형성하기 위해 반도체 기판(102)으로부터 외측으로 돌출되어 있는 적어도 하나의 핀을 포함할 수 있다. 활성 영역(602)으로부터 제1 방향(120)으로 오프셋되어 있는 위치에서 도전성 구조물(604)이 제2 MEOL 구조물(108b) 위에 배치되어 있다. 도전성 구조물(604)은 제2 방향(122)으로 활성 영역(602)을 지나 연장되어 있다. 도전성 구조물(604)는 제3 도전성 컨택트(112c)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 BEOL 구조물(108b) 사이의 제1 도전성 경로(606a)를 제공한다. 도전성 구조(604)는 또한 제4 도전성 컨택트(112d)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 BEOL 구조(108b) 사이의 제2 도전성 경로(606b)를 제공한다.
도 7a는 기생 저항을 감소시키도록 구성된 파워 혼 구조를 갖는 집적 회 로(700)의 일부 추가적인 실시형태의 평면도를 예시한다. 도 7b는 도 7a의 집적 회로(700)의 단면선 A - A'을 따라 나타나 있는 단면도(708)를 예시한다.
도 7a에 나타나 있는 바와 같이, 집적 회로(700)는, 제2 방향(122)을 따라 복수의 게이트 구조물(106a, 106b) 사이에 있는 복수의 MEOL 구조물(108a, 108b)을 포함한다. 복수의 MEOL 구조물은, 제1 활성 영역(702a) 위에 배치되어 있는 제1 MEOL 구조물(108a)과 제2 MEOL 구조물(108b), 제1 활성 영역(702a)으로부터 제2 방향(122)을 따라 오프셋되어 있는 위치에 배치되는 제3 MEOL 구조물(108c), 및 제2 활성 영역(702b) 위에 배치되어 있는 제4 MEOL 구조물(108d)을 포함한다. 일부 실시형태에서, 제1 활성 영역(702a)은 제1 우물 영역(710a) 내에 포함되고, 제2 활성 영역(702b)은 제2 우물 영역(710b) 내에 포함된다. 일부 실시형태에서, 제1 활성 영역(702a) 및/또는 제2 활성 영역(702b)은 FinFET 트랜지스터를 형성하기 위해 반도체 기판(102)으로부터 외측으로 돌출되어 있는 적어도 하나이 핀(fin)을 포함할 수 있다. 도전성 구조(704)가 제1 활성 영역(702a) 위로부터 제2 활성 영역(702b) 위까지 연장되어 있다. 도전성 구조(704)는 제2 MEOL 구조물(108b), 제3 MEOL 구조물(108c) 및 제4 MOEL 구조물(108d) 위에 배치된다.
일부 실시형태에서, 도전성 구조물(704)은 복수의 더미 게이트 구조물(106b, 106c) 위에 연장되어 있다. 일부 실시형태에서, 제2 MEOL 구조물(108b)은 제3 도전성 컨택트(112c)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이의 제1 도전성 경로(706a)를 제공하고, 제3 MEOL 구조물(108c)은 제4 도전성 컨택트(112d)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 MEOL 구조물(108b) 사이에서 도전성 구조물(704)을 통과해 연장되어 있는 제2 도전성 경로(706b)를 제공하며, 제4 MEOL 구조(108d)는 제5 도전성 컨택트(112e)에 의해 제3 BEOL 금속 상호접속 와이어(114c)에 연결되어 있어, 제3 BEOL 금속 상호접속 와이어(114c)와 제2 BEOL 구조(108b) 사이에서 도전성 구조물(704)을 통과해 연장되어 있는 제3 도전성 경로(706c)를 제공한다. 다른 실시형태에서, 제3 도전성 컨택트(112c), 제4 도전성 컨택트(112d) 및 제5 도전성 컨택트(112e)는 도전성 구조물(704)에 직접 연결될 수 있다.
도 8a 내지 8c는 기생 저항을 감소시키도록 구성된 파워 혼 구조를 갖는 NOR 게이트의 일부 실시형태를 도시한다.
평면도(800)에 나타나 있는 바와 같이, NOR 게이트는 제1 활성 영역(802a)과 제2 활성 영역(802b)을 포함한다. 도 8c의 단면도(814)(도 8a의 선 A - A '을 따른)에 나타나 있는 바와 같이, 제1 활성 영역(802a)은 n형 도핑을 갖는 복수의 소스/드레인 영역(816a ∼ 816d)을 포함한다. 일부 실시형태에서, 복수의 소스/드레인 영역(816a ∼ 816d)은 p형 도핑을 갖는 우물 영역(818) 내에 배치될 수 있다. 제2 활성 영역(802b)은 p형 도핑을 갖는 복수의 소스/드레인 영역을 포함한다. 일부 실시형태에서, 제1 활성 영역(802a) 및 제2 활성 영역(802b)은, FinFET 트랜지스터를 형성하기 위해 반도체 기판(102)으로부터 외측으로 돌출되어 있는 적어도 하나의 핀(fin)을 포함할 수 있다.
제1 게이트 구조물(804a) 및 제2 게이트 구조물(804b)이 제1 활성 영역(802a) 위에 연장되어 있어, 소스 전압(VDD)으로 유지되는 제1 파워 레일(808a)(밑의 층이 보이도록 투명하게 도시되어 있음)과 출력 핀(ZN)(도 8b의 개략도(812)에 나타나 있는 바와 같은) 사이에 직렬로 배치되는 제1 PMOS 트랜지스터(T1) 및 제2 PMOS 트랜지스터(T2)를 형성한다. 제1 게이트 구조물(804a) 및 제2 게이트 구조물(804b)은, 제1 게이트 구조물(804a) 및 제2 게이트 구조물(804b)에 각각 제어 신호를 제공하도록 구성된 입력 핀(A1, A2)에 연결되어 있다. 일부 실시형태에서, 제1 파워 레일(808a), 출력 핀(ZN) 및 입력 핀(A1, A2)은 동일한 BEOL 금속 와이어 층(예컨대, 'M1' 층) 상에 배치된다.
복수의 제1 MEOL 구조물(806a, 806b)은 제1 활성 영역(802a) 위에 배치되어 있다. 복수의 제1 MEOL 구조물은, 도전성 컨택트(810)에 의해 출력 핀(ZN)에 연결되는 제1 MEOL 구조물(806a)을 포함한다(도시의 단순화를 위해, 하나의 도전성 컨택트(810)가 도 8a에서 참조 번호로 표시되어 있음). 복수의 제1 MEOL 구조물은 제2 MEOL 구조물(806b) 및 제3 MEOL 구조물(806c)을 더 포함하고, 이들 구조물은 제1 활성 영역(806a) 위에서 부터 제1 파워 레일(808a) 아래까지 연장되어 있다. 제2 MEOL 구조물(806b) 및 제3 MEOL 구조물(806c)은 제1 파워 레일(808a)과 제2 MEOL 구조(806b) 사이의 병렬 전류 경로를 제공하는 제1 도전성 구조물(812a)에 의해 연결된다.
제1 게이트 구조물(804a) 및 제2 게이트 구조물(804b)은 또한 제2 활성 영역(802b) 위에 연장되어 있어, 출력 핀(ZN)과 접지 전압(VSS)으로 유지되는 제2 파워 레일(808b) 사이에 병렬로 배치되는 제1 NMOS 트랜지스터(T3) 및 제2 NMOS 트랜지스터(T4)를 형성한다. 복수의 제2 MEOL 구조물(806d ∼ 806g)이 제2 활성 영역(802b) 위에 배치되어 있다. 복수의 제2 MEOL 구조물은, 도전성 컨택트(810)에 의해 출력 핀(ZN)에 연결되는 제4 MEOL 구조물(806d)을 포함한다. 복수의 제2 MEOL 구조물은 제5 MEOL 구조물(806e), 제6 MEOL 구조물(806f) 및 제7 MEOL 구조물(806g)을 더 포함하고, 이들 구조물은 제2 활성 영역(806b) 위에서부터 제2 파워 레일(808b) 아래까지 연장되어 있다. 제6 MEOL 구조물(806f) 및 제7 MEOL 구조물 사의 병렬 전류 경로를 제공하는 제2 도전성 구조(812b)에 의해 연결된다.
도 9는 기생 저항을 감소시도록 구성된 파워 혼 구조 및 출력 핀(pin)을 갖는 집적 회로(900)의 일부 실시형태의 평면도를 도시한다.
집적 회로(900)는 복수의 입력 핀(A1 ∼ A4)을 포함한다. 복수의 입력 핀(A1 ∼ A4)은 금속 상호접속 층(902) 상에서 와이어를 포함한다. 입력 핀(A1 ∼ A4)은, 트랜지스터의 활성 영역(906) 위에 연장되어 있는 게이트 구조물(904)에 입력 신호(예컨대, 입력 전압)을 제공하도록 구성되어 있다. 입력 신호는 게이트 구조물(904)의 작동을 제어한다(즉, 트랜지스터 장치에서 전하 캐리어의 흐름을 제어함). 일부 실시형태에서, 복수의 입력 핀(A1 ∼ A4)은 제1 금속 상호 연결 층(즉, MEOL 구조물(908) 위에 있는 최하측 금속 상호 연결 층) 상에 배치될 수 있다. 집적 회로(900)는 금속 상호접속 층(902) 상에서 와이어를 포함하는 하나 이상의 출력 핀(ZN)을 또한 포함한다. 하나 이상의 출력 핀(ZN)은 트랜지스터 장치로부터 출력 신호(예컨대, 출력 전압)를 제공하도록 구성되어 있다. 일부 실시형태에서, 하나 이상의 출력 핀(ZN)은 제1 금속 상호접속 층 상에 배치될 수 있다.
하나 이상의 출력 핀(ZN)은, 입력 핀(A1 ∼ A4)과 하나 이상의 출력 핀(ZN) 사이의 중첩(910)을 줄여주는 비교적 짧은 길이(LOP)를 갖는다. 하나 이상의 출력 핀(ZN)과 입력 핀(A1 ∼ A4) 사이의 오버랩(910)이 줄어들면, 집적 회로(900)의 기생 커패시턴스가 감소된다. 이는 서로 인접하는 금속 상호접속 와이어 사이의 기생 커패시턴스가 와이어의 중첩 및 와이어 사이의 거리에 비례하기 때문이다(즉, C = A·D; 여기서 C는 커패시턴스이고, A는 와이어 사이의 중첩 면적이며, D는 와이어 사이의 거리).
일부 실시형태에서, 하나 이상의 출력 핀(ZN)은 접촉자 게이트 피치(CGP)(즉, 서로 인접하는 게이트 구조(904)의 동일 가장자리들 사이의 거리)의 대략 1.5 배 보다 작은 길이(LOP)를 가질 수 있다. 일부 실시형태에서, 하나 이상의 출력 핀(ZN)의 길이(LOP)는 입력 핀(A1 ∼ A4)의 길이(LIP) 보다 작거나 같으며, 그래서, 입력 핀(A1 ∼ A4)과 하나 이상의 출력 핀(ZN) 사이의 중첩이 출력 핀(ZN)의 단일 단부에 있을 수 있다. 일부 추가적인 실시형태에서, 하나 이상의 출력 핀(ZN)은, 자기 정렬(self-align) 이중 패터닝 공정에서 최소 금속 절단 거리(즉, 절단 마스크에 있는 절단부 사이의 거리)로 설정되는 길이(LOP)를 가질 수 있다.
일부 실시형태에서, 하나 이상의 출력 핀(ZN)은, 입력 핀(A1 ∼ A4)과 파워 레일(912) 사이에 있는 배선 트랙을 따라 위치될 수 있다(예컨대, 소스 전압(VDD) 또는 접지 전압(VSS)으로 유지됨). 이러한 실시형태에서, 하나 이상의 출력 핀(ZN)은 양측이 아닌 일 측을 따라 입력 핀(A1 ∼ A4)과 겹칠 수 있어, 하나 이상의 출력 핀(ZN)과 입력 핀(A1 ∼ A4) 사이의 기생 커패시턴스를 줄일 수 있다.
도 10 내지 도 17은 파워 혼 구조물을 갖는 집적 회로를 형성하는 방법의 몇가지 실시형태를 예시한다.
단면도(1000)에 도시된 바와 같이, 반도체 기판(102)이 제공된다. 반도체 기판(102)은, 연관된 임의의 다른 타입의 금속 층, 디바이스, 반도체 및/또는 에피택셜 층들 등뿐만 아니라, 임의의 타입의 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 반도체 바디(예컨대, 실리콘, SiGe, SOI)가 될 수 있다. 반도체 기판(102)은 제1 도핑 타입(예컨대, n 타입 도핑 또는 p 타입 도핑)을 갖는 본질적으로 도핑된 반도체 기판을 포함할 수 있다.
일부 실시형태에서, 웰 영역(202)은 반도체 기판(102) 내에 형성될 수 있다. 우물 영역(202)은 반도체 기판(102)의 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 도펀트 종(1002)으로 반도체 기판(102)에 주입함으로써 형성될 수 있다(예컨대, p 타입 기판은 n 타입 도펀트로 주입되거나 그 반대일 수 있음). 일부 실시형태에서, 우물 영역(202)은 제1 마스킹 층(1004)(예컨대, 포토레지스트 층)에 따라 반도체 기판(102)에 도펀트 종(1002)을 주입함으로써 형성될 수 있다.
단면도(1100)에 도시된 바와 같이, 복수의 게이트 구조물(106a-106b)은 반도체 기판(102) 위에 형성된다. 복수의 게이트 구조물은, 제1 소스/드레인 영역(204a)과 제2 소스/드레인 영역(204b) 사이에 배열된 전기적 활성 게이트 구조물(106a) 및 제2 소스/드레인 영역(204b)과 제3 소스/드레인 영역(204c) 사이에 배열된 더미 게이트 구조물(106b)을 포함할 수 있다. 복수의 게이트 구조물(106a-106b)은, 반도체 기판(102) 상에 게이트 유전체 층(208)을 형성하고, 게이트 유전체 층(208) 위에 게이트 전극 층(210)을 형성함으로써, 형성될 수 있다. 그 후에, 게이트 유전체 층(208) 및 게이트 전극 층(210)은, 복수의 게이트 구조물(106a-106b)을 형성하기 위해, 포토리소그래피 프로세스에 따라 패터닝된다.
소스/드레인 영역(204a-204c)은, 복수의 게이트 구조물(106a-106b)의 대향 측부 상의 반도체 기판(102) 내에 형성될 수 있다. 일부 실시형태에서, 소스/드레인 영역(204a-204c)은, 제1 도핑 타입을 가진 도펀트 종(1102)으로 반도체 기판(102)을 선택적으로 주입하는 주입 프로세스에 의해 형성될 수 있다. 주입 프로세스는, 소스/드레인 영역(204a-204c)을 규정하기 위해, 복수의 게이트 구조물(106a-106b) 및 제2 마스킹 층(1104)을 사용할 수 있다. 일부 실시형태에서, 제2 마스킹 층(1104)은 제1 마스킹 층(1004)과 동일하게 될 수 있다. 이어서, 도펀트 종(1102)은, 고온 열 어닐(high temperature thermal anneal)에 의해 반도체 기판(102)으로 주입될(driven) 수 있다. 다른 실시형태에서, 소스/드레인 영역(204a-204c)은, 반도체 기판(102)을 에칭하고, 이어서 에피택셜 프로세스를 수행함으로써, 형성될 수 있다.
단면도(1200)에 도시된 바와 같이, 제1 ILD 층(1202)은 반도체 기판(102) 위에 형성된다. 다양한 실시형태에서, 제1 ILd 층(1202)은 산화물, 울트라 로우(ultra-low) k 유전체 물질, 또는 로우(low) k 유전체 물질(예컨대, SiCO)을 포함할 수 있다. 제1 ILD 층(1202)은, 성막 프로세스(예컨대, CVD, PE-CVD, ALD, PVD 등)에 의해 형성될 수 있다.
이어서, 제1 ILD 층(1202)은, 하나 이상의 개구(1204)를 형성하기 위해 패터닝될 수 있다. 일부 실시형태에서, 제1 ILD 층(1202)은 제1 ILD 층(1202) 위에 제3 마스킹 층(1206)을 형성하고, 이어서 제1 ILD 층(1202)을 제3 마스킹 층(1206)에 의해 커버되지 않는 구역 내의 부식액(1208)에 노출시킴으로써 패터닝될 수 있다. 일부 실시형태에서, 제3 마스킹 층(1206)은 포토리소그래피 프로세스에 의해 규정되는 패턴을 갖는 포토레지스트 층을 포함할 수 있다. 다양한 실시형태에서, 부식액(1208)은 건식 부식액[예컨대, 사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3) 등에 의한 플라즈마 에칭] 또는 습식 부식액[예컨대, 불화수소(HF) 산]을 포함할 수 있다.
단면도(1300)에 도시된 바와 같이, 복수의 MEOL 구조물(108a-108c)은 제1 ILD 층(1202)에서의 개구(1204) 내에 형성된다. 복수의 MEOL 구조물은, 제1 소스/드레인 영역(204a) 위에 배열된 제1 MEOL 구조물(108a), 제2 소스/드레인 영역(204b) 위에 배열된 제2 MEOL 구조물(108b), 및 제3 소스/드레인 영역(204c) 위에 배열된 제3 MEOL 구조물(108c)을 포함할 수 있다. 복수의 MEOL 구조물(108a-108c)은 예컨대 알루미늄, 구리, 및/또는 텅스텐과 같은 도전성 물질을 포함할 수 있다. 복수의 MEOL 구조물(108a-108c)은 성막 프로세스 및/또는 도금 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 성막 프로세스는 하나 이상의 개구(1204)를 충전하는 두께로 금속 물질을 형성하는 후속 도금 프로세스(예컨대, 전기도금 프로세스, 무전기 도금 프로세스)가 이어지는, 하나 이상의 개구(1204) 내에 시드 층을 형성하기 위해 사용될 수 있다. 일부 실시형태에서, CMP(chemical mechanical polishing) 프로세스는 제1 ILD 층(1202)의 최상부 표면으로부터 금속 물질의 초과량을 제거하는데 사용될 수 있다.
단면도(1400)에 도시된 바와 같이, 도전성 구조물(110)은 제1 ILD 층(1202) 위에 배열된 제2 ILD 층(1402) 내에 형성된다. 도전성 구조물(110)은 제2 MEOL 구조물(108b) 및 제3 MEOL 구조물(108c) 위에 배열된다. 도전성 구조물(110)은 제2 MEOL 구조물(108b)의 상부 표면과 접촉하는 하부 표면을 갖는다. 일부 실시형태에서, 도전성 구조물(110)의 하부 표면은 또한 제3 MEOL 구조물(108c) 및/또는 더미 게이트 구조물(106b)의 상부 표면과 접촉한다. 일부 실시형태에서, 도전성 구조물(110)은 개구를 형성하기 위해 제2 ILD 층(1402)을 에칭하고 이어서 개구 내의 도전성 물질을 형성함으로써 형성된다.
단면도(1500)에 도시된 바와 같이, 복수의 도전성 컨택트(112a-112d)는 제1 IMD 층(214)에 형성된다. 복수의 도전성 컨택트(112a-112d)는 복수의 개구를 형성하기 위해 제1 IMD 층(214)을 에칭함으로써 형성될 수 있다. 이어서, 도전성 물질(예컨대, 텅스텐)이 복수의 개구 내에 형성된다.
단면도(1600) 및 상면도(1604)에 도시된 바와 같이, BEOL 금속 상호접속 층은 복수의 도전성 컨택트(112a-112d) 위에 형성된다. BEOL 금속 상호접속 층은, 제2 도전성 컨택트(112b)에 의해 활성 게이트 구조물(106a)에 결합된 입력 핀(1602a) 제1 도전성 컨택트(112a)에 의해 제1 MEOL 구조물(108a)에 결합된 출력 핀(1602b), 및 제3 도전성 컨택트(112c) 및 제4 도전성 컨택트(112d)에 의해 제2 MEOL 구조물(108b)에 전기적으로 결합된 파워 레일(1602c)을 포함한다. 일부 실시형태에서, 제3 및 제4 도전성 컨택트(112c 및 112d)는 각각 제2 및 제3 MEOL 구조물(108b 및 108c)의 상부 표면을 따라 배열된다. 다른 실시형태에서, 제3 및 제4 도전성 컨택트(112c 및 112d)는 도전성 구조물(110)의 상부 표면을 따라 배열된다.
평면도(1700)에 도시된 바와 같이, 입력 핀(1602a) 및/또는 출력 핀(1602b 및 1602d)은 입력 핀(1602a) 및/또는 출력 핀(1602b 및 1602d)의 길이를 감소시키기 위하여 선택적으로 절단된다. 예컨대, 평면도(1700)에 도시된 바와 같이, 출력 핀(1602b)의 길이는 LOP′로부터 LOP까지 감소된다. 일부 실시형태에 있어서, 절단된 마스크는 입력 핀(1602a) 및 출력 핀(1602b 및 1602d)의 길이를 감소시키는데 사용될 수도 있다. 절단된 마스크는 복수의 절단된 영역(1704)을 가지며, 이는 입력 핀(1602a) 및 출력 핀(1602b 및 1602d)을 구비하는 금속 층의 선택적인 영역으로부터 금속 재료를 제거함으로써, 입력 핀(1602a) 및 출력 핀(1602b 및 1602d)을 ‘절단(cut)’한다.
일부 부가적인 실시형태에서, 절단된 영역(1704)은, 출력 핀(1702d)이 최소 금속 절단 거리로 설정된 길이(LOP)를 가지도록, 최소 금속 절단 거리만큼 분리된다. 예컨대, 일부 실시형태에서, 출력 핀(1702d)은 컨택트 게이트 피치(CGP)[즉, 인접한 게이트 구조물(904)의 동일한 에지 사이의 거리]의 대략 1.5배보다 작은 길이(LOP)를 가질 수도 있다. 일부 부가적인 실시형태에서, 출력 핀(1702d)의 길이(LOP)가 입력 핀(1702a)의 길이(LIP) 이하이고, 이에 의해 입력 핀(1702a)과 출력 핀(1702d) 사이의 중첩이 출력 핀(1702d)의 단일 단부 상에 존재함을 보증한다.
도 18은 기생 저항을 감소시키도록 구성된 파워 혼 구조물을 가지는 집적 회로를 형성하는 방법(1800)의 일부 실시형태의 흐름도를 예시한다.
개시된 방법(1800)은 일련의 동작 또는 이벤트로서 본원에 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않는다는 점을 인식하여야 한다. 예컨대, 일부 동작은 본원에 예시 및/또는 설명된 동작 또는 이벤트를 제외하고 다른 동작 또는 이벤트와는 상이한 순서로 및/또는 동시에 발생할 수도 있다. 또한, 모든 예시된 동작이 본원의 설명부의 하나 이상의 양태 또는 실시형태를 구현하도록 요구되지는 않는다. 또한, 본원에 묘사된 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계로 수행될 수도 있다.
동작 1802에서, 제1 게이트 구조물은 반도체 기판 위에 형성된다. 일부 실시형태에서, 제1 게이트 구조물은 실질적으로 정규 피치로 반도체 기판 위에 형성된 복수의 게이트 구조물 중 하나를 포함할 수도 있다. 도 11은 동작 1802에 대응하는 일부 실시형태를 예시한다.
동작 1804에서, 활성 영역이 형성된다. 활성 영역은 복수의 게이트 구조물 중 제1 게이트 구조물의 대향 측부에 형성된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 일부 실시형태에서, 활성 영역은 FinFET 트랜지스터를 형성하기 위하여, 반도체 기판으로부터 외부로 돌출하는 적어도 하나의 핀을 포함할 수도 있다. 도 10 및 도 11은 동작 1804에 대응하는 일부 실시형태를 예시한다.
동작 1806에서, 제1 및 제2 MEOL 구조물은 각각 제1 및 제2 소스/드레인 영역 위에 형성된다. 도 12 및 도 13은 동작 1806에 대응하는 일부 실시형태를 예시한다.
동작 1808에서, 도전성 구조물은 제2 MEOL 구조물 위에 형성된다. 도 14는 동작 1808에 대응하는 일부 실시형태를 예시한다.
동작 1810에서, 복수의 도전성 컨택트는 MEOL 구조물 및 복수의 게이트 구조물 위에 형성된다. 도 15는 동작 1810에 대응하는 일부 실시형태를 예시한다.
동작 1812에서, 금속 상호접속 층이 형성된다. 금속 상호접속 와이어 층은, 도전성 컨택트에 의해 제1 게이트 구조물에 결합된 제1 금속 와이어, 도전성 컨택트에 의해 제1 소스/드레인 영역에 결합된 제2 금속 와이어, 및 2 개 이상의 도전성 컨택트에 의해 제2 MEOL 구조물에 전기적으로 결합된 제3 금속 와이어를 구비한다. 도 16a 및 도 16b는 동작 1812에 대응하는 일부 실시형태를 예시한다.
동작 1814에서, 하나 이상의 제1 또는 제2 금속 와이어는 하나 이상의 제1 또는 제2 금속 와이어의 길이를 감소시키기 위하여 절단된다. 도 17은 동작 1814에 대응하는 일부 실시형태를 예시한다.
따라서, 본 개시는 BEOL 상호접속 층과 MEOL 구조물 사이에 평행한 도전성 경로를 가지는 집적 회로에 관한 것으로, 이러한 경로는 집적 회로의 기생 저항 및/또는 커패시턴스를 감소시키도록 구성된다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 일부 실시형태의 특징부의 개요를 서술한다. 당업자는 이들이 본원에 소개된 실시형태의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수도 있다는 것을 이해해야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 인식해야 한다.
또 다른 실시형태에서, 본 개시는 집적 회로 형성 방법에 관한 것이다. 이 방법은 반도체 기판 위에 제1 게이트 구조물을 형성하는 단계를 포함한다. 이 방법은 제1 게이트 구조물의 대향 측부 상에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 단계를 더 포함한다. 이 방법은 제1 소스/드레인 영역 위에 제1 MEOL 구조물 및 제2 소스/드레인 영역 위에 제2 MEOL 구조물을 형성하는 단계를 더 포함한다. 이 방법은 제2 MEOL 구조물 상에 그리고 이러한 구조물과 직접 접촉하여 도전성 구조물을 형성하는 단계를 더 포함한다. 이 방법은 제2 MEOL 구조물 위에 배치된 제1 도전성 컨택트를 통하여 연장되는 제1 도전성 경로 및 상기 도전성 구조물을 통하여 연장되는 제2 도전성 경로에 의해, 제2 MEOL 구조물에 결합되는 BEOL 금속 상호접속 와이어를 형성하는 단계를 더 포함한다.

Claims (8)

  1. 집적 회로에 있어서,
    제1 도핑 타입을 갖는 제1 소스/드레인 영역 및 제2 소스/드레인 영역으로서, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 반도체 기판 내에 배치되고 채널 영역에 의해 분리되는 것인, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역과,
    상기 채널 영역 위에 배치되는 게이트 구조물과,
    상기 제2 소스/드레인 영역 위에 배치되는 제1 MEOL(middle-end-of-the-line) 구조물과,
    상기 제1 MEOL 구조물 위에 배치되고 상기 제1 MEOL 구조물과 전기 접촉하는 도전성 구조물로서, 상기 제1 MEOL 구조물은, 상기 제2 소스/드레인 영역의 외측 에지와, 상기 제2 소스/드레인 영역과 먼 쪽에 있는(face away) 상기 도전성 구조물의 최외측 측벽 둘 다를 측방향으로 넘어서도록, 상기 제2 소스/드레인 영역의 상부와 직접 접촉하는 지점으로부터 제1 방향으로 연속적으로 연장되는 최하부 표면을 갖는 것인, 상기 도전성 구조물과,
    상기 제1 도핑 타입을 갖는 제3 소스/드레인 영역 위에 배치되는 제2 MEOL 구조물로서, 상기 도전성 구조물이 상기 제1 MEOL 구조물 위에서부터 상기 제2 MEOL 구조물 위에까지 연속적으로 연장되는 것인, 상기 제2 MEOL 구조물과,
    상기 게이트 구조물의, 상기 제1 MEOL 구조물 및 상기 제2 MEOL 구조물에 대향하는 측에 배치된 제3 MEOL 구조물로서, 상기 제3 MEOL 구조물은 상기 반도체 기판과 직접 접촉하는 상기 제3 MEOL 구조물의 최하부 표면과, 상기 제3 MEOL 구조물의 제1 최상부 표면 - 상기 제1 최상부 표면은 상기 도전성 구조물의 제2 최상부 표면과 동일 평면상에 있음 - 사이에서 연속적으로 연장되는 최외측 측벽을 갖는 것인, 상기 제3 MEOL 구조물과,
    상기 제1 도핑 타입과는 상이한 제2 도핑 타입을 갖는 웰 영역으로서, 상기 웰 영역은 상기 제2 소스/드레인 영역과 상기 제3 소스/드레인 영역을 측방향으로 분리하고, 상기 제2 소스/드레인 영역의 수직 아래에서부터 상기 제3 소스/드레인 영역의 수직 아래에까지 연속적으로 연장되는 것인, 상기 웰 영역과,
    상기 제1 MEOL 구조물과 BEOL(back-end-the-line) 상호접속 와이어 사이에 수직으로 배치된 제1 도전성 컨택트와,
    상기 도전성 구조물을 통해 연장되는 도전성 경로를 따라 상기 BEOL 상호접속 와이어와 상기 제1 MEOL 구조물을 전기적으로 결합하도록 구성되는 제2 도전성 컨택트와,
    상기 제1 MEOL 구조물, 상기 제2 MEOL 구조물 및 상기 게이트 구조물을 측방향으로 둘러싸는 제1 층간 유전체(ILD) 층을 포함하고, 상기 제1 MEOL 구조물, 상기 제2 MEOL 구조물 및 상기 게이트 구조물은 상기 제1 ILD 층의 상부 표면까지 수직으로 연장되고, 상기 도전성 구조물은 상기 제1 ILD 층의 상부 표면 위의 최하부 표면을 갖는 것인, 집적 회로.
  2. 제1항에 있어서, 상기 제1 ILD 층의 상부 표면은 상기 제1 MEOL 구조물의 제1 측벽과 상기 게이트 구조물의 제2 측벽 사이에서 연속적으로 연장되는 평탄한 표면인 것인 집적 회로.
  3. 제1항에 있어서, 상기 도전성 구조물은, 상기 제2 소스/드레인 영역과 상기 제3 소스/드레인 영역 사이의 상기 반도체 기판 위에 배치되는 더미 게이트 구조물의 대향 측벽을 넘어서 연속적으로 연장하는 것인 집적 회로.
  4. 제1항에 있어서, 미분가능한 연속 함수가 상기 제3 MEOL 구조물의 최외측 측벽을 규정하는 것인 집적 회로.
  5. 제1항에 있어서,
    상기 제2 소스/드레인 영역과 상기 제3 소스/드레인 영역 사이의 상기 반도체 기판 상에 배치되는 더미 게이트 구조물을 더 포함하고, 상기 도전성 구조물의 최하부 표면은 상기 더미 게이트 구조물 상에 놓이는 것인 집적 회로.
  6. 집적 회로에 있어서,
    활성 영역 위에서 제1 방향으로 연장되는 제1 게이트 구조물로서, 상기 활성 영역은, 반도체 기판 내에 배치되고 상기 제1 방향에 수직한 제2 방향을 따라 분리되는 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 제3 소스/드레인 영역을 구비하는 것인, 상기 제1 게이트 구조물과,
    상기 제1 게이트 구조물의 대향 측부를 따라 상기 반도체 기판의 상부 표면과 직접 접촉하고 상기 제2 방향을 따라 분리되는 제1 MEOL 구조물 및 제2 MEOL 구조물로서, 상기 제1 MEOL 구조물은 상기 제1 소스/드레인 영역 바로 위에서부터 상기 제1 소스/드레인 영역의 측방향 외측까지 상기 제1 방향으로 연속적으로 연장되는 최하부 표면을 갖고, 상기 제2 MEOL 구조물은 상기 제2 소스/드레인 영역 바로 위에서부터 상기 제2 소스/드레인 영역의 측방향 외측까지 상기 제1 방향으로 연속적으로 연장되는 최하부 표면을 갖는 것인, 상기 제1 MEOL 구조물 및 상기 제2 MEOL 구조물과,
    상기 제2 MEOL 구조물 위에 배치되며, 상기 제2 MEOL 구조물과 전기 접촉하는 도전성 구조물과,
    상기 제2 MEOL 구조물 위에 그리고 상기 제2 방향으로 연장되는 금속 파워 레일 아래에 배치되는 제1 도전성 컨택트와,
    상기 도전성 구조물을 통해 연장하는 도전성 경로를 따라 상기 금속 파워 레일과 상기 제2 MEOL 구조물을 전기적으로 결합하도록 구성되는 제2 도전성 컨택트와,
    상기 반도체 기판의 상부 표면과 직접 접촉하는 제3 MEOL 구조물을 포함하고, 상기 제3 MEOL 구조물은 상기 반도체 기판 내에 배치된 제3 소스/드레인 영역 위에서 연장하고 상기 제2 MEOL 구조물로부터 측방향으로 분리되며, 상기 도전성 구조물은 상기 제2 MEOL 구조물 바로 위에서부터 상기 제3 MEOL 구조물 바로 위에까지 상기 제2 방향으로 연속적으로 연장하고,
    상기 제2 MEOL 구조물 및 상기 제3 MEOL 구조물 둘 다는 상기 제1 방향으로 그리고 상기 제1 방향에 반대인 제3 방향으로 상기 도전성 구조물의 최외측 측벽을 넘어서 측방향으로 연장하는 것인, 집적 회로.
  7. 제6항에 있어서,
    상기 도전성 구조물은 상기 제2 MEOL 구조물 위에 수직으로 배치되고, 상기 제1 도전성 컨택트 및 상기 제2 도전성 컨택트 아래에 수직으로 배치되며,
    상기 도전성 구조물 전체는 상기 제1 방향을 따라 0이 아닌(non-zero) 거리만큼 상기 활성 영역으로부터 측방향으로 분리되는 것인 집적 회로.
  8. 집적 회로의 형성 방법에 있어서,
    반도체 기판 위에 게이트 구조물을 형성하는 단계와,
    제1 도핑 타입을 갖는 제1 소스/드레인 영역 및 제2 소스 드레인 영역 - 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 상기 게이트 구조물의 대향 측들에 배치됨 - 과, 상기 제1 도핑 타입을 갖고 상기 제2 소스/드레인 영역으로부터 측방향으로 분리된 제3 소스/드레인 영역을 형성하는 단계와,
    상기 게이트 구조물을 측방향으로 둘러싸는 제1 층간 유전체(ILD) 층을 형성하는 단계와,
    상기 제2 소스/드레인 영역 위에 제1 MEOL 구조물을, 상기 제3 소스/드레인 영역 위에 제2 MEOL 구조물을, 그리고 상기 게이트 구조물의, 상기 제1 MEOL 구조물 및 상기 제2 MEOL 구조물에 대향하는 측에 제3 MEOL 구조물을 형성하는 단계로서, 상기 제1 ILD 층은 상기 제1 MEOL 구조물과 상기 제2 MEOL 구조물을 측방향으로 둘러싸는 것인, 단계와,
    상기 제1 MEOL 구조물 상에 배치되고, 상기 제1 MEOL 구조물과 직접 접촉하는 도전성 구조물을 형성하는 단계로서, 상기 제1 MEOL 구조물은, 상기 제2 소스/드레인 영역의 외측 에지와, 상기 제2 소스/드레인 영역과 먼 쪽에 있는(face away) 상기 도전성 구조물의 최외측 측벽 둘 다를 측방향으로 넘어서도록, 상기 제2 소스/드레인 영역의 상부와 직접 접촉하는 지점으로부터 제1 방향으로 연속적으로 연장되는 최하부 표면을 갖고, 상기 제3 MEOL 구조물은 상기 반도체 기판과 직접 접촉하는 상기 제3 MEOL 구조물의 최하부 표면과, 상기 제3 MEOL 구조물의 제1 최상부 표면 - 상기 제3 MEOL 구조물의 제1 최상부 표면은 상기 도전성 구조물의 제2 최상부 표면과 동일 평면에 있음 - 사이에서 연속적으로 연장되는 최외측 측벽을 갖고, 상기 게이트 구조물, 상기 제1 MEOL 구조물 및 상기 제2 MEOL 구조물은 상기 제1 ILD 층의 상부 표면까지 수직으로 연장되며, 상기 도전성 구조물은 상기 제1 ILD 층의 상부 표면 위의 최하부 표면을 갖는 것인, 단계와,
    상기 제1 MEOL 구조물 위에 수직으로 배치되는 제1 도전성 컨택트를 형성하는 단계와,
    상기 도전성 구조물 위에 제2 도전성 컨택트를 형성하는 단계와,
    상기 제1 도전성 컨택트 위에 수직으로 배치되는 BEOL 금속 상호접속 와이어를 형성하는 단계를 포함하고,
    상기 제2 도전성 컨택트는, 상기 도전성 구조물을 통해 연장되는 도전성 경로를 따라 상기 BEOL 금속 상호접속 와이어와 상기 제1 MEOL 구조물을 전기적으로 결합하는 것인, 집적 회로의 형성 방법.
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