CN114725061A - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明公开一种半导体器件及其制备方法，半导体器件包括衬底、第一介电层、栅极结构、第二介电层、底金属层结构、金属层结构以及导电通孔，在衬底上形成多个间隔的有源区，第一介电层设于衬底上，且填充于相邻两个有源区之间，栅极结构形成在多个有源区的上方，第二介电层形成于第一介电层上方，底金属层结构形成于第二介电层内，且电连接有源区和/或栅极结构，金属层结构形成于第二介电层内，且处于底金属层结构上方，导电通孔形成于第二介电层内，且处于底金属层结构以及金属层结构之间，用以电导通底金属层结构与金属层结构，实现了金属层结构与底金属层结构的并联设置，减小了器件内的总电阻。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种半导体器件及其制备方法。
背景技术
最小化集成电路的最新趋势导致更小尺寸的器件，此时的器件内的金属互联线宽度越来越窄，标准单元面积减小，寄生电阻增大，导致芯片存在一定的压降。
发明内容
本发明的主要目的是提出一种半导体器件及其制备方法，旨在优化半导体器件的结构，以减少器件内的寄生电阻。
为实现上述目的，本发明提出一种半导体器件，包括：
衬底，在所述衬底上形成多个间隔的有源区；
第一介电层，设于所述衬底上，且填充于相邻两个所述有源区之间；
栅极结构，形成在多个所述有源区的上方；
第二介电层，形成于所述第一介电层上方；
底金属层结构，形成于所述第二介电层内；
金属层结构，形成于所述第二介电层内，且处于所述底金属层结构上方；以及，
导电通孔，形成于所述第二介电层内，且处于所述底金属层结构以及所述金属层结构之间，用以电导通所述底金属层结构与所述金属层结构。
可选地，所述底金属层结构的正垂直下方不存在有源区或栅极结构。
可选地，所述金属层结构包括零层金属线；
所述底金属层结构包括对应所述零层金属线设置的底层金属线；
所述底层金属线与所述零层金属线之间形成有所述导电通孔。
可选地，所述底层金属线与所述零层金属线之间的所述导电通孔设置多个。
可选地，所述底层金属线、所述零层金属线以及多个所述导电通孔呈对应设置为连接结构组，所述连接结构组设置多个。
可选地，所述半导体器件还包括电源轨，所述零层金属线电连接所述电源轨。
可选地，所述第一介电层设置为隔离沟槽结构；和/或，
所述第二介电层设置为层间介电层。
可选地，所述衬底为硅晶片基底、硅锗基底中的一种。
本发明还提出一种半导体器件的制备方法，包括如下步骤：
提供一衬底；
在所述衬底上形成有源区以及第一介电层；
在所述有源区的上方形成栅极结构；
在所述第一介电层以及所述栅极结构上形成第二介电层、底金属层结构、金属层结构以及导电通孔。
可选地，所述第二介电层包括底分介电层、中分介电层以及上分介电层；
所述步骤在所述第一介电层以及所述栅极结构上形成第二介电层、底金属层结构、金属层结构以及导电通孔包括：
在所述第一介电层以及所述栅极结构上形成底分介电层，蚀刻所述底分介电层的局部位置以形成第一沉积区；
对应在所述第一沉积区形成底金属层结构；
在所述底分介电层以及所述底金属层结构上形成中分介电层，蚀刻所述中分介电层对应所述底金属层结构的位置并填充导电金属以形成导电通孔；
在所述中分介电层以及所述导电通孔上形成上分介电层，蚀刻所述上分介电层对应所述底金属层结构的位置以形成第二沉积区；
对应在所述第二沉积区形成金属层结构。
本发明提供的技术方案中，所述半导体器件包括衬底、第一介电层、栅极结构、第二介电层、底金属层结构、金属层结构以及导电通孔，在所述第二介电层内设有底金属层结构、金属层结构以及导电通孔，所述金属层结构通过所述导电通孔与所述底金属层结构电连接，实现了所述金属层结构与所述底金属层结构的并联设置，减小了器件内的总电阻，此时，在保证器件内压降相差不大的情况下，可以将所述金属层结构的宽度做的很窄，适应器件尺寸的小型化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明提供的半导体器件的一实施例的俯视结构示意图；
图2为图1中沿A-A的剖视结构示意图；
图3为本发明提供的半导体器件的制备方法的第一流程示意图；
图4为本发明提供的半导体器件的制备方法的第二流程示意图；
图5为图3中半导体器件的制备方法的制备步骤对应形成的第一结构的俯视示意图；
图6为图3中半导体器件的制备方法的制备步骤对应形成的第二结构的俯视示意图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 100 | 半导体器件 | 4 | 第一介电层 |
| 1 | 衬底 | 41 | 隔离沟槽结构 |
| 11 | 有源区 | 5 | 金属层结构 |
| 2 | 栅极结构 | 51 | 零层金属线 |
| 3 | 底金属层结构 | 6 | 第二介电层 |
| 31 | 底层金属线 | 7 | 导电通孔 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
最小化集成电路的最新趋势导致更小尺寸的器件，此时的器件内的金属互联线宽度越来越窄，标准单元面积减小，寄生电阻增大，导致芯片存在一定的压降。
鉴于此，本发明提出一种半导体器件，其中，图1至图2为本发明提供的半导体器件的实施例的结构示意图。
请参阅图1至图2，所述半导体器件100包括衬底1、第一介电层4、栅极结构2、第二介电层6、底金属层结构3、金属层结构5以及导电通孔7，在所述衬底1上形成多个间隔的有源区11，所述第一介电层4设于所述衬底1上，且填充于相邻两个所述有源区11之间，所述栅极结构2形成在多个所述有源区11的上方，所述第二介电层6形成于所述第一介电层4上方，所述底金属层结构3形成于所述第二介电层6内，所述金属层结构5形成于所述第二介电层6内，且处于所述底金属层结构3上方，所述导电通孔7形成于所述第二介电层6内，且处于所述底金属层结构3以及所述金属层结构5之间，用以电导通所述底金属层结构3与所述金属层结构5。
本发明提供的技术方案中，所述半导体器件100包括衬底1、第一介电层4、栅极结构2、第二介电层6、底金属层结构3、金属层结构5以及导电通孔7，在所述第二介电层6内设有底金属层结构3、金属层结构5以及导电通孔7，所述金属层结构5通过所述导电通孔7与所述底金属层结构3电连接，实现了所述金属层结构5与所述底金属层结构3的并联设置，减小了器件内的总电阻，此时，在保证器件内压降相差不大的情况下，可以将所述金属层结构5的宽度做的很窄，适应器件尺寸的小型化。
一实施例中，所述底金属层结构3的正垂直下方不存在有源区11或栅极结构2，需要说明的是，所述半导体器件100包括衬底1以及衬底1上方形成多个源/漏极和栅极结构2，所述源/漏极和栅极结构2连接其上方的金属层，本发明利用所述衬底1上方不存在源/漏极和栅极结构2的空间，在所述金属层下方设置并连接所述底金属层结构3，所述底金属层结构3不与源/漏极和栅极结构2连接，从而实现压降。
需要说明的是，通常所述金属层结构5电连接电源轨，但由于所述金属层结构5线宽的宽度减小容易造成其电阻偏高，此时，通过在所述金属层结构5的下方设置底金属层结构3，将原本单一的所述金属层结构5转变为所述金属层结构5与所述底金属层结构3并联复合的方式，即将所述金属层结构5与所述底金属层结构3两者共同看作为并联在所述电源轨上的两个低电阻结构，并联之后的总阻值要小于所述金属层结构5与所述底金属层结构3中的任意一个的阻值。
一实施例中，所述第一介电层4设置为隔离沟槽结构41，所述第二介电层6设置为层间介电层，所述衬底1为硅晶片基底、硅锗基底中的一种，所述衬底1包括但不限于晶体硅、半导体晶圆、绝缘体上硅(SOI)基底、或者硅锗基底，所述半导体器件100的元件包括有源元件和/或无源元件，有源元件的实例包括但不限于晶体管和二极管，晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET、以及具有凸起源极/漏极的平面MOS晶体管。无源元件的实例包括但不限于电容器、电感器、熔丝和电阻器。
另外，所述隔离沟槽结构41的形成通常是先在半导体基底上沉积一层氮化硅层，然后图案化此氮化硅层形成硬掩膜，接着蚀刻基底，在相邻的元件之间形成陡峭的沟渠，最后，在沟渠中填入氧化物形成元件隔离结构。
所述衬底1上的有源区11以及设于所述有源区11上方的栅极结构2构成一晶体管结构，所述有源区11在此称为氧化物限定区或者图案，所述有源区11是掺杂区，并且包括源极区、漏极区、以及位于源极区和漏极区之间的沟道区；所述有源区11的材料的实例包括但不限于掺杂有多种类型的p-掺杂物和/或n-掺杂物的半导体材料，所述栅极结构2位于沟道区上方，所述栅极结构2在此称为多晶硅图案，所述栅极结构2的材料的实例包括但不限于金属和多晶硅。源极区、漏极区、沟道区和所述栅极结构2一起限定晶体管。
在所述半导体器件100中，所述栅极结构2包括多个栅极，处于一所述栅极两侧的两个相邻的有源区11分别对应为源极区和漏极区，也即为在所述半导体器件100中是由多个晶体管结构排布而成，在形成单个栅极时，先形成整体的栅极层，然后蚀刻不需要的部分，形成单个的栅极。
一实施例中，所述底金属层结构3包括在氧化物上形成的金属层(MD)和/或在多晶硅上形成的金属层(MP)，需要说明的是，所述金属层结构5可以与所述金属层(MD)和金属层(MP)中一个并联电连接，也可以是与两者均并联电连接。
一实施例中，所述金属层结构5包括零层金属线51，所述底金属层结构3包括对应所述零层金属线51设置的底层金属线31，所述底层金属线31与所述零层金属线51之间形成有所述导电通孔7，在所述零层金属线51的下方对应沉积所述底层金属线31，可以选择性地将所述导电通孔7设置在两者之间，使得结构紧凑。
为了获得更好的电导通效果，一实施例中，所述底层金属线31与所述零层金属线51之间的所述导电通孔7设置多个，采取多个电连接点的连接方式，使得所述底层金属线31与所述零层金属线51之间的连接电阻更小，进一步地减少了对压降的影响。
在所述半导体器件100内，所述零层金属线51会布设多个，以满足不同的结构功能，一实施例中，所述底层金属线31、所述零层金属线51以及多个所述导电通孔7呈对应设置为连接结构组，所述连接结构组设置多个，只要是设有所述零层金属线51的地方均设置有所述底层金属线31以及所述导电通孔7，因此，在整个所述半导体器件100内，全面降低所述金属层结构5的寄生电阻，在保证器件内压降相差不大的情况下，可以将所述金属层结构5的宽度做的很窄，适应器件尺寸的小型化，具有较好的效果。
需要说明的是，所述半导体器件100还包括电源轨，所述零层金属线51电连接所述电源轨，通过所述电源轨向所述零层金属线51提供电压，以向所述半导体器件100内供电，此时的所述栅极结构2、有源区11等均电连通所述电源轨，对应的，所述底金属层线也会去电连接所述电源轨，因此，可以将所述零层金属线51与所述底金属层线之间等效为并联的两个低电阻连接结构，并联之后的总阻值要小于所述零层金属线51与所述底金属层线中的任意一个的阻值。
需要说明的是，根据所述半导体器件100的设计需要，在所述第二介电层6上还设有多个金属层，相邻金属层之间设有介电层起到绝缘作用。
本发明还提出一种半导体器件的制备方法，请参阅图3及图4，图3及图4为所述半导体器件的制备方法的流程示意图，请参阅图5及图6，图5及图6为所述半导体器件的制备方法对应的结构形成示意图。
请参阅图3、图5及图6，本发明提出的一种半导体器件的制备方法的第一实施例的流程示意图；
所述半导体器件的制备方法包括如下步骤：
S10、提供一衬底1；
S20、在所述衬底1上形成有源区11以及第一介电层4；
S30、在所述有源区11的上方形成栅极结构2；
S40、在所述第一介电层4以及所述栅极结构2上形成第二介电层6、底金属层结构3、金属层结构5以及导电通孔7；
本发明的技术方案中，提供一衬底1，在所述衬底1上形成有源区11以及第一介电层4，在所述有源区11的上方形成栅极结构2，在所述第一介电层4以及所述栅极结构2上形成第二介电层6、底金属层结构3、金属层结构5以及导电通孔7，在所述半导体器件100内，所述金属层结构5通过所述导电通孔7与所述底金属层结构3电连接，实现了所述金属层结构5与所述底金属层结构3的并联设置，减小了器件内的总电阻，此时，在保证器件内压降相差不大的情况下，可以将所述金属层结构5的宽度做的很窄，适应器件尺寸的小型化。
请参阅图4、图5及图6，本发明提出的一种半导体器件的制备方法的第二实施例的流程示意图；
在本实施例中，主要是阐述在所述第一介电层4以及所述栅极结构2上形成第二介电层6、底金属层结构3、金属层结构5以及导电通孔7的详细形成过程，所述第二介电层6包括底分介电层、中分介电层以及上分介电层，具体如下：
所述步骤在所述第一介电层4以及所述栅极结构2上形成第二介电层6、底金属层结构3、金属层结构5以及导电通孔7包括：
S401、在所述第一介电层4以及所述栅极结构2上形成底分介电层，蚀刻所述底分介电层的局部位置以形成第一沉积区；
S402、对应在所述第一沉积区形成底金属层结构3；
S403、在所述底分介电层以及所述底金属层结构3上形成中分介电层，蚀刻所述中分介电层对应所述底金属层结构3的位置并填充导电金属以形成导电通孔7；
S404、在所述中分介电层以及所述导电通孔7上形成上分介电层，蚀刻所述上分介电层对应所述底金属层结构3的位置以形成第二沉积区；
S405、对应在所述第二沉积区形成金属层结构5；
本发明的技术方案中，分层形成所述第二介电层6、底金属层结构3、金属层结构5以及导电通孔7，便于所述底金属层结构3、金属层结构5以及导电通孔7布设于所述第二介电层6内，便于结构的形成。
以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，在所述衬底上形成多个间隔的有源区；
第一介电层，设于所述衬底上，且填充于相邻两个所述有源区之间；
栅极结构，形成在多个所述有源区的上方；
第二介电层，形成于所述第一介电层上方；
底金属层结构，形成于所述第二介电层内；
金属层结构，形成于所述第二介电层内，且处于所述底金属层结构上方；以及，
导电通孔，形成于所述第二介电层内，且处于所述底金属层结构以及所述金属层结构之间，用以电导通所述底金属层结构与所述金属层结构。
2.如权利要求1所述的半导体器件，其特征在于，所述底金属层结构的正垂直下方不存在有源区或栅极结构。
3.如权利要求1所述的半导体器件，其特征在于，所述金属层结构包括零层金属线；
所述底金属层结构包括对应所述零层金属线设置的底层金属线；
所述底层金属线与所述零层金属线之间形成有所述导电通孔。
4.如权利要求3所述的半导体器件，其特征在于，所述底层金属线与所述零层金属线之间的所述导电通孔设置多个。
5.如权利要求4所述的半导体器件，其特征在于，所述底层金属线、所述零层金属线以及多个所述导电通孔呈对应设置为连接结构组，所述连接结构组设置多个。
6.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括电源轨，所述零层金属线电连接所述电源轨。
7.如权利要求1所述的半导体器件，其特征在于，所述第一介电层设置为隔离沟槽结构；和/或，
所述第二介电层设置为层间介电层。
8.如权利要求1所述的半导体器件，其特征在于，所述衬底为硅晶片基底、硅锗基底中的一种。
9.一种半导体器件的制备方法，其特征在于，包括如下步骤：
提供一衬底；
在所述衬底上形成有源区以及第一介电层；
在所述有源区的上方形成栅极结构；
在所述第一介电层以及所述栅极结构上形成第二介电层、底金属层结构、金属层结构以及导电通孔。
10.如权利要求9所述的半导体器件的制备方法，其特征在于，所述第二介电层包括底分介电层、中分介电层以及上分介电层；
所述步骤在所述第一介电层以及所述栅极结构上形成第二介电层、底金属层结构、金属层结构以及导电通孔包括：
在所述第一介电层以及所述栅极结构上形成底分介电层，蚀刻所述底分介电层的局部位置以形成第一沉积区；
对应在所述第一沉积区形成底金属层结构；
在所述底分介电层以及所述底金属层结构上形成中分介电层，蚀刻所述中分介电层对应所述底金属层结构的位置并填充导电金属以形成导电通孔；
在所述中分介电层以及所述导电通孔上形成上分介电层，蚀刻所述上分介电层对应所述底金属层结构的位置以形成第二沉积区；
对应在所述第二沉积区形成金属层结构。
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