JPH10214937A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10214937A JPH10214937A JP1485197A JP1485197A JPH10214937A JP H10214937 A JPH10214937 A JP H10214937A JP 1485197 A JP1485197 A JP 1485197A JP 1485197 A JP1485197 A JP 1485197A JP H10214937 A JPH10214937 A JP H10214937A
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- Japan
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- electrode
- capacitor
- semiconductor device
- insulating film
- bipolar transistor
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Abstract
(57)【要約】
【課題】 工程数を増加させることなく大容量のキャパ
シタを形成する。 【解決手段】 半導体装置のキャパシタの一方の電極を
半導体基板上に形成し、この一方の電極と隣接して他方
の電極を形成し、夫々の電極の対向する側面及びその間
に介在する絶縁膜によってキャパシタを主に構成する。
更に、キャパシタの一方の電極をバイポーラトランジス
タのベース引き出し電極と同層となる同一材料にて形成
し、他方の電極を前記バイポーラトランジスタのエミッ
タ引き出し電極と同層の同一材料にて形成する。
シタを形成する。 【解決手段】 半導体装置のキャパシタの一方の電極を
半導体基板上に形成し、この一方の電極と隣接して他方
の電極を形成し、夫々の電極の対向する側面及びその間
に介在する絶縁膜によってキャパシタを主に構成する。
更に、キャパシタの一方の電極をバイポーラトランジス
タのベース引き出し電極と同層となる同一材料にて形成
し、他方の電極を前記バイポーラトランジスタのエミッ
タ引き出し電極と同層の同一材料にて形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、キャパシタを有する半導体装置に適用して有
効な技術に関するものである。
し、特に、キャパシタを有する半導体装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】半導体装置では、トランジスタ等の能動
素子と、抵抗・キャパシタ等の受動素子とを組み合わせ
て回路が構成されている。
素子と、抵抗・キャパシタ等の受動素子とを組み合わせ
て回路が構成されている。
【０００３】半導体装置、特に通信用大容量光伝送シス
テムのような半導体装置では、伝送される情報量が莫大
なものとなるために超高速動作が必要となり、このため
低寄生抵抗かつ大容量のキャパシタが要求されている。
テムのような半導体装置では、伝送される情報量が莫大
なものとなるために超高速動作が必要となり、このため
低寄生抵抗かつ大容量のキャパシタが要求されている。
【０００４】このようなキャパシタとして、従来、寄生
抵抗が少なく、比較的大きな容量値が得られるＭＩＭ
（Metal-Insulator-Metal）キャパシタを、容量形成領
域に形成し、配線によってトランジスタ等の他の素子と
接続する方法が一般的である。このようなＭＩＭキャパ
シタの誘電体膜としては、絶縁膜としてよく用いられて
いるＳｉＯ2膜、Ｓｉ3Ｎ4膜が利用される場合が多い
が、大規模容量を得る為には、誘電率の高いＴａ2Ｏ5等
の材料が用いられる。このような絶縁膜材料の誘電率に
ついては、例えば応用物理学会関西支部編「化合物半導
体〜基礎物性とその応用」に記載されており、代表的な
絶縁膜の誘電率εとしては、ＳｉＯ（ε＝４．５〜６．
８）、ＳｉＯ2（ε＝４〜５）、Ｓｉ3Ｎ4（ε＝６〜
７）、Ｔａ2Ｏ5（ε＝２０〜２５）、Ａｌ2Ｏ3（ε＝６
〜７）となっている。
抵抗が少なく、比較的大きな容量値が得られるＭＩＭ
（Metal-Insulator-Metal）キャパシタを、容量形成領
域に形成し、配線によってトランジスタ等の他の素子と
接続する方法が一般的である。このようなＭＩＭキャパ
シタの誘電体膜としては、絶縁膜としてよく用いられて
いるＳｉＯ2膜、Ｓｉ3Ｎ4膜が利用される場合が多い
が、大規模容量を得る為には、誘電率の高いＴａ2Ｏ5等
の材料が用いられる。このような絶縁膜材料の誘電率に
ついては、例えば応用物理学会関西支部編「化合物半導
体〜基礎物性とその応用」に記載されており、代表的な
絶縁膜の誘電率εとしては、ＳｉＯ（ε＝４．５〜６．
８）、ＳｉＯ2（ε＝４〜５）、Ｓｉ3Ｎ4（ε＝６〜
７）、Ｔａ2Ｏ5（ε＝２０〜２５）、Ａｌ2Ｏ3（ε＝６
〜７）となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ＭＩＭキャパシタの構造は、上部電極、下部電極とも、
トランジスタの電極とは、別々に形成している為、ウエ
ハプロセスの工程数が増加するという問題がある。特に
キャパシタの場合には、抵抗等の他の受動素子とは異な
り、絶縁膜を挟んで下部電極・絶縁膜・上部電極の夫々
を別々の工程によって形成することとなるので、工程数
が増加してしまう。
ＭＩＭキャパシタの構造は、上部電極、下部電極とも、
トランジスタの電極とは、別々に形成している為、ウエ
ハプロセスの工程数が増加するという問題がある。特に
キャパシタの場合には、抵抗等の他の受動素子とは異な
り、絶縁膜を挟んで下部電極・絶縁膜・上部電極の夫々
を別々の工程によって形成することとなるので、工程数
が増加してしまう。
【０００６】本発明の課題は、工程数を増加させること
なく大容量のキャパシタを形成することが可能な技術を
提供することにある。
なく大容量のキャパシタを形成することが可能な技術を
提供することにある。
【０００７】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】半導体装置のキャパシタの一方の電極を半
導体基板上に形成し、この一方の電極と隣接して他方の
電極を形成し、夫々の電極の対向する側面及びその間に
介在する絶縁膜によってキャパシタを主に構成する。
導体基板上に形成し、この一方の電極と隣接して他方の
電極を形成し、夫々の電極の対向する側面及びその間に
介在する絶縁膜によってキャパシタを主に構成する。
【００１０】更に、キャパシタの一方の電極をバイポー
ラトランジスタのベース引き出し電極と同層となる同一
材料にて形成し、他方の電極を前記バイポーラトランジ
スタのエミッタ引き出し電極と同層の同一材料にて形成
する。
ラトランジスタのベース引き出し電極と同層となる同一
材料にて形成し、他方の電極を前記バイポーラトランジ
スタのエミッタ引き出し電極と同層の同一材料にて形成
する。
【００１１】上述した手段によれば、バイポーラトラン
ジスタの搭載された半導体基板にて、キャパシタを形成
する際に、バイポーラトランジスタのエミッタ引き出し
電極形成工程と、ベース引き出し電極形成工程とを、夫
々キャパシタの上部電極形成工程と、下部電極形成工程
とに共有化することによつて、キャパシタを形成するた
めのウエハプロセスの工程数増を防ぐことができる。
ジスタの搭載された半導体基板にて、キャパシタを形成
する際に、バイポーラトランジスタのエミッタ引き出し
電極形成工程と、ベース引き出し電極形成工程とを、夫
々キャパシタの上部電極形成工程と、下部電極形成工程
とに共有化することによつて、キャパシタを形成するた
めのウエハプロセスの工程数増を防ぐことができる。
【００１２】以下、本発明の実施の形態を説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１４】
（実施の形態１）図１に示すのは、本発明の一実施の形
態である半導体装置の要部を示す平面図であり、図２に
示すのは、図１中の縦断面図であり、ａ‐ａ線に沿った
縦断面図が（ａ）、ｂ‐ｂ線に沿った縦断面図が（ｂ）
となっている。
態である半導体装置の要部を示す平面図であり、図２に
示すのは、図１中の縦断面図であり、ａ‐ａ線に沿った
縦断面図が（ａ）、ｂ‐ｂ線に沿った縦断面図が（ｂ）
となっている。
【００１５】図中、１は単結晶シリコン等の薄板を用い
た半導体基板、２は半導体基板１主面に形成された素子
間分離絶縁膜、３は素子間分離絶縁膜２上に形成された
キャパシタの下部電極、４は半導体基板１主面上に形成
され下部電極３を覆う層間絶縁膜、５は層間絶縁膜４を
部分的に除去して下部電極３と隣接して設けられたキャ
パシタの上部電極、６は全体を覆う保護絶縁膜である。
た半導体基板、２は半導体基板１主面に形成された素子
間分離絶縁膜、３は素子間分離絶縁膜２上に形成された
キャパシタの下部電極、４は半導体基板１主面上に形成
され下部電極３を覆う層間絶縁膜、５は層間絶縁膜４を
部分的に除去して下部電極３と隣接して設けられたキャ
パシタの上部電極、６は全体を覆う保護絶縁膜である。
【００１６】下部電極３は同一半導体基板１上に形成さ
れるバイポーラトランジスタ（図示せず）のベース引き
出し電極と同層となる多結晶シリコンにて形成され、上
部電極５は前記バイポーラトランジスタのエミッタ引き
出し電極と同層となる多結晶シリコンにて形成されてお
り、層間絶縁膜４はエミッタ・ベース間を分離する絶縁
膜と同層となっている。キャパシタは、主に、対向する
夫々の電極３，５の側面及びその間に位置する層間絶縁
膜４によって構成されている これにより、キャパシタの容量値Ｃは、 Ｃ＝｛（ε×ε0）／ｄOX｝×Ｓ （Ｃ：容量値、ε：誘電体の誘電率、ε0：真空中の誘
電率、ｄOX：誘電体の膜厚、Ｓ：電極対向部分の面積）
となり、この計算式を本実施の形態のキャパシタに適用
すると、εは、キャパシタの誘電体の誘電率、すなわ
ち、層間絶縁膜４の誘電率、dOXは、キャパシタの誘電
体の膜厚、即ち下部電極３と上部電極４との夫々の対向
する側面の間隔となり、これらはウエハプロセスによっ
て決定される値であり、Ｓは、キャパシタの上部電極５
とキャパシタの下部電極３とが対向する部分の面積とな
る。
れるバイポーラトランジスタ（図示せず）のベース引き
出し電極と同層となる多結晶シリコンにて形成され、上
部電極５は前記バイポーラトランジスタのエミッタ引き
出し電極と同層となる多結晶シリコンにて形成されてお
り、層間絶縁膜４はエミッタ・ベース間を分離する絶縁
膜と同層となっている。キャパシタは、主に、対向する
夫々の電極３，５の側面及びその間に位置する層間絶縁
膜４によって構成されている これにより、キャパシタの容量値Ｃは、 Ｃ＝｛（ε×ε0）／ｄOX｝×Ｓ （Ｃ：容量値、ε：誘電体の誘電率、ε0：真空中の誘
電率、ｄOX：誘電体の膜厚、Ｓ：電極対向部分の面積）
となり、この計算式を本実施の形態のキャパシタに適用
すると、εは、キャパシタの誘電体の誘電率、すなわ
ち、層間絶縁膜４の誘電率、dOXは、キャパシタの誘電
体の膜厚、即ち下部電極３と上部電極４との夫々の対向
する側面の間隔となり、これらはウエハプロセスによっ
て決定される値であり、Ｓは、キャパシタの上部電極５
とキャパシタの下部電極３とが対向する部分の面積とな
る。
【００１７】本発明のキャパシタでは、上部電極５及び
下部電極３の配置、また夫々の電極３，５への配線層の
コンタクトを変えることによって、小さい占有面積であ
っても多様な容量値が可能となる。
下部電極３の配置、また夫々の電極３，５への配線層の
コンタクトを変えることによって、小さい占有面積であ
っても多様な容量値が可能となる。
【００１８】例えば、図３に示すごとく、縦方向に延在
するキャパシタの上部電極５及びキャパシタの下部電極
３を横方向に交互並列に配置した場合、横方向の容量が
得られる。この場合、計算式のＳは、（キャパシタの下
部電極の膜厚）×（キャパシタの上部電極の長さ、又
は、キャパシタの下部電極の長さ）で表せる。この例で
は複数のキャパシタが形成されることとなるが、夫々キ
ャパシタを独立した個別のキャパシタとして用いてもよ
いし、夫々の電極３，５へのコンタクトを、例えば下部
電極３及び上部電極５の夫々を同一の配線によって接続
してキャパシタを並列に接続することによって容量を増
加させても、或は隣接する下部電極３と上部電極５とを
接続することによってキャパシタを直列に接続して耐圧
を向上させてもよい。
するキャパシタの上部電極５及びキャパシタの下部電極
３を横方向に交互並列に配置した場合、横方向の容量が
得られる。この場合、計算式のＳは、（キャパシタの下
部電極の膜厚）×（キャパシタの上部電極の長さ、又
は、キャパシタの下部電極の長さ）で表せる。この例で
は複数のキャパシタが形成されることとなるが、夫々キ
ャパシタを独立した個別のキャパシタとして用いてもよ
いし、夫々の電極３，５へのコンタクトを、例えば下部
電極３及び上部電極５の夫々を同一の配線によって接続
してキャパシタを並列に接続することによって容量を増
加させても、或は隣接する下部電極３と上部電極５とを
接続することによってキャパシタを直列に接続して耐圧
を向上させてもよい。
【００１９】また、図４に示すごとく、キャパシタの上
部電極５と、キャパシタの下部電極３とを縦方向に延長
することによって、容量を容易に増加させることが可能
である。その際に、上部電極５とのコンタクトをそれに
応じて増加させることによって、低抵抗化することが可
能となる。
部電極５と、キャパシタの下部電極３とを縦方向に延長
することによって、容量を容易に増加させることが可能
である。その際に、上部電極５とのコンタクトをそれに
応じて増加させることによって、低抵抗化することが可
能となる。
【００２０】また、図５に示すごとく、キャパシタの上
部電極５を互いに接続して格子状とすることによって、
下部電極３の上を横切る上部電極５の水平部分にても容
量を形成することとなるので、更に大容量化を図ること
ができる。この場合には、前記容量の計算式のＳは、
（キャパシタの下部電極の膜厚）×（キャパシタの下部
電極の長さ）＋（水平部分にて対向する面積）となり、
キャパシタの電極の面積増加によって、容量が増加し更
に大容量値が得られる。この場合に、上部電極５は一体
となるが、下部電極３については、これも共通接続して
単一のキャパシタとして使用することも、一方の電極５
が共通接続された個別のキャパシタとして使用すること
もできる。
部電極５を互いに接続して格子状とすることによって、
下部電極３の上を横切る上部電極５の水平部分にても容
量を形成することとなるので、更に大容量化を図ること
ができる。この場合には、前記容量の計算式のＳは、
（キャパシタの下部電極の膜厚）×（キャパシタの下部
電極の長さ）＋（水平部分にて対向する面積）となり、
キャパシタの電極の面積増加によって、容量が増加し更
に大容量値が得られる。この場合に、上部電極５は一体
となるが、下部電極３については、これも共通接続して
単一のキャパシタとして使用することも、一方の電極５
が共通接続された個別のキャパシタとして使用すること
もできる。
【００２１】また、本実施の形態では厚い素子間分離絶
縁膜２上にキャパシタを形成するために半導体基板１と
下部電極３或は上部電極５との間に生じる寄生容量が低
減し、キャパシタの寄生抵抗の低減が可能となる。
縁膜２上にキャパシタを形成するために半導体基板１と
下部電極３或は上部電極５との間に生じる寄生容量が低
減し、キャパシタの寄生抵抗の低減が可能となる。
【００２２】更に、自己整合バイポーラトランジスタの
エミッタ引き出し電極形成工程及びベース引き出し電極
形成工程を、夫々キャパシタの上部電極５形成工程及び
下部電極３形成工程とすることにより、キャパシタを形
成する為のウエハプロセスの工程数増を防ぐことができ
る。
エミッタ引き出し電極形成工程及びベース引き出し電極
形成工程を、夫々キャパシタの上部電極５形成工程及び
下部電極３形成工程とすることにより、キャパシタを形
成する為のウエハプロセスの工程数増を防ぐことができ
る。
【００２３】（実施の形態２）図６及び図７に示すの
は、本発明の他の実施の形態を示す平面図である。本実
施の形態では、キャパシタの下部電極３が上部電極５の
周囲に配置された構成となっており、図６には下部電極
３が上部電極５の三方を、図７には下部電極３が上部電
極５の四方を囲む構成を示してある。
は、本発明の他の実施の形態を示す平面図である。本実
施の形態では、キャパシタの下部電極３が上部電極５の
周囲に配置された構成となっており、図６には下部電極
３が上部電極５の三方を、図７には下部電極３が上部電
極５の四方を囲む構成を示してある。
【００２４】図中、２は半導体基板１主面に形成された
素子間分離絶縁膜、３は素子間分離絶縁膜２上に形成さ
れたキャパシタの下部電極、５は下部電極３と隣接して
設けられたキャパシタの上部電極である。
素子間分離絶縁膜、３は素子間分離絶縁膜２上に形成さ
れたキャパシタの下部電極、５は下部電極３と隣接して
設けられたキャパシタの上部電極である。
【００２５】この場合前記容量計算式のＳは、（キャパ
シタの下部電極の膜厚）×（キャパシタの上部電極の周
囲、又は、キャパシタの下部電極との間の周囲）とな
り、前述した実施の形態のように縦に交互にレイアウト
した場合よりも、得られる容量に対してチップ面積の縮
小が可能となる。
シタの下部電極の膜厚）×（キャパシタの上部電極の周
囲、又は、キャパシタの下部電極との間の周囲）とな
り、前述した実施の形態のように縦に交互にレイアウト
した場合よりも、得られる容量に対してチップ面積の縮
小が可能となる。
【００２６】下部電極３は同一半導体基板１上に形成さ
れるバイポーラトランジスタ（図示せず）のベース引き
出し電極と同層となる多結晶シリコンにてコ字状或はロ
字状に上部電極５の形成される領域を残して形成され、
上部電極５は前記バイポーラトランジスタのエミッタ引
き出し電極と同層となる多結晶シリコンにて前記領域に
形成されている。キャパシタは、対向する夫々の電極
３，５の側面及びその間に位置する層間絶縁膜によって
構成されている 前記構成のキャパシタを更に並列に複数配置して、櫛状
にレイアウトすることによって、より大容量のキャパシ
タを得ることも可能である。
れるバイポーラトランジスタ（図示せず）のベース引き
出し電極と同層となる多結晶シリコンにてコ字状或はロ
字状に上部電極５の形成される領域を残して形成され、
上部電極５は前記バイポーラトランジスタのエミッタ引
き出し電極と同層となる多結晶シリコンにて前記領域に
形成されている。キャパシタは、対向する夫々の電極
３，５の側面及びその間に位置する層間絶縁膜によって
構成されている 前記構成のキャパシタを更に並列に複数配置して、櫛状
にレイアウトすることによって、より大容量のキャパシ
タを得ることも可能である。
【００２７】また、図８に示すのは本実施の形態の変更
例であり、キャパシタ上部電極とバイポーラトランジス
タのエミッタ引き出し電極とを、下部電極とベース引き
出し電極とを共有化し、エミッタ・ベース間にキャパシ
タを設けた自己整合バイポーラトランジスタの縦断面図
である。
例であり、キャパシタ上部電極とバイポーラトランジス
タのエミッタ引き出し電極とを、下部電極とベース引き
出し電極とを共有化し、エミッタ・ベース間にキャパシ
タを設けた自己整合バイポーラトランジスタの縦断面図
である。
【００２８】図中、１は単結晶シリコン等の薄板を用い
たＰ型の半導体基板、７は半導体基板１主面に形成され
たＮ型の埋込層、８は埋込層７上に形成されたＮ型のコ
レクタ領域、９はベース領域を規定する厚い絶縁膜、１
０は絶縁膜９を利用した不純物拡散によって形成するＰ
型のベース領域、１１はベース引き出し電極、４はベー
ス引き出し電極１１を覆う層間絶縁膜、１２は層間絶縁
膜４を部分的に除去してベース引き出し電極１１と絶縁
膜を介して、隣接して設けられたエミッタ引き出し電
極、１３はエミッタ引き出し電極１２に対して自己整合
で形成したエミッタ領域であり、１４は埋込層７と接続
するＮ型のコレクタ引き上げ領域、６は全体を覆う保護
絶縁膜である。
たＰ型の半導体基板、７は半導体基板１主面に形成され
たＮ型の埋込層、８は埋込層７上に形成されたＮ型のコ
レクタ領域、９はベース領域を規定する厚い絶縁膜、１
０は絶縁膜９を利用した不純物拡散によって形成するＰ
型のベース領域、１１はベース引き出し電極、４はベー
ス引き出し電極１１を覆う層間絶縁膜、１２は層間絶縁
膜４を部分的に除去してベース引き出し電極１１と絶縁
膜を介して、隣接して設けられたエミッタ引き出し電
極、１３はエミッタ引き出し電極１２に対して自己整合
で形成したエミッタ領域であり、１４は埋込層７と接続
するＮ型のコレクタ引き上げ領域、６は全体を覆う保護
絶縁膜である。
【００２９】この例では、キャパシタの下部電極はバイ
ポーラトランジスタのベース引き出し電極１１と共有化
され、上部電極は前記バイポーラトランジスタのエミッ
タ引き出し電極１２と共有化され、層間絶縁膜４はエミ
ッタ・ベース間を分離する絶縁膜となっている。、キャ
パシタは、主に、対向する夫々の電極１１，１２の側面
及びその間に位置する層間絶縁膜４によって構成されて
いる。
ポーラトランジスタのベース引き出し電極１１と共有化
され、上部電極は前記バイポーラトランジスタのエミッ
タ引き出し電極１２と共有化され、層間絶縁膜４はエミ
ッタ・ベース間を分離する絶縁膜となっている。、キャ
パシタは、主に、対向する夫々の電極１１，１２の側面
及びその間に位置する層間絶縁膜４によって構成されて
いる。
【００３０】また、ベース引き出し電極１１の下に位置
する絶縁膜９を厚く形成することによって、半導体基板
１とベース引き出し電極１１との間に生じる寄生容量が
低減し、キャパシタ及びトランジスタの寄生抵抗の低減
が可能となる。
する絶縁膜９を厚く形成することによって、半導体基板
１とベース引き出し電極１１との間に生じる寄生容量が
低減し、キャパシタ及びトランジスタの寄生抵抗の低減
が可能となる。
【００３１】加えて、素子直近の素子間分離絶縁膜上に
設けることによって、別に設けられた容量形成領域に設
ける場合と比較して、接続のための配線長を短縮するこ
とができる。
設けることによって、別に設けられた容量形成領域に設
ける場合と比較して、接続のための配線長を短縮するこ
とができる。
【００３２】なお、このようなキャパシタは、バイポー
ラトランジスタのエミッタ・ベース間に位相調整・ノイ
ズ除去等のためにキャパシタを設ける場合等に有効であ
る。
ラトランジスタのエミッタ・ベース間に位相調整・ノイ
ズ除去等のためにキャパシタを設ける場合等に有効であ
る。
【００３３】図９乃至図１１は、図８に示すキャパシタ
の上部電極（ベース引き出し電極１１）をサリサイド化
し低寄生抵抗化するプロセスを示す縦断面図である。
の上部電極（ベース引き出し電極１１）をサリサイド化
し低寄生抵抗化するプロセスを示す縦断面図である。
【００３４】先ず、図９に示すように、エミッタ引き出
し電極１２となる多結晶シリコンを堆積させ、ホトリソ
グラフィによりパターニング形成した後、図１０に示す
ように、このエミッタ引き出し電極１２をマスクとし
て、層間絶縁膜４を、ベース引き出し電極１１が露出す
るまでエッチバックした後、高融点金属例えばチタンを
スパッタによって堆積させてアニールを行う。これによ
って、Ｐ＋層上のみ、つまり、ベース引き出し電極１１
上のチタンと多結晶シリコンが反応して部分的に合金化
し、サリサイドが形成される。この後、図１１に示すよ
うに、未反応のチタン除去を行なった後に保護絶縁膜６
を堆積させ、各電極へのコンタクトホールを形成する。
し電極１２となる多結晶シリコンを堆積させ、ホトリソ
グラフィによりパターニング形成した後、図１０に示す
ように、このエミッタ引き出し電極１２をマスクとし
て、層間絶縁膜４を、ベース引き出し電極１１が露出す
るまでエッチバックした後、高融点金属例えばチタンを
スパッタによって堆積させてアニールを行う。これによ
って、Ｐ＋層上のみ、つまり、ベース引き出し電極１１
上のチタンと多結晶シリコンが反応して部分的に合金化
し、サリサイドが形成される。この後、図１１に示すよ
うに、未反応のチタン除去を行なった後に保護絶縁膜６
を堆積させ、各電極へのコンタクトホールを形成する。
【００３５】これによって、下部電極となるベース引き
出し電極１１をサリサイド化することによって、キャパ
シタの寄生抵抗が低減され低抵抗となり、同時にバイポ
ーラトランジスタとしても、ベース引き出し電極１１が
低抵抗化されベース抵抗の低減が可能となる。
出し電極１１をサリサイド化することによって、キャパ
シタの寄生抵抗が低減され低抵抗となり、同時にバイポ
ーラトランジスタとしても、ベース引き出し電極１１が
低抵抗化されベース抵抗の低減が可能となる。
【００３６】また、誘電体膜として層間絶縁膜４をエッ
チバックして用い、保護絶縁膜６を全面に形成するの
で、層間絶縁膜４には誘電体膜としての特性をより優先
されることが可能となり、より誘電率の高いＴａ2Ｏ5等
の材料を容易に採用することができる。
チバックして用い、保護絶縁膜６を全面に形成するの
で、層間絶縁膜４には誘電体膜としての特性をより優先
されることが可能となり、より誘電率の高いＴａ2Ｏ5等
の材料を容易に採用することができる。
【００３７】なお、このようなサリサイド化は、ＰＮＰ
型のトランジスタであればエミッタ引き出し電極に対し
て可能であり、他に前述した実施の形態にても低抵抗化
の手段として有効である。
型のトランジスタであればエミッタ引き出し電極に対し
て可能であり、他に前述した実施の形態にても低抵抗化
の手段として有効である。
【００３８】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００３９】例えば、前述した実施の形態の説明につい
て、夫々上部電極と下部電極とを入れ替えても本発明は
実施が可能である。
て、夫々上部電極と下部電極とを入れ替えても本発明は
実施が可能である。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４１】（１）本発明によれば、キャパシタの下部
電極をバイポーラトランジスタのベース引き出し電極と
同層にて形成し、上部電極をエミッタ引き出し電極と同
層にて形成することによりウエハプロセスの工程数増を
防ぐことが可能になるという効果がある。
電極をバイポーラトランジスタのベース引き出し電極と
同層にて形成し、上部電極をエミッタ引き出し電極と同
層にて形成することによりウエハプロセスの工程数増を
防ぐことが可能になるという効果がある。
【００４２】（２）本発明によれば、ベース引き出し電
極形成工程及びエミッタ引き出し電極形成工程によっ
て、キャパシタの下部電極及び上部電極を形成すること
によって、キャパシタを形成するウエハプロセスの工程
数増を防ぐことが可能になるという効果がある。
極形成工程及びエミッタ引き出し電極形成工程によっ
て、キャパシタの下部電極及び上部電極を形成すること
によって、キャパシタを形成するウエハプロセスの工程
数増を防ぐことが可能になるという効果がある。
【００４３】（３）本発明によれば、素子間分離絶縁膜
上にキャパシタを形成することによつて、寄生抵抗を低
減することができるという効果がある。
上にキャパシタを形成することによつて、寄生抵抗を低
減することができるという効果がある。
【００４４】（４）本発明によれば、キャパシタの一方
の電極をサリサイド化することによって、更に、キャパ
シタの寄生抵抗を小さくすることができるという効果が
ある。
の電極をサリサイド化することによって、更に、キャパ
シタの寄生抵抗を小さくすることができるという効果が
ある。
【図１】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図２】本発明の一実施の形態である半導体装置の要部
を示す縦断面図である。
を示す縦断面図である。
【図３】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図４】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図５】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図６】本発明の他の実施の形態である半導体装置の要
部を示す平面図である。
部を示す平面図である。
【図７】本発明の他の実施の形態である半導体装置の要
部を示す平面図である。
部を示す平面図である。
【図８】本発明の他の実施の形態である半導体装置の要
部を示す平面図である。
部を示す平面図である。
【図９】本発明の他の実施の形態である半導体装置の工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１０】本発明の他の実施の形態である半導体装置の
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図１１】本発明の他の実施の形態である半導体装置の
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
１…半導体基板、２…素子間分離絶縁膜、３…下部電
極、４…層間絶縁膜、５…上部電極、６…保護絶縁膜、
７…埋込層、８…コレクタ領域、９…絶縁膜、１０…ベ
ース領域、１１…ベース引き出し電極、１２…エミッタ
引き出し電極、１３…エミッタ領域、１４…コレクタ引
き上げ領域。
極、４…層間絶縁膜、５…上部電極、６…保護絶縁膜、
７…埋込層、８…コレクタ領域、９…絶縁膜、１０…ベ
ース領域、１１…ベース引き出し電極、１２…エミッタ
引き出し電極、１３…エミッタ領域、１４…コレクタ引
き上げ領域。
Claims (10)
- 【請求項１】 キャパシタを有する半導体装置におい
て、前記キャパシタの一方の電極が半導体基板上に形成
され、この一方の電極と隣接して他方の電極が形成され
ており、夫々の電極の対向する側面及びその間に介在す
る絶縁膜によってキャパシタが主に構成されていること
を特徴とする半導体装置。 - 【請求項２】 前記キャパシタの下部電極と、前記キャ
パシタの上部電極とが、交互並列に配置されていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記キャパシタの一方の電極が、前記キ
ャパシタの他方の電極の周囲に配置されていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記キャパシタが半導体基板の層間絶縁
膜絶縁膜上に形成されることを特徴とする請求項１乃至
請求項３の何れか一項に記載の半導体装置。 - 【請求項５】 キャパシタ及びバイポーラトランジスタ
を有する半導体装置において、前記バイポーラトランジ
スタのベース引き出し電極と同層となる同一材料にて一
方の電極が形成され、前記バイポーラトランジスタのエ
ミッタ引き出し電極と同層の同一材料にて他方の電極が
形成されており、対向する夫々の電極の側面及びその間
の絶縁膜によってキャパシタが主に構成されていること
を特徴とする半導体装置。 - 【請求項６】 前記キャパシタの上部電極がエミッタ引
き出し電極と、前記キャパシタの下部電極がベース引き
出し電極と、夫々共有化されていることを特徴とする請
求項５に記載の半導体装置。 - 【請求項７】 前記電極を多結晶シリコンにて形成する
ことを特徴とする請求項１乃至請求項６の何れか一項に
記載の半導体装置。 - 【請求項８】 前記電極をサリサイド化することを特徴
とする請求項７に記載の半導体装置。 - 【請求項９】 キャパシタ及びバイポーラトランジスタ
を有する半導体装置において、前記バイポーラトランジ
スタのベース引き出し電極を形成する工程によって前記
キャパシタの一方の電極が形成され、前記バイポーラト
ランジスタのエミッタ引き出し電極を形成する工程によ
って前記キャパシタの他方の電極が形成されていること
を特徴とする半導体装置の製造方法。 - 【請求項１０】 前記キャパシタの上部電極がエミッタ
引き出し電極と、前記キャパシタの下部電極がベース引
き出し電極と、夫々共有化されていることを特徴とする
請求項９に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1485197A JPH10214937A (ja) | 1997-01-29 | 1997-01-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1485197A JPH10214937A (ja) | 1997-01-29 | 1997-01-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214937A true JPH10214937A (ja) | 1998-08-11 |
Family
ID=11872548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1485197A Pending JPH10214937A (ja) | 1997-01-29 | 1997-01-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081799B2 (en) | 2002-08-22 | 2006-07-25 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor, oscillation circuit, and voltage controlled oscillator |
-
1997
- 1997-01-29 JP JP1485197A patent/JPH10214937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081799B2 (en) | 2002-08-22 | 2006-07-25 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor, oscillation circuit, and voltage controlled oscillator |
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