JP3124595B2 - 半導体受動素子とその製造方法 - Google Patents
半導体受動素子とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体基板上に絶縁分離
層を介して夫々独立して形成した半導体受動素子とその
製造方法に関する。
層を介して夫々独立して形成した半導体受動素子とその
製造方法に関する。
【０００２】
【従来の技術】従来用いられているこの種抵抗素子とし
て拡散抵抗,ＢＵＬＫ抵抗,ＰＩＮＣＨ抵抗等は、半導体
基板中に形成されるため、基板との間に寄生の容量を持
ち高周波特性が悪い欠点があった。また、容量素子とし
てＰ／Ｎ接合によるキャパシターは基板との間に寄生の
容量を持つようになり、またＰＯＬＹ Ｓｉを利用した
ＭＯＳキャパシターでは抵抗値が大きく高周波特性が悪
い欠点があった。
て拡散抵抗,ＢＵＬＫ抵抗,ＰＩＮＣＨ抵抗等は、半導体
基板中に形成されるため、基板との間に寄生の容量を持
ち高周波特性が悪い欠点があった。また、容量素子とし
てＰ／Ｎ接合によるキャパシターは基板との間に寄生の
容量を持つようになり、またＰＯＬＹ Ｓｉを利用した
ＭＯＳキャパシターでは抵抗値が大きく高周波特性が悪
い欠点があった。
【０００３】
【発明が解決しようとする課題】本発明は、半導体基板
上に形成する抵抗素子、容量素子を基板との間に寄生容
量を持たないようにする一方、容量素子の面積を縮小せ
んとするものである。すなわち、半導体基板上に個々の
素子を形成するときに不要な拡散層から完全に絶縁分離
して、独立な電動素子を実現して、寄生容量によるスピ
ード低下を防止と寄生素子によるラッチアップの寄生効
果を防止するものである。
上に形成する抵抗素子、容量素子を基板との間に寄生容
量を持たないようにする一方、容量素子の面積を縮小せ
んとするものである。すなわち、半導体基板上に個々の
素子を形成するときに不要な拡散層から完全に絶縁分離
して、独立な電動素子を実現して、寄生容量によるスピ
ード低下を防止と寄生素子によるラッチアップの寄生効
果を防止するものである。
【０００４】
【課題を解決するための手段】本発明にかかる半導体受
動素子は、Ｓｉ基板と、該Ｓｉ基板上に形成した絶縁分
離層と、該絶縁分離層上に島状に突出させて形成した前
記Ｓｉ基板と同一結晶方位を有するＳｉ単結晶と、該Ｓ
ｉ単結晶島上に形成した誘電体層と、前記Ｓｉ単結晶島
に接続した容量用一側端子と、前記誘電体層の上部に接
続した容量用他側端子を備えてなるものである。
動素子は、Ｓｉ基板と、該Ｓｉ基板上に形成した絶縁分
離層と、該絶縁分離層上に島状に突出させて形成した前
記Ｓｉ基板と同一結晶方位を有するＳｉ単結晶と、該Ｓ
ｉ単結晶島上に形成した誘電体層と、前記Ｓｉ単結晶島
に接続した容量用一側端子と、前記誘電体層の上部に接
続した容量用他側端子を備えてなるものである。
【０００５】また、本発明にかかる今１つの半導体受動
素子はＳｉ基板上に絶縁分離層を形成し、該絶縁分離層
上に前記Ｓｉ基板の一部をエピタキシャル成長させて前
記Ｓｉ基板と同一結晶方位を有するＳｉ単結晶島を島状
に突出させて形成し、該Ｓｉ単結晶島上に誘電体層を形
成し、該誘電体層の上部と前記Ｓｉ単結晶島に夫々容量
用端子を接続してなるものである。
素子はＳｉ基板上に絶縁分離層を形成し、該絶縁分離層
上に前記Ｓｉ基板の一部をエピタキシャル成長させて前
記Ｓｉ基板と同一結晶方位を有するＳｉ単結晶島を島状
に突出させて形成し、該Ｓｉ単結晶島上に誘電体層を形
成し、該誘電体層の上部と前記Ｓｉ単結晶島に夫々容量
用端子を接続してなるものである。
【０００６】したがって、本発明の半導体受動素子は、
絶縁分離層を有して夫々独立して形成したものであり、
不要な拡散層を完全に絶縁で分離するためにＳｉの単結
晶島が同一結晶方位を有し、しかも基板から絶縁分離し
て個々の独立な受動素子を形成したものであり、各受動
素子はその底面が基板からの絶縁分離し、その横面がそ
れぞれ独立して相互間が絶縁物で分離されるものであ
る。また、機能素子として、このＳｉ単結晶島のＰ型,
Ｎ型単結晶は、それぞれの導伝タイプでドープしながら
結晶成長させるか、あるいはノン・ドープの結晶を成長
させた後イオン注入等によりＰ型あるいはＮ型にする等
いずれの方法でも良い。この場合の種結晶はノン・ドー
プで形成し、イオン注入により、Ｎ型又はＰ型に高濃度
でドーピングする。
絶縁分離層を有して夫々独立して形成したものであり、
不要な拡散層を完全に絶縁で分離するためにＳｉの単結
晶島が同一結晶方位を有し、しかも基板から絶縁分離し
て個々の独立な受動素子を形成したものであり、各受動
素子はその底面が基板からの絶縁分離し、その横面がそ
れぞれ独立して相互間が絶縁物で分離されるものであ
る。また、機能素子として、このＳｉ単結晶島のＰ型,
Ｎ型単結晶は、それぞれの導伝タイプでドープしながら
結晶成長させるか、あるいはノン・ドープの結晶を成長
させた後イオン注入等によりＰ型あるいはＮ型にする等
いずれの方法でも良い。この場合の種結晶はノン・ドー
プで形成し、イオン注入により、Ｎ型又はＰ型に高濃度
でドーピングする。
【０００７】
【作用】上記の如き構成よりなる本発明の半導体受動素
子はＳｉの単結晶島を絶縁物で囲ってしまうので、寄生
ジャンクションを無くすことが出来る。したがって、本
発明の抵抗素子は、抵抗が寄生のＰＮ接合を持たないの
で高周波特性がよく、また単結晶中に不純物ドープ量を
変えることにより温度係数を変化出来、さらに抵抗値の
変化は不純物ドープ量あるいは、単結晶島の形状で対応
出来るものである。また、容量素子は、下部電極にＳｉ
基板から浮いた単結晶を使用しているのでポリＳｉに比
較して低抵抗が得られ、周波数特性がよくなり、また、
下地をバンプ状にすることにより面積の縮小が図れるも
のである。
子はＳｉの単結晶島を絶縁物で囲ってしまうので、寄生
ジャンクションを無くすことが出来る。したがって、本
発明の抵抗素子は、抵抗が寄生のＰＮ接合を持たないの
で高周波特性がよく、また単結晶中に不純物ドープ量を
変えることにより温度係数を変化出来、さらに抵抗値の
変化は不純物ドープ量あるいは、単結晶島の形状で対応
出来るものである。また、容量素子は、下部電極にＳｉ
基板から浮いた単結晶を使用しているのでポリＳｉに比
較して低抵抗が得られ、周波数特性がよくなり、また、
下地をバンプ状にすることにより面積の縮小が図れるも
のである。
【０００８】
【実施例】以下、本発明にかかる半導体受動素子を図面
に示す実施例について詳細に説明する。図１,図２に示
す半導体抵抗素子は、Ｓｉ基板１１と、該Ｓｉ基板１１
上に形成した絶縁分離層１２と、該絶縁分離層１２上
に、島状に突出させて形成した前記Ｓｉ基板１１と同一
結晶方位を有するＳｉ単結晶島１３と、該Ｓｉ単結晶島
１３の上に接続した抵抗用端子１４を備えてなるもので
ある。図１では、Ｐ+、Ｐ、Ｐ+層が直列接続の抵抗分を
構成し、図２では、Ｐ+、Ｐ、Ｐ+層が並列接続の抵抗分
を構成する。
に示す実施例について詳細に説明する。図１,図２に示
す半導体抵抗素子は、Ｓｉ基板１１と、該Ｓｉ基板１１
上に形成した絶縁分離層１２と、該絶縁分離層１２上
に、島状に突出させて形成した前記Ｓｉ基板１１と同一
結晶方位を有するＳｉ単結晶島１３と、該Ｓｉ単結晶島
１３の上に接続した抵抗用端子１４を備えてなるもので
ある。図１では、Ｐ+、Ｐ、Ｐ+層が直列接続の抵抗分を
構成し、図２では、Ｐ+、Ｐ、Ｐ+層が並列接続の抵抗分
を構成する。
【０００９】すなわち、図１の抵抗素子は、Ｓｉ基板１
１と、ＳｉＯ2絶縁分離層１２と、該ＳｉＯ2絶縁分離層
１２上に形成したノン・ドープ又はＰ+或はＮ+のＳｉ単
結晶層１５と、該Ｓｉ単結晶層１５上でその両側に夫々
分離独立して形成した一対のＳｉ単結晶島１３と、該Ｓ
ｉ単結晶島１３上に設けたＡlの端子１４と、ＳｉＯ2の
絶縁被覆層１６とよりなり、一対のＳｉ単結晶島１３
(高抵抗)とＳｉ単結晶島層１５(低抵抗)とが直列に接続
した抵抗分として用いられる。なお、Ｓｉ単結晶層１５
は、Ｐ+がＮ+、ＰがＮでもよい。また、図２の抵抗素子
は、Ｓｉ基板１１と、ＳｉＯ2絶縁分離層１２と、該Ｓ
ｉＯ2絶縁分離層１２上に形成したノン・ドープ又はＰ+
或はＮ+のＳｉ単結晶層１５と、該Ｓｉ単結晶層１５上
に形成したＳｉ単結晶島１３と、該Ｓｉ単結晶島１３上
に設けたＡlの端子１４と、ＳｉＯ2の絶縁被覆層１６と
よりなり、一対のＳｉ単結晶島１３(高抵抗)とＳｉ単結
晶島層１５(低抵抗)とが並列に接続した抵抗分として用
いられる。なお、Ｓｉ単結晶層１５は、Ｐ+がＮ+、Ｐが
Ｎでもよい。
１と、ＳｉＯ2絶縁分離層１２と、該ＳｉＯ2絶縁分離層
１２上に形成したノン・ドープ又はＰ+或はＮ+のＳｉ単
結晶層１５と、該Ｓｉ単結晶層１５上でその両側に夫々
分離独立して形成した一対のＳｉ単結晶島１３と、該Ｓ
ｉ単結晶島１３上に設けたＡlの端子１４と、ＳｉＯ2の
絶縁被覆層１６とよりなり、一対のＳｉ単結晶島１３
(高抵抗)とＳｉ単結晶島層１５(低抵抗)とが直列に接続
した抵抗分として用いられる。なお、Ｓｉ単結晶層１５
は、Ｐ+がＮ+、ＰがＮでもよい。また、図２の抵抗素子
は、Ｓｉ基板１１と、ＳｉＯ2絶縁分離層１２と、該Ｓ
ｉＯ2絶縁分離層１２上に形成したノン・ドープ又はＰ+
或はＮ+のＳｉ単結晶層１５と、該Ｓｉ単結晶層１５上
に形成したＳｉ単結晶島１３と、該Ｓｉ単結晶島１３上
に設けたＡlの端子１４と、ＳｉＯ2の絶縁被覆層１６と
よりなり、一対のＳｉ単結晶島１３(高抵抗)とＳｉ単結
晶島層１５(低抵抗)とが並列に接続した抵抗分として用
いられる。なお、Ｓｉ単結晶層１５は、Ｐ+がＮ+、Ｐが
Ｎでもよい。
【００１０】図３,図４に示す半導体容量素子は、Ｓｉ
基板１１上に絶縁分離層１２を形成し、該絶縁分離層上
にＳｉ単結晶層１５を形成し、該Ｓｉ単結晶層１５上に
エピタキシャル成長により前記Ｓｉ基板と同一結晶方位
を有するＳｉ単結晶島１３を島状に突出させて形成し、
該Ｓｉ単結晶島１３上に誘電体層２１を形成し、該誘電
体層の上部と前記単結晶島に夫々容量用端子１４、２２
を接続してなるものである。図３、図４では、誘電体層
２１が容量分を構成する。
基板１１上に絶縁分離層１２を形成し、該絶縁分離層上
にＳｉ単結晶層１５を形成し、該Ｓｉ単結晶層１５上に
エピタキシャル成長により前記Ｓｉ基板と同一結晶方位
を有するＳｉ単結晶島１３を島状に突出させて形成し、
該Ｓｉ単結晶島１３上に誘電体層２１を形成し、該誘電
体層の上部と前記単結晶島に夫々容量用端子１４、２２
を接続してなるものである。図３、図４では、誘電体層
２１が容量分を構成する。
【００１１】すなわち、図３,図４の容量素子は、Ｓｉ
基板１１と、ＳｉＯ2絶縁分離層１２と、該ＳｉＯ2絶縁
分離層１２上に形成したノン・ドープ又はＰ+或はＮ+の
Ｓｉ単結晶層１５と、該Ｓｉ単結晶層１５上に島状に突
出させて独立分離した状態で形成した前記Ｓｉ基板と同
一結晶方位を有するＳｉ単結晶島１３と、該Ｓｉ単結晶
島１３の表面に形成したＳｉＯ2又はＳｉ3Ｎ4の誘電体
層２１と、該誘電体層２１上に設けたＡlの一側端子２
２と、該一側端子と絶縁分離した状態で前記Ｓｉ単結晶
島に接続して設けたＡlの他側端子１４とよりなり、前
記誘電体層２１が容量分として用いられる。Ｓｉ単結晶
島１３とその表面に設ける誘電体層２１は、Ｓｉ単結晶
層１３に１個以上多数並列して設けてもよい。図４では
４個設けている。なお、Ｓｉ単結晶層１５はＰ+がＮ+、
ＰがＮでもよい。
基板１１と、ＳｉＯ2絶縁分離層１２と、該ＳｉＯ2絶縁
分離層１２上に形成したノン・ドープ又はＰ+或はＮ+の
Ｓｉ単結晶層１５と、該Ｓｉ単結晶層１５上に島状に突
出させて独立分離した状態で形成した前記Ｓｉ基板と同
一結晶方位を有するＳｉ単結晶島１３と、該Ｓｉ単結晶
島１３の表面に形成したＳｉＯ2又はＳｉ3Ｎ4の誘電体
層２１と、該誘電体層２１上に設けたＡlの一側端子２
２と、該一側端子と絶縁分離した状態で前記Ｓｉ単結晶
島に接続して設けたＡlの他側端子１４とよりなり、前
記誘電体層２１が容量分として用いられる。Ｓｉ単結晶
島１３とその表面に設ける誘電体層２１は、Ｓｉ単結晶
層１３に１個以上多数並列して設けてもよい。図４では
４個設けている。なお、Ｓｉ単結晶層１５はＰ+がＮ+、
ＰがＮでもよい。
【００１２】次に、図５について、前記各受動素子のＳ
ｉ単結晶層とＳｉ単結晶島の製造工程を説明する。ま
ず、図５(１)で、Ｓｉ基板１１の表面にＳｉ熱酸化でＳ
ｉＯ2層２４を形成し、シードウインドウP.R.／P.E.で
ＳｉＯ2層２４にマドを形成する。このマドを通して、
Ｓｉ基板１１上にエピタキシャル成長させて、図５(２)
に示す如く、マドからＳｉＯ2層２４上に島状に突出し
た前記Ｓｉ基板１１と同一結晶方位を有するＳｉ種結晶
２３を形成してのち、該Ｓｉ種結晶２３にイオン注入で
Ａs+のＮ型又はＢ+のＰ型の不純物２５を導入する。
ｉ単結晶層とＳｉ単結晶島の製造工程を説明する。ま
ず、図５(１)で、Ｓｉ基板１１の表面にＳｉ熱酸化でＳ
ｉＯ2層２４を形成し、シードウインドウP.R.／P.E.で
ＳｉＯ2層２４にマドを形成する。このマドを通して、
Ｓｉ基板１１上にエピタキシャル成長させて、図５(２)
に示す如く、マドからＳｉＯ2層２４上に島状に突出し
た前記Ｓｉ基板１１と同一結晶方位を有するＳｉ種結晶
２３を形成してのち、該Ｓｉ種結晶２３にイオン注入で
Ａs+のＮ型又はＢ+のＰ型の不純物２５を導入する。
【００１３】その後、図５(３)に示す如く、エッチング
で前記ＳｉＯ2層２４を剥離して、前記Ｓｉ種結晶２３
のみがＳｉ基板１１より頭状に突出して残るようにす
る。このようにして露出したＳｉ基板１１とＳｉ種結晶
２３を、今一度Ｓｉ熱酸化させて図５(４)に示す如くＳ
ｉ種結晶２３の中芯部を種粒１５として残した状態で、
該種粒１５の全周囲とＳｉ基板１１の全表面に絶縁分離
層１２を形成する。
で前記ＳｉＯ2層２４を剥離して、前記Ｓｉ種結晶２３
のみがＳｉ基板１１より頭状に突出して残るようにす
る。このようにして露出したＳｉ基板１１とＳｉ種結晶
２３を、今一度Ｓｉ熱酸化させて図５(４)に示す如くＳ
ｉ種結晶２３の中芯部を種粒１５として残した状態で、
該種粒１５の全周囲とＳｉ基板１１の全表面に絶縁分離
層１２を形成する。
【００１４】つぎに、前記絶縁分離層１２の上面にスピ
ンオングラス(ＳＯＧ)２６を塗布し、アニール後、平坦
化エッチバックで頭状に突出した種粒１５を囲む絶縁分
離層１２の上部とその上に塗布したＳＯＧ２６を除去し
て表面を平坦化し、図５(５)に示す如く、種粒１５とそ
の側方周囲の絶縁分離層１２とその更に外周のＳＯＧ２
６が一平面として露出した状態にする。
ンオングラス(ＳＯＧ)２６を塗布し、アニール後、平坦
化エッチバックで頭状に突出した種粒１５を囲む絶縁分
離層１２の上部とその上に塗布したＳＯＧ２６を除去し
て表面を平坦化し、図５(５)に示す如く、種粒１５とそ
の側方周囲の絶縁分離層１２とその更に外周のＳＯＧ２
６が一平面として露出した状態にする。
【００１５】この後、前記種粒１５をエピタキシャル成
長させて、図５(６)及び図５(７)に示す如く、前記絶縁
分離層１２の上面に島状に突出したＳｉ単結晶島１３を
形成する。このＳｉ単結晶島１３は、Ｓｉ基板１１から
エピタキシャル成長させたＳｉの単結晶で、Ｓｉ基板１
１と同一結晶方位を有する。Ｓｉ種粒１５はＳｉ単結晶
層としてＮ-又はＰ+型で、その上に形成したＳｉ単結晶
島１３はＢ+イオン又はＡs+イオンを注入してＮ-又はＰ
+型に形成する。このようにして形成したＳｉ単結晶島
１３の一対を用いて、図６または図７の製造工程により
抵抗素子を形成する。
長させて、図５(６)及び図５(７)に示す如く、前記絶縁
分離層１２の上面に島状に突出したＳｉ単結晶島１３を
形成する。このＳｉ単結晶島１３は、Ｓｉ基板１１から
エピタキシャル成長させたＳｉの単結晶で、Ｓｉ基板１
１と同一結晶方位を有する。Ｓｉ種粒１５はＳｉ単結晶
層としてＮ-又はＰ+型で、その上に形成したＳｉ単結晶
島１３はＢ+イオン又はＡs+イオンを注入してＮ-又はＰ
+型に形成する。このようにして形成したＳｉ単結晶島
１３の一対を用いて、図６または図７の製造工程により
抵抗素子を形成する。
【００１６】図１の抵抗素子は図６の製造工程で、図２
の抵抗素子は図７の製造工程で形成する。まず、図６
（１）に示す如く、Ｓｉ単結晶島１３の表面に熱酸化で
ＳｉＯ2層２７を形成して、図６(２)に示す如く、マス
キングでＰ-とＰ+のイオンをＳｉＯ2層２７を通してＳ
ｉ単結晶島１３の所定位置に注入する。
の抵抗素子は図７の製造工程で形成する。まず、図６
（１）に示す如く、Ｓｉ単結晶島１３の表面に熱酸化で
ＳｉＯ2層２７を形成して、図６(２)に示す如く、マス
キングでＰ-とＰ+のイオンをＳｉＯ2層２７を通してＳ
ｉ単結晶島１３の所定位置に注入する。
【００１７】さらに、これらの全表面にＣＶＤ ＳｉＯ2
層２８を形成する（図６（３））と共にＳｉＯ2層２８
の表面にポリＳｉ２９を形成し（図６（４））、さらに
該ポリＳｉ２９の一部を除去すると共に穴３０をあけ、
かつ該穴３０にＡlメタルの配線１４を形成して端子を
形成する（図６（５））。こののち図７（５）に示す如
くパシベーション３１を設けて、図１に示す如き抵抗素
子が得られる。図７の製造工程も、図６の製造工程と同
様であるので説明を省略する。
層２８を形成する（図６（３））と共にＳｉＯ2層２８
の表面にポリＳｉ２９を形成し（図６（４））、さらに
該ポリＳｉ２９の一部を除去すると共に穴３０をあけ、
かつ該穴３０にＡlメタルの配線１４を形成して端子を
形成する（図６（５））。こののち図７（５）に示す如
くパシベーション３１を設けて、図１に示す如き抵抗素
子が得られる。図７の製造工程も、図６の製造工程と同
様であるので説明を省略する。
【００１８】また、図５で形成したＳｉ単結晶島１３を
一つ又は複数個を用いて、図８又は図９の製造工程によ
り容量素子を形成する。図３の容量素子は図８の製造工
程で、図４の容量素子は図９の製造工程で形成する。ま
ず、図８（１）に示す如く、絶縁分離層１２の上面に島
状に突出したＳｉ単結晶島１３を形成してのち、図８
（１）に示す如く、Ｓｉ単結晶島１３の表面に熱酸化で
ＳｉＯ2層２７を形成して図８（２）に示す如く、マス
キングでＰ-とＰ+のイオンをＳｉＯ2層２７を通してＳ
ｉ単結晶島１３の所定位置に注入する。さらに、該Ｓｉ
単結晶島１３の上面の一部にＳｉＯ2又はＳｉＮ4の誘電
体層２１を形成し、該誘電体層２１の周囲をＳｉＯ2絶
縁被覆層３２で被覆し（図８（３））、該誘電体層２１
の表面にポリＳｉ２９を形成すると共に、前記Ｓｉ単結
晶島１３の一部に接続してＡlの端子１４を設ける一
方、前記誘電体層上にＡlの端子２２を設ける（図８
（４））。こののち、パシベーションを設けて図３に示
す如き容量素子が得られる。図９の製造工程も、図８の
製造工程と同様であるので説明を省略する。
一つ又は複数個を用いて、図８又は図９の製造工程によ
り容量素子を形成する。図３の容量素子は図８の製造工
程で、図４の容量素子は図９の製造工程で形成する。ま
ず、図８（１）に示す如く、絶縁分離層１２の上面に島
状に突出したＳｉ単結晶島１３を形成してのち、図８
（１）に示す如く、Ｓｉ単結晶島１３の表面に熱酸化で
ＳｉＯ2層２７を形成して図８（２）に示す如く、マス
キングでＰ-とＰ+のイオンをＳｉＯ2層２７を通してＳ
ｉ単結晶島１３の所定位置に注入する。さらに、該Ｓｉ
単結晶島１３の上面の一部にＳｉＯ2又はＳｉＮ4の誘電
体層２１を形成し、該誘電体層２１の周囲をＳｉＯ2絶
縁被覆層３２で被覆し（図８（３））、該誘電体層２１
の表面にポリＳｉ２９を形成すると共に、前記Ｓｉ単結
晶島１３の一部に接続してＡlの端子１４を設ける一
方、前記誘電体層上にＡlの端子２２を設ける（図８
（４））。こののち、パシベーションを設けて図３に示
す如き容量素子が得られる。図９の製造工程も、図８の
製造工程と同様であるので説明を省略する。
【００１９】上記の如き製造工程で得た半導体装置は、
絶縁分離により素子面積の縮小化を計ることができ、例
えばＮＰＮ型で従来品と比較して６２％減少させるもの
であり、また、ＰＮＰ型で従来品と比較して７７％減少
させることができるものである。
絶縁分離により素子面積の縮小化を計ることができ、例
えばＮＰＮ型で従来品と比較して６２％減少させるもの
であり、また、ＰＮＰ型で従来品と比較して７７％減少
させることができるものである。
【００２０】
【発明の効果】上記の説明から明らかな如く、本発明に
かかる半導体受動素子は不要な拡散層を完全に絶縁分離
するために、Ｓｉ基板と同一結晶方位を有し、しかもＳ
ｉ基板から絶縁分離されているＳｉの単結晶島に、個々
の独立な機能素子を形成したもので、各抵抗又は容量の
機能素子は底面はＳｉ基板からの絶縁分離する一方側面
は各Ｓｉ単結晶島がそれぞれ独立して各島間が完全に絶
縁物で分離されるものであるから、本発明の抵抗素子
は、抵抗が寄生のＰＮ接合を持たないので高周波特性が
よく、また単結晶中に不純物ドープ量を変えることによ
り温度係数を変化出来、さらに抵抗値の変化は不純物ド
ープ量あるいは、単結晶島の形状で対応出来るものであ
り、一方、容量素子は、下部電極にＳｉ基板から浮いた
単結晶を使用しているのでポリＳｉに比較して低抵抗が
得られ、周波数特性がよくなり、また、下地をバンプ状
にすることにより面積の縮小が図れる利点を有するもの
である。
かかる半導体受動素子は不要な拡散層を完全に絶縁分離
するために、Ｓｉ基板と同一結晶方位を有し、しかもＳ
ｉ基板から絶縁分離されているＳｉの単結晶島に、個々
の独立な機能素子を形成したもので、各抵抗又は容量の
機能素子は底面はＳｉ基板からの絶縁分離する一方側面
は各Ｓｉ単結晶島がそれぞれ独立して各島間が完全に絶
縁物で分離されるものであるから、本発明の抵抗素子
は、抵抗が寄生のＰＮ接合を持たないので高周波特性が
よく、また単結晶中に不純物ドープ量を変えることによ
り温度係数を変化出来、さらに抵抗値の変化は不純物ド
ープ量あるいは、単結晶島の形状で対応出来るものであ
り、一方、容量素子は、下部電極にＳｉ基板から浮いた
単結晶を使用しているのでポリＳｉに比較して低抵抗が
得られ、周波数特性がよくなり、また、下地をバンプ状
にすることにより面積の縮小が図れる利点を有するもの
である。
【図１】 本発明の半導体抵抗素子の第１実施例を示す
断面図である。
断面図である。
【図２】 本発明の半導体抵抗素子の第２実施例を示す
断面図である。
断面図である。
【図３】 本発明の半導体容量素子の第１実施例を示す
断面図である。
断面図である。
【図４】 本発明の半導体容量素子の第２実施例を示す
断面図である。
断面図である。
【図５】 本発明の半導体素子のＳｉ単結晶島の製造順
序を示す工程図である。
序を示す工程図である。
【図６】 図１の素子の製造順序を示す工程図である。
【図７】 図２の素子の製造順序を示す工程図である。
【図８】 図３の素子の製造順序を示す工程図である。
【図９】 図４の素子の製造順序を示す工程図である。
１ Ｓｉ基板 ２ 絶縁分離層 ３ Ｓｉ単結晶島 ４ 素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/76
Claims (7)
- 【請求項１】 Ｓｉ基板と、 該Ｓｉ基板上に形成した絶縁分離層と、 該絶縁分離層上に形成した、Ｓｉ種粒から形成され該Ｓ
ｉ基板と同一結晶方位を有するＳｉ単結晶層と、 該Ｓｉ単結晶層上に島状に突出させてエピタキシャル成
長したＳｉ単結晶島と、 該Ｓｉ単結晶島上に夫々接続した抵抗用端子と、を備え
てなる半導体受動素子。 - 【請求項２】 Ｓｉ基板と、 該Ｓｉ基板上に形成した絶縁分離層と、 該絶縁分離層上に形成した、Ｓｉ種粒から形成され該Ｓ
ｉ基板と同一結晶方位を有するＳｉ単結晶層と、 該Ｓｉ単結晶層上に島状に突出させてエピタキシャル成
長したＳｉ単結晶島と、 該Ｓｉ単結晶島上に形成した誘電体層と、 該Ｓｉ単結晶島に接続した容量用一側端子と、該誘電体
層の上部に接続した容量用他側端子と、を備えてなる半
導体受動素子。 - 【請求項３】 Ｓｉ基板と、 該Ｓｉ基板上に形成した絶縁分離層と、 該絶縁分離層上に形成した、Ｓｉ種粒から形成され該Ｓ
ｉ基板と同一結晶方位を有するＳｉ単結晶層と、 該Ｓｉ単結晶層上に島状に突出させてエピタキシャル成
長した複数のＳｉ単結晶島と、 該Ｓｉ単結晶島上に夫々接続した抵抗用端子と、を備え
てなる半導体受動素子。 - 【請求項４】 Ｓｉ基板と、 該Ｓｉ基板上に形成した絶縁分離層と、 該絶縁分離層上に形成した、Ｓｉ種粒から形成され該Ｓ
ｉ基板と同一結晶方位を有するＳｉ単結晶層と、 該Ｓｉ単結晶層上に島状に突出させてエピタキシャル成
長した複数のＳｉ単結晶島と、 該複数のＳｉ単結晶島上に形成された誘電体層と、 該誘電体層の上部と、該Ｓｉ単結晶島とに夫々接続され
た容量用端子と、を備えてなる半導体受動素子。 - 【請求項５】 Ｓｉ基板上に絶縁分離層を形成する工程
と、 該絶縁分離層上に、Ｓｉ種粒から形成され、該Ｓｉ基板
と同一結晶方位を有するＳｉ単結晶層を形成する工程
と、 該Ｓｉ単結晶層上に、島状に突出したＳｉ単結晶島をエ
ピタキシャル成長させる工程と、を備えてなる半導体受
動素子の製造方法。 - 【請求項６】 更に、上記Ｓｉ単結晶島上に抵抗用端子
を接続する工程を備えてなる請求項５記載の製造方法。 - 【請求項７】 更に、上記Ｓｉ単結晶島上に誘電体膜を
形成する工程と、 該誘電体層の上部と、該Ｓｉ単結晶島とに、夫々容量用
端子を接続する工程と、を備えてなる請求項５記載の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03295581A JP3124595B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体受動素子とその製造方法 |
| US08/254,677 US5635411A (en) | 1991-11-12 | 1994-06-06 | Method of making semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03295581A JP3124595B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体受動素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136339A JPH05136339A (ja) | 1993-06-01 |
| JP3124595B2 true JP3124595B2 (ja) | 2001-01-15 |
Family
ID=17822487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03295581A Expired - Fee Related JP3124595B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体受動素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3124595B2 (ja) |
-
1991
- 1991-11-12 JP JP03295581A patent/JP3124595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136339A (ja) | 1993-06-01 |
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