JPS6196748A - 誘電体分離基板及びその製造方法 - Google Patents
誘電体分離基板及びその製造方法Info
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- JPS6196748A JPS6196748A JP21805184A JP21805184A JPS6196748A JP S6196748 A JPS6196748 A JP S6196748A JP 21805184 A JP21805184 A JP 21805184A JP 21805184 A JP21805184 A JP 21805184A JP S6196748 A JPS6196748 A JP S6196748A
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- Japan
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- island
- integrated circuit
- depth
- semiconductor integrated
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎ＬＬＬ
本発明は高耐圧部と中胴圧部若しくは低耐圧部、或いは
高耐圧部と中胴圧部及び低耐圧部を有する半導体集積回
路装置のための誘電体分離基板及びその製造方法に関す
る。
高耐圧部と中胴圧部及び低耐圧部を有する半導体集積回
路装置のための誘電体分離基板及びその製造方法に関す
る。
【Ｌ良１
一般にモノリシック集積回路の製造において、トランジ
スタ、抵抗等多数の構成素子を互いに分離する必要が有
る。現在この分離方式の代表的なものとして、ＰＮ分離
方式と誘電体分離方式が有る。後者の６式は絶縁材料と
して通常酸化膜を使用するので、ＰＮ分離方式に比べ寄
生容量が少なく、高耐圧化も容易である等の特徴が有る
。
スタ、抵抗等多数の構成素子を互いに分離する必要が有
る。現在この分離方式の代表的なものとして、ＰＮ分離
方式と誘電体分離方式が有る。後者の６式は絶縁材料と
して通常酸化膜を使用するので、ＰＮ分離方式に比べ寄
生容量が少なく、高耐圧化も容易である等の特徴が有る
。
以下従来の代表的な誘電体分離基板の製造方法について
図面を参照しつつ順次説明する。
図面を参照しつつ順次説明する。
第１図（Ｊに示される如く、単一導電性の単結晶シリコ
ン基板１の主表面に選択エツチング法により分離溝２を
形成する。次に熱拡散法又はイオン注入法等の公知の方
法により単結晶シリコン基板１と同一導電性の高濃度埋
込層３を形成し、ざらにその上に絶縁様の酸化膜４を被
着させることにより第１口出）の構造が得られる。ざら
に第１図（Ｃ）に示される如く、酸化膜４上にシリコン
塩化物等の気相反応によって多結晶シリコン層５を形成
する。次にこの多結晶シリコン層を支°持体層６とし、
破線で示された位置まで研磨することにより第１図（小
に示される誘電体分離基板８が得られる。この誘電体分
離基板８は互いに絶縁用の酸化膜４により絶縁分離され
た複数の単一導電性の島７を有し、また酸化膜４近傍の
単結晶は島７の単結晶と同一導電性で高濃度の埋込層３
となる。
ン基板１の主表面に選択エツチング法により分離溝２を
形成する。次に熱拡散法又はイオン注入法等の公知の方
法により単結晶シリコン基板１と同一導電性の高濃度埋
込層３を形成し、ざらにその上に絶縁様の酸化膜４を被
着させることにより第１口出）の構造が得られる。ざら
に第１図（Ｃ）に示される如く、酸化膜４上にシリコン
塩化物等の気相反応によって多結晶シリコン層５を形成
する。次にこの多結晶シリコン層を支°持体層６とし、
破線で示された位置まで研磨することにより第１図（小
に示される誘電体分離基板８が得られる。この誘電体分
離基板８は互いに絶縁用の酸化膜４により絶縁分離され
た複数の単一導電性の島７を有し、また酸化膜４近傍の
単結晶は島７の単結晶と同一導電性で高濃度の埋込層３
となる。
かかる従来の誘電体分離基板に於いては第１図（市に図
示された如く、単結晶シリコンの島の深さが全て同一に
なることが欠点であった。すなわち５ 高耐圧
部と中胴圧部又は低耐圧部が同一半導体集積回路装置に
共存して形成される場合にも高耐圧部の要求耐圧に応じ
て、高耐圧部の空乏層の広がり深さで単結晶シリコンの
島の深さが一義的に決ってしまうのである。従ってこの
様な同−深さの誘電体分離基板を用いて半導体集積回路
装置を構成した場合、中胴圧部又は低耐圧部の構成素子
の特性低下が避けられなかった。例えばトランジスタの
場合はコレクタ抵抗γＳＣの増加に伴なうコレクタ飽和
電圧ＶＣＥ （ｓａｔ ）の増加、利゛得低戚幅積ｆＴ
の低下等が生じ、ダイオードの場合は内部抵抗γＳの増
加に伴なうＶＦの増加等生じる等の種々の欠点が生じて
いた。
示された如く、単結晶シリコンの島の深さが全て同一に
なることが欠点であった。すなわち５ 高耐圧
部と中胴圧部又は低耐圧部が同一半導体集積回路装置に
共存して形成される場合にも高耐圧部の要求耐圧に応じ
て、高耐圧部の空乏層の広がり深さで単結晶シリコンの
島の深さが一義的に決ってしまうのである。従ってこの
様な同−深さの誘電体分離基板を用いて半導体集積回路
装置を構成した場合、中胴圧部又は低耐圧部の構成素子
の特性低下が避けられなかった。例えばトランジスタの
場合はコレクタ抵抗γＳＣの増加に伴なうコレクタ飽和
電圧ＶＣＥ （ｓａｔ ）の増加、利゛得低戚幅積ｆＴ
の低下等が生じ、ダイオードの場合は内部抵抗γＳの増
加に伴なうＶＦの増加等生じる等の種々の欠点が生じて
いた。
１肛悲１江
本発明は上記欠点を解決するため、各々の単結晶の島の
深さをその島を形成する半導体集積回路素子の要求耐圧
に応じて種々の深さとすることにより半導体集積回路素
子の深さ方向の構造寸法を最適化して特性低下を防止し
たエツチングマスク装置を構成する誘電体分離基板及び
その製造方法を提供することを目的とする。
深さをその島を形成する半導体集積回路素子の要求耐圧
に応じて種々の深さとすることにより半導体集積回路素
子の深さ方向の構造寸法を最適化して特性低下を防止し
たエツチングマスク装置を構成する誘電体分離基板及び
その製造方法を提供することを目的とする。
１１匹」え
上記目的を達成するため本発明は、共通の基板上に誘電
体膜により互いに絶縁された複数個の単結晶の島を有し
、誘電体膜近傍の単結晶はこの島の単結晶と同一導電性
で高濃度埋込層を有する誘電体分離基板の製造工程に於
いて、各々の単結晶の島の深さが稠々の異なる深さを持
つべく高濃度埋込層を形成する前にエツチング法により
単結晶の島の底を削除する工程を追加し、この島に形成
する半導体集積回路素子耐圧を満足する深さを得ること
が特徴である。
体膜により互いに絶縁された複数個の単結晶の島を有し
、誘電体膜近傍の単結晶はこの島の単結晶と同一導電性
で高濃度埋込層を有する誘電体分離基板の製造工程に於
いて、各々の単結晶の島の深さが稠々の異なる深さを持
つべく高濃度埋込層を形成する前にエツチング法により
単結晶の島の底を削除する工程を追加し、この島に形成
する半導体集積回路素子耐圧を満足する深さを得ること
が特徴である。
ＩＪＬ−九
以下本発明の実施例につき図面を参照しつつ詳細に説明
する。第２図くω〜（ｅ）は本発明の実施例を示す誘電
体分離基板の各製造工程に於ける断面図である。
する。第２図くω〜（ｅ）は本発明の実施例を示す誘電
体分離基板の各製造工程に於ける断面図である。
第２図（Ｊに於いて単一導電性の単結晶シリコン基板１
の主表面に従来技術と同様に選択エツチング法によって
分ＬＢｉ溝２を形成する。この分離溝２の深さは、その
深さと単結晶シリコン基板１の比抵抗とで決まるバルク
耐圧が本発明による誘電体分離基板を用いて公知のブレ
ーナ技術等で形成する半導体集積回路素子の内の高耐圧
部に要求されるバルク耐圧を十分溝たす値となるような
深さを選ぶ。この高耐圧部は第１図（ωに於いて符号っ
て示される。続いて中胴圧部１０及び低耐圧部１１が形
成される単結晶の島の底をエツチングするため酸化工程
、ホトリソグラフィ工程等の公知技術により酸化膜等の
エツチングマスク１２を形成する。
の主表面に従来技術と同様に選択エツチング法によって
分ＬＢｉ溝２を形成する。この分離溝２の深さは、その
深さと単結晶シリコン基板１の比抵抗とで決まるバルク
耐圧が本発明による誘電体分離基板を用いて公知のブレ
ーナ技術等で形成する半導体集積回路素子の内の高耐圧
部に要求されるバルク耐圧を十分溝たす値となるような
深さを選ぶ。この高耐圧部は第１図（ωに於いて符号っ
て示される。続いて中胴圧部１０及び低耐圧部１１が形
成される単結晶の島の底をエツチングするため酸化工程
、ホトリソグラフィ工程等の公知技術により酸化膜等の
エツチングマスク１２を形成する。
次に第２口出〉に図示される如（、エツチング法により
中胴圧部１０及び低耐圧部１１が形成される単結晶の島
の底をエツチングする。このエツチングの深さはエツチ
ングの結果残される単結晶の島の深さとかかる島の単結
晶シリコンの比抵抗とにより決まるバルク耐圧が前述の
半導体集積回路素子の内の中胴圧部１０に要求されるバ
ルク耐圧を十分溝たす深さとする。続いて低耐圧部１１
が形成される単結晶の島の底をエツチングするためにエ
ツチングマスク１２を除去後再び酸化工程、ホトリソグ
ラフィ工程等の公知技術によりエツチングマスク１３を
形成する。
中胴圧部１０及び低耐圧部１１が形成される単結晶の島
の底をエツチングする。このエツチングの深さはエツチ
ングの結果残される単結晶の島の深さとかかる島の単結
晶シリコンの比抵抗とにより決まるバルク耐圧が前述の
半導体集積回路素子の内の中胴圧部１０に要求されるバ
ルク耐圧を十分溝たす深さとする。続いて低耐圧部１１
が形成される単結晶の島の底をエツチングするためにエ
ツチングマスク１２を除去後再び酸化工程、ホトリソグ
ラフィ工程等の公知技術によりエツチングマスク１３を
形成する。
次にＨ２図（ｅ）に図示される如く、エツチング法によ
り低耐圧部１１が形成される単結晶の島の底をエツチン
グする。このエツチングの深さは前述の中胴圧部１０同
様低耐圧部１１に要求されるバルク耐圧を十分満たす深
さを残すまでの値とし、エツチング後エツチングマスク
１３を除去する。
り低耐圧部１１が形成される単結晶の島の底をエツチン
グする。このエツチングの深さは前述の中胴圧部１０同
様低耐圧部１１に要求されるバルク耐圧を十分満たす深
さを残すまでの値とし、エツチング後エツチングマスク
１３を除去する。
続いて第２図（小に図示される如く、従来と同様に熱拡
散法又はイオン注入法等により単結晶シリコン基板１と
同一導電性の高濃度埋込層３を形成し、さらにその上に
絶縁用の酸化膜４を被着させる。
散法又はイオン注入法等により単結晶シリコン基板１と
同一導電性の高濃度埋込層３を形成し、さらにその上に
絶縁用の酸化膜４を被着させる。
次いで酸化膜４上に水素化合物（Ｓｔ Ｈ４＞、塩化物
（Ｓｉ Ｃｕ２．Ｓｉ Ｈ２Ｇ（！２ 、Ｓｉ ＨＣ（
！３）等の熱分解法或いは還元法による気相反応を用い
て多結晶シリコン層５を形成する。この多結晶シリコン
層５を支持体層６として図示された破線の位置まで研磨
、ポリッシュすることにより、第２図（ｅｌに図示され
た如き誘電体分離基板１５が得られる。すなわち、互い
に絶縁用の酸化膜４により絶縁分離された単結晶の島１
４が設けられ、絶縁用の酸化１１５！４近傍の単結晶は
島１４の単結晶と同一導電性の高濃度埋込層３を有し、
かつ各々の単結晶の島１４の深さは公知のプレーナ技術
等を用いてこの島１４に形成される半導体集積回路素子
の要求特性に対して最適化された深さを有している。
（Ｓｉ Ｃｕ２．Ｓｉ Ｈ２Ｇ（！２ 、Ｓｉ ＨＣ（
！３）等の熱分解法或いは還元法による気相反応を用い
て多結晶シリコン層５を形成する。この多結晶シリコン
層５を支持体層６として図示された破線の位置まで研磨
、ポリッシュすることにより、第２図（ｅｌに図示され
た如き誘電体分離基板１５が得られる。すなわち、互い
に絶縁用の酸化膜４により絶縁分離された単結晶の島１
４が設けられ、絶縁用の酸化１１５！４近傍の単結晶は
島１４の単結晶と同一導電性の高濃度埋込層３を有し、
かつ各々の単結晶の島１４の深さは公知のプレーナ技術
等を用いてこの島１４に形成される半導体集積回路素子
の要求特性に対して最適化された深さを有している。
この様にして得られた誘電体分離基板を用いることによ
り、公知のブレーナ技術等を用いて後に構成される半導
体集積回路装置は構成要素である各々の半導体集積回路
素子の深さ方向の構造寸法が最適化されているため、ト
ランジスタではコレクタ抵抗γＳＣの減少に伴ないコレ
クタ飽和電圧Ｖｃｔ（Ｓａｊ）の減少、利得帯域幅積１
丁の増大、ダイオードでは内部抵抗γＳの減少に伴なう
ＶＦの減少等が可能になり、優れ午特性の半導体集積回
路装置が提供できる。
り、公知のブレーナ技術等を用いて後に構成される半導
体集積回路装置は構成要素である各々の半導体集積回路
素子の深さ方向の構造寸法が最適化されているため、ト
ランジスタではコレクタ抵抗γＳＣの減少に伴ないコレ
クタ飽和電圧Ｖｃｔ（Ｓａｊ）の減少、利得帯域幅積１
丁の増大、ダイオードでは内部抵抗γＳの減少に伴なう
ＶＦの減少等が可能になり、優れ午特性の半導体集積回
路装置が提供できる。
尚、上記実施例に於いては誘電体分離基板の単結晶の島
が単一導電性である場合を例にして説明したが、異種の
導電性の島を持つ相補形誘電体分離基板の場合にも本願
発明を適用できることは勿論である。
が単一導電性である場合を例にして説明したが、異種の
導電性の島を持つ相補形誘電体分離基板の場合にも本願
発明を適用できることは勿論である。
ＲＪＢｌ力」Ｌ
以上説明した如く、本発明による誘電体分離基板は単結
晶の島に形成する半導体集積回路素子の要求耐圧に応じ
て島の深さ方向の構造寸法が最適化される様種々の異な
る深さの島が形成されるため、各々の島に形成する半導
体集積回路素子の特性低下を防止することが可能になり
、優れた半導体集積回路装置が得られる効果を有する。
晶の島に形成する半導体集積回路素子の要求耐圧に応じ
て島の深さ方向の構造寸法が最適化される様種々の異な
る深さの島が形成されるため、各々の島に形成する半導
体集積回路素子の特性低下を防止することが可能になり
、優れた半導体集積回路装置が得られる効果を有する。
【図面の簡単な説明】
第１図（ａ）〜（ｄ〉は従来の誘電体分離基板の製造方
法を示す各工程に於りる断面図、第２図（ω〜（ｅｌは
本発明による誘電体分離基板のｒｌＪ造方法の一実施例
を示す各工程に於ける断面図である。 主要部分の符号の説明 １・・・・・・単結晶シリコン基板 ２・・・分離溝 ３・・・・・・高濃度埋込層 ４・・・・・・絶縁用酸化膜 ５・・・・・・多結晶シリコン層 ６・・・・・・支持体層 ７．１４・・・・・・単結晶シリコンの島８．１５・・
・・・・誘電体分離基板 ９・・・・・・高耐圧部 １０・・・・・・中胴圧部 １１・・・・・・低耐圧部
法を示す各工程に於りる断面図、第２図（ω〜（ｅｌは
本発明による誘電体分離基板のｒｌＪ造方法の一実施例
を示す各工程に於ける断面図である。 主要部分の符号の説明 １・・・・・・単結晶シリコン基板 ２・・・分離溝 ３・・・・・・高濃度埋込層 ４・・・・・・絶縁用酸化膜 ５・・・・・・多結晶シリコン層 ６・・・・・・支持体層 ７．１４・・・・・・単結晶シリコンの島８．１５・・
・・・・誘電体分離基板 ９・・・・・・高耐圧部 １０・・・・・・中胴圧部 １１・・・・・・低耐圧部
Claims (2)
- （１）誘電体膜により互いに絶縁された複数の単結晶の
島を有し、前記誘電体膜近傍の単結晶は前記島の単結晶
と同一導電性の高濃度埋込層を形成し、前記単結晶の島
の各々の深さ方向の寸法は当該島に形成する半導体回路
素子耐圧を満足するための互いに異なる少なくとも２つ
の値をもつ様に形成されていることを特徴とする誘電体
分離基板。 - （２）誘電体膜により互いに絶縁された複数の単結晶の
島有し、前記誘電体膜近傍の単結晶は前記島の単結晶と
同一導電性の高濃度埋込層を形成する誘電体分離基板の
製造工程に於いて、前記各々の単結晶の島の深さ方向の
寸法が、当該島に形成する半導体集積回路素子耐圧を満
足する値となるべく、前記高濃度埋込層の形成以前に前
記単結晶の島の底を選択エッチングする工程を有するこ
とを特徴とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21805184A JPS6196748A (ja) | 1984-10-17 | 1984-10-17 | 誘電体分離基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21805184A JPS6196748A (ja) | 1984-10-17 | 1984-10-17 | 誘電体分離基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196748A true JPS6196748A (ja) | 1986-05-15 |
Family
ID=16713879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21805184A Pending JPS6196748A (ja) | 1984-10-17 | 1984-10-17 | 誘電体分離基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196748A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112096A (ja) * | 1988-10-21 | 1990-04-24 | Matsushita Electric Works Ltd | Ｉｃ化された感知器 |
| US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
| JPH05326682A (ja) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
-
1984
- 1984-10-17 JP JP21805184A patent/JPS6196748A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112096A (ja) * | 1988-10-21 | 1990-04-24 | Matsushita Electric Works Ltd | Ｉｃ化された感知器 |
| US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
| JPH05326682A (ja) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
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