JPH0626215B2 - 多結晶側壁接触トランジスタ並びに集積回路及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的には電子デバイスに関するものであり、
更に詳しく云うと大規模集積回路に用いるのに適した側
壁接触を有する小型高性能デバイスとしての多結晶側壁
接触トランジスタ並びに集積回路及びその製造方法に関
する。

［発明の概要］ 埋込んだ多結晶導体多重層を用いて１つ又は複数の柱状
エピタキシャル単結晶デバイス領域への側面接触を行う
ことによって、最小寄生接合面積を有する改良された半
導体デバイスを形成する。横方向多結晶コンタクトは互
に、また基板から分離されており、デバイスの上表面に
まで延びている少なくとも１つの多結晶柱を有し一番底
部の多結晶層への外部接触を可能にする。横方向エピタ
キシャル−多結晶側壁コンタクトは介在する酸化物層の
下方で引っ込んでいてそれらの層をエピタキシャル柱の
中央における活性デバイス領域から分離している。

この構造は３つの誘電体層とそれらの層の間にはさまれ
た２つの多結晶層とを堆積させることによって作られ
る。一番底の多結晶層及び基板まで穴を異方性エッチン
グする。多結晶層の露出したエッジを酸化する。デバイ
ス用の単結晶柱をエピタキシャル成長させる穴において
これらのエッジ酸化物領域を除去する。残っているエッ
ジ酸化物領域は埋込み導体層、接点（コンタクト）及び
分離壁を分離する。一番底の多結晶層からデバイス表面
にまで延びている多結晶柱はエピタキシャル成長層の単
結晶柱と同時に作られる。この構造は自己整合化プロセ
スに適合した構造である。

［従来の技術］ 半導体技術においては寸法がより小さいトランジスタを
製造したいという希望が引き続き存在している。これは
多くの応用例において、より小さいデバイスによって性
能がより速く、電力消費がより少なく、より複雑な回路
を得ることができるからである。個々のデバイスが電気
的に互いに絶縁されていることもまた一般的に所望され
る。

例えば高速低電力用バイポーラトランジスタ及び集積回
路では、個々のデバイスは接合分離及び半導体基板内の
酸化物を充てんした溝(trenches)の組合せによって通常
分離される。一般的には金属相互接続がデバイスの活性
部分の上表面上のエミッタ、ベース及びコレクタコンタ
クト領域に対して行われる。最小デバイスサイズはリソ
グラフィー上の寸法、連続するマスク層間のアライメン
ト許容差を与える必要性、及びデバイス表面上にコンタ
クトを作る必要性によって通常制約される。

現在使用できるデバイス構造及び方法を用いると非常に
複雑な集積回路を作ることができるが、それらの回路は
多くの重大な制約がある。例えば、一般的なプレーナバ
イポーラトランジスタでは、ベース−コレクタ接合面積
及びコレクタ−基板接合面積は、接触（コンタクト）領
域のためにデバイスの上表面上に余地を設ける必要があ
るため、所望するトランジスタ動作のためだけに必要と
される面積よりも大きい。これらの所望する接合面積よ
りも大きい面積はデバイス又は回路の性能を制限する望
ましくない寄生キャパシタンスを導入する可能性があ
る。これらのより大きい面積はまた得ることができる記
憶密度及び回路の複雑さを制限する可能性がある。

この問題に対する部分的解決策が横方向（側壁方向）多
結晶ベースコンタクトを用いた“柱状(pillar)”トラジ
スタを使用することによって先行技術において提案され
ている。しかし、これらの先行技術の構造は尚過剰なコ
レクター基板キャパシタンスの問題点をかかえており、
基板−コレクタコンタクトを有するために相互接続が容
易でない。従って、先行技術の１つ又は複数の制約を克
服又は回避したデバイス構造及び製造方法に対する必要
性が依然として存在する。

［発明が解決しようとする課題］ 従って、本発明の目的はベース−コレクタ及びコレクタ
−基板接合面積を縮小した最小形状半導体デバイスとし
ての多結晶側壁接触トランジスタ並びに集積回路及びそ
の製造方法を提供することである。

本発明のもう１つの目的は、埋込まれた活性デバイス領
域への電気的接続が側面で行われる半導体デバイスとし
ての多結晶側壁接触トランジスタ並びに集積回路及びそ
の製造方法を提供することである。

本発明のもう１つの目的は、ベース及びコレクタ領域へ
の埋込んだ側壁接点を用いるバイポーラトランジスタと
しての多結晶側壁接触トランジスタ並びに集積回路及び
その製造方法を提供することである。

本発明のもう１つの目的は、個々に分離できるデバイス
構造としての多結晶側壁接触トランジスタ並びに集積回
路及びその製造方法を提供することである。

本発明のもう１つの目的は、デバイス活性領域、接点及
び分離壁を自己整合することができ、その寸法及び分離
を単一のマスキング層によって制御できるデバイスとし
ての多結晶側壁接触トランジスタ並びに集積回路及びそ
の製造方法を提供することである。

本発明のもう１つの目的は、側壁デバイスコンタクトと
同時に形成した分離された埋込み導体層を用いてデバイ
ス及びデバイス領域を相互接続できる改良された多結晶
側壁接触トランジスタ並びに集積回路及びその製造方法
を提供することである。

ここに用いられている“多結晶”又は“ポリ(poly)”と
いう技術用語は固体のすべての非単結晶形を含むことが
意図されている。ここで用いられている“ディップエッ
チング”という技術用語はすべての形のブランケットエ
ッチング又は浸食を含むことを意図されており、湿式化
学エッチングだけに限定することを意図していない。

［課題を解決するための手段］ 上記の、及びその他の目的及び利点の達成は本発明を通
じて行われるが、本発明においては単結晶基板と単結晶
半導体材料の柱(pillar)とが備えられており、この柱の
下方の表面は基板上にありこの柱の上方の表面は基板か
ら離れていて下方の表面と上方の表面との間には側壁が
あり、またこの柱は柱を通って側壁へ横方向に延びてい
る少なくとも第１及び第２のデバイス領域を有する。側
壁において単結晶柱の第１デバイス領域と接触しデバイ
スの上表面へ延びるために、基板から電気的に絶縁され
ているほぼ水平な多結晶導体領域が備えられている。基
板及び第１多結晶導体領域から電気的に絶縁されている
第２のほぼ水平な多結晶導体領域は側壁において単結晶
柱の第２デバイス領域に接触している。ほぼ水平な誘電
体層が基板と第１及び第２多結晶導体層の間に備えられ
ている。単結晶柱はそれが多結晶導体層と出合う場所に
横方向延長部分を有し、これらの横方向延長部分は多結
晶導体層にある誘電体層の下方で外方向へ突出してい
る。これらの突出部分は、多結晶−単結晶接合面が単結
晶柱の中央部分から横方向に確実に分離されるようにす
る。分離は水平な埋込み多結晶導体層が垂直導体と出合
うそれら導体層のエッジ（端部）に形成された誘電体領
域によって、また介在する水平誘電体層によって行われ
る。埋込み多結晶導体層及び単結晶又は多結晶柱は、相
異なるデバイス及び／又はデバイス領域を電気的に接続
するため追加の相互接続手段を与える。

第３デバイス領域が単結晶柱の上表面に設けられてい
る。誘電体層が第２多結晶導体領域の上方に備えられて
いる。接触穴がこの誘電体層に設けられていて、単結晶
柱の頂部上の第３デバイス領域への、また第２多結晶導
体層及び上表面上の第１多結晶導体層の延長部への電気
的接触を行う。

上記の、及びその他の目的及び利点は、多結晶側壁接触
トラジスタを形成するプロセスを提供する本発明を通じ
て更に達成される。

このプロセスは、 第１誘電体、第１多結晶導体、第２誘電体、第２多結晶
導体及び外表面を有する第３誘電体の重畳層をその上に
有する半導体基板を備えることと、 基板、第１、第２及び第３誘電体層及び第１及び第２多
結晶導体層の各々の第１、第２及び第３部分の上方にそ
れぞれ第１、第２及び第３開口部を有する第１マスキン
グ層を外表面上に形成することと、 この第１マスク層を用いて、第３誘電体層の第１、第２
及び第３部分を除去して第２多結晶導体層の第１、第２
及び第３部分を露出させることと、 第２多結晶導体層の第３部分を覆う第２マスキング層を
作り、第２多結晶導体層及び第２誘電体層の第１及び第
２部分を除去し、それにより第１多結晶導体層の第１及
び第２部分を露出させることと、 その後、第１多結晶導体層の第２部分を覆う第３マスキ
ング層を作り、第１多結晶導体層の第１部分及び第１誘
電体層の第１部分を除去すことと、 第１、第２及び第３マスキング層の残りの部分を除去す
ることと、 その後、基板の第１部分、第１多結晶導体層の第２部
分、第２多結晶導体層の第３部分、第１開口部の下で露
出されている第１及び第２多結晶導体層の第１エッジ部
分、及び第２開口部の下で露出されている第２多結晶導
体層の第２エッジ部分を部分的に酸化することと、 次に、(a) 基板の第１部分の上方に第１開口部より大き
い第４開口部を有する第４マスキング層を備えて第４開
口部を通じて等方性エッチングを行い、基板の第１部分
及び第１及び第２多結晶導体層のエッジ部分を露出させ
ること、(b) その後、第１開口部より大きい第５開口部
を有し第１多結晶導体層の第２部分の上方に位置する第
５マスキング層を備えて第５開口部を通じて異方性エッ
チングを行い、第１多結晶導体層の第２部分を露出さ
せ、一方では第２多結晶導体層の第２エッジ部分上の酸
化物をほぼそのまま残しておくことを(a)の次に(b) 、
又は(b) の次に(a) のいづれかの順序で行うことと、 その後、第４及び第５マスキング層の残っている部分を
除去することと、 次に、基板の第１部分の上方に第１及び第２多結晶導体
層の第１エッジ部分と接触している単結晶導体領域を形
成し、第１多結晶導体層の第２部分の上方に多結晶導体
接触領域を形成することと、 単結晶導体領域内にデバイスを作ることと、 第２多結晶導体領域の第３部分、単結晶半導体領域及び
多結晶導体接触領域への電気的接続を行うことを含んで
いる。

ＮＰＮバイポーラトランジスタは、単結晶領域の下方部
分にＮ形ドーピングを行って第１多結晶導体層と接触し
ているコレクタを形成し、単結晶領域の中央部にＰ形ド
ーピングを行って第２多結晶導体層と接触しているベー
スを形成し、単結晶半導体領域の上表面にＮ形ドーピン
グを行ってエミッタを形成することによって作るのが便
利である。単結晶領域の上表面の周辺部には横方向誘電
体スペーサがオプションとして用いられているので、追
加のマスキングステップを行わなくても、エミッタを単
結晶領域の中央に注入できる。

分離されたデバイス間に位置する第１及び第２多結晶導
体層の部分は個々の分離されたデバイスを一緒にワイヤ
で連結するための埋込まれた相互接続部となり、デバイ
ス領域及びコンタクトと同時に形成すのが便利である。
このプロセスはデバイスの活性領域、コンタクト、デバ
イスを取り囲む分離領域、及び埋込まれた相互接続部と
それへのコンタクトの位置を定めるのに単一マスキング
層を用いる。これは大きな利点である。多結晶導体はシ
リコンで作るのが便利であるが、その他の半導体、珪化
物、金属間化合物又はそれらの組合せも使用できる。他
結晶導体は活性デバイス領域用の単結晶柱を作るのに必
要なプロセスに耐えなければならない。

従って、本発明の構成は以下に示す通りである。即ち、
本発明は単結晶基板(61)と、 前記基板(61)上に載っている下表面、前記基板(61)から
離れている上表面及び下表面と上表面の間の側壁を有
し、単結晶柱(90)を通って横方向へ前記側壁まで延びて
いる少なくとも第１（90ｂ）及び第２（90ｄ）の領域を
有する単結晶半導体材料の柱(90)と、 前記基板(61)から電気的に絶縁しており、前記側壁で前
記単結晶柱(90)の前記第１デバイス領域（90ｂ）と接触
し、前記デバイスの上表面にまで延びている多結晶柱(9
2)を有するほぼ水平な第１多結晶導体層(63)と、 前記基板(61)及び前記第１多結晶導体層(63)から電気的
に絶縁されており、前記側壁において前記単結晶柱の前
記第２デバイス領域（90ｄ）と接触しているほぼ水平な
第２多結晶導体層(65)と、 前記基板(61)と前記第１多結晶導体層(63)との間のほぼ
水平な第１誘電体層(62)、前記第１(63)及び第２多結晶
導体層(65)間の第２誘電体層(64)、及び前記第２多結晶
導体層(65)の上方の第３誘電体層(66)とを含み、 前記第１単結晶柱(90)は第１及び第２横方向延長部を有
しその延長部においてその柱は前記第１(63)及び第２多
結晶導体層(65)と出会っており、前記第１横方向延長部
は前記第２誘電体層(64)の下方で外に向って突出してお
り、前記第２横方向延長部は前記第３誘電体層(66)の下
方で外に向って突出しており、 前記単結晶柱(90)から離れて前記第１多結晶導体層(63)
の横方向エッジ（端部）に形成された第１分離手段（84
ｂ）と、 前記単結晶柱(90)から離れて前記第２多結晶導体層(65)
の横方向エッジ及び前記第２多結晶導体層に形成された
第２分離手段（84ｃ）とを含む、 多結晶側壁接触トランジスタとしての構成を有する。

或いはまた、個々の分離領域（94ａ）によって取り囲ま
れた複数の柱状トランジスタ(60)と、 前記分離領域（94ａ）内に複数の第１部分を有していて
前記柱状トランジスタ(60)に対する側壁接触を設け、前
記第１部分と同時に形成され前記分離領域（94ａ）の外
側に位置している複数の第２部分を有し、前記第２部分
は前記複数の柱状トランジスタ(60)のうちの少なくとも
２個と相互接続させる埋込み導体層(105)とを含む、 多結晶側壁接触トランジスタ集積回路としての構成を有
する。

或いはまた、第１誘電体層(62)、第１多結晶導体層(6
3)、第２誘電体層(64)、第２多結晶導体層(65)及び外表
面を有する第３誘電体層(66)からなる重畳層をその上に
有する半導体基板(61)を与える工程と、 前記基板、前記第１(62)、第２(64)及び第３誘電体層(6
6)及び前記第１(63)及び第２多結晶導体層(65)の各々の
第１（ａ）、第２（ｂ）及び第３部分（ｃ）の上方にそ
れぞれ第１(810) 、第２(820) 及び第３開口部(830) を
有する第１マスキング層(68)を前記外表面上に形成する
工程と、 前記第３誘電体層(66)の前記第１（66ａ）、第２（66
ｂ）及び第３部分（66ｃ）を除去し、前記第２多結晶導
体層(65)の前記第１（65ａ）、第２（65ｂ）及び第３部
分（65ｃ）を露出させる工程と、 第２マスキング層(69)を作って前記第２多結晶導体層(6
5)の前記第３部分（65ｃ）を覆う工程と、 前記第２多結晶導体層(65)及び第２誘電体層(64)の前記
第１（65ａ，64ａ）及び第２部分（65ｂ，64ｂ）を除去
し、前記第１多結晶導体層(63)の前記第１（63ａ）及び
第２部分（63ｂ）を露出させる工程と、 第３マスキング層(70)を作って前記第１多結晶導体層(6
3)の前記第２部分（63ｂ）を覆う工程と、 前記第１多結晶導体層(63)の前記第１部分（63ａ）及び
前記第１誘電体層(62)の前記第１部分（62ａ）を除去す
る工程と、 前記基板(61)の前記第１部分（61ａ）、前記第１多結晶
導体層(63)の前記第２部分（63ｂ）、前記第２多結晶導
体層(65)の前記第３部分（65ｃ）、前記第１開口部(81
0)の下に露出されている前記第１(63)及び第２多結晶導
体層(65)の第１エッジ部分（81ｂ，81ｃ）、及び前記第
２開口部(820) の下に露出されている前記第２多結晶導
体層(65)の第２エッジ部分（82ｃ）を部分的に酸化する
工程と、 次に、(a) 前記第１開口部(810) より大きい第４開口
部(850) を有し前記第１多結晶導体層(63)の前記第２部
分（63ｂ）の上方にある第４マスキング層(71)を備え、
前記第１多結晶導体層(63)の前記第２部分（63ｂ）への
前記第４開口部(850) を通じて異方性エッチングを行う
一方で、前記第２多結晶導体層(65)の前記第２エッジ部
分（82ｃ）上の前記酸化物をもとの場所にほぼそのまま
残しておくことと、(b) 前記第１開口部(810) より大
きい第５開口部(860) を有し前記基板(61)の前記第１部
分（61ａ）の上方にある第５マスキング層(72)を備え、
前記第５開口部(860) を通じて等方性エッチングを行っ
て前記基板(61)の前記第１部分（61ａ）及び前記第１(6
3)及び第２多結晶導体層(65)の前記第１エッジ部分（63
ｈ，65ｈ）を露出させることを(a) と(b) のいずれかの
順序で行う工程と、 次に、前記基板(61)の前記第１部分（61ａ）の上方にあ
って前記第１(63)及び第２多結晶導体層(65)の前記第１
エッジ部分（63ｈ，65ｈ）と接触している単結晶半導体
領域(90)を形成する工程と、 前記第１多結晶導体層(63)の前記第２部分（63ｂ）の上
方に多結晶導体接点領域(92)を形成する工程と、 前記単結晶半導体領域(90)に多結晶側壁接触トランジス
タを形成する工程と、 前記第２多結晶導体領域(65)の前記第３部分（65ｃ）、
前記単結晶領域(90)及び前記多結晶導体コンタクト領域
(92)への電気的接続部(96)を形成する工程とを含む、 多結晶側壁接触トランジスタの製造方法としての構成を
有する。

［実施例］ 説明のためにここに図示するデバイス構造はＮ層とＰ層
の特定の組合せを有するバイポーラデバイスとして示さ
れている。しかし、これらのデバイス構造及びドーピン
グした層の組合せは単に理解を助ける手段として掲示し
たにすぎないのであって制限的なものとする意図はな
く、Ｎ及びＰ層又は領域のその他の組合せ及びその他の
デバイスの種類も本発明の開示内容により同様に適用し
製造することができることを当業者は理解するものと思
われる。本発明の多結晶側壁接触トランジスタ並びに集
積回路及びその製造方法は、相互接続又はその他のため
にデバイス領域への多数の側壁コンタクト及び／又は多
数の埋込み導体層を必要とするいかなる構造にも適用す
る。接触（コンタクト）はオーム性接触、整流性接触又
は注入(injecting) 性接触でもよい。

第１図Ａ〜第１図Ｂは先行技術により製造された一般的
な半導体デバイス（バイポーラトランジスタ）の一部の
簡略化した模式的断面構造図及び模式的平面図を示す。
半導体デバイス部分10はエピタキシャル層12によって覆
われ埋込まれた埋込みＮ^＋領域16を有するＰ形基板11、
Ｎ形コレクタ領域17、Ｐ形ベース領域19、Ｎ^＋エミツタ
領域領域23、Ｎ^＋コレクタコンタクト領域18、Ｐ^＋ベー
スコンタクト領域20及び誘電体層13からなる。誘電体層
13は第１図Ｂにおいては透明である。デバイス部分10は
誘電体分離壁14によって囲まれている。コレクタコンタ
クト領域18は追加の誘電体分離壁15によってＮ^＋エミッ
タ領域23から分離されている。電気的コンタクト22a、2
2b及び22cはベースコンタクト領域20、Ｎ^＋エミッタ領
域23及びコレクタコンタクト領域18へそれぞれ設けられ
ている。そのようなデバイスを製作する手段は技術上周
知である。

第１図Ｃは先行技術において知られている別のバイポー
ラデバイス（トランジスタ）の構造の簡略化した模式的
断面構造図を示す。半導体デバイス部分30はコレクタ領
域26が埋込まれているＰ形基板21を含む。誘電体層31は
コレクタ部分28、ベース部分29及びエミッタ部分33を含
む柱状の単結晶デバイス領域27を囲んでいる。第１図Ａ
の半導体デバイス部分10の構造とは対照的に、第１図Ｃ
の半導体デバイス部分30のベース部分29は半導体デバイ
ス部分30の上表面に直接に延びていない。そうではなく
て、ベース部分29への接触は、側壁方向（横方向）の周
辺部において柱状の単結晶デバイス領域27のベース部分
29に接触しているＰ^＋多結晶導体層34によって行われ
る。半導体デバイス部分30への電気的接触はＰ^＋多結晶
導体層34の領域に接触している金属32ａ、エミッタ部分
33に接触している金属32ｂ、及び埋込まれたコレクタ領
域26に接触している金属32ｃによって行われる。

第１図Ａの構造の欠陥は、上表面上にコンタクトを設け
るために活性ベース領域及びコレクタ領域が延びている
ためにベース−コレクタ接合面積及びコレクタ−基板接
合面積が大きくなるという点である。第１図Ｃの構造
は、ベースコンタクトを設けるために追加のベース−コ
レクタ接合面積を必要としないので或る程度の改善は行
われている。しかし、第１図Ｃの構造はコレクタ−基板
接合面積を大幅には減少させない。他の点とともに、こ
のより大きなコレクタ−基板接合面積はデバイス性能を
低下させ、デバイスのサイズを増大させる可能性があ
る。更に、コレクタ接触（コンタクト）が、基板上にあ
るので分離及びステップカバレッジ(step coverage)
（段差部被覆）が一層難しくなる。

これらの、及びその他の問題点は本発明による第２図Ａ
〜第２図Ｄの構造によって解決される。第２図Ａ〜第２
図Ｄは42〜46の重畳層を有する基板41を含むデバイス部
分40の簡略化した概略断面図を示す。単結晶柱49が42〜
46の重畳層を貫通しており、その単結晶柱49内にはＮ^＋
埋込みコレクタ49ａ、Ｎ形コレクタ領域49ｂ、Ｐ形ベー
ス領域49ｃ及びＮ^＋エミッタ領域49ｄが形成されてい
る。Ｎ^＋埋込みコレクタ49ａＮ形コレクタ領域49ｂ及び
Ｐ形ベース領域49ｃへの電気的接触（コンタクト）は、
単結晶柱49の周辺部においてそれぞれ多結晶領域43及び
45によって内部的に行われる。多結晶領域43及び45は誘
電体領域42、43ａ、44及び45ａ、45ｂによって基板か
ら、また互に分離されている。単結晶又は誘電体領域59
もまた重畳層42〜46を貫通している。単結晶又は誘電体
領域59はそれぞれ誘電体領域43ａ及び45ａによって多結
晶領域43及び45から分離されている。

コレクタコンタクト用の多結晶領域43はデバイス用の単
結晶柱49に接触している比較的薄い横方向接触部分47ａ
と、横方向接触部分47ａを外部コレクタコンタクト50ｃ
へ接続する多結晶柱部分47ｂとからなる。ベースコンタ
クト用の多結晶領域45は比較的薄い横方向接触部分48ａ
と、外部ベースコンタクト50ａへ延びているオプション
の垂直部分48ｂとからなる。垂直部分48ｂは例えば第３
図Ｆに示されているように外部ベースコンタクト50ａの
一部として形成してもよい。外部エミッタコンタクト50
ｂはデバイス用の単結晶柱49のＮ^＋エミック領域49ｄと
接触している。

第２図Ｂ〜第２図Ｄは構造内の相異るレベルにおいて第
２図Ａの構造を切断した簡略化した概略断面図を示す。
理解を容易にするために、第２図Ｂ〜第２図Ｄにおいて
は単結晶領域は白地のまま示してあり、誘電体領域は斜
線 で陰影をつけて示してあり、多結晶領域は点々 をつけて示してある。第２図Ｂ〜第２図Ｃにおいて、横
方向接触部分47ａ及び48ａの上方の多結晶柱部分47ｂ及
び垂直部分48ｂの位置は破線によって示されている。59
は単結晶として図示してあるが、それは誘電体又は多結
晶又はそれらの組合せとすこともできる。

第２図Ａ〜第２図Ｄの構造は、ベースとコレクタコンタ
クトの両方が多結晶領域43及び45によって製造されてい
るので、単結晶柱49からなる活性デバイス領域は必要な
駆動電流を与えるだけの大きさがあれば十分であり、平
面的なコンタクト領域を設けるための追加の面積を必要
としない。従って、ベース−コレクタ接合面積とコレク
タ−基板接合面積が小さくなっている。構造上の特徴と
して、この組合せはデバイスに関連した寄生キャパシタ
ンス及び直列ベース抵抗を減少させ、従ってデバイス面
積を大きくしないで性能を改善することができる。この
構造はコレクタ、ベース及びエミッタを有するバイポー
ラトランジスタで説明されているが、埋込み横方向コン
タクト（接触）を用いる別の種類のデバイス構造に対し
てもまた同様に適用して形成できることは当業者にも明
らかであると思われる。例えば、Ｐ形ベース領域49ｃに
おけるＰ形ベースドーピグプロセスを省略してＰ^＋多結
晶領域からなる横方向接触部分48ａが単結晶柱49のＮ形
ドーピングした部分に直接接触するようにすることによ
り、第２図Ｂにおける単結晶柱49を垂直に延ばして単結
晶柱が分離壁としての誘電体領域43ａと交差して多結晶
領域からなる横方向接触部分48ａを２つの部分に分割
し、そのうちの一方の部分が単結晶柱49を取り囲むので
はなく、単結晶柱49のいずれかの側にあるようにするこ
とによって、横形（ラテラル）トランジスタを作っても
よい。その場合、十分なＰ型ドーパントがＮ形ドーピン
グした単結晶柱49内へ外方向拡散(out-diffuse) として
単結晶柱49の各々の側にＰＮ接合を変形することにな
る。

第２図Ａ〜第２図Ｄの構造のもう１つの特徴は、多結晶
領域43、45と単結晶柱49の領域との間の接合面が誘電体
領域46及び44の下で引っ込んでいるので、主として単結
晶柱49の領域の中央部分で起きるデバイス動作を妨げな
いという点である。この結果デバイス性能が改善され
る。

第３図Ａ〜第３図Ｋは本発明の別のいくつかの実施例に
よる第２図Ａ〜第２図Ｄに示したデバイスの相異なる製
造工程における簡略化した概略断面図を第２図より詳細
に示したものである。ＮＰＮバイポーラトランジスタの
製造工程について説明しているが、他のドーパントも使
用でき、他のデバイス構造又は他の種類のデバイスにも
適用可能であり、またドーピングの種類及び場所も適当
に変えることができる。これらのデバイスをここに教示
した原理に従って、同様に製造できることは当業者は理
解するものと思われる。

第３図Ａに示されているように、デバイス部分60はＰ^＋
チャンネルストッパ領域61ｐを有するＰ形基板61を含
む。第３図Ａのデバイス部分60は個々の領域があるとい
う点で第２図Ａのデバイス部分40に類似している。Ｐ形
基板61は誘電体層62、Ｎ^＋多結晶導体層63、誘電体層6
4、Ｐ^＋多結晶導体層65及び誘電体層66によって覆われ
ている。層62〜64は介入するマスキング操作を何も行わ
ずに順次堆積及び／又は形成することが好ましい。この
方法によって高度の均質性と完全性をもった層62〜66を
作ることができる。これは高い製造歩留りを得ることは
大いに寄与し、本発明の特徴の１つである。

誘電体層62、64及び66は電気の絶縁体でなればならな
い。誘電体層62、64及び66はエピタキシャル単結晶シリ
コン柱90及び多結晶シリコン柱92（第３図Ｅ）の形成期
間中に汚染物質を分解又は浸出させないようにするため
に安定していなければならないという点も重要である。
更に、誘電体層62及び64は形成及びその後の加工期間中
に多結晶導体層63、65及びＰ形基板61の相互拡散及び短
絡を防止するために拡散バリヤとして働かなければなら
ない。誘電体層62、64及び66は例えば酸化シリコン、窒
化物又はそれらの組合せでもよいが、その他の誘電体材
料も使用できる。酸化シリコン及び窒化シリコンが好ま
しい。一般的な厚さは誘電体層62についてはＳｉＯ_２膜
0.02〜0.2 μｍ、誘電体層64についてはＳｉＯ_２膜0.2
〜0.3 μｍ、誘電体層66については窒化シリコン膜0.05
〜0.3 μｍを酸化シリコン膜0.05〜0.3 μｍの外層で覆
ったサンドイッチ構造とする。誘電体層66についてこの
組合せは、その後のエピタキシャル単結晶シリコン柱90
及び多結晶シリコン柱92の成長期間中の堆積選択性を良
くするものである。例えば、バイポーラトランジスタの
エミッタ−ベース接合部近傍におけるように、エピタキ
シャル単結晶シリコン柱90の近傍において又はその頂部
において形成される臨界接合部近傍のエピタキシャル成
長層−誘電体層接合面の改善を助長するものである。

Ｎ^＋多結晶導体層63及びＰ^＋多結晶導体層65は、活性デ
バイス領域内に望ましくない汚染物質を導入せずに、又
は分解又は融解せずにエピタキシャル単結晶シリコン柱
90及び多結晶シリコン柱92を形成するのに必要な加工に
耐えるのに十分な安定性をもった導電性材料でなければ
ならない。ドーピングした多結晶シリコが適している
が、例えば金属、珪化物又は金属間化合物のような他の
導電性材料も上述した性質をもっていれば使用できる。
当業者は余計な実験をせずに適当な材料を選択する方法
を知っていると思う。ドーヒングしたポリシリコンの場
合には、0.05〜0.5 μｍの範囲の厚さが適当であり、0.
1 〜0.3 μｍが好ましい。誘電体層62、64、66及び多結
晶導体層63、65は技術上周知の方法によって作られる。
化学蒸着法（ＣＶＤ）、プラズマ支援化学蒸着法(plasm
a assisted ＣＶＤ)及びスパッタリング技術等は層62-
66 を作成するのに適した技術の例である。

誘電体層66はマスク68によって覆われており、このマス
ク68には開口部810 、820 、830 及び840 が作られてい
る。マスス68は技術上周知の方法で作られる。開口部 8
10〜840 は誘電体層66における対応する開口部 810〜84
0 をエッチングしＰ^＋多結晶導体層65の開口部65ａ〜65
ｄの上表面を露出させるのに用いられる。開口部 810−
840 を有するマスク68は、開口部 810の下方の活性デバ
イス領域（例えばエミータ、ベース、コレクタ）、開口
部 822の下方の外部コレクタ接触領域、開口部 830の下
方の外部ベース接触領域及び開口部 840の下方の取り囲
んでいる分離領域の位置を決めるという意味でマスタマ
スクとしての役割をなしている。埋込み相互接続部もま
た所望される場合には、それらの位置及び構成もマスク
68に含めてもよい。従って、重要なデバイス及び回路領
域は自己整合化しており、自己整合化プロセスによって
製造可能である。これは本発明の特徴の１つである。

マスク69はＰ^＋多結晶導体層65の開口部65ａの部分の上
方の開口部 830を覆うために備えられている。マスク68
はその場所にそのまま残しておいてもよいがその必要は
ない。という訳は、その画像（イメージ）(image) はす
でに誘電体層66に移されており、この誘電体層66はその
後のステップのためのマスクとしての役目をすることが
できるからである。マスク69はその機能が単に開口部83
0 をブロックすることだけであるので精密な整合を要し
ない。マスク68及び69からの開口部の組合せを用いて、
Ｐ^＋多結晶導体層65の開口部65ａ、65ｂ及び65ｄ及び誘
電体層64の対応部分64ａ、64ｂ及び64ｄを破線99ａ〜99
ｃによって示されているように除去し、Ｎ^＋多結晶導体
層63の対応部分63ａ、63ｂ及び63ｄを露出させる（第３
図Ａ）。誘電体層64及びＰ^＋多結晶導体層65の上記の部
分を異方性エッチングで除去し破線99ａ〜99ｃによって
示さている比較的真直な側面の開口部を作ることが望ま
しい。反応性イオンエッチング及びイオンミリングが適
している。

次に、開口部820 の下方に作られた穴82を覆うマスク70
を適用する。マスク70はマスク68及びマスク69を除去せ
ずに適用してもよく、又はその一方又は両方をマスク70
の適用前に除去してもよい。マスク69を除去する場合に
は、マスク70は穴82とともに開口部830 の下に作られた
穴83を覆わなければならない。Ｎ^＋多結晶導体層63の対
応部分63ａ及び63ｄ及び誘電体層62の対応部分62ａ及び
62ｂを除去して開口部810 及び840 の下のＰ形基板61の
対応部分61ａ及び61ｄを露出させる（第３図Ｂ）。その
代わりの方法としては、誘電体層62の対応部分62ａ及び
62ｂの一部分のみを除去して破線62ｓ及び62ｔによって
示されているように誘電体層62のいくつかの部分を61の
対応部分61ａ及び61ｄの上方に残したままにしておく
（第３図Ｂ）。

次にマスク68、69及び70の残りの部分を除去する。プロ
セス中のこの時点においては、下記の開口部、即ちＰ形
基板61の対応部分61ａにまで、又はその代わりに誘電体
層62のレベル（破線）62ｓにまで延びている開口部810
の下の穴81、Ｎ^＋多結晶導体層63の表面63ｆまで延びて
いる開口部820 の下の穴82、Ｐ^＋多結晶導体層65の開口
部65ｃの部分の表面65ｈにまで延びている開口部830 の
下の穴83、及びＰ形基板61の対応部分61ｄにまで、又は
その代わりに誘電体層62のレベル（破線）62ｔにまで延
びている開口部840 の下の穴84が作られている。この結
果、Ｎ^＋多結晶導体層63及びＰ^＋多結晶導体層65のエッ
ジ又は側面63ｅ及び65ｅは穴81において露出され、Ｎ^＋
多結晶導体層63及びＰ^＋多結晶導体層65のエッジ又は側
面63ｇ及び65gは穴84において露出され、Ｎ^＋多結晶導
体層63の表面63ｆ及びＰ^＋多結晶導体層65のエッジ又は
側面65ｆは穴82において露出され、Ｐ^＋多結晶導体層65
の表面65ｈは穴83において露出される。Ｐ形基板61の対
応部分61ａ及び61ｄはそれぞれ穴81及び穴84において露
出され、又はオプションとして62のレベル（破線）62ｓ
及び62ｔによって表された薄い誘電体部分によって覆わ
れている。

次に、穴81〜84を有する構造をできれば酸化又は窒化雰
囲気にさらして処理し、基板及び多結晶層の露出した部
分の表面近の領域を誘電体層に変える。Ｐ形基板61及び
Ｎ^＋多結晶導体層63及びＰ^＋多結晶導体層65がシリコン
である場合には、これは約1000℃における酸化又は窒化
によって行うのが便利である。当業者は他の材料の場合
には違った酸化又は処理条件が必要とされることもある
ということを知っていると思われる。例えば、陽極酸化
のような他の処理条件も使用できる。このステップは63
のエッジ又は側面63ｅ上に誘電体領域81ｂを、65のエッ
ジ又は側面65ｅ上に誘電体領域81ｃを、63の表面63ｆ上
に誘電体領域82ｂを、エッジ65ｆ上に誘電体領域82ｃ
を、61の対応部分61ｄの表面上に誘電体領域84ａを、63
のエッジ又は側面側面63ｇ上に誘電体領域84ｂを、65の
エッジ又は側面65ｇ上に誘電体領域84ｃを、65の表面65
ｈ上に誘電体領域83ｃを形成する（第３図Ｃ）。従っ
て、Ｎ^＋多結晶導体層63及びＰ^＋多結晶導体層65に用い
る材料は、それらの露出したエッジを基板材料、誘電体
層及び／又は多結晶導体材料の融点以下で起きる化学的
プロセスによって適当な厚さの電気的絶縁性を有する誘
電体に変えうるものであることが望ましい。

次に、誘電体領域81ａ〜81ｃを除去し、オプションとし
て誘電体領域84ａを除去するが、誘電体領域82ｃ、84ｂ
〜84ｃ及び83ｃはそのまま残しておく。これはマスク71
及びマスク72を用いて２段階で行うのが便利である。マ
スク71とマスク72はいずれを先に適用してもよい。マス
ク71を最初に、即ち誘電体領域81ａを除去する前に用い
ることが好ましい。という訳は、こうするとマスク71を
Ｐ形基板61の対応部分61ａの領域の上に直接に置くこと
が避けられ、従ってそのような接触（コンタクト）から
生じる可能性のある表面欠陥の発生が避けられる。表面
欠陥は61の対応部分61ａの領域の上にその後成長させる
エピタキシャル領域の質を低下させる。

マスク71を適用して（第３図Ｃ）穴81及び穴83を覆い、
開口部850 は穴82を、またオプションとして穴84を露出
させておく。マスク71は精密に整合させる必要はなく、
開口部850 は穴82より大きくてもよく、（オプションと
して）穴84より大きくてもよい。マスク71を用いて、Ｐ
^＋多結晶導体層65及びＮ^＋多結晶導体層63のエッジ上の
誘電体領域82ｃ及び84ｂ〜84ｃを除去せずに、穴82の底
の誘電体領域82ｂを除去し、オプションとして穴84の底
の誘電体領域84ａを除去する。これは技術上周知の異方
性エッチング技術を用いて行うのが便利である。イオン
ミリング及び反応性イオンエッチング（ＲＩＥ）が適し
ている。この異方性エッチングステップの期間中に誘電
体層66の上表面を部分的に浸食してもよい。しかし、誘
電体領域82ｃ及び84ｂ〜84ｃを保護するために十分な厚
さを残す。誘電体領域82ｃ及び84ｂ〜84ｃが酸化物であ
り、誘電体層66が酸化物と窒化物の二重層である場合に
は、誘電体層66の窒化物部分がエッチングされないで残
っているようにするために、選択的エッチングを用いて
もよい。その代わりの方法として、エッチングの完了後
に一部酸化物が窒化物の上方の誘電体層66の一部として
残るようにするために、厚さとエッチング量を調節して
もよい。

マスク71は第３図Ｃに破線で示さているように穴84を覆
うマスク部分71ａをオプションとして含んでもよい。こ
の場合には、上述した異方性エッチングステップは穴82
の底の誘電体領域82ｂを除去するが、穴84の底の誘電体
領域84ａはそのまま残しておく。後で説明するように、
この変形は例えば、後で穴84を誘電体材料で充鎮するこ
とが望ましい場合に利用できる。

マスク71は誘電体領域82ｂ及び84ａの除去期間中は穴81
を覆っていてＰ形基板61の対応部分61ａの表面部分が誘
電体領域82ｂの除去に用いられる異方性エッチングプロ
セスによって悪影響をうけないようにすることが望まし
い。例えば、異方性エッチングは単結晶材料の表面欠陥
密度を高める可能性があることが知られている。このこ
とは61の対応部分61ａの領域においては望ましくない。
という訳は、Ｐ形基板61の対応部分61ａの領域は活性な
デバイス用の単結晶シリコン柱をその上にエピタキシャ
ル成長させる基板部であるからである。これに比べると
61の対応部分61ｄの領域に表面損傷があってもあまり重
要ではない。という訳は61の対応部分61ｄの上方には活
性デバイス領域は形成されないからである。

穴81の上方に位置する開口部860 を有するマスク72を適
用する。開口部860 は開口部810 及び81よりも大きくて
もよく、そこに精密に整合される必要はないが、それは
マスク72の機能が穴82、83及び84を覆うことにあるから
である。マスク72を用いて、誘電体領域81ａ〜81ｃをで
きればマイルドディップエッチング(mild dip etch) 又
は他の形の等方性選択的エッチングによって除去し、61
の対応部分61ａの領域の表面に欠陥を導入することなし
に第３図Ｄに示す構造を作る。

誘電体領域81ａ〜81ｃを除去しつつある間に（第３図Ｃ
〜第３図Ｄ）、露出した誘電体エッジ62ｅ、64ｅ及び66
ｅのある程度のエッチングもまた起きる。しかし、誘電
体領域（酸化物）81ｂ〜81ｃは一般に誘電体層（酸化物
層）62、64、66より密度が低く、従ってエッチグはより
急速に行われるので誘電体（酸化物）エッジ62ｅ、64ｅ
及び66ｅは多結晶エッジ63ｈ及び65ｈの上で延び続け
る。いずれの場合にも、誘電体エッジ62ｅ、64ｅ及び66
ｅの過度のエッチングが起きると、多結晶エッジ63ｈ及
び65ｈによる単純な選択的エッチングによってオーバー
ハング(overhang)を回復させる。オーバーハングが望ま
しいのは、それがエピタキシャル成長層−多結晶接合面
を誘電体エッジ64ｅ及び66ｅの下方に保持しているの
で、多結晶−エピタキシャル成長層接合面において位置
を変えた半導体材料がエピタキシャル単結晶シリコン柱
90におけるデバイス動作を妨げないからである（第３図
Ｅ〜第３図Ｆ）。

マスク71及び72の残っている部分を除去する。プロセス
のこの時点においては、穴83は誘電体領域83ｃにまで延
びており、穴81はＰ形基板61の対応部分61ａの領域にま
で延びており、穴82はＮ^＋多結晶導体層63の表面63ｉに
まで延びており、穴84は誘電体領域84ａ又はＰ形基板61
の対応部分61ｄの領域にまで延びている。

部分的に完成したデバイスをエピタキシャル反応器（チ
エンバ）又はその他の適当な堆積（ＣＶＤ）装置内に入
れ、Ｐ形基板61の対応部分61ａの上方のエピタキシャル
単結晶シリコン柱90、Ｐ形基板61の対応部分61ｄの上方
のオプションとしての単結晶領域94、及びＮ^＋多結晶導
体層63の対応部分63ｂの領域の上方の表面63ｉ上の多結
晶シリコン柱92の成長に適した条件下で半導体を含むガ
ス又は粒子の流れに覆す（第３図Ｅ）。エピタキシャル
成長条件としては重大な核生成が露出された表面上で起
きないようにすることが望ましい。即ち、誘電体層66、
誘電体領域83ｃ上で起きないようにすことが望ましい。
そしてもしも核生成が存在するとしても誘電体領域84ａ
上では起きないようにるために調節することが望まし
い。第３図は誘電体領域84ａが除去され61の対応部分61
ｄが露出された状態を示す。そのような堆積を行う手段
及び方法は技術上周知である。

ＮＰＮバイポーラトランジスタを作るためには、基板61
をＰ形とし、堆積したエピタキシャル単結晶シリコン柱
90、多結晶シリコン柱92及び単結晶領域94をＮ形にする
ことが望ましい。このことはエピタキシャル単結晶シリ
コン柱90、単結晶領域94及び多結晶シリコン柱92の成長
期間中にＮ形ドーピングを行うことによって達成すのが
便利である。成長条件を調整することによって、多結晶
シリコン柱92の成長をエピタキシャル単結晶シリコン柱
90、単結晶領域94の成長より遅くしたり又は早くしたり
してもよい。第３図Ｅに示してある例においては、多結
晶シリコン柱92の成長がエピタキシャル単結晶シリコン
柱90及び単結晶領域94の成長よりやや遅くなるようにし
てエピタキシャル単結晶シリコン柱90、単結晶領域94及
び多結晶シリコン柱92の上表面が成長完了後にはほぼ平
らになるように条件が調節されている。しかしこのこと
は絶対に必要なことではない。 300〜800cc／分のジク
ロロシラン、 120−180 ／分の水素、及び水素の割合
が１〜２％の塩化水素の混合物を 925〜1050度（℃）で
反応させたエピタキシャル成長は0.05−0.3 μｍ／分の
シリコンの成長速度を示し、多結晶−単結晶成長速度比
は約0.6 〜0.8 対１であることが発見されている。約50
Torr、1000−1100度（℃）における水素プリベーク(pre
bake) が望ましい。

先ず最初にＮ⁻領域90ａ、94ａを作り、次にＮ^＋領域90
ｂ、94ｂを作り、次にＮ⁻領域90ｃ、及び94ｃを作るた
めに領域90、92及び94の成長期間中にドーピングを変え
ることが望ましいが、このことが絶対に必要という訳で
はない。Ｎ⁻領域90ｃはエピタキシャル単結晶シリコン
柱90の表面90ｓまで延びてもよい。Ｐ領域90ｄはエピタ
キシャル成長完了後にできればイオン注入によってエピ
タキシャル単結晶柱90の上方部分に形成される（第３図
Ｃ）。しかし、Ｐ形領域90ｄもまたエピタキシャル成長
プロセスの最終段階の間にＰ形ドーパントを導入して形
成してもよいが、これは余り望ましいことではない。

穴81、82及び84はそれぞれ半導体材料の層90、92及び94
によって完全に充填する必要はない（第３図Ｅ）。エピ
タキシャル単結晶シリコン柱90の表面90ｓをＰ^＋多結晶
導体層65のレベルにまで、又はそのレベルの上方まで延
長させ、Ｐ領域90ｄとＰ^＋横方向多結晶コンタクトを形
成するＰ^＋多結晶導体層65との間のエピタキシャル単結
晶シリコン柱90の周辺において接触（コンタクト）を作
りさえすればよい。Ｐ領域90ｄを作るのにイオン注入を
用いる場合には、多結晶シリコン柱92又は単結晶領域94
のＰ形ドーピングを避けるためにマスク（第３図Ｆ）が
用いられる。Ｐ領域90ｄの形成期間中に穴83の下方のＰ
^＋多結晶導体層65の開口部65ｃの領域をドーピングする
かどうかは問題ではない。また、このステップの期間中
に単結晶領域94をドーピングするかどうかは問題ではな
い。

次に、穴83の底部の誘電体領域83ｃを除去する。これは
マスク73を除去する前又は後に行う等方性エッチングに
よって達成するのが便利である。このエッチングは半導
体領域に優先して誘電体領域を侵すように選択的である
ことが望ましい。そのような技術は技術上周知である。
誘電体層66の上部の一部エッチングも害を与えずに行う
ことができる。

誘電体領域83ｃの除去後、電極層96を適用して輪廓を描
き、エミッタコンタクト96ｅ、ベースコンタクト96ｂ及
びコレクタコンタクト96ｃを作る。電極層96は任意の適
当な導体、即ち多結晶シリコン、珪化物、金属、金属間
化合物又はその他の半導体等であってもよい。エミッタ
領域90ｅは任意の便利な方法によってＰ領域に作られ
る。これは例えば多結晶層からなる電極層96のエミッタ
コンタクト96ｅの部分からのＮ^＋ドーパントの外方向拡
散によって行ってもよい。コレクタコンタクト96ｃの部
分及びエミッタコンタクト96ｅの部分のＮ形ドーピング
及び電極層96のベースコンタクト96ｂの部分のＰ形ドー
ピングの手段は技術上周知である。このことはマスク
（図示されていない）を用いてベースコンタクト96ｂの
部分を覆いコレクタコンタクト96ｃの部分及びエミッタ
コンタクト96ｅの部分内へのＮ形イオン注入を用い、次
にマスク（図示されていない）を用いてコレクタコンタ
クト96ｃの部分、エミッタコンタクト96ｅの部分を覆
い、ベースコンタクト96ｂの領域内へのＰ形のイオン注
入を行うことによって容易に達成できる。そのような技
術は周知である。これらのマスキングステップは精密な
整合を必要としない。という訳は、エミッタ領域90ｅの
位置は誘電体層66の開口部810 の位置によってほぼ決定
されるからである。

第３図Ｅ〜第３図Ｆにおいて破線で示されている領域90
ａ、90ｂ、90ｄの境界は、上記のステップを行うのに用
いられる熱処理の結果として僅かに移動することは当業
者は理解すると思われる。種々の接合部及び境界の再配
置は第３図Ｆに示されている。

第３図Ｆの構造及びそこへ至るプロセスは例えば横方向
の側壁ベース及びコレクタコンタクト及び最小基板−コ
レクタ接合面積を有する分離されたバイポーラトランジ
スタを与えると、第３図Ｇ−第３図Ｉに示されているプ
ロセスを用いて更に改良された構造を得ることができ
る。第３図Ｇにおいて、マスク73と誘電体領域83ｃを除
去した結果生じる構造はほぼ均質な下地形状に沿って等
写的に整合化された（コンフォーマルな）(conformal)
誘電体層66によって覆われる。誘電体層67は厚さ0.1 〜
0.5 μｍの酸化シリコンとすると便利である。誘電体層
67は誘電体層66の残りの部分の上方の部分67ａ、単結晶
領域90の上方の部分67ｅ、及び誘電体層66とエピタキシ
ャル単結晶シリコン柱90との間に作られた段差部におけ
る部分67ｂを有する。厚さ67ｆを除去するため誘電体層
67を異方性エッチングする。これは67の上方の部分67ａ
及び90の上方の部分67ｅを除去するが、誘電体層66の開
口部810 のエッジ段差部における部分67ｂは残す（第３
図Ｈ）。これにより誘電体層66の開口部のエッジにおい
て横方向誘電体スペーサが作られる。

第３図Ｈはベース領域となるＰ領域90ｄが横方向誘電体
スペーサの形成後に注入によって形成された状態を示
す。このプロセスではマスク74はエピタキシャル単結晶
シリコン柱90へのＰ形イオン注入を制限するために用い
られた。しかし、これは絶対に必要ということではな
い。Ｐ領域90ｄはマスク73を用いて第３図Ｅにおけるよ
うに、即ち横方向誘電体スペーサの形成前にも同様にう
まく形成することができたと思われる。横方向誘電体ス
ペーサとなる段差部における部分67ｂは、エミッタ領域
90ｅがＰ^＋多結晶導体層65とＰ（形ベース）領域90ｄと
の間の接合面から十分に離れたエピタキシャル単結晶シ
リコン柱90の領域の中心に置かれることを保証する（第
３図Ｉ）。第３図Ｆに関連して説明したのと同じ技術を
用いてＮ^＋エミッタ領域90ｅで作ってもよい。第３図Ｉ
はＰ^＋ベースコンタクト98ｂ、Ｎ^＋エミッタコンタクト
98ｅ、及び多結晶シリコン柱92の領域の露出した表面92
ｃ上のＮ^＋コレクタコンタクト98ｃの形成を示す。各コ
ンタクト98ｂ、98ｅ及び98ｃは技術上周知の方法によっ
て作られる。

第３図Ｃに関連して、マスク71にマスク部分71ａを含め
ることによって誘電体領域84ａが穴84の底に保持される
ことを説明した。エピタキシャル単結晶シリコン柱90の
領域及び多結晶シリコン柱92の領域を第３図Ｅに関連し
て述べた技術を用いてその配列で作ると、第３図Ｊの構
造が得られる。穴84は半導体材料を殆んど含まない。こ
れは誘電体表面上いおいて核生成が殆んど、又は全く起
きないように半導体エピタキシャル成長条件が設定され
ているからである。次に、穴84を第３図Ｋに示されてい
るように誘電体 104aで充填する。これはスピンオンガ
ラス(spin-on glasses)、多結晶堆積及び酸化、又は技
術上周知の他の方法を用いて行ってもよい。

集積回路内のバイポーラトランジスタのコレクタに直列
の絶縁分離されたダイオードを同時に形成することが望
ましいことがしばしばある。本発明の多結晶側壁接触ト
ランジスタ及びその製造方法によればそのようなダイオ
ードの提供は特に容易である。このことは第３図Ｊ〜第
３図Ｋに示されており、そこではＰＮダイオードが多結
晶シリコン柱92の領域に形成されている。第３図Ｊにお
いて、マスク73は第３図Ｅに関連して上述したように、
エピタキシャル単結晶シリコン柱90の頂部のＰ領域90ｄ
の形成中にオプションとして用いられた。マスク73は穴
84を覆う必要はない。しかし、マスク73を全く省いて、
Ｐ領域90ｄをエピタキシャル単結晶シリコン柱90に作る
のと同時に多結晶シリコン柱92の上部部分92ａをＰ形ニ
ドーピングしてもよい（第３図Ｋ）。このＰ形ドーピン
グは多結晶シリコン柱92の成長及び堆積中に多結晶シリ
コン柱92内に導入されたＮ形ドーピングを抑える(overc
ome)のに十分であるが、追加のＮ形ドーピングはＮ^＋多
結晶導体層63の対応部分63ｂの領域から多結晶シリコン
柱92内へ上方拡散(up-diffuse)するかもしれない。これ
は例えば多結晶層からなる電極層96の大量にＰ形にドー
ピングされたコレクタコンタクト96ｃの領域を備えるこ
とによって克服される。コレクタコンタクト96ｃの領域
はＰ^＋ベースコンタクト96ｂの領域と同時に作るのが便
利である。エミッタコンタクト96ｅの領域をＮ^＋にドー
ピングしてエミッタ領域90ｅを作り、又はエミッタ領域
90ｅと接触させる。ドーピングした各コンタクト96ｂ、
96ｃ及び96ｅの領域を作る手段は技術上周知であり、第
３図Ｆ及び第３図Ｉに関連して述べてある。92の表面92
ｃのＰＮ接合部はコレクタとなるＮ^＋，Ｎ⁻領域90ｂ，
90ｃ及び外部のコレクタコンタクト96ｃとの間で直列に
なっている。

92の上部部分92ａのＰ領域とＮ領域92ｂとの間の92の表
面92ｃのＰＮ接合部は多結晶シリコン柱92を横切ってお
り、その面積は多結晶シリコン柱92の面積によって決定
されることが認められる。従って、穴82の面積を変える
ことによって、直列ＰＮ接合ダイオードの面積はエピタ
キシャル単結晶シリコン柱90内のデバイスの大きさとは
無関係に容易に大きくしたり、小さくしたりすることが
できる。これは本発明の特徴の１つであり、回路性能の
最適化にきわめて望ましいことである。

第４図Ａ〜第４図Ｄは第２図Ａ〜第２図Ｄのデバイス及
び／又は第３図Ｆ、第３図Ｉ及び／又は第３図Ｋのデバ
イスの相互接続配列100 の簡略化した概略平面図（第４
図Ａ）及び断面図（第４図Ｂ〜第４図Ｄ）を示し、個々
のデバイス部分60間の分離された埋込み自己整合（セル
フアライン）ワイヤリング（配線）チャネルを自動的に
備えるために本発明の多結晶側壁接触トランジスタ及び
その製造方法をどのように使用できるかを示している。
明確にするために、第４図Ａ〜第４図Ｄにおいては個々
のデバイスの一部詳細は省略してある。分離壁 114aは
第３図Ｋに示されている誘電体 104aからなる分離壁に
対応するが、表面誘電体によって覆われた第３図Ｆ又は
第３図Ｉに示した種類の分離壁も同様に十分使用でき
る。第４図Ａの配列はエミッタコンタクトＥ、ベースコ
ンタクトＢ及びコレクタコンタクトＣを有するバイポー
ラデバイスについて示してある。コレクタコンタクトＣ
は第３図Ｉ又は第３図Ｋに示してある種類のものでよ
く、即ち直列ダイオードはあってもなくてもよい。分離
壁 114aは各デバイスを取り囲んでおり、誘電体領域82c
は各多結晶シリコン柱92を取り囲んでおり明確にする
ために線影をつけてある。埋め込まれたＮ^＋多結晶導体
層63及びＰ^＋多結晶導体層65には少数の点々をつけてあ
る（第４図Ｂ〜Ｃを参照）。表面の相互接続部101 には
それより多数の点々をつけてあり、これは半導体、金属
間化合物、金属、半金属又はそれらの組合せで作っても
よい。数字ＩはＮ^＋多結晶導体層63への表面接触（コン
タクト）が行われる場所を示し、数字２はＰ^＋多結晶導
体層65に対する接触（コンタクト）が行われる場所を示
す。第４図Ｂ〜第４図Ｄは第４図Ａを種々の場所で切断
した断面図を示す。

その各々が分離壁 114aによって取り囲まれた４つのデ
バイス部分60がこの例ではワイヤリング（配線）チャネ
ルて６，７によって分離された矩形配列で配置されてい
る。各デバイス部分60のコレクタコンタクトＣは第４図
Ａ及び第４図Ｂにみられるようにワイヤリング（配線）
チャネル６内の場所２においてＰ^＋多結晶導体層65の埋
込み多結晶導体部分105 に接続されている。エミッタコ
ンタクトＥは第４図Ａ及び第４図Ｄにみられるようにワ
イヤリング（配線）チャネル７内の場所１においてＮ^＋
多結晶導体層63の埋込み多結晶導体部分103 に接続され
ている。Ｎ^＋多結晶導体層63又はＰ^＋多結晶導体層65へ
の接続点１又は２はいずれかのワイヤリング（配線）チ
ャネルの任意の所望する転いおいてそれぞれ表面にまで
もってくることができる。接続点１は第３図Ｅ−第３図
Ｋの多結晶シリコン柱92の形成と同時に同じ方法で形成
される。接続点２は第３図Ｅ−第３図Ｋの65の開口部65
ｃの領域への接続部と同時に同じ方向で形成される。ワ
イヤリング（配線）チャネル内の各層は独自に接触され
ていてもよい。ワイヤリング（配線）チャネル６、７は
所望する接続（コンタクト）点の数に応じて幅を広くし
ても又は狭くしてもよい。またＮ^＋多結晶半導体層63及
びＰ^＋多結晶導体層65の埋込み多結晶導体部分103 及び
105 はワイヤリング（配線）チャネル６、７のなかを連
続して通っていてもよく、又は点線110 におけるように
分離壁 114aを延長させチャネルを横断することによっ
て中断してもよい。上方のＮ^＋多結晶導体層63は、多結
晶シリコン柱及びそれを取り囲む誘電体領域82ｃの分離
壁を延長させワイヤリング（配線）チャネルを安全に横
断するようにすることによって中断領域111 におけるよ
うに中断してもよい。上述した多結晶側壁接触トランジ
スタ及びその製造方法の特徴は、ワイヤリングチャネル
及びそれへのコンタクト、分離壁、及びデバイス及びそ
れへのコンタクトをすべて自己整合化させ自己整合化プ
ロセスによって製造可能であるという点である。これは
きわめて密集したレイアウトを可能にする。第４図Ａ〜
第４図Ｄに示した配列は複雑な集積回路用の非常に融通
性に富んだ、集密した相互接続配列を提供する。

上記の本発明について説明したが、本発明は、最小の寄
生接合面積を有し、且つＰＮ接合のみによるのではなく
誘電体領域によって互いに、また基板から分離された多
数の横方向の側壁接触デバイスコンタクトを有する共通
の半導体基板上に分離されたデバイス及びその製造方法
を提供するものであることは明らかである。更に、説明
した多結晶側壁接触トランスタ及びその製造方法はすべ
てのデバイス及び埋込み接続（コンタクト）部及び接触
（コンタクト）面積が単一のマスキング層によって定め
られる自己整合化された構造を提供する。説明したデバ
イス構造及びその製造方法は高密度集積回路に用いるの
に適している。

本発明の製造方法では導電型及びデバイスの種類は特定
の組合せについてのみ説明したが、これらは例証するこ
とを意図しているのにすぎないのであって、本発明の多
結晶側壁接触トランジスタ及びその製造方法は導電率型
が異なり及びその他の種類のデバイス構造等の組合せに
ついても使用できることを当業者は理解できるものと思
われる。例えば、本発明の多結晶側壁接触トランジスタ
及びその製造方法はダイオード、バイポーラトランジス
タ、サイリスタ、横形（ラテラル）トランジスタ、電解
効果デバイス、コンデンサ及び多層相互接続部を有する
構造を製造するのに適用できるが、これらに限定される
ものではない。従って、特許請求の範囲内にそのような
変形のすべてを含むことが意図されている。

【図面の簡単な説明】

第１図Ａは、先行技術としてのバイポーラトランジスタ
の（第１図Ｂの１Ａ−１Ａに沿う）模式的断面構造図を
示す。 第１図Ｂは、先行技術としてのバイポーラトランジスタ
の（第１図Ａの１Ｂ−１Ｂに沿う）模式的平面図を示
す。 第１図Ｃは、先行技術としてのバイポーラトランジスタ
の模式的断面構造図を示す。 第２図Ａは、本発明の実施例としての多結晶側壁接触ト
ランジスタの模式的断面構造図を示す。 第２図Ｂは、第２図Ａの２Ｂ−２Ｂに沿う横断面図を示
す。 第２図Ｃは、第２図Ａの２Ｃ−２Ｃに沿う横断面図を示
す。 第２図Ｄは、第２図Ａの２Ｄ−２Ｄに沿う横断面図を示
す。 第３図Ａ〜第３図Ｋは本発明の別の実施例としての多結
晶側壁接触トランジスタの製造方法の工程図を示す。 第４図Ａ〜第４図Ｄは本発明による相互接続したデバイ
スの配列の簡略化した概略平面図及び断面図を示す。 ６、７……配線チャネル 10、30……半導体デバイス部分 11、21……Ｐ形基板 12……エピタキシャル層 13……酸化膜（絶縁層） 14、15……誘電体分離壁 16……埋込みＮ^＋領域 17……Ｎ^＋コレクタ領域 18……コレクタコンタクト領域 19……Ｐ形ベース領域 20……ベースコンタクト領域 22ａ、22ｂ、22ｃ……電気的コンタクト（接触） 23……Ｎ^＋エミッタ領域 26……コレクタ領域 27……柱状の単結晶デバイス領域 28……コレクタ部分 29……ベース部分 31……誘電体層 32ａ、32ｂ、32ｃ……金属 33……エミッタ部分 34……Ｐ^＋多結晶導体層 40……デバイス部分 41……基板 42、43ａ、44、45ａ，45ｂ，46……誘電体領域 43、45……多結晶領域 47ａ、48ａ……横方向接触部分 47ｂ……多結晶柱部分 48ｂ……垂直部分 49……単結晶柱 49ａ……Ｎ^＋埋込みコレクタ 49ｂ……Ｎ形コレクタ領域 49ｃ……Ｐ形ベース領域 49ｄ……Ｎ^＋エミック領域 50ａ……外部ベースコンタクト 50ｂ……外部エミッタコンタクト 50ｃ……外部コレクタコンタクト 59……単結晶又は誘電体領域 60……デバイス部分 61……Ｐ形基板 61ａ、61ｄ……61の対応部分 61ｐ……Ｐ^＋チャネルストッパ領域 62、64、66、67……誘電体層 62ａ、62ｂ、62ｄ……62の対応部分 62ｅ、64ｅ、66ｅ……誘電体エッジ 62ｓ、62ｔ……破線（62のレベル） 63……Ｎ^＋多結晶導体層 63ａ、63ｂ、63ｄ……63の対応部分 63ｆ、63ｉ……63の表面 63ｓ……破線（63のレベル） 63ｅ、63ｇ……63のエッジ又は側面 63ｈ……多結晶エッジ 64ａ、64ｂ、64ｄ……64の対応部分 65……Ｐ^＋多結晶導体層 65ａ〜65ｂ……65の開口部 65ｈ……65ｃ(65)の表面（多結晶エッジ） 65ｅ、65ｆ、65ｇ……65のエッジ又は側面 67ａ……67の上方の部分 67ｂ……段差部における部分 67ｅ……90の上方の部分 67ｆ……67の厚土 68、69、70、71、72、73、74……マスク 71ａ……マスク部分 81、82、83、84……穴 810 、820 、830 、840 、850 、860 ……開口部 81ａ、81ｂ、81ｃ、82ａ、82ｂ、82ｃ、83ｃ、84ａ、84
ｂ、84ｃ……誘電性領域 90……エピタキシャル単結晶シリコン柱 90ａ……Ｎ⁻層 90ｂ、94ｂ……Ｎ^＋領域 90ｃ、94ｃ……Ｎ⁻領域 90ｄ……Ｐ領域 90ｅ……エミッタ領域 90ｆ……63のエッジ部分 90ｇ……65のエッジ部分 90ｓ……90の表面 92……多結晶シリコン柱 92ａ……92の上部部分 92ｂ……Ｎ領域 92ｃ……92の表面 94、94ａ、94ｂ、94ｃ……単結晶領域 96……電極層 96ｂ……ベースコンタクト 96ｃ……コレクタコンタクト 96ｅ……エミッタコンタクト 98ｂ……Ｐ^＋ベースコンタクト 98ｃ……Ｎ^＋コレクタコンタクト 98ｅ……Ｎ^＋エミッタコンタクト 99ａ〜99ｃ……破線 100 ……相互接続配列 101 ……相互接続部 103 、105 ……埋込み多結晶導体部分 104ａ……誘電体 110 ……点線 111 ……中断領域 114a……分離壁

Claims (3)

【特許請求の範囲】
1. 【請求項１】単結晶基板と、 前記基板上に載っている下表面、前記基板から離れてい
   る上表面及び下表面と上表面の間の側壁を有し、単結晶
   柱を通って横方向へ前記側壁まで延びている少なくとも
   第１及び第２の領域を有する単結晶半導体材料の柱と、 前記基板から電気的に絶縁しており、前記側壁で前記単
   結晶柱の前記第１デバイス領域と接触し、前記デバイス
   の上表面にまで延びている多結晶柱を有するほぼ水平な
   第１多結晶導体層と、 前記基板および前記第１多結晶導体層から電気的に絶縁
   されており、前記側壁において前記単結晶柱の前記第２
   デバイス領域と接触しているほぼ水平な第２多結晶導体
   層と、 前記基板と前記第１多結晶導体層との間のほぼ水平な第
   １誘電体層、前記第１及び第２多結晶導体層間の第２誘
   電体層、及び前記第２多結晶導体層の上方の第３誘電体
   層とを含み、 前記第１単結晶柱は第１及び第２横方向延長部を有しそ
   の延長部においてその柱は前記第１及び第２多結晶導体
   層と出会っており、前記第１横方向延長部は前記第２誘
   電体層の下方で外に向って突出しており、前記第２横方
   向延長部は前記第３誘電体層の下方で外に向って突出し
   ており、 前記単結晶柱から離れて前記第１多結晶導体層の横方向
   エッジ（端部）に形成された第１分離手段と、 前記単結晶柱から離れて前記第２多結晶導体層の横方向
   エッジ及び前記多結晶導体層に形成された第２分離手段
   とを含む、 多結晶側壁接触トランジスタ。
2. 【請求項２】個々の分離領域によって取り囲まれた複数
   の柱状トランジスタと、 前記分離領域内に複数の第１部分を有していて前記柱状
   トランジスタに対する側壁接触を設け、前記第１部分と
   同時に形成され前記分離領域の外側に位置している複数
   の第２部分を有し、前記第２部分は前記複数の柱状トラ
   ンジスタのうちの少なくとも２個と相互接続させる埋込
   み導体層とを含む、 多結晶側壁接触トランジスタ集積回路。
3. 【請求項３】第１誘電体層、第１多結晶導体層、第２誘
   電体層、第２多結晶導体層及び外表面を有する第３誘電
   体層からなる重畳層をその上に有する半導体基板を与え
   る工程と、 前記基板、前記第１、第２及び第３誘電体層及び前記第
   １及び第２多結晶導体層の各々の第１、第２及び第３部
   分の上方にそれぞれ第１、第２及び第３開口部を有する
   第１マスキング層を前記外表面上に形成する工程と、 前記第３誘電体層の前記第１、第２及び第３部分を除去
   し、前記第２多結晶導体層の前記第１、第２及び第３部
   分を露出させる工程と、 第２マスキング層を作って前記第２多結晶導体層の前記
   第３部分を覆う工程と、 前記第２多結晶導体層及び第２誘電体層の前記第１及び
   第２部分を除去し、前記第１多結晶導体層の前記第１及
   び第２部分を露出させる工程と、 第３マスキング層を作って前記第１多結晶導体層の前記
   第２部分を覆う工程と、 前記第１多結晶導体層の前記第１部分及び前記第１誘電
   体層の前記第１部分を除去する工程と、 前記基板の前記第１部分、前記第１多結晶導体層の前記
   第２部分、前記第２多結晶導体層の前記第３部分、前記
   第１開口部の下に露出されている前記第１及び第２多結
   晶導体層の第１エッジ部分、及び前記第２開口部の下に
   露出されている前記第２多結晶導体層の第２エッジ部分
   を部分的に酸化する工程と、 次に、(a) 前記第１開口部より大きい第４開口部を有
   し前記第１多結晶導体層の前記第２部分の上方にある第
   ４マスキング層を備え、前記第１多結晶導体層の前記第
   ２部分への前記第４開口部を通じて異方性エッチングを
   行う一方で、前記第２多結晶導体層の前記第２エッジ部
   分上の前記酸化物をもとの場所にほぼそのまま残してお
   くことと、(b) 前記第１開口部より大きい第５開口部
   を有し前記基板の前記第１部分の上方にある第５マスキ
   ング層を備え、前記第５開口部を通じて等方性エッチン
   グを行って前記基板の前記第１部分及び前記第１及び第
   ２多結晶導体層の前記第１エッジ部分を露出させること
   を(a) と(b) のいずれかの順序で行う工程と、 次に、前記基板の前記第１部分の上方にあって前記第１
   及び第２多結晶導体層の前記第１エッジ部分と接触して
   いる単結晶半導体領域を形成する工程と、 前記第１多結晶導体層の前記第２部分の上方に多結晶導
   体接点領域を形成する工程と、 前記単結晶半導体領域に多結晶側壁接触トランジスタを
   形成する工程と、 前記第２多結晶導体領域の前記第３部分、前記単結晶領
   域及び前記多結晶導体コンタクト領域への電気的接続部
   を形成する工程とを含む、 多結晶側壁接触トランジスタの製造方法。