JPH10209468A - Ｓｏｉ半導体デバイス - Google Patents
Ｓｏｉ半導体デバイスInfo
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- JPH10209468A JPH10209468A JP10001424A JP142498A JPH10209468A JP H10209468 A JPH10209468 A JP H10209468A JP 10001424 A JP10001424 A JP 10001424A JP 142498 A JP142498 A JP 142498A JP H10209468 A JPH10209468 A JP H10209468A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
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Abstract
(57)【要約】
【課題】 所与の面内の金属配線を減らし、それによっ
て高密度応用例でのデバイス性能を高め、設計の柔軟性
を高める方法およびデバイスを提供する。 【解決手段】 導電性基板と、絶縁層と、不純物でドー
プされ、第１のトランジスタおよび第２のトランジスタ
を形成するシリコン層と、第１のトランジスタと第２の
トランジスタとの間の分離ボリュームと、ドープされた
シリコン層から基板に延びる導電性スタッドとを有する
半導体デバイスを提供する。
て高密度応用例でのデバイス性能を高め、設計の柔軟性
を高める方法およびデバイスを提供する。 【解決手段】 導電性基板と、絶縁層と、不純物でドー
プされ、第１のトランジスタおよび第２のトランジスタ
を形成するシリコン層と、第１のトランジスタと第２の
トランジスタとの間の分離ボリュームと、ドープされた
シリコン層から基板に延びる導電性スタッドとを有する
半導体デバイスを提供する。
Description
【０００１】
【発明の属する技術分野】一般に本発明は、電源および
アース用の表面配線を減少させたデバイスに関する。よ
り詳細には、本発明は、電源およびアース用の電圧面と
してバルク・シリコン基板を使用するＳＯＩ（シリコン
・オン・インシュレータ）デバイスに関する。
アース用の表面配線を減少させたデバイスに関する。よ
り詳細には、本発明は、電源およびアース用の電圧面と
してバルク・シリコン基板を使用するＳＯＩ（シリコン
・オン・インシュレータ）デバイスに関する。
【０００２】
【従来の技術】半導体加工は、より高いコンピューティ
ング性能を有するますます小型化したデバイスを製造す
る方向へと進んできた。デバイス寸法の小型化とパワー
の増大は、所与の単位面積中のトランジスタ密度を増大
させた。ＳＯＩ加工技術などの先端の半導体製造技術で
は、トランジスタのソースやドレインなどのデバイス構
成要素中で抵抗が大幅に増大するため、金属配線への要
件が増す傾向にある。
ング性能を有するますます小型化したデバイスを製造す
る方向へと進んできた。デバイス寸法の小型化とパワー
の増大は、所与の単位面積中のトランジスタ密度を増大
させた。ＳＯＩ加工技術などの先端の半導体製造技術で
は、トランジスタのソースやドレインなどのデバイス構
成要素中で抵抗が大幅に増大するため、金属配線への要
件が増す傾向にある。
【０００３】アレイなど特定の応用例では、その応用例
を完全に実施するために必要な配線の量がしばしば大き
な影響を及ぼす。半導体デバイスの配線は一般に、多重
面に形成される。多数のデバイスを高密度パターンで構
成する場合には特にそうである。所与のデバイス面内の
金属配線は、その面の利用可能な表面積を減らし、デバ
イス性能に厳しい制限を課すこともある。これらの問題
は、優れた性能を有するより小型でより高密度に集積し
たデバイスを製造するという全体的な目的の根底を揺る
がすものである。
を完全に実施するために必要な配線の量がしばしば大き
な影響を及ぼす。半導体デバイスの配線は一般に、多重
面に形成される。多数のデバイスを高密度パターンで構
成する場合には特にそうである。所与のデバイス面内の
金属配線は、その面の利用可能な表面積を減らし、デバ
イス性能に厳しい制限を課すこともある。これらの問題
は、優れた性能を有するより小型でより高密度に集積し
たデバイスを製造するという全体的な目的の根底を揺る
がすものである。
【０００４】ＳＯＩ加工技術の例示的な従来の刊行物に
は、イワマツ（Iwamatsu）の米国特許第５２９４８２１
号がある。イワマツは、ブレークダウン電圧の低減を含
めてより均一な電気的特性の提供を目的とするＳＯＩ技
術を開示している。この特許は、デバイスの電気的特性
を安定させるために基板内に拡散させたアクティブ層を
有する、デバイスを提案している。
は、イワマツ（Iwamatsu）の米国特許第５２９４８２１
号がある。イワマツは、ブレークダウン電圧の低減を含
めてより均一な電気的特性の提供を目的とするＳＯＩ技
術を開示している。この特許は、デバイスの電気的特性
を安定させるために基板内に拡散させたアクティブ層を
有する、デバイスを提案している。
【０００５】タイソン（Tyson）他の米国特許第５１４
５８０２号は、絶縁層上に配置されたトランジスタ本体
への局所的オーム接触を提供する１組の埋込み体連結部
を有するＳＯＩ回路を開示している。これは、衝撃イオ
ン化によって生じた正孔の経路を提供し、かつ基板とト
ランジスタのソースとの間の潜在的シールドとして働く
ことを目的としている。
５８０２号は、絶縁層上に配置されたトランジスタ本体
への局所的オーム接触を提供する１組の埋込み体連結部
を有するＳＯＩ回路を開示している。これは、衝撃イオ
ン化によって生じた正孔の経路を提供し、かつ基板とト
ランジスタのソースとの間の潜在的シールドとして働く
ことを目的としている。
【０００６】カン（Kang）他の米国特許第５２８６６７
０号は、電気的特性を有する埋込み要素を備える半導体
デバイスを製造する方法を開示している。この特許は、
基板内にあって、ＳＯＩ領域となるシリコンに基板を結
合する複合システム埋込み電気要素を使用する。埋込み
要素の例示的な用途の１つが、記憶セル内のキャパシタ
である。
０号は、電気的特性を有する埋込み要素を備える半導体
デバイスを製造する方法を開示している。この特許は、
基板内にあって、ＳＯＩ領域となるシリコンに基板を結
合する複合システム埋込み電気要素を使用する。埋込み
要素の例示的な用途の１つが、記憶セル内のキャパシタ
である。
【０００７】しかしこれらの刊行物は、デバイス密度の
増大に伴って生じる問題の多くを対象としていず、ある
いは解決していない。実際、これらの刊行物には、カン
らの刊行物などのように、配線密度の問題を解決するこ
となく、デバイス製造の複雑さを増大させているものも
ある。
増大に伴って生じる問題の多くを対象としていず、ある
いは解決していない。実際、これらの刊行物には、カン
らの刊行物などのように、配線密度の問題を解決するこ
となく、デバイス製造の複雑さを増大させているものも
ある。
【０００８】
【発明が解決しようとする課題】その結果、所与の面内
の金属配線を減らし、それによって高密度応用例でのデ
バイス性能を高め、設計の柔軟性を高める方法およびデ
バイスが求められている。
の金属配線を減らし、それによって高密度応用例でのデ
バイス性能を高め、設計の柔軟性を高める方法およびデ
バイスが求められている。
【０００９】
【課題を解決するための手段】本発明の一態様によれ
ば、導電性基板と、絶縁層と、トランジスタを形成する
ために不純物でドープしたシリコン層と、シリコン層の
一部分と基板の一部分を電気的に接続する導電性スタッ
ドとを有する半導体デバイスが提供される。
ば、導電性基板と、絶縁層と、トランジスタを形成する
ために不純物でドープしたシリコン層と、シリコン層の
一部分と基板の一部分を電気的に接続する導電性スタッ
ドとを有する半導体デバイスが提供される。
【００１０】本発明の追加の態様によれば、導電性基板
と、絶縁層と、不純物でドープした、第１のトランジス
タおよび第２のトランジスタを形成するシリコン層と、
第１のトランジスタと第２のトランジスタの間の分離ボ
リュームと、ドープされたシリコン層から基板へと延び
る導電性スタッドとを有する半導体デバイスが提供され
る。
と、絶縁層と、不純物でドープした、第１のトランジス
タおよび第２のトランジスタを形成するシリコン層と、
第１のトランジスタと第２のトランジスタの間の分離ボ
リュームと、ドープされたシリコン層から基板へと延び
る導電性スタッドとを有する半導体デバイスが提供され
る。
【００１１】本発明の代表的な一実施形態では、バルク
・シリコン基板を、電界効果トランジスタ（ＦＥＴ）な
どの半導体デバイスのアースまたは電源として使用す
る。より好ましい態様では、本発明は、通常の厚さのバ
ルク・シリコン・ウェーハから製作した高濃度にドープ
した基板を利用する。基板は、接地面または電源（Ｖｄ
ｄ面等）のいずれとしても機能することができる。この
ようにして、基板で、配電用金属配線の非常に大きな部
分が不要になる。
・シリコン基板を、電界効果トランジスタ（ＦＥＴ）な
どの半導体デバイスのアースまたは電源として使用す
る。より好ましい態様では、本発明は、通常の厚さのバ
ルク・シリコン・ウェーハから製作した高濃度にドープ
した基板を利用する。基板は、接地面または電源（Ｖｄ
ｄ面等）のいずれとしても機能することができる。この
ようにして、基板で、配電用金属配線の非常に大きな部
分が不要になる。
【００１２】例えば、本発明によると、電気的に接地し
た全てのトランジスタ・デバイスをバルク・シリコン基
板に接続することによって、接地線の大部分が不要にな
る。この接続を埋込み導電性スタッドを使って行うこと
ができる。一般に導電性スタッドは、アクティブ・シリ
コン層から絶縁層を貫いて延び、その下方の厚く、低抵
抗率のバルク・シリコン基板に電気的に接触する。
た全てのトランジスタ・デバイスをバルク・シリコン基
板に接続することによって、接地線の大部分が不要にな
る。この接続を埋込み導電性スタッドを使って行うこと
ができる。一般に導電性スタッドは、アクティブ・シリ
コン層から絶縁層を貫いて延び、その下方の厚く、低抵
抗率のバルク・シリコン基板に電気的に接触する。
【００１３】ＳＯＩ技術とともに従来の加工技術を、デ
バイスの製造全体を通じて使用することができる。得ら
れるデバイスは、それぞれのトランジスタ領域と高導電
性のバルク・シリコン基板との間に電気的接続を有す
る。その結果、基板は、デバイス間の低抵抗導体として
機能する。外部のアースまたは電源から基板への単一の
金属接続を、多数のデバイスに使用することができる。
デバイス表面に数ミリメートルごとにする接続によっ
て、デバイス表面の配線密度を減少させることもでき、
アースあるいは配電のために以前使用していた配線を減
らすことができる。
バイスの製造全体を通じて使用することができる。得ら
れるデバイスは、それぞれのトランジスタ領域と高導電
性のバルク・シリコン基板との間に電気的接続を有す
る。その結果、基板は、デバイス間の低抵抗導体として
機能する。外部のアースまたは電源から基板への単一の
金属接続を、多数のデバイスに使用することができる。
デバイス表面に数ミリメートルごとにする接続によっ
て、デバイス表面の配線密度を減少させることもでき、
アースあるいは配電のために以前使用していた配線を減
らすことができる。
【００１４】絶縁層は、有効な自由キャリアが多くない
ため、従来のＳＯＩ技術は、ドレイン容量の大部分、お
よびこれより程度は劣るものの、ゲート容量を減少させ
る。しかし動作中に、トランジスタ内のキャリアの流
れ、および抵抗による発熱がゲートに生じるおそれがあ
る。トランジスタ本体が電気的に浮動することが許され
る場合には、トランジスタを含む望ましくない浮動体効
果、あるいはヒステリシスおよびしきい値の移動が起こ
る可能性がある。残留キャリヤがデバイスにかける電気
的バイアスは、トランジスタ本体のチャネルの深さを浅
くし、これによって性能が影響を受ける。本発明の代替
実施形態は、チャネルから接地面またはＶｄｄ面への低
抵抗経路、ならびに浮動体および熱の影響を低減する熱
の排出路を提供する。
ため、従来のＳＯＩ技術は、ドレイン容量の大部分、お
よびこれより程度は劣るものの、ゲート容量を減少させ
る。しかし動作中に、トランジスタ内のキャリアの流
れ、および抵抗による発熱がゲートに生じるおそれがあ
る。トランジスタ本体が電気的に浮動することが許され
る場合には、トランジスタを含む望ましくない浮動体効
果、あるいはヒステリシスおよびしきい値の移動が起こ
る可能性がある。残留キャリヤがデバイスにかける電気
的バイアスは、トランジスタ本体のチャネルの深さを浅
くし、これによって性能が影響を受ける。本発明の代替
実施形態は、チャネルから接地面またはＶｄｄ面への低
抵抗経路、ならびに浮動体および熱の影響を低減する熱
の排出路を提供する。
【００１５】
【発明の実施の形態】本発明は、導電性基板と、絶縁層
と、少なくとも１つの半導体デバイスを形成するために
不純物をドープしたシリコン層と、導電性スタッドとを
有する半導体デバイスである。導電性スタッドは、シリ
コン層と基板を電気的に接続する。
と、少なくとも１つの半導体デバイスを形成するために
不純物をドープしたシリコン層と、導電性スタッドとを
有する半導体デバイスである。導電性スタッドは、シリ
コン層と基板を電気的に接続する。
【００１６】本発明は、当業者に周知のあらゆる種類の
デバイスに応用できる。さらに、半導体加工に向くあら
ゆる材料を使用することができる。本発明の好ましい一
態様によれば、本発明は、電界効果トランジスタ・デバ
イスの製造にＳＯＩ加工技術とともに使用することがで
きる。この実施形態によれば、本発明のデバイスは、当
業者に周知のあらゆる加工法で製作することができる。
本発明は、アクティブ・シリコン層内に画定された１つ
または複数のトランジスタを有するデバイスを含めてあ
らゆるデバイスに使用できる。図示のように、例示的な
一実施形態では図１ないし図１１を通してシリコン上に
２つのトランジスタが形成される。
デバイスに応用できる。さらに、半導体加工に向くあら
ゆる材料を使用することができる。本発明の好ましい一
態様によれば、本発明は、電界効果トランジスタ・デバ
イスの製造にＳＯＩ加工技術とともに使用することがで
きる。この実施形態によれば、本発明のデバイスは、当
業者に周知のあらゆる加工法で製作することができる。
本発明は、アクティブ・シリコン層内に画定された１つ
または複数のトランジスタを有するデバイスを含めてあ
らゆるデバイスに使用できる。図示のように、例示的な
一実施形態では図１ないし図１１を通してシリコン上に
２つのトランジスタが形成される。
【００１７】準備段階として、シリコン基板１２を使用
することができる。シリコン基板１２は、標準的なシリ
コン・ウェーハ１０の形状をとってもよく、それを加工
して絶縁層１４を形成する（図１）。あらゆる絶縁層が
使用できるが、好ましい化合物として二酸化シリコン
（ＳｉＯ２）があげられる。ＳｉＯ2は、例示的な速
度、約１×１０18ａｔｏｍｓ／ｃｍ2酸素でウェーハに
注入することができる。ウェーハを約９００℃の温度に
加熱して、厚さが０．２〜０．７μｍ、好ましくは０．
５μｍの絶縁層を作成する。同時に、厚さが０．１〜４
μｍ、好ましくは０．２μｍのアクティブ・シリコン層
１６を形成させる。基板１２の残りの部分は、厚さ約６
２５μｍである。アクティブ・シリコン層は、シリコン
・ウェーハ１０に酸素を注入する段階と、この系をアニ
ールして３層間で結晶構造を再整列させる段階によって
形成される。絶縁層は、二酸化シリコンなどのシリコン
酸化物を含む。二酸化シリコン（ＳｉＯ2）は、顕著な
誘電体性能を有することを特徴とする。ＳｉＯ2の比誘
電率は約３．９である。
することができる。シリコン基板１２は、標準的なシリ
コン・ウェーハ１０の形状をとってもよく、それを加工
して絶縁層１４を形成する（図１）。あらゆる絶縁層が
使用できるが、好ましい化合物として二酸化シリコン
（ＳｉＯ２）があげられる。ＳｉＯ2は、例示的な速
度、約１×１０18ａｔｏｍｓ／ｃｍ2酸素でウェーハに
注入することができる。ウェーハを約９００℃の温度に
加熱して、厚さが０．２〜０．７μｍ、好ましくは０．
５μｍの絶縁層を作成する。同時に、厚さが０．１〜４
μｍ、好ましくは０．２μｍのアクティブ・シリコン層
１６を形成させる。基板１２の残りの部分は、厚さ約６
２５μｍである。アクティブ・シリコン層は、シリコン
・ウェーハ１０に酸素を注入する段階と、この系をアニ
ールして３層間で結晶構造を再整列させる段階によって
形成される。絶縁層は、二酸化シリコンなどのシリコン
酸化物を含む。二酸化シリコン（ＳｉＯ2）は、顕著な
誘電体性能を有することを特徴とする。ＳｉＯ2の比誘
電率は約３．９である。
【００１８】基板１２は一般に導電性であり、アースま
たは電源として使用することができる。本発明のコンテ
キストでは、基板１２を電源として使用することは、基
板１２が、外部電源、すなわち基板１２以外のものから
の定圧の電圧バイアスを提供していることを意味する。
一般に基板は、ドーパントを使って導電性とすることが
できる。一般に、基板をｎ型にする場合には、ドーパン
トは例えばリン、アンチモン、またはヒ素を含む。基板
をｐ型にする場合には、ドーパントは一般にホウ素、ま
たは基板１２にこのイオン性の性質を作り出す能力を持
つその他の原子種を含む。
たは電源として使用することができる。本発明のコンテ
キストでは、基板１２を電源として使用することは、基
板１２が、外部電源、すなわち基板１２以外のものから
の定圧の電圧バイアスを提供していることを意味する。
一般に基板は、ドーパントを使って導電性とすることが
できる。一般に、基板をｎ型にする場合には、ドーパン
トは例えばリン、アンチモン、またはヒ素を含む。基板
をｐ型にする場合には、ドーパントは一般にホウ素、ま
たは基板１２にこのイオン性の性質を作り出す能力を持
つその他の原子種を含む。
【００１９】イオン注入は、１立方センチメートルあた
り約１×１０16〜３×１０21原子、好ましくは約５×１
０19〜１×１０21原子を供給する速度で実施する。ドー
ピング終了後、ウェーハの抵抗率約０．０１〜０．１オ
ーム／ｃｍに対して、基板１２は、約１０オーム／平方
未満、好ましくは２オーム／平方未満の抵抗を有するこ
とが好ましい。
り約１×１０16〜３×１０21原子、好ましくは約５×１
０19〜１×１０21原子を供給する速度で実施する。ドー
ピング終了後、ウェーハの抵抗率約０．０１〜０．１オ
ーム／ｃｍに対して、基板１２は、約１０オーム／平方
未満、好ましくは２オーム／平方未満の抵抗を有するこ
とが好ましい。
【００２０】次いで、分離ボリューム１８を、第１およ
び第２のトランジスタ用の２つのサイト間に従来の手段
で形成する（図２）。フォトレジストを現像し、分離ボ
リューム１８となるべきボリュームを覆う部分のフォト
レジストを取り去る。次いで、分離ボリューム内の露出
したアクティブ・シリコンをエッチングによって除去す
る。標準的なデバイス製造工程により、アクティブ・シ
リコンを二酸化シリコンの絶縁層１４までエッチングす
る。例示的なエッチャントとしては、高い選択性を提供
する四塩化炭素がある。次いでこの開口を、材料をコン
フォーマルに付着させるＣＶＤなどの標準的なバルク加
工法を使って二酸化シリコンなどの絶縁性材料で埋め戻
して、分離ボリューム１８に作り変える。
び第２のトランジスタ用の２つのサイト間に従来の手段
で形成する（図２）。フォトレジストを現像し、分離ボ
リューム１８となるべきボリュームを覆う部分のフォト
レジストを取り去る。次いで、分離ボリューム内の露出
したアクティブ・シリコンをエッチングによって除去す
る。標準的なデバイス製造工程により、アクティブ・シ
リコンを二酸化シリコンの絶縁層１４までエッチングす
る。例示的なエッチャントとしては、高い選択性を提供
する四塩化炭素がある。次いでこの開口を、材料をコン
フォーマルに付着させるＣＶＤなどの標準的なバルク加
工法を使って二酸化シリコンなどの絶縁性材料で埋め戻
して、分離ボリューム１８に作り変える。
【００２１】次いで、各トランジスタのゲートを形成す
ることができる。そのために、フォトリソグラフィ・マ
スクを除去し、二酸化シリコン２０Ａおよび２０Ｂなど
の酸化物を通常の製造工程によってアクティブ・シリコ
ン上に形成する（図３）。酸化物２０Ａおよび２０Ｂを
形成する一方法は、従来の水蒸気酸化工程により、標準
的な条件、すなわち９００℃〜１１００℃、約２０分間
で実施するものである。通常、二酸化シリコンの厚さは
約２０〜１００オングストロームの範囲にあり、典型的
な厚さは約５０Åである。
ることができる。そのために、フォトリソグラフィ・マ
スクを除去し、二酸化シリコン２０Ａおよび２０Ｂなど
の酸化物を通常の製造工程によってアクティブ・シリコ
ン上に形成する（図３）。酸化物２０Ａおよび２０Ｂを
形成する一方法は、従来の水蒸気酸化工程により、標準
的な条件、すなわち９００℃〜１１００℃、約２０分間
で実施するものである。通常、二酸化シリコンの厚さは
約２０〜１００オングストロームの範囲にあり、典型的
な厚さは約５０Åである。
【００２２】次に、トランジスタ・ゲートを完成させる
ため、ポリシリコン層２２を、二酸化シリコン２０Ａお
よび２０Ｂを覆って約２０００オングストロームの厚さ
に付着させる。この付着もまた、標準的な加工法、例え
ばシランをソース・ガスとし約７００℃で行うＣＶＤな
どにより、完成させることができる。
ため、ポリシリコン層２２を、二酸化シリコン２０Ａお
よび２０Ｂを覆って約２０００オングストロームの厚さ
に付着させる。この付着もまた、標準的な加工法、例え
ばシランをソース・ガスとし約７００℃で行うＣＶＤな
どにより、完成させることができる。
【００２３】次いで、ポジ型フォトレジストを付着さ
せ、これをパターン化して、ポリシリコン層からゲート
導体２４Ａおよび２４Ｂを形成することができる。同時
に、二酸化シリコン層２０Ａおよび２０Ｂを除去してし
まってもよい。次に、注入マスク２６を形成する（図
６）。この注入マスクによって、ｎ型またはｐ型イオン
を注入して、第１のトランジスタ２５Ａのソース領域お
よびドレイン領域を形成することが可能となる（図
７）。次にこの工程を繰り返して、第２のトランジスタ
２５Ｂの注入領域、すなわち、ソース領域３０Ａおよび
ドレイン領域３０Ｂを形成する。
せ、これをパターン化して、ポリシリコン層からゲート
導体２４Ａおよび２４Ｂを形成することができる。同時
に、二酸化シリコン層２０Ａおよび２０Ｂを除去してし
まってもよい。次に、注入マスク２６を形成する（図
６）。この注入マスクによって、ｎ型またはｐ型イオン
を注入して、第１のトランジスタ２５Ａのソース領域お
よびドレイン領域を形成することが可能となる（図
７）。次にこの工程を繰り返して、第２のトランジスタ
２５Ｂの注入領域、すなわち、ソース領域３０Ａおよび
ドレイン領域３０Ｂを形成する。
【００２４】第１のトランジスタ２５Ａまたは第２のト
ランジスタ２５Ｂのソースおよびドレインを形成する際
には、通常、イオンを目的の領域に拡散して、アクティ
ブ・シリコン１６Ａおよび１６Ｂと二酸化シリコンの絶
縁層１４との界面まで達させる。別法として、形成され
たソースおよびドレインのイオン拡散ボリュームを、ア
クティブ・シリコン層の途中までしか侵入させないこと
も可能である（図８参照）。
ランジスタ２５Ｂのソースおよびドレインを形成する際
には、通常、イオンを目的の領域に拡散して、アクティ
ブ・シリコン１６Ａおよび１６Ｂと二酸化シリコンの絶
縁層１４との界面まで達させる。別法として、形成され
たソースおよびドレインのイオン拡散ボリュームを、ア
クティブ・シリコン層の途中までしか侵入させないこと
も可能である（図８参照）。
【００２５】動作に当たっては、この部分的拡散は、ト
ランジスタ本体３２Ａおよび３２Ｂに関連して非常に明
確な特性を与える。アクティブ・シリコン層１６Ａおよ
び１６Ｂに部分的にのみ侵入する程度にイオンを拡散さ
せると、導電性スタッド３４が後で占めることになる領
域にまでトランジスタ本体が延長される（図９、図１
０）。この実施形態では、導電性スタッドは、トランジ
スタ本体で発生する可能性のある抵抗による熱の排出路
となる。導電性スタッドはまた、自由キャリヤの排出路
となり、これにより、トランジスタの浮動体効果は減少
する。
ランジスタ本体３２Ａおよび３２Ｂに関連して非常に明
確な特性を与える。アクティブ・シリコン層１６Ａおよ
び１６Ｂに部分的にのみ侵入する程度にイオンを拡散さ
せると、導電性スタッド３４が後で占めることになる領
域にまでトランジスタ本体が延長される（図９、図１
０）。この実施形態では、導電性スタッドは、トランジ
スタ本体で発生する可能性のある抵抗による熱の排出路
となる。導電性スタッドはまた、自由キャリヤの排出路
となり、これにより、トランジスタの浮動体効果は減少
する。
【００２６】トランジスタ・デバイスを形成した後は、
平坦化された誘電体３６を、デバイス２５Ａおよび２５
Ｂの表面を覆って付着させることができる。誘電体３６
は、デバイスを安定化する機能を有し、デバイスを電気
的に分離し、以後の加工のためにデバイスを安定化させ
る。
平坦化された誘電体３６を、デバイス２５Ａおよび２５
Ｂの表面を覆って付着させることができる。誘電体３６
は、デバイスを安定化する機能を有し、デバイスを電気
的に分離し、以後の加工のためにデバイスを安定化させ
る。
【００２７】次に、デバイスをマスクして、導電性スタ
ッド３４を形成する（図９）。スタッド３４は、アクテ
ィブ・シリコン層内に形成されたデバイス２５Ａのソー
スと基板１２との間を接続する働きをする。スタッド３
４は通常、タングステン、アルミニウム、銅またはドー
プされた導電性シリコンなどあらゆる導電材料を含むこ
とができる。スタッド用の開口は、アルゴン・ガス中で
の高圧スパッタ・エッチングなどの標準的な加工技術を
用いて、一連の選択的または非選択的なエッチャントを
使って形成することができる。
ッド３４を形成する（図９）。スタッド３４は、アクテ
ィブ・シリコン層内に形成されたデバイス２５Ａのソー
スと基板１２との間を接続する働きをする。スタッド３
４は通常、タングステン、アルミニウム、銅またはドー
プされた導電性シリコンなどあらゆる導電材料を含むこ
とができる。スタッド用の開口は、アルゴン・ガス中で
の高圧スパッタ・エッチングなどの標準的な加工技術を
用いて、一連の選択的または非選択的なエッチャントを
使って形成することができる。
【００２８】使用するエッチャントは、非選択的でかつ
異方性であることが望ましい。異方性のエッチャント
は、基板に向かって直接下方へ食刻するが、水平面内で
は実質的に食刻しない。導電性スタッド３４用の開口
は、基板１２とデバイス２５Ａとを電気的に接続するの
に必要な深さ、通常は約１μｍの深さまで、基板内に延
びる。図９に示すアース接続に加えて、スタッド３４
を、１つあるいは複数のＰ＋領域３０デバイスを基板を
介して電源に接続するのに使用することもできる（図１
１）。次いで、誘電体の追加層３８をデバイス上に付着
させることができる。
異方性であることが望ましい。異方性のエッチャント
は、基板に向かって直接下方へ食刻するが、水平面内で
は実質的に食刻しない。導電性スタッド３４用の開口
は、基板１２とデバイス２５Ａとを電気的に接続するの
に必要な深さ、通常は約１μｍの深さまで、基板内に延
びる。図９に示すアース接続に加えて、スタッド３４
を、１つあるいは複数のＰ＋領域３０デバイスを基板を
介して電源に接続するのに使用することもできる（図１
１）。次いで、誘電体の追加層３８をデバイス上に付着
させることができる。
【００２９】導電性スタッド３４用の開口を形成した
後、この開口を、周囲の酸化物への接着力を高めるチタ
ンやチタン窒化物などの材料でコーティングする。この
材料は開口の壁に接着する。次に、タングステンなどの
導電材料を開口内に導入する。ＣＶＤまたはスパッタリ
ングによって開口内にコンフォーマルに置いてもよい。
後、この開口を、周囲の酸化物への接着力を高めるチタ
ンやチタン窒化物などの材料でコーティングする。この
材料は開口の壁に接着する。次に、タングステンなどの
導電材料を開口内に導入する。ＣＶＤまたはスパッタリ
ングによって開口内にコンフォーマルに置いてもよい。
【００３０】本発明の別の実施形態では、トランジスタ
本体３２Ａとスタッド３４との接触を可能にするような
方法で、導電性スタッド３４を形成することができる
（図１０）。本発明のこの実施形態は、熱エネルギーお
よびキャリヤの排出路を形成することにより、図８に示
したデバイスの利点の多くを提供する。
本体３２Ａとスタッド３４との接触を可能にするような
方法で、導電性スタッド３４を形成することができる
（図１０）。本発明のこの実施形態は、熱エネルギーお
よびキャリヤの排出路を形成することにより、図８に示
したデバイスの利点の多くを提供する。
【００３１】前述の明細、例およびデータは、本発明の
構成の製造および使用の完全な記述である。本発明の多
くの実施形態は、本発明の趣旨および範囲から逸脱する
ことなく実施することができるので、本発明は、冒頭の
特許請求の範囲に存する。
構成の製造および使用の完全な記述である。本発明の多
くの実施形態は、本発明の趣旨および範囲から逸脱する
ことなく実施することができるので、本発明は、冒頭の
特許請求の範囲に存する。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）（ａ）導電性基板と、（ｂ）絶縁層
と、（ｃ）トランジスタを形成するために不純物でドー
プしたシリコン層と、（ｄ）前記シリコン層と前記基板
を電気的に接続する導電性スタッドとを有する半導体デ
バイス。 （２）前記基板が、ドープされたシリコンを含むことを
特徴とする、上記（１）に記載のデバイス。 （３）前記絶縁層が、シリコン酸化物を含むことを特徴
とする、上記（１）に記載のデバイス。 （４）前記トランジスタがトランジスタ本体を有し、前
記スタッドが前記トランジスタ本体に隣接して位置する
ことを特徴とする、上記（１）に記載のデバイス。 （５）前記トランジスタがトランジスタ本体を有し、前
記スタッドと前記トランジスタ本体が電気的に接触して
いることを特徴とする、上記（１）に記載のデバイス。 （６）前記スタッドが、タングステンを含むことを特徴
とする、上記（４）または上記（５）に記載のデバイ
ス。 （７）前記基板が、アースを有することを特徴とする、
上記（１）に記載のデバイス。 （８）前記基板が、電源を有することを特徴とする、上
記（１）に記載のデバイス。 （９）前記ドープされたシリコン層を覆って形成された
誘電体層をさらに有することを特徴とする、上記（１）
に記載のデバイス。 （１０）前記誘電体層が、前記導電性スタッドの一部分
を露出したまま残すことを特徴とする、上記（９）に記
載のデバイス。 （１１）前記シリコン層内の前記不純物が、前記絶縁層
と接触しないことを特徴とする、上記（１）または上記
（５）に記載のデバイス。 （１２）前記基板が、リン、アンチモン、ヒ素およびそ
れらの混合物から成るグループから選ばれたｎ型ドーパ
ントでドープされていること、ならびに前記トランジス
タがｐチャネルを有し、前記導電性スタッドが、前記基
板と前記トランジスタを電気的に接続していることを特
徴とする、上記（２）に記載のデバイス。 （１３）前記基板が、ホウ素を含むｐ型ドーパントでド
ープされていること、ならびに前記トランジスタがｎチ
ャネルを有し、前記導電性スタッドが、前記基板と前記
トランジスタを電気的に接続していることを特徴とす
る、上記（２）に記載のデバイス。 （１４）前記基板が、ホウ素を含むｐ型ドーパントでド
ープされていること、ならびに前記トランジスタがｐチ
ャネルを有し、前記導電性スタッドが、前記基板と前記
トランジスタを電気的に接続していることを特徴とす
る、上記（２）に記載のデバイス。 （１５）前記基板が、アンチモン、ヒ素、リン、および
それらの混合物から成るグループから選ばれたｎ型ドー
パントでドープされていること、ならびに前記トランジ
スタがｎチャネルを有し、前記導電性スタッドが、前記
基板と前記トランジスタを電気的に接続していることを
特徴とする、上記（２）に記載のデバイス。 （１６）（ａ）導電性基板と、（ｂ）絶縁層と、（ｃ）
不純物でドープされ、第１のトランジスタおよび第２の
トランジスタを形成するシリコン層と、（ｄ）前記第１
のトランジスタと前記第２のトランジスタとの間の分離
ボリュームと、（ｅ）前記ドープされたシリコン層から
前記基板に延びる導電性スタッドとを有することを特徴
とする半導体デバイス。 （１７）前記基板が、ドープされたシリコンを含むこと
を特徴とする上記（１６）に記載のデバイス。 （１８）前記絶縁層が、二酸化シリコンを含むことを特
徴とする、上記（１６）に記載のデバイス。 （１９）前記第１のトランジスタがトランジスタ本体を
有し、前記導電性スタッドが前記トランジスタ本体に隣
接して位置することを特徴とする、上記（１６）に記載
のデバイス。 （２０）前記第１のトランジスタがトランジスタ本体を
有し、前記スタッドと前記トランジスタ本体が電気的に
接触していることを特徴とする、上記（１６）に記載の
デバイス。 （２１）前記スタッドが、タングステンを含むことを特
徴とする、上記（１９）または上記（２０）に記載のデ
バイス。 （２２）前記のドープされたシリコン層を覆って形成さ
れた誘電体層をさらに有することを特徴とする、上記
（１６）に記載のデバイス。 （２３）前記誘電体層が、前記導電性スタッドの一部分
を露出したまま残すことを特徴とする上記（２２）に記
載のデバイス。 （２４）前記第１のトランジスタを形成する前記シリコ
ン層内の前記不純物が、前記絶縁層と接触しないことを
特徴とする、上記（１６）または上記（２０）に記載の
デバイス。 （２５）前記導電性基板がアースを有し、前記第１のト
ランジスタがｐチャネルＦＥＴを有し、前記第２のトラ
ンジスタがｎチャネルＦＥＴを有すること、ならびに前
記ｐチャネルＦＥＴと前記ｎチャネルＦＥＴが、酸化シ
リコンの分離ボリュームによって分離されており、前記
導電性スタッドが、前記ｎチャネルＦＥＴのソースを前
記アースに電気的に接続することを特徴とする、上記
（１６）に記載のデバイス。 （２６）前記導電性基板が電源を有し、前記第１のトラ
ンジスタがｐチャネルＦＥＴを有し、前記第２のトラン
ジスタがｎチャネルＦＥＴを有すること、ならびに前記
ｐチャネルＦＥＴと前記ｎチャネルＦＥＴが、酸化シリ
コンの分離ボリュームによって分離されており、前記導
電性スタッドが、前記ｐチャネルＦＥＴのソースを前記
電源に電気的に接続することを特徴とする、上記（１
６）に記載のデバイス。 （２７）第１の導電性スタッドおよび第２の導電性スタ
ッドを有し、前記第１のトランジスタが、前記第１の導
電性スタッドによって前記基板に電気的に接続されてお
り、前記第２のトランジスタが、前記第２の導電性スタ
ッドによって前記基板に電気的に接続されていることを
特徴とする、上記（１６）に記載のデバイス。
と、（ｃ）トランジスタを形成するために不純物でドー
プしたシリコン層と、（ｄ）前記シリコン層と前記基板
を電気的に接続する導電性スタッドとを有する半導体デ
バイス。 （２）前記基板が、ドープされたシリコンを含むことを
特徴とする、上記（１）に記載のデバイス。 （３）前記絶縁層が、シリコン酸化物を含むことを特徴
とする、上記（１）に記載のデバイス。 （４）前記トランジスタがトランジスタ本体を有し、前
記スタッドが前記トランジスタ本体に隣接して位置する
ことを特徴とする、上記（１）に記載のデバイス。 （５）前記トランジスタがトランジスタ本体を有し、前
記スタッドと前記トランジスタ本体が電気的に接触して
いることを特徴とする、上記（１）に記載のデバイス。 （６）前記スタッドが、タングステンを含むことを特徴
とする、上記（４）または上記（５）に記載のデバイ
ス。 （７）前記基板が、アースを有することを特徴とする、
上記（１）に記載のデバイス。 （８）前記基板が、電源を有することを特徴とする、上
記（１）に記載のデバイス。 （９）前記ドープされたシリコン層を覆って形成された
誘電体層をさらに有することを特徴とする、上記（１）
に記載のデバイス。 （１０）前記誘電体層が、前記導電性スタッドの一部分
を露出したまま残すことを特徴とする、上記（９）に記
載のデバイス。 （１１）前記シリコン層内の前記不純物が、前記絶縁層
と接触しないことを特徴とする、上記（１）または上記
（５）に記載のデバイス。 （１２）前記基板が、リン、アンチモン、ヒ素およびそ
れらの混合物から成るグループから選ばれたｎ型ドーパ
ントでドープされていること、ならびに前記トランジス
タがｐチャネルを有し、前記導電性スタッドが、前記基
板と前記トランジスタを電気的に接続していることを特
徴とする、上記（２）に記載のデバイス。 （１３）前記基板が、ホウ素を含むｐ型ドーパントでド
ープされていること、ならびに前記トランジスタがｎチ
ャネルを有し、前記導電性スタッドが、前記基板と前記
トランジスタを電気的に接続していることを特徴とす
る、上記（２）に記載のデバイス。 （１４）前記基板が、ホウ素を含むｐ型ドーパントでド
ープされていること、ならびに前記トランジスタがｐチ
ャネルを有し、前記導電性スタッドが、前記基板と前記
トランジスタを電気的に接続していることを特徴とす
る、上記（２）に記載のデバイス。 （１５）前記基板が、アンチモン、ヒ素、リン、および
それらの混合物から成るグループから選ばれたｎ型ドー
パントでドープされていること、ならびに前記トランジ
スタがｎチャネルを有し、前記導電性スタッドが、前記
基板と前記トランジスタを電気的に接続していることを
特徴とする、上記（２）に記載のデバイス。 （１６）（ａ）導電性基板と、（ｂ）絶縁層と、（ｃ）
不純物でドープされ、第１のトランジスタおよび第２の
トランジスタを形成するシリコン層と、（ｄ）前記第１
のトランジスタと前記第２のトランジスタとの間の分離
ボリュームと、（ｅ）前記ドープされたシリコン層から
前記基板に延びる導電性スタッドとを有することを特徴
とする半導体デバイス。 （１７）前記基板が、ドープされたシリコンを含むこと
を特徴とする上記（１６）に記載のデバイス。 （１８）前記絶縁層が、二酸化シリコンを含むことを特
徴とする、上記（１６）に記載のデバイス。 （１９）前記第１のトランジスタがトランジスタ本体を
有し、前記導電性スタッドが前記トランジスタ本体に隣
接して位置することを特徴とする、上記（１６）に記載
のデバイス。 （２０）前記第１のトランジスタがトランジスタ本体を
有し、前記スタッドと前記トランジスタ本体が電気的に
接触していることを特徴とする、上記（１６）に記載の
デバイス。 （２１）前記スタッドが、タングステンを含むことを特
徴とする、上記（１９）または上記（２０）に記載のデ
バイス。 （２２）前記のドープされたシリコン層を覆って形成さ
れた誘電体層をさらに有することを特徴とする、上記
（１６）に記載のデバイス。 （２３）前記誘電体層が、前記導電性スタッドの一部分
を露出したまま残すことを特徴とする上記（２２）に記
載のデバイス。 （２４）前記第１のトランジスタを形成する前記シリコ
ン層内の前記不純物が、前記絶縁層と接触しないことを
特徴とする、上記（１６）または上記（２０）に記載の
デバイス。 （２５）前記導電性基板がアースを有し、前記第１のト
ランジスタがｐチャネルＦＥＴを有し、前記第２のトラ
ンジスタがｎチャネルＦＥＴを有すること、ならびに前
記ｐチャネルＦＥＴと前記ｎチャネルＦＥＴが、酸化シ
リコンの分離ボリュームによって分離されており、前記
導電性スタッドが、前記ｎチャネルＦＥＴのソースを前
記アースに電気的に接続することを特徴とする、上記
（１６）に記載のデバイス。 （２６）前記導電性基板が電源を有し、前記第１のトラ
ンジスタがｐチャネルＦＥＴを有し、前記第２のトラン
ジスタがｎチャネルＦＥＴを有すること、ならびに前記
ｐチャネルＦＥＴと前記ｎチャネルＦＥＴが、酸化シリ
コンの分離ボリュームによって分離されており、前記導
電性スタッドが、前記ｐチャネルＦＥＴのソースを前記
電源に電気的に接続することを特徴とする、上記（１
６）に記載のデバイス。 （２７）第１の導電性スタッドおよび第２の導電性スタ
ッドを有し、前記第１のトランジスタが、前記第１の導
電性スタッドによって前記基板に電気的に接続されてお
り、前記第２のトランジスタが、前記第２の導電性スタ
ッドによって前記基板に電気的に接続されていることを
特徴とする、上記（１６）に記載のデバイス。
【図１】本発明の一実施形態による、ＳＯＩデバイス形
成の第１ステージの断面図である。
成の第１ステージの断面図である。
【図２】図１に示したＳＯＩデバイス形成の図１に続く
ステージの追加断面図である。
ステージの追加断面図である。
【図３】図１に示したＳＯＩデバイス形成の図２に続く
ステージの追加断面図である。
ステージの追加断面図である。
【図４】図１に示したＳＯＩデバイス形成の図３に続く
ステージの追加断面図である。
ステージの追加断面図である。
【図５】図１に示したＳＯＩデバイス形成の図４に続く
ステージの追加断面図である。
ステージの追加断面図である。
【図６】図１に示したＳＯＩデバイス形成の図５に続く
ステージの追加断面図である。
ステージの追加断面図である。
【図７】本発明による、図１ないし図６に示したＳＯＩ
加工技術により形成した半導体デバイスの一実施形態の
断面図である。
加工技術により形成した半導体デバイスの一実施形態の
断面図である。
【図８】本発明による、図１ないし図６に示したＳＯＩ
加工技術により形成した半導体デバイスの代替実施形態
の断面図である。
加工技術により形成した半導体デバイスの代替実施形態
の断面図である。
【図９】本発明の一実施形態による、導電性スタッドを
有する半導体デバイスの断面図である。
有する半導体デバイスの断面図である。
【図１０】本発明の一代替実施形態に基づく、導電性ス
タッドを有する半導体デバイスの断面図である。
タッドを有する半導体デバイスの断面図である。
【図１１】本発明の他の代替実施形態に基づく、導電性
スタッドを有する半導体デバイスの断面図である。
スタッドを有する半導体デバイスの断面図である。
１０ シリコン・ウェーハ １２ シリコン基板 １４ 絶縁層 １６ アクティブ・シリコン層 １６Ａ アクティブ・シリコン層 １６Ｂ アクティブ・シリコン層 １８ 分離ボリューム ２０Ａ 二酸化シリコン ２０Ｂ 二酸化シリコン ２２ ポリシリコン層 ２２Ａ ポリシリコン層 ２２Ｂ ポリシリコン層 ２４Ａ ゲート導体 ２４Ｂ ゲート導体 ２５Ａ 第１のトランジスタ ２５Ｂ 第２のトランジスタ ２６ 注入マスク ２８Ａ イオン拡散ボリューム ２８Ｂ イオン拡散ボリューム ３０Ａ ソース領域 ３０Ｂ ドレイン領域 ３２Ａ トランジスタ本体 ３２Ｂ トランジスタ本体 ３４ 導電性スタッド ３６ 誘電体 ３８ 追加誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・シーツ アメリカ合衆国55992 ミネソタ州ザンブ ロータワンハンドレッドアンドシックステ ィース・アベニュー 46505
Claims (27)
- 【請求項１】（ａ）導電性基板と、 （ｂ）絶縁層と、 （ｃ）トランジスタを形成するために不純物でドープし
たシリコン層と、 （ｄ）前記シリコン層と前記基板を電気的に接続する導
電性スタッドとを有する半導体デバイス。 - 【請求項２】前記基板が、ドープされたシリコンを含む
ことを特徴とする、請求項１に記載のデバイス。 - 【請求項３】前記絶縁層が、シリコン酸化物を含むこと
を特徴とする、請求項１に記載のデバイス。 - 【請求項４】前記トランジスタがトランジスタ本体を有
し、前記スタッドが前記トランジスタ本体に隣接して位
置することを特徴とする、請求項１に記載のデバイス。 - 【請求項５】前記トランジスタがトランジスタ本体を有
し、前記スタッドと前記トランジスタ本体が電気的に接
触していることを特徴とする、請求項１に記載のデバイ
ス。 - 【請求項６】前記スタッドが、タングステンを含むこと
を特徴とする、請求項４または請求項５に記載のデバイ
ス。 - 【請求項７】前記基板が、アースを有することを特徴と
する、請求項１に記載のデバイス。 - 【請求項８】前記基板が、電源を有することを特徴とす
る、請求項１に記載のデバイス。 - 【請求項９】前記ドープされたシリコン層を覆って形成
された誘電体層をさらに有することを特徴とする、請求
項１に記載のデバイス。 - 【請求項１０】前記誘電体層が、前記導電性スタッドの
一部分を露出したまま残すことを特徴とする、請求項９
に記載のデバイス。 - 【請求項１１】前記シリコン層内の前記不純物が、前記
絶縁層と接触しないことを特徴とする、請求項１または
請求項５に記載のデバイス。 - 【請求項１２】前記基板が、リン、アンチモン、ヒ素お
よびそれらの混合物から成るグループから選ばれたｎ型
ドーパントでドープされていること、ならびに前記トラ
ンジスタがｐチャネルを有し、前記導電性スタッドが、
前記基板と前記トランジスタを電気的に接続しているこ
とを特徴とする、請求項２に記載のデバイス。 - 【請求項１３】前記基板が、ホウ素を含むｐ型ドーパン
トでドープされていること、ならびに前記トランジスタ
がｎチャネルを有し、前記導電性スタッドが、前記基板
と前記トランジスタを電気的に接続していることを特徴
とする、請求項２に記載のデバイス。 - 【請求項１４】前記基板が、ホウ素を含むｐ型ドーパン
トでドープされていること、ならびに前記トランジスタ
がｐチャネルを有し、前記導電性スタッドが、前記基板
と前記トランジスタを電気的に接続していることを特徴
とする、請求項２に記載のデバイス。 - 【請求項１５】前記基板が、アンチモン、ヒ素、リン、
およびそれらの混合物から成るグループから選ばれたｎ
型ドーパントでドープされていること、ならびに前記ト
ランジスタがｎチャネルを有し、前記導電性スタッド
が、前記基板と前記トランジスタを電気的に接続してい
ることを特徴とする、請求項２に記載のデバイス。 - 【請求項１６】（ａ）導電性基板と、 （ｂ）絶縁層と、 （ｃ）不純物でドープされ、第１のトランジスタおよび
第２のトランジスタを形成するシリコン層と、 （ｄ）前記第１のトランジスタと前記第２のトランジス
タとの間の分離ボリュームと、 （ｅ）前記ドープされたシリコン層から前記基板に延び
る導電性スタッドとを有することを特徴とする半導体デ
バイス。 - 【請求項１７】前記基板が、ドープされたシリコンを含
むことを特徴とする請求項１６に記載のデバイス。 - 【請求項１８】前記絶縁層が、二酸化シリコンを含むこ
とを特徴とする、請求項１６に記載のデバイス。 - 【請求項１９】前記第１のトランジスタがトランジスタ
本体を有し、前記導電性スタッドが前記トランジスタ本
体に隣接して位置することを特徴とする、請求項１６に
記載のデバイス。 - 【請求項２０】前記第１のトランジスタがトランジスタ
本体を有し、前記スタッドと前記トランジスタ本体が電
気的に接触していることを特徴とする、請求項１６に記
載のデバイス。 - 【請求項２１】前記スタッドが、タングステンを含むこ
とを特徴とする、請求項１９または請求項２０に記載の
デバイス。 - 【請求項２２】前記のドープされたシリコン層を覆って
形成された誘電体層をさらに有することを特徴とする、
請求項１６に記載のデバイス。 - 【請求項２３】前記誘電体層が、前記導電性スタッドの
一部分を露出したまま残すことを特徴とする請求項２２
に記載のデバイス。 - 【請求項２４】前記第１のトランジスタを形成する前記
シリコン層内の前記不純物が、前記絶縁層と接触しない
ことを特徴とする、請求項１６または請求項２０に記載
のデバイス。 - 【請求項２５】前記導電性基板がアースを有し、前記第
１のトランジスタがｐチャネルＦＥＴを有し、前記第２
のトランジスタがｎチャネルＦＥＴを有すること、なら
びに前記ｐチャネルＦＥＴと前記ｎチャネルＦＥＴが、
酸化シリコンの分離ボリュームによって分離されてお
り、前記導電性スタッドが、前記ｎチャネルＦＥＴのソ
ースを前記アースに電気的に接続することを特徴とす
る、請求項１６に記載のデバイス。 - 【請求項２６】前記導電性基板が電源を有し、前記第１
のトランジスタがｐチャネルＦＥＴを有し、前記第２の
トランジスタがｎチャネルＦＥＴを有すること、ならび
に前記ｐチャネルＦＥＴと前記ｎチャネルＦＥＴが、酸
化シリコンの分離ボリュームによって分離されており、
前記導電性スタッドが、前記ｐチャネルＦＥＴのソース
を前記電源に電気的に接続することを特徴とする、請求
項１６に記載のデバイス。 - 【請求項２７】第１の導電性スタッドおよび第２の導電
性スタッドを有し、前記第１のトランジスタが、前記第
１の導電性スタッドによって前記基板に電気的に接続さ
れており、前記第２のトランジスタが、前記第２の導電
性スタッドによって前記基板に電気的に接続されている
ことを特徴とする、請求項１６に記載のデバイス。
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| US08/782462 | 1997-01-10 | ||
| US08/782,462 US5889306A (en) | 1997-01-10 | 1997-01-10 | Bulk silicon voltage plane for SOI applications |
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