KR19980069958A - 에스오아이 응용을 위한 벌크 실리콘 전압 평면 - Google Patents
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Abstract
전도성 기판, 절연층, 불순물로 도핑되고 제 1 트랜지스터와 제 2 트랜지스터를 형성하는 실리콘층, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 단리 볼륨(isolation volume), 도핑된 실리콘층으로부터 기판에 이르기까지 연장된 전도성 스터드(conductive stud)를 포함하는 반도체 장치에 관한 것이다.
Description
본 발명은 일반적으로 전원과 접지 응용을 위해 표면 배선이 감소된 장치에 관한 것이다. 보다 상세하게, 본 발명은 전원과 접지 응용을 위한 전압 평면으로서 벌크 실리콘 기판을 사용하는 절연체 상의 실리콘 장치에 관한 것이다.
반도체 가공은 보다 큰 전산 용량을 갖는 보다 작은 장치를 생산하는 쪽으로 진행되어 왔다. 장치 크기의 감소와 전력의 증가로 인해 제공된 단위 면적내의 트랜지스터의 밀도가 높아 졌다. 절연체 상의 실리콘(SOI) 가공과 같은 향상된 반도체 제작 기법은 트랜지스터 소스(source)와 드레인(drain) 등과 같은 장치 구성분들에서 상당한 저항 증가에 기인하여 필요한 금속 배선을 증가시키는 경향이 있다.
어레이(array) 등의 특정 응용은 종종 이를 완전히 가능하게 하기 위해 요구되는 양의 배선으로 충족된다. 반도체 장치내의 배선은 일반적으로 다중 평면으로 배열되어 있고, 특히 다중 장치는 밀집된 패턴으로 배열되어 있다. 장치의 제공된 평면에서 금속 배선은 그 평면에서 이용가능한 실질적인 장소의 양을 감소시키고, 장치 성능에 심각한 구속을 가할 수 있다. 이러한 문제점들은 탁월한 성능을 갖는 보다 작고 보다 밀집되어 충진된 장치를 제작하기 위한 전체적인 목적을 손상시킬 수 있다.
절연체 상의 실리콘 공정을 예시하는 선행 문헌으로는 이와마츠(Iwamatsu)의 미국 특허 제 5,294,821호가 포함된다. 이와마츠는 파괴 전압(breakdown voltage)의 감소를 포함하는 보다 균일한 전기 특성을 제공하는 경향이 있는 절연체 상의 실리콘 기법을 개시하고 있다. 이와마츠는 장치의 전기적 특성을 안정화시키기 위해 기판내로 확산된 활성층을 갖는 장치를 제안한다.
티손(Tyson) 등의 미국 특허 제 5,145,802호는 절연층 상에 배치된 트랜지스터 바디(transistor body)에 접촉한 국부적인 오옴상수를 제공하는 한벌의 매설된 바디 타이(body tie)를 포함하는 절연체 상의 실리콘 회로를 개시하고 있다. 이는 충격식 이온화에 의해 발생되는 구멍에 통로를 제공하고 기판과 트랜지스터 소스 간의 전위 차폐물로서 작용하는 경향이 있다.
캉(Kang) 등의 미국 특허 제 5,286,670호는 전기적 특성을 갖는 매설된 구성요소를 소유한 반도체 장치를 제조하는 방법을 교지하고 있다. 캉은 SOI 영역이 될 실리콘에 기판을 결합시키는 기판내의 매설된 복합계 전기적 구성요소를 사용한다. 매설된 구성요소에 대한 한 사용예는 메모리 셀에서 커패시터로 사용된 것이다.
그러나, 이들 문헌은 증가된 장치 밀도와 함께 발생하는 많은 문제점을 언급하지 않거나 이를 해결하지 않고 있다. 사실, 캉 등의 문헌과 같은 이러한 일부 문헌은 배선 밀도의 해결방안 없이 장치 제작의 복잡성을 가중시킨다.
이에 따라, 제공된 평면에서 금속 배선의 감소를 허용하고, 이로써 고 밀도 응용시 보다 큰 장치 성능과 디자인에 대한 보다 큰 융통성을 허용하는 공정과 장치가 요구되고 있다.
도 1은 본 발명의 한 실시태양에 따른 절연체 상의 실리콘 장치(silicon-on-insulator device)의 형성에 관한 제 1 단계의 단면도이다.
도 2 내지 도 6은 도 1에 도시된 바와 같은 절연체 상의 실리콘 장치의 형성에 관한 후속적인 단계의 부가적인 단면도이다.
도 7a은 본 발명에 따른 도 1 내지 6에 도시된 바와 같은 절연체 상의 실리콘 가공을 사용하여 형성된 반도체 장치에 관한 한 실시태양의 단면도이다.
도 7b은 본 발명에 따른 도 1 내지 6에 도시된 바와 같은 절연체 상의 실리콘 가공을 사용하여 형성된 반도체 장치에 관한 한 대안의 실시태양에 관한 단면도이다.
도 8a은 본 발명의 한 실시태양에 따른 전도성 스터드를 포함하는 반도체 장치의 단면도이다.
도 8b은 본 발명의 한 대안의 실시태양에 따른 전도성 스터드를 포함하는 반도체 장치의 단면도이다.
도 9는 본 발명의 추가의 대안의 실시태양에 다른 전도성 스터드를 포함하는 반도체 장치의 단면도이다.
본 발명의 한 관점에 따라, 전도성 기판, 절연층, 불순물에 의해 도핑되어 트랜지스터를 형성하는 실리콘층, 실리콘층과 기판의 일부를 전기적으로 접속시키는 전도성 스터드를 포함하는 반도체 장치가 제공된다.
본 발명의 추가의 관점에 따라, 전도성 기판, 절연층, 불순물에 의해 도핑되고 제 1 트랜지스터와 제 2 트랜지스터를 형성하는 절연층, 제 1 트랜지스터와 제 2 트랜지스터간의 단리 볼륨, 도핑된 실리콘층으로부터 기판에 이르도록 연장된 전도성 스터드를 포함하는 반도체 장치가 제공된다.
본 발명의 한 예시적인 실시태양은 전계 효과 트랜지스터(FET) 등의 반도체 장치를 위한 접지 또는 전원으로서 벌크 실리콘 기판을 사용한다. 보다 바람직한 유형에서, 본 발명은 전형적인 두께의 벌크 실리콘 웨이퍼로부터 제작된 고도로 도핑된 기판을 사용한다. 기판은 접지 평면 또는 전원으로서 작용할 수 있다(예: Vdd 평면). 이러한 방식에서, 기판은 전력 분배에 사용된 매우 큰 백분율의 금속 배선을 제거한다.
예를 들면, 본 발명에 의해 모든 전기적으로 접지된 트랜지스터 장치를 벌크 실리콘 기판에 접속시킴으로써 대부분의 접지선은 제거된다. 이러한 접속은 매설된 전도성 스터드에 의해 생성될 수 있다. 전도성 스터드는 일반적으로 활성 실리콘층으로부터 절연층을 통해 연장되어 두껍고 저항률이 낮은 하부의 벌크 실리콘 기판과 전기적으로 접촉한다.
절연체 상의 실리콘(SOI) 기법과 함께, 전통적인 가공 기법은 장치의 제작 전반에 걸쳐 사용될 수 있다. 생성된 장치는 트랜지스터 영역과 고 전도성의 벌크 실리콘 기판 사이의 전기적 접속을 포함한다. 반대로, 기판은 장치들 사이에서 낮은 저항 전도체로서 작용한다. 외부 접지 또는 전원으로부터 기판에 이르는 단일 금속 접속은 다중 장치를 위해 사용될 수 있다. 장치의 표면을 가로지르는 배선의 밀도는 또한 장치 표면을 가로지르는 수 밀리미터의 접속에 의해 감소될 수도 있고, 이는 접지 또는 전력 분배를 위해 이전에 사용되었던 배선을 감소시킨다.
통상적인 SOI 기법은, 절연층이 많은 이용가능한 유리 캐리어를 갖고있지 않기 때문에 많은 부분의 드레인 정전용량과 보다 적은 정도의 양의 게이트 정전용량을 감소시킨다. 그러나 조작시, 트랜지스터를 통한 캐리어 유동과 저항열이 게이트에서 발생할 수 있다. 트랜지스터 또는 이력현상을 포함하는 원하지 않는 플로팅 바디 효과(floating body effect)와 역치 전이는 트랜지스터 바디가 전기적으로 플로팅되도록 허용될 경우 발생할 수 있다. 잔류하는 캐리어에 의해 장치상에 위치된 전기적 바이어스는 성능에 영향을 주는 트랜지스터 바디 채널의 깊이를 협소화시킨다. 본 발명의 대안의 실시태양은 채널로부터 접지 또는 Vdd 평면과 열적 드레인에 이르는 저-저항 통로를 제공하고, 이는 플로팅 바디와 열적 효과 둘다를 감소시킨다.
바람직한 실시태양에 관한 상세한 설명
본 발명은 전도성 기판, 절연층, 불순물로 도핑되어 하나 이상의 반도체 장치를 형성하는 실리콘층, 전도성 스터드를 포함하는 반도체 장치이다. 전도성 스터드는 실리콘층과 기판을 전기적으로 접속시킨다.
본 발명은 당해분야의 숙련가에게 공지된 다수의 장치 유형에 응용가능하다. 추가로, 반도체 가공에 전도성인 다수의 물질이 사용될 수 있다. 본 발명의 한 바람직한 관점에 따라, 본 발명은 전계 효과 트랜지스터 장치의 제작시 절연체 상의 실리콘(SOI) 가공 기법에 의해 사용될 수 있다. 상기 실시태양에 따라, 본 발명의 장치는 당해 분야의 숙련가에게 공지된 다수의 공정을 통해 제작될 수 있다. 본 발명은 활성 실리콘층에 한정된 하나 이상의 트랜지스터를 갖는 장치를 포함하는 다수의장치를 위해 사용될 수 있다. 제시된 바와 같이, 한 예시적인 실시태양에서 두개의 트랜지스터는 도 1 내지 9를 통해 실리콘 상에 형성된다.
예비 단계로서, 실리콘 기판(12)이 사용될 수 있다. 실리콘 기판(12)은 절연층(14)을 형성하기 위해 처리된 표준 실리콘 웨이퍼(10)를 형성할 수 있다(도 1). 다수의 절연층이 사용될 수 있지만, 바람직한 화합물로는 이산화규소, SiO2가 포함된다. SiO2는 약 1×1018개 원자/산소 ㎠의 예시적인 속도에서 웨이퍼내로 함침될 수 있다. 웨이퍼는 약 900℃의 온도에서 가열되어 약 0.2 내지 0.7㎛, 바람직하게는 0.5㎛ 두께의 절연층을 생산한다. 동시에, 약 0.1 내지 4㎛, 바람직하게는 약 0.2㎛ 두께의 활성 실리콘층(16)이 형성된다. 기판(12)의 밸런스는 약 625㎛의 두께를 갖는다. 활성 실리콘층은 실리콘 웨이퍼(10)내로 산소를 함침시키고 시스템을 어니일링하여 세개의 층들 사이에 결정 구조를 재배열하는 단계로부터 생성된다. 절연층은 이산화규소 등의 산화규소를 포함한다. 이산화규소(SiO2)는 표명된 유전 용량을 특징으로 한다. SiO2의 상대적인 유전율은 약 3.9이다.
기판(12)은 일반적으로 전도성이고 접지 또는 전원으로서 사용될 수 있다. 본 발명의 문맥에서, 전원으로서 기판(12)을 사용한다는 것은, 기판(12)이 외부 소스, 즉 기판(12) 이외의 어떤 것으로부터 일정한 전압 바이어스를 제공함을 의미한다. 일반적으로 기판은 도펀트를 사용함으로써 전도성이 될 수 있다. 일반적으로, 기판이 n-형일 경우, 도펀트는 예를 들면 인, 안티몬, 비소 등을 포함할 수 있다. 기판이 p-형일 경우, 도펀트는 일반적으로 붕소 또는 기판(12)에 상기 이온 특성을 생성할 수 있는 모든 다른 원자를 포함한다.
이온의 함침은 일반적으로 약 1×1016내지 3×1021, 바람직하게는 약 5×1019내지 1×1021개 원자/㎤를 제공하는 속도에서 발생한다. 일단 도핑이 완료되면, 기판(12)은 바람직하게 약 10ohm/㎠ 미만, 바람직하게는 약 2ohm/㎠의 저항을 갖고, 웨이퍼의 저항률은 약 0.01 내지 0.1(ohm)-(㎝)이다.
이어서 단리 볼륨(18)은 전통적인 수단에 의해 제 1 트랜지스터와 제 2 트랜지스터(도 2)에 대한 두 자리 사이에 형성된다. 포토레지스트는 단리 볼륨(18)이 될 볼륨 너머로 전개되어 제거된다. 그 다음, 단리볼륨에서 노출된 활성 실리콘은 식각에 의해 제거된다. 표준 장치 제작 공정을 사용하여, 활성 실리콘을 이산화규소 절연층(14)에 식각시킨다. 식각제의 예로는 높은 선택도를 제공하는 사염화탄소가 포함될 수 있다. 그 다음으로, 금속의 정형적인(conformal) 침착을 제공하는 화학적 증기 침착 등의 표준 벌크 가공 방법을 사용하여 이산화규소 등의 절연 물질을 이용해 재충진시킴으로써 개구를 단리 볼륨(18)내에 제조한다.
이어서, 각 트랜지스터에 대한 게이트를 형성한다. 이렇게 하기 위해, 포토리소그래픽(photolithographic) 마스크를 제거하고, 이산화규소 등의 산화물(20A, 20B)을 전형적인 제작 공정에 의해 활성 실리콘상에 형성한다(도 3). 산화물(20A, 20B)을 형성하는 한 방법은 표준 조건하에서, 즉 900℃ 내지 1100℃에서 약 20분 동안 전통적인 스팀 가공에 의해 이루어진다. 일반적으로, 이산화규소의 두께는 약 20 내지 100Å의 범위이고, 전형적인 두께는 약 50Å이다.
트랜지스터 게이트를 완성하기 위해, 폴리실리콘층(22)을 이산화규소(20A, 20B) 너머로 약 2000Å의 두께까지 침착시킨다. 다시, 상기 침착을 표준 가공 방법, 예로써 화학적 증기 침착에 의해 약 700℃에서 실란 원료 가스를 사용하여 완료할 수 있다.
이후, 폴리실리콘층으로부터 게이트 전도체(24A, 24B)를 형성하기 위해 포지티브 포토레지스트를 침착시키고 패턴화할 수 있다. 이와 동시에, 이산화규소층(20A, 20B)을 제거할 수도 있다. 그 다음으로, 함침 마스크(26)(도 6)를 형성한다. 함침 마스크는 n-형 또는 p-형 이온중 어느 것의 함침을 허용하여 제 1 트랜지스터(25A)에서 소스와 드레인 영역을 형성한다(도 7a). 상기 공정을 반복하여 제 2 트랜지스터(25B)에서 함침 부위, 즉 소스와 드레인 영역(30A, 30B)을 형성한다.
제 1 또는 제 2 트랜지스터(25A, 25B)에 대한 소스와 드레인을 형성하는데 있어서, 일반적으로 의도된 영역에서 활성 실리콘(16A, 16B)와 이산화규소 절연층(14) 간의 계면으로 이온을 확산시킬 수 있다. 다르게는, 형성된 소스와 드레인 이온 확산 볼륨을 단지 부분적으로 활성 실리콘층내로 투과시킬 수 있다(도 7b 참조).
조작시, 상기 부분적인 확산은 트랜지스터 바디(32A, 32B)와 관련된 매우 한정된 특징을 제공한다. 단지 부분적으로 활성 실리콘층(16A, 16B)을 투과하는 수준까지 이온 확산에 의해 트랜지스터 바디는 이후 전도성 스터드(34)에 의해 점유될 부위내로 연장된다(도 8a, 8b 참조). 상기 실시태양에서, 전도성 스터드는 트랜지스터 바디에서 발생될 수 있는 모든 저항열에 열적 드레인을 제공한다. 전도성 스터드는 또한 모든 유리 캐리어에 드레인을 제공함으로써 트랜지스터 플로팅 바디 효과를 감소시킨다.
일단 트랜지스터 장치가 형성되면, 평면화된 유전체(36)를 장치의 표면(25A, 25B) 너머로 침착시킬 수 있다. 유전층(36)은 장치를 안정화시키고, 전기적으로 장치를 단리시키고, 추가의 가공 동안 장치를 안정화시키는 작용을 한다.
이어서 장치를 마스킹하여 전도성 스터드(34)를 형성한다(도 8a). 스터드(34)는 기판(12)과 활성 실리콘층에 형성된 장치의 소스(25A) 사이의 접속부로서 작용한다. 일반적으로 스터드(34)는 텅스텐, 알루미늄, 구리 또는 전도성의 도핑된 실리콘과 같은 다수의 전도성 물질을 포함할 수 있다. 스터드용 개구는 일련의 선택적 또는 비선택적 식각제를 사용하여 아르곤 가스중 고압 스퍼터 식각과 같은 표준 가공 기법을 통해 형성될 수 있다.
바람직하게, 사용되는 식각제는 비선택적이고 비등방성이다. 비등방성 식각제는 직접 기판의 아래방향으로 절단하고, 수평적 평면에서 실질적인 정도로 식각시키지 않는다. 전도성 스터드(34)용 개구는 기판(12)과 장치(25A) 사이의 전기적 접속을 제공하기에 필수적인 수준으로, 전형적으로는 약 1㎛로 기판내로 연장된다. 도 8a에 도시된 접지하기 위한 접속부 뿐만아니라, 스터드(34)는 하나 이상의 P+ 영역(30A) 장치를 기판을 통해 전원과 접속시키기 위해 사용될 수 있다(도 9). 이어서 부가된 유전층(38)을 장치상에 침착시킬 수 있다.
일단 전도성 스터드(34)용 개구가 형성되면, 티탄 또는 질화티탄 등의 주변 산화물에 대한 접착성을 촉진시키는 물질로 개구를 피복한다. 상기 물질은 개구의 벽에 접착된다. 텅스텐 등의 전도성 물질을 개구내로 도입하고, 화학적 증기 침착 또는 스퍼터링에 의해 개구에 상응하게 위치시킬 수 있다.
본 발명의 추가의 대안의 실시태양에서, 전도성 스터드(34)는 트랜지스터 바디(32A)와 스터드(34) 간의 접촉을 허용하는 방식으로 형성될 수 있다(도 8b). 본 발명의 실시태양은 열 에너지를 위한 드레인과 캐리어를 형성함으로써 도 7b에 도시된 장치와 동일한 다수의 이점을 제공한다.
상기 명세서, 예시와 자료는 본 발명의 조성물의 제작과 용도에 대하여 완료된 설명을 제공한다. 많은 본 발명의 실시태양은 본 발명의 취지와 범주로부터 벗어나지 않고 이루어질 수 있으며, 본 발명은 이후 첨부된 특허청구의 범위에 속한다.
본 발명에 따라 전원과 접지 응용을 위해 표면 배선이 감소된 장치, 보다 상세하게, 전원과 접지 응용을 위한 전압 평면으로서 벌크 실리콘 기판을 사용하는 절연체 상의 실리콘 장치가 제공되었다. 이에 따라 탁월한 성능을 갖는 보다 작고 보다 밀집되어 충진된 장치의 제작이 가능하게 되었다.
Claims (27)
- 반도체 장치에 있어서,① 전도성 기판;② 절연층;③ 불순물로 도핑되어 트랜지스터를 형성하는 실리콘층;④ 상기 실리콘층과 상기 기판을 전기적으로 접속시키는 전도성 스터드(conductive stud)를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 기판이 도핑된 실리콘을 포함하는 장치.
- 제 1 항에 있어서,상기 절연층이 실리콘의 산화물을 포함하는 장치.
- 제 1 항에 있어서,상기 트랜지스터가 트랜지스터 바디(transistor body)를 포함하고, 상기 스터드가 상기 트랜지스터 바디에 인접하여 위치한 장치.
- 제 1 항에 있어서,상기 트랜지스터가 트랜지스터 바디를 포함하고, 상기 스터드와 상기 트랜지스터 바디가 전기적으로 접촉한 장치.
- 제 4 항 또는 제 5 항에 있어서,상기 스터드가 텅스텐을 포함하는 장치.
- 제 1 항에 있어서,상기 기판이 접지를 포함하는 장치.
- 제 1 항에 있어서,상기 기판이 전원을 포함하는 장치.
- 제 1 항에 있어서,상기 도핑된 실리콘층 너머로 형성된 유전층을 추가로 포함하는 장치.
- 제 9 항에 있어서,상기 유전층이 노출된 상기 전도성 스터드의 일부분을 남기는 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 실리콘층내의 상기 불순물이 상기 절연층과 접촉하지 않는 장치.
- 제 2 항에 있어서,상기 기판이 인, 안티몬, 비소, 이들의 혼합물로 구성된 그룹으로부터 선택되는 n-형 도펀트(dopant)로 도핑되고, 상기 트랜지스터가 p-채널(channel)을 포함하고, 상기 전도성 스터드가 상기 기판과 상기 트랜지스터를 전기적으로 접속시키는 장치.
- 제 2 항에 있어서,상기 기판이 p-형 도펀트로 도핑되고, 상기 도펀트가 붕소를 포함하고, 상기 트랜지스터가 n-채널을 포함하고, 상기 전도성 스터드가 상기 기판과 상기 트랜지스터를 전기적으로 접속시키는 장치.
- 제 2 항에 있어서,상기 기판이 p-형 도펀트로 도핑되고, 상기 도펀트가 붕소를 포함하고, 상기 트랜지스터가 p-채널을 포함하고, 상기 전도성 스터드가 상기 기판과 상기 트랜지스터를 접속시키는 장치.
- 제 2 항에 있어서,상기 기판이 안티몬, 비소, 인, 이들의 혼합물로 구성된 그룹으로부터 선택되는 n-형 도펀트로 도핑되고, 상기 트랜지스터가 n-채널을 포함하고, 상기 전도성 스터드가 상기 기판과 상기 트랜지스터를 전기적으로 접속시키는 장치.
- 반도체 장치에 있어서,① 전도성 기판;② 절연층;③ 불순물로 도핑되고, 제 1 트랜지스터와 제 2 트랜지스터를 형성하는 실리콘층;④ 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 간의 단리 볼륨(isolation volume);⑤ 상기 도핑된 실리콘층으로부터 상기 기판까지 연장된 전도성 스터드를 포함하는 반도체 장치.
- 제 16 항에 있어서,상기 기판이 도핑된 실리콘을 포함하는 장치
- 제 16 항에 있어서,상기 절연층이 이산화규소를 포함하는 장치.
- 제 16 항에 있어서,상기 제 1 트랜지스터가 트랜지스터 바디를 포함하고, 상기 전도성 스터드가 상기 트랜지스터 바디에 인접하여 위치한 장치.
- 제 16 항에 있어서,상기 제 1 트랜지스터가 트랜지스터 바디를 포함하고, 상기 스터드와 상기 트랜지스터 바디가 전기적으로 접촉한 장치.
- 제 19 항 또는 제 20 항에 있어서,상기 스터드가 텅스텐을 포함하는 장치.
- 제 16 항에 있어서,상기 도핑된 실리콘층 너머로 형성된 유전층을 추가로 포함하는 장치.
- 제 20 항에 있어서,상기 유전층이 노출된 상기 전도성 스터드의 일부분을 남기는 장치.
- 제 16 항 또는 제 20 항에 있어서,상기 제 1 트랜지스터를 형성하는 상기 실리콘층내의 상기 불순물이 상기 절연층과 접촉되지 않는 장치.
- 제 16 항에 있어서,상기 전도성 기판이 접지를 포함하고, 상기 제 1 트랜지스터가 p-FET를 포함하고, 상기 제 2 트랜지스터가 n-FET를 포함하고, 상기 p-FET와 상기 n-FET가 이산화규소 단리 볼륨에 의해 분리되고, 상기 전도성 스터드가 상기 n-FET 소스를 상기 접지에 전기적으로 접속시키는 장치.
- 제 16 항에 있어서,상기 전도성 기판이 전원을 포함하고, 상기 제 1 트랜지스터가 p-FET를 포함하고, 상기 제 2 트랜지스터가 n-FET를 포함하고, 상기 p-FET와 상기 n-FET가 산화규소 단리 볼륨에 의해 분리되고, 상기 전도성 스터드가 상기 p-FET 소스를 상기 전원에 전기적으로 접속시키는 장치.
- 제 16 항에 있어서,제 1 전도성 스터드 및 제 2 전도성 스터드를 포함하고, 상기 제 1 전도성 스터드에 의해 상기 제 1 트랜지스터가 상기 기판에 전기적으로 접속되고, 상기 제 2 전도성 스터드에 의해 상기 제 2 트랜지스터가 상기 기판에 전기적으로 접속되는 장치.
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