JP7458958B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、コンタクトプラグを有する半導体装置の製造技術に適用して有効な技術に関する。
半導体装置では高い信頼性を得るため、配線、ビア、コンタクトプラグなどの形成不良の撲滅が課題となっている。プロセス起因の形成不良として確率の高いものには、コンタクトプラグ関連の不良がある。たとえば、コンタクトプラグの底部の埋め込み不良または変質などによる高抵抗起因の不良などである。
コンタクトプラグの形成不良を検査する場合には、例えば検査用に形成され、半導体基板にコンタクトプラグを接続した構成を含むＴＥＧ（Test Elemental Group）に電子線を照射し、コンタクトプラグと半導体基板との導通を検査する方法が知られている。この方法は、ＶＣ（Voltage contrast）検査と呼ばれている。
特開２０１５－１２２３６７号公報（特許文献１）には、ＶＣ検査に関する技術が記載されている。
特開２０１５－１２２３６７号公報
コンタクトプラグを有する半導体装置においても、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と前記半導体基板上の絶縁層と前記絶縁層上の半導体層との積層構造を有するＳＯＩ基板を準備する工程、（ｂ）第１領域の前記半導体層に、ある回路を構成する第１ＭＩＳＦＥＴを形成し、第２領域の前記半導体層に、ＶＣ検査用のＴＥＧを構成する第２ＭＩＳＦＥＴを形成する工程、を有する。半導体装置の製造方法は、更に、（ｃ）前記ＳＯＩ基板の主面上に第１層間絶縁膜を形成する工程、（ｄ）前記第１領域に位置する前記第１層間絶縁膜に複数の第１コンタクトホールを形成し、前記第２領域に位置する前記第１層間絶縁膜に複数の第２コンタクトホールを形成する工程、を有する。半導体装置の製造方法は、更に、（ｅ）前記複数の第１コンタクトホールに、前記回路を構成する複数の第１コンタクトプラグをそれぞれ形成し、前記複数の第２コンタクトホールに、前記ＴＥＧを構成する複数の第２コンタクトプラグをそれぞれ形成する工程、を有する。前記複数の第２コンタクトプラグは、前記第２領域に位置する前記半導体層と、前記第２領域に位置する前記半導体基板との両方に電気的に接続された第３コンタクトプラグを含む。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態（実施の形態１）の半導体装置の製造工程で用いられるＳＯＩ基板の平面図である。 一実施の形態（実施の形態１）の半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 一実施の形態（実施の形態１）の半導体装置の製造工程中の要部断面図である。 第３検討例の半導体装置の製造工程中の要部断面図である。 ＴＥＧの平面レイアウトの一例を示す平面図である ＴＥＧの平面レイアウトの他の一例を示す平面図である 他の実施の形態（実施の形態２）の半導体装置の製造工程中の要部平面図である。 他の実施の形態（実施の形態２）の半導体装置の製造工程中の要部断面図である。 他の実施の形態（実施の形態２）の半導体装置の製造工程中の要部断面図である。 他の実施の形態（実施の形態２）の半導体装置の製造工程中の要部断面図である。 第４検討例の半導体装置の製造工程中の要部平面図である。 第４検討例の半導体装置の製造工程中の要部断面図である。 他の実施の形態（実施の形態２）の変形例を示す半導体装置の製造工程中の要部平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態１の半導体装置の製造工程を、図面を参照して説明する。図１は、本実施の形態１の半導体装置の製造工程で用いられるＳＯＩ基板の平面図であり、図２～図１７は、本実施の形態１の半導体装置の製造工程中の要部断面図である。
まず、図１および図２に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用意（準備）する。
図２からも分かるように、ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１Ωｃｍ～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００μｍ～７５０μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０ｎｍ～２０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１Ωｃｍ～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば１５ｎｍ～２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法、貼り合わせ法またはスマートカットプロセスなどを用いて、ＳＯＩ基板１を製造することができる。
この段階のＳＯＩ基板１は、略円盤状のウエハ（半導体ウエハ）の状態である。
ここで、図１に示されるように、ＳＯＩ基板１は、そこから半導体チップ（半導体装置）が取得される予定の領域であるチップ領域（半導体チップ領域、半導体装置領域）ＣＲと、各チップ領域ＣＲの間のスクライブ領域（切断領域）ＳＲとを有しており、各チップ領域ＣＲは、平面視でスクライブ領域ＳＲに囲まれている。すなわち、ＳＯＩ基板１においては、複数のチップ領域ＣＲがアレイ状に配列しており、アレイ状に配列するチップ領域ＣＲの間の領域が、スクライブ領域ＳＲに対応している。従って、ＳＯＩ基板１において、アレイ状に配列する複数のチップ領域ＣＲは、スクライブ領域ＳＲによって区画されている。ダイシング工程（切断工程）において、スクライブ領域ＳＲに沿ってＳＯＩ基板１を切断（ダイシング）することにより、各チップ領域ＣＲが個片化されて、半導体チップ（半導体装置）となる。チップ領域ＣＲとスクライブ領域ＳＲとは、同一のＳＯＩ基板１の主面における互いに異なる平面領域に対応している。
図２～図１７には、ＳＯＩ基板１において、種々の回路が形成される回路領域Ａと、ＴＥＧが形成されるＴＥＧ領域１Ｂのぞれぞれの要部断面図が示されている。
回路領域１Ａには、種々の回路を構成する半導体素子、例えばＳＲＡＭ（Static Random Access Memory）などが形成され、ＴＥＧ領域１Ｂには、例えばＶＣ検査用のＴＥＧが形成される。ＴＥＧ領域１Ｂに形成されるＶＣ検査用のＴＥＧは、例えば、ＳＲＡＭ構造を有するＴＥＧとすることができる。回路領域１Ａは、チップ領域ＣＲに含まれており、各チップ領域ＣＲが個片化されて半導体チップが製造されると、回路領域１Ａは、その半導体チップに含まれることになる。回路領域１Ａに形成されるＭＩＳＦＥＴ２は、製品としての半導体チップで使用され得るＭＩＳＦＥＴである。すなわち、回路領域１Ａに形成されるＭＩＳＦＥＴ２は、ある回路（ここでは、ＳＲＡＭ回路）を構成するトランジスタである。ＴＥＧ領域１Ｂは、スクライブ領域ＳＲに含まれており、各チップ領域ＣＲが個片化されて半導体チップが製造されると、ＴＥＧ領域１Ｂは、その半導体チップには含まれないことになる。ＴＥＧ領域１Ｂに形成されるＭＩＳＦＥＴ３は、ＶＣ検査用のＴＥＧを構成するＭＩＳＦＥＴ（所謂、ダミートランジスタ）であり、製品としての半導体チップで使用され得るＭＩＳＦＥＴではない。
次に、図３に示されるように、ＳＯＩ基板１に素子分離領域ＳＴを形成する。
素子分離領域ＳＴを形成するには、例えば、ＳＯＩ基板１（半導体層ＳＭ）の主面に、半導体層ＳＭおよび絶縁層ＢＸを貫通して底部が基板ＳＢに達する素子分離溝ＳＴ１を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成する。素子分離溝ＳＴ１は、半導体層ＳＭおよび絶縁層ＢＸを貫通し、素子分離溝ＳＴ１の底部が基板ＳＢに到達している（基板ＳＢの厚みの途中に素子分離溝ＳＴ１の底部が位置している）ため、素子分離溝ＳＴ１の底部では、基板ＳＢが露出される。それから、この素子分離溝ＳＴ１に、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。例えば、ＳＯＩ基板１の主面上に、素子分離溝ＳＴ１を埋めるように絶縁膜を形成してから、素子分離溝ＳＴ１の外部のその絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法などにより除去することで、素子分離溝ＳＴ１に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。素子分離領域ＳＴは、ＳＯＩ基板１において、回路領域１ＡとＴＥＧ領域１Ｂの両方に形成される。
ＳＯＩ基板１においては、素子分離領域ＳＴを形成したことで、半導体層ＳＭは、複数の区画（すなわち活性領域）に分割され、それぞれの活性領域を構成する半導体層ＳＭは、素子分離領域ＳＴにより周囲を囲まれた状態となっている。そして、各活性領域を構成する半導体層ＳＭに、以下の工程によりＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される。
次に、図４に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの主面上に、ゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。ゲート電極ＧＥの上部には、ゲート電極ＧＥと同じ平面形状の絶縁膜ＣＰが形成されていてもよい。
ゲート絶縁膜ＧＦおよびゲート電極ＧＥ形成工程の具体例について説明する。まず、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの主面上に、ゲート絶縁膜ＧＦ用の絶縁膜を形成してから、この絶縁膜上にゲート電極ＧＥ用の導電膜（例えばポリシリコン膜）を形成し、この導電膜上に絶縁膜（後で絶縁膜ＣＰとなる絶縁膜）を形成する。それから、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなるゲート電極ＧＥを形成することができる。ゲート電極ＧＥと半導体層ＳＭとの間には、ゲート絶縁膜ＧＦ用の絶縁膜が残存し、これがゲート絶縁膜ＧＦとなる。また、ゲート電極ＧＥ上には、ゲート電極ＧＥとほぼ同じ平面形状にパターニングされた絶縁膜ＣＰが形成されている状態となる。また、ゲート絶縁膜ＧＦ用の絶縁膜のうち、ゲート電極ＧＥで覆われた部分以外は、ゲート電極ＧＥ用の導電膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、ＳＯＩ基板１において、回路領域１ＡとＴＥＧ領域１Ｂの両方に形成される。回路領域１Ａに形成されたゲート絶縁膜ＧＦおよびゲート電極ＧＥは、種々の回路を構成するＭＩＳＦＥＴ２のゲート絶縁膜およびゲート電極に対応し、ＴＥＧ領域１Ｂに形成されたゲート絶縁膜ＧＦおよびゲート電極ＧＥは、ＴＥＧを構成するＭＩＳＦＥＴ３のゲート絶縁膜およびゲート電極に対応する。
次に、図５に示されるように、回路領域１ＡおよびＴＥＧ領域１Ｂのそれぞれにおいて、ゲート電極ＧＥの側壁上に、側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１を形成する。サイドウォールスペーサＳＷ１は、酸化シリコン膜などからなる絶縁膜ＩＬ１と、窒化シリコン膜などからなる絶縁膜ＩＬ２との積層膜からなる。サイドウォールスペーサＳＷ１は、例えば、ＳＯＩ基板１（具体的には、半導体層ＳＭ）の主面上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ１とその上の絶縁膜ＩＬ２とからなる積層膜を形成した後、その積層膜を異方性エッチング技術によりエッチバックすることにより、形成することができる。
次に、図６に示されるように、回路領域１ＡおよびＴＥＧ領域１Ｂのそれぞれにおいて、半導体層ＳＭのうちのゲート電極ＧＥおよびサイドウォールスペーサＳＷ１で覆われない部分上に（すなわち半導体層ＳＭの露出面上に）、エピタキシャル成長法により半導体層（エピタキシャル層）ＥＰを形成する。このため、半導体層ＥＰは、半導体層ＳＭのうち、ゲート電極ＧＥとサイドウォールスペーサＳＷ１とからなる構造体の両側に位置する領域上に形成される。半導体層ＥＰは、例えばシリコン（単結晶シリコン）からなる。
なお、半導体層ＳＭとその半導体層ＳＭ上に形成された半導体層ＥＰとを合わせたものを、以下では、半導体層ＳＭ１と称することとする。他の形態として、半導体層ＥＰ形成工程を省略した場合は、サイドウォールスペーサＳＷ１形成工程も省略することができ、また、以下の説明において、「半導体層ＳＭ１」を「半導体層ＳＭ」と読み替えることができる。
次に、図７に示されるように、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を、エッチングにより除去する。このエッチングの際、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１は、エッチングストッパ膜として機能させて、残存させる。この際、ゲート電極ＧＥ上の絶縁膜ＣＰを除去することもできる。他の形態として、サイドウォールスペーサＳＷ１全体を除去することもできる。
次に、図８に示されるように、回路領域１ＡおよびＴＥＧ領域１Ｂのそれぞれにおいて、半導体層ＳＭ１におけるゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ－型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸを形成する。このイオン注入では、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することができる。
次に、図９に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜としてサイドウォールスペーサＳＷ２を形成する。サイドウォールスペーサＳＷ２は、例えば、ＳＯＩ基板１の主面（主面全面）上に、ゲート電極ＧＥおよび半導体層ＥＰを覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチング技術によりエッチバックすることにより、形成することができる。サイドウォールスペーサＳＷ２は、ＳＯＩ基板１において、回路領域１ＡとＴＥＧ領域１Ｂの両方に形成される。絶縁膜ＩＬ１が残存していた場合は、ゲート電極ＧＥの側壁上に、絶縁膜ＩＬ１を介してサイドウォールスペーサＳＷ２が形成されるが、絶縁膜ＩＬ１とサイドウォールスペーサＳＷ２とを合わせたものを、サイドウォールスペーサ（側壁絶縁膜）とみなすこともできる。
次に、図１０に示されるように、回路領域１ＡおよびＴＥＧ領域１Ｂのそれぞれにおいて、半導体層ＳＭ１におけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤを形成する。このイオン注入では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２がマスク（イオン注入阻止マスク）として機能することができる。なお、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側に形成された２つ（一対）のｎ＋型半導体領域ＳＤのうち、一方はＭＩＳＦＥＴを構成するソース領域であり、他方はＭＩＳＦＥＴを構成するドレイン領域である。
ｎ－型半導体領域ＥＸ形成用のイオン注入では、ゲート電極ＧＥで覆われていない部分の半導体層ＳＭ１にｎ型不純物が注入され、ｎ＋型半導体領域ＳＤ形成用のイオン注入では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２で覆われない部分の半導体層ＳＭ１にｎ型不純物が注入される。ｎ＋型半導体領域ＳＤは、ｎ－型半導体領域ＥＸよりも、ｎ型不純物濃度が高い。ｎ－型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤにより、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成される。
回路領域１Ａに形成されたｎ－型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤは、種々の回路を構成するＭＩＳＦＥＴ２のソース・ドレイン領域に対応し、ＴＥＧ領域１Ｂに形成されたｎ－型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤは、ＴＥＧを構成するＭＩＳＦＥＴ３のソース・ドレイン領域に対応する。
次に、必要に応じて、ｎ＋型半導体領域ＳＤおよびｎ－型半導体領域ＥＸなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
次に、図１１に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤの表面（上層部）、すなわち半導体層ＥＰの表面（上層部）と、ゲート電極ＧＥの表面（上層部）とに、低抵抗の金属シリサイド層（金属化合物層）ＭＳを形成する。
金属シリサイド層ＭＳ形成工程は、例えば次のようにして行うことができる。すなわち、まず、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２およびｎ＋型半導体領域ＳＤを覆うように、ＳＯＩ基板１の主面（全面）上に、金属膜を形成してから、熱処理を行うことにより、金属（金属膜）と半導体（ゲート電極および半導体層ＥＰ）との反応層（化合物層）である金属シリサイド層ＭＳが形成される。その後、未反応の金属膜は除去する。金属シリサイド層ＭＳは、ＳＯＩ基板１において、回路領域１ＡとＴＥＧ領域１Ｂの両方に形成される。
このようにして、回路領域１Ａに、種々の回路を構成するＭＩＳＦＥＴ２が形成され、ＴＥＧ領域１Ｂには、ＶＣ検査用のＴＥＧを構成するダミーのＭＩＳＦＥＴ３が形成される。
次に、図１２に示されるように、ＳＯＩ基板１の主面（主面全面）上に、ゲート電極ＧＥ、半導体層ＳＭ１、サイドウォールスペーサＳＷ２および金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）Ｌ１を形成する。絶縁膜Ｌ１は、ＳＯＩ基板１の主面全面に形成されるため、回路領域１ＡとＴＥＧ領域１Ｂの両方に形成される。
絶縁膜Ｌ１は、例えば、窒化シリコン膜とその窒化シリコン膜上の酸化シリコン膜（窒化シリコン膜よりも厚い酸化シリコン膜）との積層膜、あるいは、酸化シリコン膜の単体膜などを用いることができる。
絶縁膜Ｌ１の形成後、必要に応じて、絶縁膜Ｌ１の上面をＣＭＰ法で研磨するなどして絶縁膜Ｌ１の上面の平坦性を高めることもできる。
次に、図１３に示されるように、絶縁膜Ｌ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜Ｌ１をエッチング（好ましくはドライエッチング）することにより、絶縁膜Ｌ１にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜Ｌ１を貫通するように形成される。コンタクトホールＣＴは、ＳＯＩ基板１において、回路領域１ＡとＴＥＧ領域１Ｂの両方に形成される。回路領域１Ａにおいて、コンタクトホールＣＴは、ゲート電極ＧＥ上やｎ＋型半導体領域ＳＤ上に形成され、また、ＴＥＧ領域１Ｂにおいて、コンタクトホールＣＴは、ゲート電極ＧＥ上やｎ＋型半導体領域ＳＤ上に形成される。
ここで、コンタクトホールＣＴのうち、回路領域１Ａにおいて、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴを、符号Ｃ１ｓを付してコンタクトホールＣ１ｓと称し、回路領域１Ａにおいて、ゲート電極ＧＥ上に形成されたコンタクトホールＣＴを、符号Ｃ１ｇを付してコンタクトホールＣ１ｇと称することとする。また、コンタクトホールＣＴのうち、ＴＥＧ領域１Ｂにおいて、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴを、符号Ｃ２ｓを付してコンタクトホールＣ２ｓと称し、ＴＥＧ領域１Ｂにおいて、ゲート電極ＧＥ上に形成されたコンタクトホールＣＴを、符号Ｃ２ｇを付してコンタクトホールＣ２ｇと称することとする。
ＴＥＧ領域１Ｂに形成されたコンタクトホールＣＴは、半導体基板ＳＢに到達するコンタクトホールＣＴを含んでいる。以下では、ＴＥＧ領域１Ｂにおいて、半導体基板ＳＢに到達するコンタクトホールＣＴを、符号Ｃ２ａを付して、コンタクトホールＣ２ａと称することとする。コンタクトホールＣ２ａは、半導体基板ＳＢに到達しており、コンタクトホールＣ２ａの底部では、半導体基板ＳＢの一部が露出されているが、コンタクトホールＣ１ｇ，Ｃ１ｓ，Ｃ２ｇ，Ｃ２ｓは、半導体基板ＳＢには到達しておらず、コンタクトホールＣ１ｇ，Ｃ１ｓ，Ｃ２ｇ，Ｃ２ｓでは、半導体基板ＳＢは露出されていない。
コンタクトホールＣＴ形成工程では、絶縁膜Ｌ１がエッチングされてコンタクトホールＣＴが絶縁膜Ｌ１を貫通すると、コンタクトホールＣＴの底部では、金属シリサイド層ＭＳが露出される。コンタクトホールＣＴ形成工程では、絶縁膜Ｌ１に比べて金属シリサイド層ＭＳおよび半導体層ＥＰ，ＳＭがエッチングされにくい条件で、エッチングを行うため、コンタクトホールＣＴの底部で金属シリサイド層ＭＳ、半導体層ＥＰまたは半導体層ＳＭが露出されても、それら（金属シリサイド層ＭＳ、半導体層ＥＰ、半導体層ＳＭ）はほとんどエッチングされずに残存する。
しかしながら、コンタクトホールＣ２ａは、平面視において、素子分離領域ＳＴと半導体層ＳＭ（活性領域）との境界に重なる位置に形成される。別の見方をすると、コンタクトホールＣ２ａは、平面視において、一部が半導体層ＳＭ（活性領域）と重なり、他の一部が素子分離領域ＳＴと重なる位置に形成される。このため、コンタクトホールＣＴ形成工程では、絶縁膜Ｌ１がエッチングされてコンタクトホールＣ２ａが絶縁膜Ｌ１を貫通すると、コンタクトホールＣ２ａの底部では、金属シリサイド層ＭＳだけでなく、素子分離領域ＳＴも露出されることになるが、この露出した素子分離領域ＳＴもエッチングされ得る。なぜなら、コンタクトホールＣＴ形成工程では、金属シリサイド層ＭＳおよび半導体層ＥＰ，ＳＭに比べて素子分離領域ＳＴがエッチングされやすい条件で、エッチングが行われるためである。このため、コンタクトホールＣ２ａの底部で露出した素子分離領域ＳＴもエッチングされることで、コンタクトホールＣ２ａの底部の深さ位置は、半導体基板ＳＢと絶縁層ＢＸとの境界の高さ位置よりも深くなり、コンタクトホールＣ２ａの底部付近では、半導体基板ＳＢの一部が露出した状態になる。
なお、回路領域１Ａに形成されるコンタクトホールＣＴは、いずれも、平面視で素子分離領域ＳＴとは重ならない位置に形成される。このため、上述したコンタクトホールＣ１ｇ，Ｃ１ｓの底部では、金属シリサイド層ＭＳが露出されるが、半導体基板ＳＢは露出されない。また、ＴＥＧ領域１Ｂに形成されたコンタクトホールＣＴのうち、コンタクトホールＣ２ａ以外のコンタクトホールＣＴは、平面視で素子分離領域ＳＴとは重ならない位置に形成される。このため、上述したコンタクトホールＣ２ｇ，Ｃ２ｓの底部では、金属シリサイド層ＭＳが露出されるが、半導体基板ＳＢは露出されない。一方、ＴＥＧ領域１Ｂに形成されたコンタクトホールＣＴのうち、コンタクトホールＣ２ａは、平面視で素子分離領域ＳＴと部分的に重なる位置に形成されるため、コンタクトホールＣ２ａから半導体基板ＳＢの一部が露出される。このため、コンタクトホールＣ２ａからは、金属シリサイド層ＭＳと半導体層ＳＭと半導体基板ＳＢとが露出される。
次に、図１４に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ（コンタクトプラグ）ＰＧを形成する（埋め込む）。プラグＰＧは、次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜Ｌ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜Ｌ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜Ｌ１の上面が露出し、コンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図１４では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
ここで、コンタクトホールＣ１ｇに埋め込まれたプラグＰＧを、符号Ｐ１ｇを付してプラグＰ１ｇと称し、コンタクトホールＣ１ｓに埋め込まれたプラグＰＧを、符号Ｐ１ｓを付してプラグＰ１ｓと称することとする。また、コンタクトホールＣ２ｇに埋め込まれたプラグＰＧを、符号Ｐ２ｇを付してプラグＰ２ｇと称し、コンタクトホールＣ２ｓに埋め込まれたプラグＰＧを、符号Ｐ２ｓを付してプラグＰ２ｓと称することとする。また、コンタクトホールＣ２ａに埋め込まれたプラグＰＧを、符号Ｐ２ａを付してプラグＰ２ａと称することとする。ＴＥＧ領域１Ｂに形成されたプラグＰＧ（Ｐ２ａ，Ｐ２ｇ，Ｐ２ｓ）は、ＶＣ検査用のＴＥＧを構成するプラグ（コンタクトプラグ）である。
回路領域１Ａにおいて、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣ１ｓに埋め込まれたプラグＰ１ｓは、その底部でｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＭＳに接して電気的に接続される。このため、回路領域１Ａにおいて、プラグＰ１ｓは、ｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＭＳを介して、ｎ＋型半導体領域ＳＤ（半導体層ＳＭ１）と電気的に接続される。また、回路領域１Ａにおいて、ゲート電極ＧＥ上に形成されたコンタクトホールＣ１ｇに埋め込まれたプラグＰ１ｇは、その底部でゲート電極ＧＥの表面上の金属シリサイド層ＭＳに接して電気的に接続される。このため、回路領域１Ａにおいて、プラグＰ１ｇは、ゲート電極ＧＥの表面上の金属シリサイド層ＭＳを介して、ゲート電極ＧＥと電気的に接続される。
ＴＥＧ領域１Ｂにおいて、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣ２ｓに埋め込まれたプラグＰ２ｓは、その底部でｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＭＳに接して電気的に接続される。このため、ＴＥＧ領域１Ｂにおいて、プラグＰ２ｓは、ｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＭＳを介して、ｎ＋型半導体領域ＳＤ（半導体層ＳＭ１）と電気的に接続される。また、ＴＥＧ領域１Ｂにおいて、ゲート電極ＧＥ上に形成されたコンタクトホールＣ２ｇに埋め込まれたプラグＰ２ｇは、その底部でゲート電極ＧＥの表面上の金属シリサイド層ＭＳに接して電気的に接続される。このため、回路領域１Ａにおいて、プラグＰ２ｇは、ゲート電極ＧＥの表面上の金属シリサイド層ＭＳを介して、ゲート電極ＧＥと電気的に接続される。また、ＴＥＧ領域１Ｂにおいて、コンタクトホールＣ２ａに埋め込まれたプラグＰ２ａは、ｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＭＳに接して電気的に接続されるとともに、半導体基板ＳＢにも接して電気的に接続される。このため、ＴＥＧ領域１Ｂにおいて、プラグＰ２ａは、ｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＭＳを介して、ｎ＋型半導体領域ＳＤ（半導体層ＳＭ１）と電気的に接続されるとともに、半導体基板ＳＢにも電気的に接続される。また、コンタクトホールＣ２ａでは、半導体層ＳＭの側面（ｎ＋型半導体領域ＳＤを構成する半導体層ＳＭの側面）も露出されるため、コンタクトホールＣ２ａに埋め込まれたプラグＰ２ａは、半導体層ＳＭの側面と接して半導体層ＳＭと電気的に接続される。従って、プラグＰ２ａは、ｎ＋型半導体領域ＳＤ（半導体層ＳＭ１）と半導体基板ＳＢの両方に電気的に接続される。このため、ＴＥＧ領域１Ｂにおいて、半導体基板ＳＢと半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）とは、プラグＰ２ａを介して電気的に接続（短絡）されることになる。
ＴＥＧ領域１Ｂに形成されたプラグＰ２ｇ，Ｐ２ｓは、半導体基板ＳＢには到達していないが、ＴＥＧ領域１Ｂに形成されたプラグＰ２ａは、半導体基板ＳＢに到達しており、このプラグＰ２ａは、ＴＥＧ領域１Ｂの半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢとを電気的に接続（短絡）させている。回路領域１Ａに形成されたプラグＰ１ｇ，Ｐ１ｓは、半導体基板ＳＢには到達していない。回路領域１Ａにおいては、ＳＯＩ基板１の半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢとを電気的に接続（短絡）させるプラグＰＧは形成されておらず、すなわち、プラグＰ２ａに相当するプラグＰＧは形成されていない。
次に、図１５に示されるように、プラグＰＧが埋め込まれた絶縁膜Ｌ１上に、配線形成用の絶縁膜Ｌ２を形成する。絶縁膜Ｌ２は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜Ｌ２の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、ＳＯＩ基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜Ｌ２上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１５では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤまたはゲート電極ＧＥなどと電気的に接続される。プラグＰ２ａに接続される配線Ｍ１は、プラグＰ２ａを介して、半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）と半導体基板ＳＢの両方に電気的に接続される。
次に、図１６および図１７に示されるように、層間絶縁膜の形成工程と配線の形成工程とを必要に応じて繰り返す。これにより、複数の配線層を含む多層配線構造が形成される。図１６および図１７の場合は、絶縁膜（層間絶縁膜）Ｌ３，Ｌ４，Ｌ５と、２層目の配線（第２配線層）Ｍ２と、３層目の配線（第３配線層）Ｍ３と、４層目の配線（第４配線層）Ｍ４とが形成される。この場合、絶縁膜Ｌ３形成工程と、配線Ｍ２形成工程と、絶縁膜Ｌ４形成工程と、配線Ｍ３形成工程と、絶縁膜Ｌ５形成工程と、配線Ｍ４形成工程とを、順に行えばよい。４層目の配線Ｍ４が、最上層の配線に対応し、ボンディングパッドも、この配線Ｍ４によって形成することができる。
次に、図１６および図１７に示されるように、絶縁膜Ｌ５上に、配線Ｍ４を覆うように、パッシベーション膜（保護膜）としての絶縁膜Ｌ６を形成する。それから、絶縁膜Ｌ６にボンディングパッド用の開口部（図示せず）を形成する。これにより、前処理工程（ウエハプロセス）が完了する。
その後、ダイシング工程を行って、ＴＥＧ領域１Ｂを含む上記スクライブ領域ＳＲに沿ってＳＯＩ基板１をダイシングソーなどを用いて切断またはダイシングする。これにより、ＳＯＩ基板１は個々のチップ領域ＣＲに切断、分離される。個片化された各チップ領域ＣＲが、それぞれ半導体装置（半導体チップ）となる。スクライブ領域ＳＲでＳＯＩ基板１およびＳＯＩ基板１上の積層構造が切断されるため、ＴＥＧ領域１Ｂを含むスクライブ領域ＳＲは切断されて除去される。ダイシングによる切断面が、半導体装置（半導体チップ）の側面になる。回路領域１Ａは、チップ領域ＣＲに含まれているため、製造された半導体装置（半導体チップ）内に含まれる。
ＴＥＧ領域１ＢのＴＥＧ（Test Elemental Group）は、ＶＣ検査によりプラグＰＧの接続不良を検査するために設けられたものである。ダイシング工程後も半導体チップに残る回路領域１Ａにおいて生じる虞のある不良（プラグＰＧの接続不良）を検出するため、ＴＥＧ領域１Ｂにも回路領域１Ａと同様にＭＩＳＦＥＴを形成し、このＭＩＳＦＥＴに対してプラグＰＧを接続している。
本実施の形態１では、ＴＥＧ領域１Ｂに形成しているＴＥＧを用いて、ＶＣ（Voltage contrast）検査を行うことができる。ＶＣ検査により、プラグＰＧの形成不良を検査（検出）することができる。
ＶＣ検査でプラグＰＧの不良を発見した場合、検査結果を製造工程にフィードバックすることで、不良の発生を防ぐことができる。また、ＶＣ検査でプラグＰＧの不良を発見した場合、不良が発見されたＳＯＩ基板を用いた製造を中止することで、不良を有する製品を製造することを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
ＶＣ検査は、プラグＰＧ形成工程の後で、ダイシング工程の前の、任意のタイミングで行うことができる。例えば、前処理工程（ウエハプロセス）を終了した後で、ダイシング工程を行う前にＶＣ検査を行うことができる。他の形態として、プラグＰＧ形成後で、プラグＰＧを覆う絶縁膜Ｌ２を形成する前にＶＣ検査を行うこともでき、あるいは、配線Ｍ１形成後で配線Ｍ１を覆う絶縁膜Ｌ３を形成する前にＶＣ検査を行うこともできる。また、ＶＣ検査を行ったＳＯＩ基板１については、ＶＣ検査以降の製造工程（例えばダイシング工程）を行わなくともよい。
＜検討の経緯について＞
図１８は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。
第１検討例の場合は、図１８からも分かるように、ＳＯＩ基板ではなく、通常の半導体基板（シリコン単結晶基板）ＳＢ１１を用いている。図１８に示されるように、ＴＥＧ領域１１Ｂにおいて、半導体基板ＳＢ１１上にゲート絶縁膜ＧＦ１１を介してゲート電極ＧＥ１１が形成され、半導体基板ＳＢ１１におけるゲート電極ＧＥ１１の両側の領域に、ソース・ドレイン用のｎ＋型半導体領域ＳＤ１１が形成されている。ゲート電極ＧＥ１１およびｎ＋型半導体領域ＳＤ１１の表面には、金属シリサイド層ＭＳ１１が形成されている。半導体基板ＳＢ１１上に、ゲート電極ＧＥ１１を覆うように層間絶縁膜Ｌ１が形成されている。層間絶縁膜Ｌ１１には、コンタクトホールが形成され、コンタクトホール内に、導電性のプラグ（コンタクトプラグ）Ｐ１１ｇ，Ｐ１１ｓ１，Ｐ１１ｓ２が埋め込まれている。プラグＰ１１ｓ１，Ｐ１１ｓ２は、ｎ＋型半導体領域ＳＤ１１と電気的に接続するためにｎ＋型半導体領域ＳＤ１１上に形成され、プラグＰ１１ｇは、ゲート電極ＧＥ１１と電気的に接続するためにゲート電極ＧＥ１１上に形成されている。
ここで、図１８に示されるプラグＰ１１ｓ１は、適正に形成されており、ｎ＋型半導体領域ＳＤ１１上の金属シリサイド層ＭＳ１１に接しているため、ｎ＋型半導体領域ＳＤ（半導体基板ＳＢ１１）と的確に電気的に接続されている。すなわち、プラグＰ１１ｓ１は、半導体基板ＳＢ１１（ｎ＋型半導体領域ＳＤ１１）に対して正常に接続されている。一方、図１８に示されるプラグＰ１１ｓ２は、形成不良が生じているため、ｎ＋型半導体領域ＳＤ１１上の金属シリサイド層ＭＳ１１とは接しておらず、半導体基板ＳＢ１１（ｎ＋型半導体領域ＳＤ１１）とは電気的に接続されていない。すなわち、プラグＰ１１ｓ２は、半導体基板ＳＢ１１（ｎ＋型半導体領域ＳＤ１１）との接続が十分ではない。プラグの形成不良は、例えば、コンタクトホールの形成不良や、あるいは、導電膜（プラグ形成用の導電膜）によるコンタクトホールの埋め込み不良などにより、生じ得る。
ＶＣ検査においては、対象となるＴＥＧ（ＴＥＧ領域１１Ｂに形成されたＴＥＧ）に対して電子線が照射される。第１検討例の場合、ＶＣ検査において電子線を照射すると、半導体基板ＳＢ１１（ｎ＋型半導体領域ＳＤ１１）に対して正常に接続されたプラグＰ１１ｓ１には、正の電荷が帯電するため、半導体基板ＳＢ１１内の電子がプラグＰ１１ｓ１を介して放出される。このときプラグＰ１１ｓ１は光を発するため、この光を検知することで、プラグＰ１１ｓ１が半導体基板ＳＢ１１（ｎ＋型半導体領域ＳＤ１１）基板に対して正常に接続されていることが確認できる。これに対し、半導体基板ＳＢ１１（ｎ＋型半導体領域ＳＤ１１）との接続が十分ではないプラグＰ１１ｓ２には電子が流れず発光しないため、プラグＰ１１ｓ２を形成した箇所が発光していないことを確認することで、プラグＰ１１ｓ２の異常を検出することができる。これにより、プラグＰ１１ｓ１，Ｐ１１ｓ２が正常に形成されているか否かを、ＶＣ検査で確認することができる。
また、ゲート電極ＧＥ１１は、ゲート絶縁膜ＧＦ１１を介して半導体基板ＳＢ１１と絶縁されている。このため、ゲート電極ＧＥ１１に接続されたプラグＰ１１ｇは、本来は、半導体基板ＳＢ１１とは電気的に接続されないため、ＶＣ検査で電子線を照射しても、プラグＰ１１ｇは発光しない。しかしながら、ゲート絶縁膜ＧＦ１１の形成不良などに起因して、ゲート電極ＧＥ１１が半導体基板ＳＢ１１と短絡してした場合には、ゲート電極ＧＥ１１に接続されたプラグＰ１１ｇは、半導体基板ＳＢ１１と電気的に接続された状態になるため、ＶＣ検査で電子線を照射すると、プラグＰ１１ｇは発光することになる。これにより、ＶＣ検査において、ゲート電極ＧＥ１１に接続されたプラグＰ１１ｇの発光を確認することにより、ゲート電極ＧＥ１１が半導体基板ＳＢ１１と短絡しているか否かを確認することができる。
図１９は、本発明者が検討した第２検討例の半導体装置の製造工程中の要部断面図である。
第２検討例の場合は、図１９からも分かるように、ＳＯＩ基板２１を用いている。図１９に示されるように、ＴＥＧ領域２１Ｂにおいて、ＳＯＩ基板２１上にゲート絶縁膜ＧＦ２１を介してゲート電極ＧＥ２１が形成され、ＳＯＩ基板２１の半導体層ＳＭ２１におけるゲート電極ＧＥ２１の両側の領域に、ソース・ドレイン用のｎ＋型半導体領域ＳＤ２１が形成されている。ゲート電極ＧＥ２１およびｎ＋型半導体領域ＳＤ２１の表面には、金属シリサイド層ＭＳ２１が形成されている。ＳＯＩ基板２１上に、ゲート電極ＧＥ２１を覆うように層間絶縁膜Ｌ２１が形成されている。層間絶縁膜Ｌ２１には、コンタクトホールが形成され、コンタクトホール内に、導電性のプラグ（コンタクトプラグ）Ｐ２１ｇ，Ｐ２１ｓ１，Ｐ２１ｓ２が埋め込まれている。プラグＰ２１ｓ１，Ｐ２１ｓ２は、ｎ＋型半導体領域ＳＤ２１と電気的に接続するためにｎ＋型半導体領域ＳＤ２１上に形成され、プラグＰ２１ｇは、ゲート電極ＧＥ２１と電気的に接続するためにゲート電極ＧＥ２１上に形成されている。
ここで、図１９に示されるプラグＰ２１ｓ１は、適正に形成されており、ｎ＋型半導体領域ＳＤ２１上の金属シリサイド層ＭＳ２１に接しているため、ｎ＋型半導体領域ＳＤ２１（ＳＯＩ基板２１の半導体層ＳＭ２１）と的確に電気的に接続されている。すなわち、プラグＰ２１ｓ１は、ＳＯＩ基板２１の半導体層ＳＭ２１（ｎ＋型半導体領域ＳＤ２１）に対して正常に接続されている。一方、図１９に示されるプラグＰ２１ｓ２は、形成不良が生じているため、ｎ＋型半導体領域ＳＤ２１上の金属シリサイド層ＭＳ２１とは接しておらず、ＳＯＩ基板２１の半導体層ＳＭ２１（ｎ＋型半導体領域ＳＤ２１）とは電気的に接続されていない。すなわち、プラグＰ２１ｓ２は、ＳＯＩ基板２１の半導体層ＳＭ２１（ｎ＋型半導体領域ＳＤ２１）との接続が十分ではない。
ＶＣ検査においては、対象となるＴＥＧ（ＴＥＧ領域２１Ｂに形成されたＴＥＧ）に対して電子線が照射される。第２検討例の場合、ＶＣ検査において電子線を照射しても、ＳＯＩ基板２１の半導体層ＳＭ２１から正常なプラグＰ２１ｓ１に流れる電流は少なく、プラグＰ２１ｓ１はほとんど発光しない。これは、ＳＯＩ基板２１の半導体層ＳＭ２１と半導体基板ＳＢ２１とは絶縁層ＢＸ２１によって絶縁されており、半導体層ＳＭ２１内の電子量が限られていることから、プラグＰ２１ｓ１がＳＯＩ基板２１の半導体層ＳＭ２１に正常に接続されていたとしても、電子線が照射されたプラグＰ２１ｓ１に半導体層ＳＭ２１から流れ込む電流量は少なくなるためである。また、第２検討例の場合、ＶＣ検査において電子線を照射しても、ＳＯＩ基板２１の半導体層ＳＭ２１との接続が十分ではないプラグＰ２１ｓ２には電子が流れず発光しない。このため、第２検討例の場合は、ＳＯＩ基板上に形成したＴＥＧに対してＶＣ検査を行っても、正常なプラグＰ２１ｓ１と異常を有するプラグＰ２１ｓ２とを判別することが難しく、ＶＣ検査の精度が低下してしまう。これは、半導体装置の信頼性を低下させる虞がある。
また、第２検討例の場合、ゲート電極ＧＥ２１に接続されたプラグＰ２１ｇについても、ゲート電極ＧＥ２１がＳＯＩ基板２１の半導体層ＳＭ２１と短絡しているか否かにかかわらず、ＶＣ検査で電子線を照射してもプラグＰ２１ｇは発光しないことになる。このため、ＶＣ検査において、ゲート電極ＧＥ２１がＳＯＩ基板２１の半導体層ＳＭ２１と短絡しているか否かを確認することは困難となる。これは、半導体装置の信頼性を低下させる虞がある。
＜本実施の形態１の主要な特徴と効果について＞
次に、本実施の形態１におけるＶＣ検査について、図２０を参照して説明する。図２０は、本実施の形態１の半導体装置の製造工程中の要部断面図であり、上記図１４のＴＥＧ領域１Ｂの断面に対応する断面が示されているが、以下の点が上記図１４と相違している。
図２０には、上記図１４のプラグＰ２ｓに対応するプラグＰ２ｓ１，Ｐ２ｓ２が示されている。このうち、プラグＰ２ｓ１は、適正に形成されており、ｎ＋型半導体領域ＳＤ上の金属シリサイド層ＭＳに接しているため、ｎ＋型半導体領域ＳＤ（ＳＯＩ基板１の半導体層ＳＭ１）と的確に電気的に接続されている。すなわち、プラグＰ２ｓ１は、ＳＯＩ基板１の半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）に対して正常に接続されている。一方、図２０に示されるプラグＰ２ｓ２は、形成不良が生じているため、ｎ＋型半導体領域ＳＤ上の金属シリサイド層ＭＳとは接しておらず、ＳＯＩ基板１の半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）とは電気的に接続されていない。すなわち、プラグＰ２ｓ２は、ＳＯＩ基板１の半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）との接続が十分ではない。
ＶＣ検査においては、対象となるＴＥＧ（ＴＥＧ領域１Ｂに形成されたＴＥＧ）に対して電子線が照射される。ＶＣ検査において電子線を照射すると、ＳＯＩ基板１の半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）に対して正常に接続されたプラグＰ２ｓ１には、正の電荷が帯電するため、電子が半導体層ＳＭ１からプラグＰ２ｓ１を介して放出される。本実施の形態１の場合は、ＴＥＧ領域１Ｂにおいて、半導体基板ＳＢと半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）とが、プラグＰ２ａを介して、互いに、かつ、電気的に接続されているため、ＶＣ検査において電子線を照射すると、半導体層ＳＭ１内の電子だけでなく、半導体基板ＳＢ内の電子も、このプラグＰ２ｓ１を介して放出されることになる。このときプラグＰ２ｓ１は光を発するため、この光を検知することで、プラグＰ２ｓ１が半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）に対して正常に接続されていることが確認できる。本実施の形態１では、ＴＥＧ領域１Ｂにおいて、半導体基板ＳＢと半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）とをプラグＰ２ａを介して、互いに、かつ、電気的に接続したことにより、ＶＣ検査において電子線を照射したときに、ＳＯＩ基板１の半導体層ＳＭ１から正常なプラグＰ２ｓ１に流れ込む電流量を十分に確保することができる。これにより、ＶＣ検査において、正常なプラグＰ２ｓ１の発光量（発光強度）を十分に確保することができる。これに対し、ＳＯＩ基板１の半導体層ＳＭ１（ｎ＋型半導体領域ＳＤ）との接続が十分ではないプラグＰ２ｓ２には電子が流れず発光しないため、プラグＰ２ｓ２を形成した箇所が発光していないことを確認することで、プラグＰ２ｓ２の異常を検出することができる。これにより、プラグＰ２ｓ１，Ｐ２ｓ２が正常に形成されているか否かを、ＶＣ検査で確認することができる。
すなわち、上述した第２検討例の場合、ＴＥＧ領域２１Ｂにおいて、半導体層ＳＭ２１と半導体基板ＳＢ２１とは絶縁層ＢＸ２１によって絶縁されていることから、ＶＣ検査において、正常なプラグＰ２１ｓ１に半導体層ＳＭ２１から流れ込む電流量が少なくなり、正常なプラグＰ２１ｓ１の発光量（発光強度）を十分に確保することができない。それに対して、本実施の形態１では、ＴＥＧ領域１Ｂにおいて、半導体層ＳＭ１と半導体基板ＳＢとはプラグＰ２ａを介して電気的に接続されていることから、ＶＣ検査において、正常なプラグＰ２ｓ１に半導体層ＳＭ１から流れ込む電流量を十分に確保することができ、それゆえ、正常なプラグＰ２ｓ１の発光量（発光強度）を十分に確保することができる。このため、プラグＰ２ｓ（Ｐ２ｓ１，Ｐ２ｓ２）が正常に形成されているか否かを、ＶＣ検査で、より的確に確認することができる。
プラグＰ２ｓが正常に形成されているか否か（すなわちプラグＰ２ｓが半導体層ＳＭ１と正常に接続されているか否か）の判別は、例えば、ＶＣ検査時のプラグＰ２ｓを撮影した画像を視認し、発光している正常なプラグの発光（明部）と、発光していない非導通のプラグ（暗部）とのコントラストを見て行うことができる。
このように、ＴＥＧ領域１ＢにおけるプラグＰ２ｓの接続不良の有無を検知することで、回路領域１ＡのプラグＰ１ｓにおける接続不良の発生の有無を推認することができる。従って、ＴＥＧ領域に形成したＴＥＧを用いてＶＣ検査を的確に行うことができるため、ＶＣ検査に用いるＴＥＧを含む半導体装置の信頼性を向上させることができる。また、ＶＣ検査の結果を製造工程にフィードバックすることで、以降に製造される半導体装置の信頼性を向上させることができる。
また、ゲート電極ＧＥは、ゲート絶縁膜ＧＦを介して半導体層ＳＭと絶縁されている。このため、ＴＥＧ領域１Ｂにおいて、ゲート電極ＧＥに接続されたプラグＰ１ｇは、本来は、半導体層ＳＭとは電気的に接続されないため、ＶＣ検査で電子線を照射しても、プラグＰ１ｇは発光しない。しかしながら、ゲート絶縁膜ＧＦの形成不良などに起因して、ゲート電極ＧＥが半導体層ＳＭと短絡してした場合には、そのゲート電極ＧＥに接続されたプラグＰ１ｇは、半導体層ＳＭと電気的に接続された状態（短絡した状態）になるため、ＶＣ検査で電子線を照射すると、プラグＰ１ｇは発光することになる。そして、本実施の形態１では、ＴＥＧ領域１Ｂにおいて、半導体層ＳＭと半導体基板ＳＢとをプラグＰ２ａを介して電気的に接続していることから、半導体層ＳＭと短絡したプラグＰ１ｇについては、ＶＣ検査における発光量（発光強度）を十分に確保することができる。これにより、ＶＣ検査において、ゲート電極ＧＥに接続されたプラグＰ１ｇの発光を確認することにより、ゲート電極ＧＥが半導体層ＳＭと短絡しているか否かを、より的確に確認することができる。
ここで、本実施の形態１とは異なり、ＴＥＧ領域１Ｂにおいて半導体層ＳＭおよび絶縁層ＢＸを除去し、その除去領域にＴＥＧを形成した場合を仮定し、この場合を第３検討例と称することとする。図２１は、第３検討例を示す断面図である。
第３検討例の場合は、図２１に示されるように、ＴＥＧ領域１Ｂにおいて、ＴＥＧを構成するＭＩＳＦＥＴは、半導体基板ＳＢに形成される。すなわち、図２１に示されるように、ＴＥＧ領域１Ｂにおいて、半導体層ＳＭおよび絶縁層ＢＸは除去されており、ゲート電極ＧＥは、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成され、ｎ＋型半導体領域ＳＤは、半導体基板ＳＢに形成される。このため、第３検討例（図２１）の場合は、ＴＥＧ領域１Ｂの構造は、上記第１検討例（図１８）の構造とほぼ同様となり、プラグＰ２ｇに相当するプラグＰ３１ｇはゲート電極ＧＥに接続され、プラグＰ２ｓに相当するプラグＰＧ３１ｓは、半導体層ＳＭではなく半導体基板ＳＢに接続されることになるため、ＶＣ検査時の発光量（発光強度）を確保することができる。
しかしながら、第３検討例の場合は、回路領域１Ａでは、上記図１４の回路領域１Ａのように、ＳＯＩ構造を維持した領域にＭＩＳＦＥＴなどの半導体素子が形成され、一方、ＴＥＧ領域１Ｂでは、図２１のように、半導体層ＳＭおよび絶縁層ＢＸを除去した領域にＴＥＧを形成することになる。このため、第３検討例の場合は、回路領域１Ａにおいては、上記図１４のように、プラグＰ１ｓは半導体層ＳＭに接続され、一方、ＴＥＧ領域１Ｂにおいては、図２１のように、プラグＰ３１ｓは、半導体層ＳＭではなく半導体基板ＳＢに接続されるため、回路領域１ＡのプラグＰ１ｓとＴＥＧ領域１ＢのプラグＰ３１ｓとは、接続する対象が相違する。従って、ＴＥＧ領域１ＢのプラグＰ３１ｓ（図２１参照）が正常に形成されたか否かをＶＣ検査で確認できたとしても、その結果によって、回路領域１ＡのプラグＰ１ｓ（図１４参照）が正常に形成される否かを的確に推定することは難しく、その信頼度には限界がある。ＶＣ検査の対象となるプラグ（ＴＥＧを構成するプラグ）は、回路領域１Ａの回路を構成するプラグと類似した構成を有することが、本来は好ましい。
それに対して、本実施の形態１では、回路領域１Ａでは、ＳＯＩ基板１のＳＯＩ構造を維持した領域にＭＩＳＦＥＴなどの半導体素子が形成され、一方、ＴＥＧ領域１Ｂでは、ＳＯＩ基板１のＳＯＩ構造を維持した領域に、ＴＥＧを形成している。すなわち、本実施の形態１では、回路領域１Ａにおいて、半導体基板ＳＢとその上の絶縁層ＢＸとその上の半導体層ＳＭとが存在している領域に、ＭＩＳＦＥＴなどの半導体素子が形成され、また、ＴＥＧ領域１Ｂにおいて、半導体基板ＳＢとその上の絶縁層ＢＸとその上の半導体層ＳＭとが存在している領域に、ＴＥＧ（ＴＥＧを構成するＭＩＳＦＥＴ）を形成している。このため、本実施の形態１の場合は、回路領域１Ａにおいて、プラグＰ１ｓ（図１４参照）は半導体層ＳＭに接続され、ＴＥＧ領域１Ｂにおいて、プラグＰ２ｓ（図１４および図２０参照）は半導体層ＳＭに接続されるため、回路領域１ＡのプラグＰ１ｓとＴＥＧ領域１ＢのプラグＰ２ｓとは、接続する対象がいずれもＳＯＩ基板１の半導体層ＳＭ（ＳＭ１）となる。つまり、ＶＣ検査の対象となるプラグＰ２ｓは、回路領域１Ａの回路を構成するプラグＰ１ｓと類似した構成を有している。従って、ＴＥＧ領域１Ｂに形成されたＴＥＧを検査し、ＴＥＧ領域１ＢのプラグＰ２ｓが正常に形成されたか否かをＶＣ検査で確認することにより、回路領域１ＡのプラグＰ１ｓが正常に形成されるか否かを的確に推定することができ、その推定の信頼度を高めることができる。これにより、ＶＣ検査の信頼性を、より向上させることができる。従って、ＶＣ検査に用いるＴＥＧを含む半導体装置の信頼性を向上させることができ、また、以降に製造される半導体装置の信頼性を向上させることができる。
＜プラグＰ２ａの形成位置について＞
次に、ＴＥＧ領域１Ｂにおいて、半導体基板ＳＢと半導体層ＳＭとを電気的に接続するためのプラグＰ２ａの形成位置について説明する。図２２は、ＴＥＧ領域１Ｂに形成されたＴＥＧの平面レイアウトの一例を示す平面図である。図２２において、Ｘ方向とＹ方向とは、互いに直交する方向である。なお、プラグＰ２ａは、コンタクトホールＣ２ａに埋め込まれているため、プラグＰ２ａの形成位置は、コンタクトホールＣ２ａの形成位置と実質的に同じである。
図２２および後述の図２３にも示されるように、ＴＥＧ領域１Ｂでは、コンタクトホールＣ２ａおよびそれに埋め込まれたプラグＰ２ａは、平面視において、半導体層ＳＭ（ＳＭ１）とその半導体層ＳＭ（ＳＭ１）の周囲を囲む素子分離領域ＳＴとの境界に重なる位置に形成されている。これにより、コンタクトホールＣ２ａから半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢの両方が露出されることになるため（上記図１３および図１４参照）、コンタクトホールＣ２ａに埋め込まれたプラグＰ２ａは、半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢとの両方に電気的に接続され、その結果、半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢとがプラグＰ２ａを介して、互いに、かつ、電気的に接続（短絡）される。
図２２の場合、平面視において周囲を素子分離領域ＳＴで囲まれた半導体層ＳＭ（ＳＭ１）の平面形状は、Ｘ方向に平行な２辺とＹ方向に平行な２辺とを有する長方形状であり、その長方形の４つの辺（の途中）に、それぞれコンタクトホールＣ２ａ（プラグＰ２ａ）が配置されている。その長方形の各辺は、平面視において、コンタクトホールＣ２ａ（プラグＰ２ａ）を横切っている。平面視において周囲を素子分離領域ＳＴで囲まれた半導体層ＳＭ（ＳＭ１）の各辺にコンタクトホールＣ２ａ（プラグＰ２ａ）を配置したことにより、半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢとをプラグＰ２ａを介して低抵抗で接続することができる。これにより、ＶＣ検査において電子線を照射したときに、半導体層ＳＭ（ＳＭ１）に正常に接続されたプラグＰＧ（Ｐ２ｓ１）に対して、半導体基板ＳＢからプラグＰ２ａおよび半導体層ＳＭ（ＳＭ１）を経由して流れ込む電流量を、確保しやすくなる。これにより、ＶＣ検査において、半導体層ＳＭ（ＳＭ１）に正常に接続されたプラグＰＧ（Ｐ２ｓ１）の発光量（発光強度）を確保しやすくなる。
図２３は、ＴＥＧ領域１Ｂに形成されたＴＥＧの平面レイアウトの他の一例を示す平面図である。
図２３の場合、平面視において周囲を素子分離領域ＳＴで囲まれた半導体層ＳＭ（ＳＭ１）の平面形状は、Ｘ方向に平行な２辺とＹ方向に平行な２辺とを有する長方形状であり、その長方形の四隅（４つの角部）に、それぞれコンタクトホールＣ２ａ（プラグＰ２ａ）が配置されている。平面視において周囲を素子分離領域ＳＴで囲まれた半導体層ＳＭ（ＳＭ１）の四隅にコンタクトホールＣ２ａ（プラグＰ２ａ）を配置したことにより、半導体層ＳＭ（ＳＭ１）と半導体基板ＳＢとをプラグＰ２ａを介して低抵抗で接続することができる。これにより、ＶＣ検査において電子線を照射したときに、半導体層ＳＭ（ＳＭ１）に正常に接続されたプラグＰＧ（Ｐ２ｓ１）に対して、半導体基板ＳＢからプラグＰ２ａおよび半導体層ＳＭ（ＳＭ１）を経由して流れ込む電流量を、確保しやすくなる。これにより、ＶＣ検査において、半導体層ＳＭ（ＳＭ１）に正常に接続されたプラグＰＧ（Ｐ２ｓ１）の発光量（発光強度）を確保しやすくなる。
また、コンタクトホールＣＴを形成する際のフォトリソグラフィ工程におけるフォトマスクの合わせずれなどに起因して、コンタクトホールＣＴの形成位置が、設計位置からずれる場合がある。その場合、図２３において、半導体層ＳＭの四隅に配置された合計４つのコンタクトホールＣ２ａが、同じ方向にずれることになる。このため、図２３の場合は、コンタクトホールＣ２ａの形成位置が設計位置からずれた場合でも、半導体層ＳＭの四隅に配置された合計４つのコンタクトホールＣ２ａの全てが半導体層ＳＭと平面視で重ならない位置になることを防止でき、４つのコンタクトホールＣ２ａのうちの少なくとも一つは、半導体層ＳＭと半導体基板ＳＢとを接続することができる。このため、図２３の場合は、コンタクトホールＣ２ａの位置ずれに対する許容量（マージン）が大きくなり、コンタクトホールＣＴ形成工程を行いやすくなる。
また、コンタクトホールＣ２ａの平面寸法（平面積）はコンタクトホールＣ２ｓの平面寸法（平面積）と同じ大きさであることを説明したが、コンタクトホールＣ２ａの平面寸法（平面積）を、コンタクトホールＣ２ｓの平面寸法（平面積）よりも大きくすると、より好ましい。すなわち、プラグＰ２ａの平面寸法（平面積）は、プラグＰ２ｓの平面寸法（平面積）よりも大きくすれば、より好ましい。言い換えると、コンタクトホールＣ２ａ（プラグＰ２ａ）の直径は、コンタクトホールＣ２ｓ（プラグＰ２ｓ）直径よりも大きくすれば、より好ましい。
コンタクトホールＣ２ａの平面寸法（平面積）を大きくしたことで、コンタクトホールＣ２ａの位置ずれに対する許容量（マージン）が大きくなる。また、コンタクトホールＣ２ａの平面寸法（平面積）を大きくしたことで、コンタクトホールＣ２ａ形成時のエッチングが生じやすくなり、コンタクトホールＣ２ａから半導体層ＳＭと半導体基板ＳＢとをより確実に露出させることができるようになる。また、コンタクトホールＣ２ａは半導体基板ＳＢに到達する必要があるため、コンタクトホールＣ２ａの深さは、コンタクトホールＣ２ｓの深さよりも深い。コンタクトホールは、深さが深くなるほどエッチングが行いにくくなり、また、平面寸法（平面積）が大きくなるほどエッチングが行いやすくなる。このため、コンタクトホールＣ２ｓよりも深さが深いコンタクトホールＣ２ａの平面寸法（平面積）を大きくしたことにより、半導体基板ＳＢに到達するコンタクトホールＣ２ａを、より的確に形成することができるようになる。
一例をあげると、ゲート電極ＧＥのゲート長が５５ｎｍ程度の場合は、コンタクトホールＣ２ｓの直径は、例えば０．０８μｍ程度とすることができ、コンタクトホールＣ２ａの直径は、コンタクトホールＣ２ｓの直径の約２倍の０．１６μｍ程度とすることができる。
また、本実施の形態１では、ＶＣ検査の対象となるＴＥＧを、スクライブ領域ＳＲに形成しており、この場合は、ＴＥＧ領域１Ｂはスクライブ領域ＳＲに含まれることになる。他の形態として、ＶＣ検査の対象となるＴＥＧを、スクライブ領域ＳＲではなくチップ領域ＣＲに形成することもでき、この場合は、ＴＥＧ領域１Ｂはチップ領域ＣＲに含まれることになる。しかしながら、ＶＣ検査の対象となるＴＥＧは、製品として使用する回路ではないため、スクライブ領域ＳＲに形成することが好ましい。ＶＣ検査の対象となるＴＥＧをスクライブ領域ＳＲに形成することにより、製造された半導体チップには、ＶＣ検査の対象となるＴＥＧが含まれなくなるため、半導体チップの面積の縮小を図ることができる。また、１枚のＳＯＩ基板１から取得できる半導体チップの数を増やすことができる。
（実施の形態２）
図２４は、本実施の形態２の半導体装置の製造工程中の要部平面図であり、図２５～図２７は、本実施の形態２の半導体装置の製造工程中の要部平面図である。図２４～図２７には、ＴＥＧ領域１Ｂの一部が示されている。図２４のＡ１－Ａ１線の位置での断面図が、図２５にほぼ対応し、図２４のＡ２－Ａ２の位置での断面図が、図２６にほぼ対応し、図２４のＡ３－Ａ３の位置での断面図が、図２７にほぼ対応している。なお、図２４～図２７の場合は、平面視において周囲を素子分離領域で囲まれた半導体層ＳＭ（ＳＭ１）にそれぞれ１つのＭＩＳＦＥＴが形成されている場合が示されているが、周囲を素子分離領域で囲まれた半導体層ＳＭ（ＳＭ１）に形成されるＭＩＳＦＥＴの数は、２つ以上であってもよい。
図２４～図２７に示されるように、ＴＥＧ領域１Ｂにおいて、ＴＥＧを構成するＭＩＳＦＥＴ３として、ＭＩＳＦＥＴ３ａ，３ｂが形成されている。
ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥとには、それぞれ、コンタクトホールＣ２ｇに埋め込まれたプラグＰ２ｇが接続されている。ＭＩＳＦＥＴ３ａのｎ＋型半導体領域ＳＤとＭＩＳＦＥＴ３ｂのｎ＋型半導体領域ＳＤとには、それぞれ、コンタクトホールＣ２ｓに埋め込まれたプラグＰ２ｓが接続されている。ここで、ＭＩＳＦＥＴ３ａのゲート電極ＧＥに接続されたプラグＰ２ｇを、プラグ（ゲート用プラグ）Ｐ２ｇａと称し、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥに接続されたプラグＰ２ｇを、プラグ（ゲート用プラグ）Ｐ２ｇｂと称することとする。また、ＭＩＳＦＥＴ３ａのｎ＋型半導体領域ＳＤに接続されたプラグＰ２ｓを、プラグＰ２ｓａと称し、ＭＩＳＦＥＴ３ｂのｎ＋型半導体領域ＳＤに接続されたプラグＰ２ｓを、プラグＰ２ｓｂと称することとする。
ＭＩＳＦＥＴ３ａが形成された半導体層ＳＭ（ＳＭ１）に対しても、プラグＰ２ａが形成されており、そのプラグＰ２ａを介して、ＭＩＳＦＥＴ３ａが形成された半導体層ＳＭ（ＳＭ１）は半導体基板ＳＢと電気的に接続されている。また、ＭＩＳＦＥＴ３ｂが形成された半導体層ＳＭ（ＳＭ１）に対しても、プラグＰ２ａが形成されており、そのプラグＰ２ａを介して、ＭＩＳＦＥＴ３ｂが形成された半導体層ＳＭ（ＳＭ１）は半導体基板ＳＢと電気的に接続されている。
プラグＰ２ｇａには、配線Ｍ１として配線Ｍ１ｇａが接続され、プラグＰ２ｇｂには、配線Ｍ１として配線Ｍ１ｇｂが接続されているが、配線Ｍ１ｇａと配線Ｍ１ｇｂとは、一体的に形成されてはおらず、互いに分離されている。配線Ｍ１ｇａと配線Ｍ１ｇｂとは、２層目の配線Ｍ２に含まれる共通の配線Ｍ２ｇに接続されている。
１層目の配線Ｍ１に含まれる配線Ｍ１ｇａと配線Ｍ１ｇｂとは、互いに分離されているが、配線Ｍ１ｇａと配線Ｍ１ｇｂとが共通の配線Ｍ２ｇに接続されているため、配線Ｍ１ｇａと配線Ｍ１ｇｂとは、配線Ｍ２ｇを介して電気的に接続される。このため、ＭＩＳＦＥＴ３ａのゲート電極ＧＥは、プラグＰ２ｇａおよび配線Ｍ１ｇａを介して配線Ｍ２ｇと電気的に接続され、また、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥは、プラグＰ２ｇｂおよび配線Ｍ１ｇｂを介して配線Ｍ２ｇと電気的に接続される。従って、配線Ｍ２ｇは、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥの両方に電気的に接続される。
ＭＩＳＦＥＴ３ａの一方のｎ＋型半導体領域ＳＤ（ソース）に接続されたプラグＰ２ｓａと、ＭＩＳＦＥＴ３ｂの一方のｎ＋型半導体領域ＳＤ（ソース）に接続されたプラグＰ２ｓｂとは、１層目の配線Ｍ１に含まれる共通の配線Ｍ１ｓ１に接続されている。また、ＭＩＳＦＥＴ３ａの他方のｎ＋型半導体領域ＳＤ（ドレイン）に接続されたプラグＰ２ｓａと、ＭＩＳＦＥＴ３ｂの他方のｎ＋型半導体領域ＳＤ（ドレイン）に接続されたプラグＰ２ｓｂとは、１層目の配線Ｍ１に含まれる共通の配線Ｍ１ｓ２に接続されている。
図２８および図２９は、本発明者が検討した第４検討例の半導体装置の製造工程中の要部平面図（図２８）および要部断面図（図２９）であり、それぞれ上記図２４および図２７に対応するものである。図２８のＢ３－Ｂ３線の位置での断面図が、図２９にほぼ対応している。図２８のＢ１－Ｂ１線の位置での断面図は、上記図２５とほぼ同様であり、図２８のＢ２－Ｂ２線の位置での断面図は、上記図２６とほぼ同様であるので、ここではその繰り返しの図示は省略する。
図２８および図２９に示される第４検討例が、図２４～図２７に示される本実施の形態２と相違しているのは、以下の点である。
すなわち、図２８および図２９に示される第４検討例の場合は、プラグＰ２ｇａとプラグＰ２ｇａとは、配線Ｍ１に含まれる共通の配線Ｍ１ｇと電気的に接続されている。このため、図２８および図２９に示される第４検討例の場合は、配線Ｍ１ｇａ，Ｍ１ｇｂ，Ｍ２ｇは形成されていない。図２８および図２９に示される第４検討例の場合は、ＭＩＳＦＥＴ３ａのゲート電極ＧＥは、プラグＰ２ｇａを介して配線Ｍ１ｇと電気的に接続され、また、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥは、プラグＰ２ｇｂを介して配線Ｍ１ｇと電気的に接続されており、従って、配線Ｍ１ｇは、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥの両方に電気的に接続される。
ここで、図２８および図２９に示される第４検討例において、ＶＣ検査を行って、ＭＩＳＦＥＴ３ａ，３ｂのゲート電極ＧＥが半導体層ＳＭと短絡していないか確認する場合を考える。この場合、上記絶縁膜Ｌ３，Ｌ４，Ｌ５，Ｌ６と配線Ｍ２，Ｍ３，Ｍ４を研磨などにより除去し、配線Ｍ１（Ｍ１ｇ，Ｍ１ｓ１，Ｍ１ｓ２）を残した状態、例えば配線Ｍ１（Ｍ１ｇ，Ｍ１ｓ１，Ｍ１ｓ２）の上面を露出させた状態で、ＶＣ検査を行うことができる。
ＶＣ検査で電子線を照射すると、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥのどちらも半導体層ＳＭと短絡していなければ、配線Ｍ１ｇは発光せず、一方、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥの少なくとも一方が半導体層ＳＭと短絡していれば、配線Ｍ１ｇは発光することになる。このため、配線Ｍ１ｇの発光の有無を確認することにより、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥのどちらも半導体層ＳＭと短絡していないか、あるいは、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥの少なくとも一方が半導体層ＳＭと短絡しているかを、判別することができる。しかしながら、配線Ｍ１ｇが発光した場合には、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥの少なくとも一方が半導体層ＳＭと短絡していることは判別することができるが、ＭＩＳＦＥＴ３ａのゲート電極ＧＥとＭＩＳＦＥＴ３ｂのゲート電極ＧＥのどちらが半導体層ＳＭと短絡しているかを判別することはできない。このため、ゲート絶縁膜ＧＦの形成不良などに起因してゲート電極ＧＥと半導体層ＳＭとの短絡が発生している箇所を特定することは困難である。すなわち、ＴＥＧ領域１Ｂに形成したＴＥＧ用の複数のＭＩＳＦＥＴ３（３ａ，３ｂ）のうち、どのＭＩＳＦＥＴ３においてゲート電極ＧＥと半導体層ＳＭとの短絡が発生しているかを判別することは困難である。
次に、図２４～図２７に示される本実施の形態２おいて、ＶＣ検査を行って、ＭＩＳＦＥＴ３ａ，３ｂのゲート電極ＧＥが半導体層ＳＭと短絡していないか確認する場合を考える。この場合も、上記絶縁膜Ｌ３，Ｌ４，Ｌ５，Ｌ６と配線Ｍ２，Ｍ３，Ｍ４を研磨などにより除去し、配線Ｍ１（Ｍ１ｇａ，Ｍ１ｇｂ，Ｍ１ｓ１，Ｍ１ｓ２）を残した状態、例えば配線Ｍ１（Ｍ１ｇａ，Ｍ１ｇｂ，Ｍ１ｓ１，Ｍ１ｓ２）の上面を露出させた状態で、ＶＣ検査を行うことができる。この状態では、配線Ｍ１ｇａと配線Ｍ１ｇｂとは、互いに分離されており、電気的に接続されていない。すなわち、配線Ｍ２ｇが存在している状態では、配線Ｍ１ｇａと配線Ｍ１ｇｂとは、その配線Ｍ２ｇを介して電気的に接続されているが、配線Ｍ２ｇを除去すると、配線Ｍ１ｇａと配線Ｍ１ｇｂとは、電気的に接続されていない状態となり、その状態でＶＣ検査が行われる。
ＶＣ検査で電子線を照射すると、ＭＩＳＦＥＴ３ａのゲート電極ＧＥが半導体層ＳＭと短絡していなければ、配線Ｍ１ｇａは発光せず、一方、ＭＩＳＦＥＴ３ａのゲート電極ＧＥが半導体層ＳＭと短絡していれば、配線Ｍ１ｇａは発光する。また、ＶＣ検査で電子線を照射すると、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥが半導体層ＳＭと短絡していなければ、配線Ｍ１ｇｂは発光せず、一方、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥが半導体層ＳＭと短絡していれば、配線Ｍ１ｇｂは発光する。このため、配線Ｍ１ｇａの発光の有無を確認することにより、ＭＩＳＦＥＴ３ａのゲート電極ＧＥが半導体層ＳＭと短絡しているか否かを判別することができ、また、配線Ｍ１ｇｂの発光の有無を確認することにより、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥが半導体層ＳＭと短絡しているか否かを判別することができる。例えば、ＭＩＳＦＥＴ３ａのゲート電極ＧＥは、ゲート絶縁膜ＧＦを介して半導体層ＳＭと絶縁されているが、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥが、ゲート絶縁膜ＧＦの形成不良などに起因して、半導体層ＳＭと短絡してしている場合であれば、配線Ｍ１ｇａは発光しないが、配線Ｍ１ｇｂは発光することになる。また、例えば、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥは、ゲート絶縁膜ＧＦを介して半導体層ＳＭと絶縁されているが、ＭＩＳＦＥＴ３ａのゲート電極ＧＥが、ゲート絶縁膜ＧＦの形成不良などに起因して、半導体層ＳＭと短絡してしている場合であれば、配線Ｍ１ｇｂは発光しないが、配線Ｍ１ｇａは発光することになる。これにより、ＭＩＳＦＥＴ３ａ，３ｂのそれぞれについて、ゲート電極ＧＥと半導体層ＳＭとの短絡の有無を確認することができる。このため、ゲート絶縁膜ＧＦの形成不良などに起因してゲート電極ＧＥと半導体層ＳＭとの短絡が発生している箇所を特定することができる。すなわち、ＴＥＧ領域１Ｂに形成したＴＥＧ用の複数のＭＩＳＦＥＴ３（３ａ，３ｂ）のうち、どのＭＩＳＦＥＴ３においてゲート電極ＧＥと半導体層ＳＭとの短絡が発生しているかを判別することができる。
また、図２４～図２７に示される本実施の形態２の場合は、ＶＣ検査において、配線Ｍ１ｇａ，Ｍ１ｇｂのそれぞれの発光の有無を確認することにより、配線Ｍ１ｇａ，Ｍ１ｇｂのそれぞれが配線Ｍ１ｓ１または配線Ｍ１ｓ２と短絡していないかも確認することができる。
また、図２４～図２７に示される本実施の形態２の場合は、上述したように、研磨などにより配線Ｍ２を除去して、配線Ｍ１（Ｍ１ｇａ，Ｍ１ｇｂ，Ｍ１ｓ１，Ｍ１ｓ２）の上面を露出させた状態で、ＶＣ検査を行うことができるが、他の形態として、配線Ｍ２の配線部は除去するが、配線Ｍ２のビア部を残した状態で、ＶＣ検査を行うこともできる。なお、配線Ｍ２のビア部とは、配線Ｍ２の配線部と配線Ｍ１とを接続する部分であり、配線Ｍ２の配線部と配線Ｍ１との間のビアホール内に埋め込まれた導体部（接続部、プラグ部）である。この場合は、配線Ｍ１ｇａ，Ｍ１ｇｂのそれぞれ上に配線Ｍ２ｇのビア部が残存するが、配線Ｍ２ｇの配線部は除去されているため、配線Ｍ１ｇａと配線Ｍ１ｇｂとは電気的に接続されていない状態で、ＶＣ検査が行われる。ＶＣ検査において、配線Ｍ１ｇａ上に残存する配線Ｍ２ｇのビア部が発光すれば、ＭＩＳＦＥＴ３ａのゲート電極ＧＥが半導体層ＳＭと短絡してしていると判別でき、配線Ｍ１ｇａ上に残存する配線Ｍ２ｇのビア部が発光しなければ、ＭＩＳＦＥＴ３ａのゲート電極ＧＥは、半導体層ＳＭと短絡していないと判別できる。また、ＶＣ検査において、配線Ｍ１ｇｂ上に残存する配線Ｍ２ｇのビア部が発光すれば、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥが半導体層ＳＭと短絡してしていると判別でき、配線Ｍ１ｇｂ上に残存する配線Ｍ２ｇのビア部が発光しなければ、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥは、半導体層ＳＭと短絡していないと判別できる。このため、ゲート絶縁膜ＧＦの形成不良などに起因してゲート電極ＧＥと半導体層ＳＭとの短絡が発生している箇所を特定することができる。
また、図２４～図２７の場合は、ＴＥＧ領域１Ｂにおいて、ＭＩＳＦＥＴ３ａのゲート電極ＧＥに接続されるプラグＰ２ｇに接続される配線Ｍ１ｇ１（ゲート用の配線Ｍ１）と、ＭＩＳＦＥＴ３ｂのゲート電極ＧＥに接続されるプラグＰ２ｇに接続される配線Ｍ１ｇ２（ゲート用の配線Ｍ１）とを分離し、その分離された配線Ｍ１ｇ１，Ｍ１ｇ２同士を上層の配線Ｍ２ｇ（ゲート用の配線Ｍ２）で接続している。これを、ソース用の配線やドレイン用の配線に応用することもでき、その場合が図３０に示されている。図３０は、本実施の形態２の変形例を示す平面図であり、上記図２４に対応するものである。
すなわち、図３０に示されるように、ＴＥＧ領域１Ｂにおいて、ＭＩＳＦＥＴ３ａのソース領域（ｎ＋型半導体領域ＳＤ）に接続するプラグＰ２ｓに接続される配線Ｍ１ｓ１（ソース用の配線Ｍ１）と、ＭＩＳＦＥＴ３ｂのソース領域（ｎ＋型半導体領域ＳＤ）に接続するプラグＰ２ｓに接続される配線Ｍ１ｓ１（ソース用の配線Ｍ１）とを分離し、その分離された配線Ｍ１ｓ１（ソース用の配線Ｍ１）同士を上層の配線Ｍ２ｓ（ソース用の配線Ｍ２）で接続することもできる。この場合も、本実施の形態２と同様に、上記絶縁膜Ｌ３，Ｌ４，Ｌ５，Ｌ６と配線Ｍ２，Ｍ３，Ｍ４を研磨などにより除去し、配線Ｍ１を残した状態で、ＶＣ検査を行うことができる。これにより、ＴＥＧ領域１Ｂにおいて、ＭＩＳＦＥＴ３ａのソース領域（ｎ＋型半導体領域ＳＤ）とプラグＰ２ｓとが的確に接続されているか否かと、ＭＩＳＦＥＴ３ｂのソース領域（ｎ＋型半導体領域ＳＤ）とプラグＰ２ｓとが的確に接続されているか否かとを、それぞれ判別することができ、プラグＰ２ｓの形成不良の発生個所を特定することができる。なお、この場合、上記実施の形態１で説明したように、プラグＰ２ｓまたはそのプラグＰ２ｓに接続された配線Ｍ１ｓ１が発光しなければ、そのプラグＰ２ｓで形成不良が発生したと判断することができる。
また、図３０に示されるように、ＴＥＧ領域１Ｂにおいて、ＭＩＳＦＥＴ３ａのドレイン領域（ｎ＋型半導体領域ＳＤ）に接続するプラグＰ２ｓに接続される配線Ｍ１ｓ２（ドレイン用の配線Ｍ１）と、ＭＩＳＦＥＴ３ｂのドレイン領域（ｎ＋型半導体領域ＳＤ）に接続するプラグＰ２ｓに接続される配線Ｍ１ｓ２（ドレイン用の配線Ｍ１）とを分離し、その分離された配線Ｍ１ｓ２（ドレイン用の配線Ｍ１）同士を上層の配線Ｍ２ｄ（ドレイン用の配線Ｍ２）で接続することもできる。この場合も、本実施の形態２と同様に、上記絶縁膜Ｌ３，Ｌ４，Ｌ５，Ｌ６と配線Ｍ２，Ｍ３，Ｍ４を研磨などにより除去し、配線Ｍ１を残した状態で、ＶＣ検査を行うことができる。これにより、ＴＥＧ領域１Ｂにおいて、ＭＩＳＦＥＴ３ａのドレイン領域（ｎ＋型半導体領域ＳＤ）とプラグＰ２ｓとが的確に接続されているか否かと、ＭＩＳＦＥＴ３ｂのドレイン領域（ｎ＋型半導体領域ＳＤ）とプラグＰ２ｓとが的確に接続されているか否かとを、それぞれ判別することができ、プラグＰ２ｓの形成不良の発生個所を特定することができる。なお、この場合、上記実施の形態１で説明したように、プラグＰ２ｓまたはそのプラグＰ２ｓに接続された配線Ｍ１ｓ２が発光しなければ、そのプラグＰ２ｓで形成不良が発生したと判断することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＳＯＩ基板
１Ａ 回路領域
１Ｂ ＴＥＧ領域
２，３，３ａ，３ｂ ＭＩＳＦＥＴ
ＢＸ，ＢＸ２１ 絶縁層
Ｃ１ｇ，Ｃ１ｓ，Ｃ２ａ，Ｃ２ｇ，Ｃ２ｓ コンタクトホール
ＣＰ 絶縁膜
ＣＲ チップ領域
ＣＴ コンタクトホール
ＥＰ 半導体層
ＥＸ ｎ－型半導体領域
ＧＥ，ＧＥ１１，ＧＥ２２ ゲート電極
ＧＦ，ＧＦ１１，ＧＦ２１ ゲート絶縁膜
ＩＬ１，ＩＬ２ 絶縁膜
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ１１，Ｌ２１ 絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線
Ｍ１ｇ，Ｍ１ｇ１，Ｍ１ｇ２，Ｍ１ｓ１，Ｍ１ｓ２，Ｍ２ｇ 配線
ＭＳ，ＭＳ１１，ＭＳ２１ 金属シリサイド層
Ｐ１ｇ，Ｐ１ｓ，Ｐ２ａ，Ｐ２ｇ，Ｐ２ｇａ，Ｐ２ｇｂ，Ｐ２ｓ，Ｐ２ｓ１，Ｐ２ｓ２，Ｐ２ｓａ，Ｐ２ｓｂ，Ｐ１１ｇ，Ｐ１１ｓ１，Ｐ１１ｓ２，Ｐ２１ｇ，Ｐ２１ｓ１，Ｐ２１ｓ２，Ｐ３１ｇ，Ｐ３１ｓ プラグ
ＰＧ プラグ
ＳＢ 半導体基板
ＳＤ，ＳＤ１１，ＳＤ２１ ｎ＋型半導体領域
ＳＭ，ＳＭ１，ＳＭ２１ 半導体層
ＳＲ スクライブ領域
ＳＴ 素子分離領域
ＳＴ１ 素子分離溝
ＳＷ１，ＳＷ２ サイドウォールスペーサ

Claims (12)

  1. （ａ）第１領域および第２領域を含む主面を有し、かつ、半導体基板と前記半導体基板上の絶縁層と前記絶縁層上の半導体層との積層構造を有するＳＯＩ（Silicon On Insulator）基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記ＳＯＩ基板の前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝に埋め込まれた素子分離領域を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１領域の前記半導体層に、ある回路を構成する第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体層に、ＶＣ（Voltage contrast）検査用のＴＥＧ（Test Elemental Group）を構成する第２ＭＩＳＦＥＴを形成する工程、
    （ｄ）前記ＳＯＩ基板の前記主面上に、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように、第１層間絶縁膜を形成する工程、
    （ｅ）前記第１領域に位置する前記第１層間絶縁膜に複数の第１コンタクトホールを形成し、前記第２領域に位置する前記第１層間絶縁膜に複数の第２コンタクトホールを形成する工程、
    （ｆ）前記複数の第１コンタクトホールに、前記回路を構成する複数の第１コンタクトプラグをそれぞれ形成し、前記複数の第２コンタクトホールに、前記ＴＥＧを構成する複数の第２コンタクトプラグをそれぞれ形成する工程、
    を有し、
    前記複数の第２コンタクトプラグは、前記第２領域に位置する前記半導体層と、前記第２領域に位置する前記半導体基板との両方に電気的に接続された第３コンタクトプラグを含み、
    前記第３コンタクトプラグは、前記半導体基板に到達し、
    前記第３コンタクトプラグは、平面視において、前記半導体層と前記半導体層の周囲を囲む前記素子分離領域との境界に形成される、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程後、ＶＣ検査を行う工程、
    を更に有する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記複数の第２コンタクトプラグは、前記第２領域の前記半導体層上に形成されて前記第２領域の前記半導体層に電気的に接続された第４コンタクトプラグを含み、
    前記第４コンタクトプラグは前記半導体基板に到達していない、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記複数の第２コンタクトホールのうち、前記第３コンタクトプラグが埋め込まれている前記第２コンタクトホールの平面寸法は、前記第４コンタクトプラグが埋め込まれている前記第２コンタクトホールの平面寸法よりも大きい、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記複数の第２コンタクトホールは、前記第２領域の前記半導体層と前記半導体基板とを露出する第３コンタクトホールを含み、前記第３コンタクトプラグは前記第３コンタクトホールに埋め込まれている、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    平面視において周囲を前記素子分離領域で囲まれた前記半導体層の四隅に、それぞれ前記第３コンタクトプラグが形成される、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    平面視において周囲を前記素子分離領域で囲まれた前記半導体層の四辺に、それぞれ前記第３コンタクトプラグが形成される、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記複数の第１コンタクトプラグは、前記第１領域の前記半導体層と電気的に接続された第５コンタクトプラグを含み、かつ、前記第１領域の前記半導体層と前記半導体基板との両方に電気的に接続されたコンタクトプラグは含まない、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第２領域は、前記ＳＯＩ基板のスクライブ領域に含まれる、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第１領域は、前記ＳＯＩ基板のチップ領域に含まれる、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程後、
    （ｆ１）前記第１層間絶縁膜上に、第１配線層を形成する工程、
    （ｆ２）前記第１配線層上に、第２配線層を形成する工程、
    を更に有し、
    前記（ｃ）工程では、前記第２領域の前記半導体層上に、前記ＴＥＧを構成するダミーの第３ＭＩＳＦＥＴが形成され、
    前記第２ＭＩＳＦＥＴは、第１ゲート電極を含み、
    前記第３ＭＩＳＦＥＴは、第２ゲート電極を含み、
    前記複数の第２コンタクトプラグは、前記第１ゲート電極に電気的に接続された第１のゲート用プラグと、前記第２ゲート電極に電気的に接続された第２のゲート用プラグとを含み、
    前記第１配線層は、前記第１のゲート用プラグに電気的に接続された第１のゲート配線と、前記第２のゲート用プラグに電気的に接続された第２のゲート配線とを含み、
    前記第１のゲート配線と前記第２のゲート配線とは、互いに分離されており、
    前記第２配線層に含まれる第３のゲート配線を介して、前記第１のゲート配線と前記第２のゲート配線とが電気的に接続される、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ２）工程後、前記第２配線層を除去した状態で、ＶＣ検査を行う工程、
    を更に有する、半導体装置の製造方法。
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