JP2013171869A - 半導体チップおよび半導体ウェハ - Google Patents

Abstract

【課題】チップ同士の合わせずれ量を光学的に測定可能な構造を有する半導体チップを提供する。
【解決手段】半導体チップは、第１の主面Ｓ１と、第１の主面の反対側に位置する第２の主面Ｓ２と、少なくとも１つの溝１１１が形成された側面Ｓ３とを有する半導体基板１０１と、半導体基板の第１の主面上に形成された少なくとも１つの層１０２とを備える。さらに、チップは、半導体基板を貫通するよう形成された第１の電極１０３と、少なくとも１つの層を貫通し、第１の電極と接するよう形成された第２の電極１０４とを備える。さらに、溝は、第２の主面から第１の主面へと延びており、半導体基板と層との界面、または層の内部で終端している。
【選択図】図１

Description

本発明の実施形態は、半導体チップおよび半導体ウェハに関する。

近年、複数の半導体チップに貫通電極を形成し、これらのチップを貫通電極同士が重なるように積層した半導体装置が提案されている。このような貫通電極は、ＴＳＶ（Through Silicon Via）と呼ばれる。このような半導体装置を製造する際、チップ積層後に、チップ同士の合わせずれ量をチップ外部から光学的に測定できないという問題がある。そのため、合わせずれに起因する不良判断を製造時に行うことができない。現状では、このような不良判断は、積層チップのパッケージ後に、貫通電極を用いた電気的チェックにより行うことができるのみである。

特開２０１０−９７９６６号公報 特開２０１０−２１２２９７号公報 特許第３８００８７２号公報

チップ同士の合わせずれ量を光学的に測定可能な構造を有する半導体チップおよび半導体ウェハを提供する。

一の実施形態によれば、半導体チップは、第１の主面と、前記第１の主面の反対側に位置する第２の主面と、少なくとも１つの溝が形成された側面とを有する半導体基板と、前記半導体基板の前記第１の主面上に形成された少なくとも１つの層とを備える。さらに、前記チップは、前記半導体基板を貫通するよう形成された第１の電極と、前記少なくとも１つの層を貫通し、前記第１の電極と接するよう形成された第２の電極とを備える。さらに、前記溝は、前記第２の主面から前記第１の主面へと延びており、前記半導体基板と前記層との界面、または前記層の内部で終端している。

第１実施形態の半導体チップの構造を模式的に示す斜視図である。 第１実施形態の複数の半導体チップを積層した状態を示す斜視図である。 第１実施形態の半導体チップの構造を示す断面図である。 第１実施形態の変形例の半導体チップの構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示す断面図と上面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す断面図と上面図(3/3)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図(3/3)である。 第２実施形態の半導体チップの構造を示す断面図である。 第２実施形態の変形例の半導体チップの構造を示す断面図である。

以下、本発明の実施形態を、図面を参照して説明する。

（第１実施形態）
図１は、第１実施形態の半導体チップの構造を模式的に示す斜視図である。

図１の半導体チップは、半導体基板１０１と、半導体基板１０１上に形成された少なくとも１つの層１０２と、第１の電極１０３と、第２の電極１０４とを備えている。

半導体基板１０１は、例えばシリコン基板である。半導体基板１０１は、第１の主面Ｓ₁と、第１の主面Ｓ₁の反対側に位置する第２の主面Ｓ₂と、第１の主面Ｓ₁と第２の主面Ｓ₂との間に位置する側面Ｓ₃とを有している。図１には、主面Ｓ₁、Ｓ₂に平行で、互いに垂直なＸ方向およびＹ方向と、主面Ｓ₁、Ｓ₂に垂直なＺ方向が示されている。

層１０２は、半導体基板１０１の第１の主面Ｓ₁上に形成されている。層１０２の例としては、層間絶縁膜が挙げられる。

第１の電極１０３は、半導体基板１０１を貫通するよう形成されている。また、第２の電極１０４は、層１０２を貫通するよう形成されている。図１に示すように、各々の第２の電極１０４は、１つの第１の電極１０３と接するように形成されている。その結果、これらの電極１０３、１０４は、半導体チップを貫通する貫通電極（ＴＳＶ）を形成している。第１、第２の電極１０３、１０４の電極材の例としては、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｗ（タングステン）、ポリシリコンなどが挙げられる。

図１の半導体チップはさらに、半導体基板１０１の側面Ｓ₃に形成された複数の溝（凹部）１１１を有している。これらの溝１１１は、図１に示すように、第２の主面Ｓ₂から第１の主面Ｓ₁へと延びており、半導体基板１０１と層１０２との界面で終端している。よって、これらの溝１１１は、半導体基板１０１は貫通しているものの、層１０２は貫通していない。また、符号Ｗは、溝１１１の幅を示す。本実施形態では、幅Ｗは、１０μｍ以上に設定されている。

半導体基板１０１は、側面Ｓ₃として第１から第４の側面を有しており、第１から第４の各側面に２つの溝１１１を有している。第１から第４の側面の溝１１１は、それぞれ本開示の第１から第４の溝の例である。

なお、第１から第４の各側面の溝１１１の本数は、１本でも複数本でもよい。また、本実施形態では、第１から第４の側面がいずれも、溝１１１を有しているが、第１から第４の側面のうちの一部の側面のみが、溝１１１を有していてもよい。また、半導体基板１０１の側面Ｓ₃の溝１１１の合計本数は、本実施形態では８本であるが、１本でもよいし、８本以外の複数本でもよい。なお、溝１１１の本数や、形状、寸法、配置は、図１に示すもののみに限定されるものではない。

また、溝１１１は、図１では半導体基板１０１と層１０２との界面で終端しているが、層１０２の内部で終端していてもよい。すなわち、溝１１１は、層１０２の内部まで突き出ていてもよいし、突き出ていなくてもよい。いずれの場合にも、溝１１１は、半導体基板１０１は貫通しているものの、層１０２は貫通していないことに留意されたい。

図２は、第１実施形態の複数の半導体チップを積層した状態を示す斜視図である。

図２の各半導体チップは、図１に示す構造を有する。図２では、これらの半導体ウェハが、貫通電極同士が重なるように積層されており、貫通電極同士が、バンプにより電気的に接続されている。バンプ材料の例としては、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｓｎ（スズ）などが挙げられる。

本実施形態では、図２の状態にて、これらの半導体チップの溝１１１を、チップ同士の合わせずれ量を測定するための測定マークとして利用する。よって、本実施形態では、チップ積層後でも、これらの溝１１１の段差部を光学的に認識することで、チップ同士の合わせずれ量を測定することができる。その結果、合わせずれに起因する不良判断を、製造時に行うことが可能となる。

また、本実施形態では、図２に示す構造を形成するごとに合わせずれ量を測定することで、多数の半導体装置を製造する際の合わせずれ量のトレンドデータを取得することができる。よって、本実施形態によれば、多数の半導体装置を製造する際の工程能力を向上させ、半導体装置の歩留まりを向上させることが可能となる。

（１）溝１１１の寸法や配置の詳細
次に、再び図１を参照し、溝１１１の寸法や配置の詳細について説明する。

溝１１１の幅Ｗは、どのような値でもよいが、本実施形態では１０μｍ以上に設定されている。このような設定には、溝１１１を光学的に認識しやすいという利点がある。理由は、カメラの解像度の限界が、多くの場合１０μｍ程度であるからである。また、幅Ｗを１０μｍ未満にすると、層１０２の側面に露出した構造物（例えば配線）の幅が幅Ｗと同程度となるおそれがあり、この構造物と溝１１１との識別が困難になるからである。

また、溝１１１は、半導体基板１０１の第１から第４の各側面に形成してもよいし、これらの側面のうちの例えば２側面のみに形成してもよい。ただし、前者の構造には、チップ同士の並進方向の合わせずれだけでなく、チップ同士の回転方向の合わせずれも認識できるという利点がある。

また、半導体基板１０１の第１から第４の各側面は、溝１１１を１本のみ有していてもよいし、溝１１１を２本以上有していてもよい。ただし、後者の構造には、前者の構造に比べて、側面同士の合わせずれをより正確に測定できるという利点がある。

また、半導体基板１０１が複数の溝１１１を有する場合、溝１１１の形状や寸法は、すべての溝１１１に共通でもよいし、溝１１１ごとに異なっていてもよい。

（２）半導体チップの断面構造
次に、図３および図４を参照し、第１実施形態の半導体チップの断面構造について説明する。

図３は、第１実施形態の半導体チップの構造を示す断面図である。

図３の半導体チップは、少なくとも１つの層１０２として、半導体基板１０１上に順に形成された第１〜第３の層１０２ａ〜１０２ｃを備えている。第１〜第３の層１０２ａ〜１０２ｃは、例えば層間絶縁膜である。

図３の半導体チップはさらに、第１〜第３の層１０２ａ〜１０２ｃ内にそれぞれ形成された第１〜第３のプラグ層１２１ａ〜１２１ｃと、第１〜第３の配線層１２２ａ〜１２２ｃとを備えている。図３では、第２の電極１０４が、これらプラグ層１２１ａ〜１２１ｃと配線層１２２ａ〜１２２ｃにより形成されている。第２の電極１０４が、第１〜第３の層１０２ａ〜１０２ｃを貫通していることに留意されたい。

図３の半導体チップはさらに、プラグ層１２１ａ〜１２１ｃと配線層１２２ａ〜１２２ｃにより形成されたガードリング１０５を備えている。ガードリング１０５は、半導体チップの外周付近に形成された環状の構造物であり、ダイシング時のチップの破損や、パッケージ後の水分の侵入などを防ぐ作用を有する。

図３では、溝１１１は、第２の主面Ｓ₂から第１の主面Ｓ₁へと延びており、半導体基板１０１と層１０２ａ〜１０２ｃとの界面で終端している。よって、溝１１１は、半導体基板１０１は貫通しているものの、層１０２ａ〜１０２ｃの内部には突き出ていない。

このような構造には、ガードリング１０５を半導体チップの外周付近に配置しても、ガードリング１０５が溝１１１で削られずに済むという利点がある。よって、本実施形態によれば、ガードリング１０５の内側の基板面積を広くし、基板上に多数の素子を配置することが可能となる。

本実施形態では、図３の構造の代わりに、図４の構造を採用してもよい。図４は、第１実施形態の変形例の半導体チップの構造を示す断面図である。

図４では、溝１１１は、第２の主面Ｓ₂から第１の主面Ｓ₁へと延びており、層１０２ａ〜１０２ｃの内部で終端している。よって、溝１１１は、層１０２ａ〜１０２ｃの内部に突き出ており、ガードリング１０５が溝１１１で削られている。

しかしながら、図４の溝１１１は、半導体基板１０１は貫通しているものの、層１０２ａ〜１０２ｃは貫通していない。よって、本実施形態では、溝１１１が層１０２ａ〜１０２ｃを貫通している場合と比べて、ガードリング１０５が削られる量が少なくて済む。よって、本実施形態によれば、ガードリング１０５が削られる量を許容範囲内に収めることで、ガードリング１０５の機能を確保しつつ、ガードリング１０５を半導体チップの外周付近に配置することが可能となる。

なお、図３および図４に示す符号Ｄは、溝１１１の深さを示す。深さＤは、どのような値でもよいが、本実施形態では４０μｍ以下に設定されている。

（３）第１実施形態の半導体装置の製造方法
次に、図５〜図７を参照し、第１実施形態の半導体装置の製造方法を説明する。図５〜図７は、第１実施形態の半導体装置の製造方法を示す断面図と上面図である。

まず、図５(ａ)に示す構造の半導体ウェハを作製する。図５(ａ)の半導体ウェハは、半導体基板１０１と、半導体基板１０１上に順に形成された第１〜第３の層１０２ａ〜１０２ｃとを備えている。

半導体基板１０１は、半導体チップとなる領域である複数のチップ領域Ｒ₁と、チップ領域Ｒ₁間に位置するダイシング領域Ｒ₂とを備えている。ダイシング領域Ｒ₂は、ダイシングラインとなる領域である。図５(ａ)に示す符号Ｂは、チップ領域Ｒ₁とダイシング領域Ｒ₂との間の境界面を示す。

図５(ａ)の半導体ウェハはさらに、チップ領域Ｒ₁上の第１〜第３の層１０２ａ〜１０２ｃを貫通するよう形成された第２の電極１０４とガードリング１０５とを備えている。

次に、図５(ｂ)に示すように、半導体基板１０１の第２の主面（裏面）Ｓ₂側から、チップ領域Ｒ₁内の半導体基板１０１を貫通するビアホール２０１と、境界面Ｂ上の半導体基板１０１を貫通する貫通孔２０２を形成する。このように、ビアホール２０１を裏面Ｓ₂側から形成する工程を、裏面ビア工程（Backside Via Process）と呼ぶ。

図５(ｂ)の裏面ビア工程では、リソグラフィおよびドライエッチングにより、ビアホール２０１と貫通孔２０２を同時に形成する。ビアホール２０１は、第１の電極１０３を形成するための孔である。よって、ビアホール２０１は、孔の底に第２の電極１０４が露出するように形成される。一方、貫通孔２０２は、溝１１１を形成するための孔である。なお、ビアホール２０１と貫通孔２０２は、順番に形成してもよい。

図５(ｂ)には、左側のチップ領域Ｒ₁とダイシング領域Ｒ₂との間の境界面（第１の境界面）Ｂと、右側のチップ領域Ｒ₁とダイシング領域Ｒ₂との間の境界面（第２の境界面）Ｂが示されている。本実施形態の貫通孔２０２は、これら第１、第２の境界面Ｂの両方を貫通し、ダイシング領域Ｒ₂をまたぐように形成されている。このような構造には、１つの貫通孔２０２から２つの半導体チップの溝１１１を形成できるという利点がある。

図５(ｂ)の貫通孔２０２は、第２の主面Ｓ₂から第１の主面Ｓ₁へと延びており、半導体基板１０１と層１０２ａ〜１０２ｃとの界面で終端している。しかしながら、貫通孔２０２は、層１０２ａ〜１０２ｃの内部で終端していてもよい。すなわち、貫通孔２０２は、層１０２ａ〜１０２ｃの内部まで突き出ていてもよいし、突き出ていなくてもよい。

次に、図６(ａ)に示すように、めっき法により、ビアホール２０１内に電極材を埋め込み、第１の電極１０３を形成する。この際、貫通孔２０２は、事前にレジスト膜で覆っておく。その結果、電極材は、貫通孔２０２には埋め込まれず、ビアホール２０１内のみに埋め込まれる。次に、個々の貫通電極（ＴＳＶ）上に、チップ同士を電気的に接続するためのバンプを形成する。バンプは例えば、Ｃｕめっき、Ｎｉめっき、Ｓｎめっき、またはこれらの組合せにより形成される。

図６(ｂ)は、図６(ａ)に対応する上面図である。以下、図６(ｂ)中の左上、左下、右上、右下のチップ領域Ｒ₁を、それぞれ第１〜第４のチップ領域と呼ぶ。

符号Ｈ₁〜Ｈ₄は、第１のチップ領域の境界面Ｂ上に位置する貫通孔２０２を示す。ただし、貫通孔Ｈ₂は、第１、第２のチップ領域の境界面Ｂにまたがって形成され、貫通孔Ｈ₄は、第１、第３のチップ領域の境界面Ｂにまたがって形成されている。

半導体ウェハのダイシング後に、第１、第２のチップ領域のチップ同士を積層する際、貫通孔Ｈ₁から形成された前者のチップの溝１１１と、貫通孔Ｈ₂から形成された後者のチップの溝１１１は、重なる位置にくる必要がある。よって、貫通孔Ｈ₁、Ｈ₂を形成する際には、これらの貫通孔Ｈ₁、Ｈ₂を、これらの溝１１１同士が重なる位置にくるように配置する。同様に、貫通孔Ｈ₃、Ｈ₄を形成する際には、これらの貫通孔Ｈ₁、Ｈ₃を、溝１１１同士が重なる位置にくるように配置する。

本実施形態では、貫通孔２０２の平面形状は、境界面Ｂに平行な辺と垂直な辺とを有する長方形または正方形となっている。すなわち、本実施形態では、長方形または正方形の貫通孔２０２が、境界面Ｂに対し傾けずに配置されている。このような形状および配置には、ダイシング時に、ダイシング位置がダイシング領域Ｒ₂からずれても、溝１１１の位置が一定に保たれるという利点がある。

符号Ｌ₁、Ｌ₂はそれぞれ、貫通孔Ｈ₂における第１、第２のチップ領域内の部分の長さを示す。半導体チップのダイシング後には、長さＬ₁、Ｌ₂が溝１１１の深さＤとなる。本実施形態では、長さＬ₁と長さＬ₂は、同じ値に設定してもよいし、異なる値に設定してもよい。これは、Ｈ₂以外の貫通孔２０２についても同様である。

次に、図７(ａ)に示すように、半導体ウェハをダイシングラインに沿って切断する。その結果、半導体ウェハが複数の半導体チップに分断されると共に、貫通孔２０２から溝１１１が形成される。

図７(ｂ)は、図７(ａ)の工程により分断された半導体チップを示す。符号Ｓ_3A〜Ｓ_3Dはそれぞれ、半導体基板１０１の第１から第４の側面を示す。本実施形態では、第１から第４の側面Ｓ_3A〜Ｓ_3Dの各々に、２つの溝１１１が形成される。

その後、本実施形態では、複数の半導体チップを、貫通電極（ＴＳＶ）同士が重なるように積層する。次に、これらのチップの溝１１１を利用して、チップ同士の合わせずれ量を光学的に測定する。次に、これらのチップが不良品でなければ、これらのチップをパッケージ化する。こうして、第１実施形態の半導体装置が製造される。

（４）第１実施形態の変形例の半導体装置の製造方法
次に、図８から図１０を参照し、第１実施形態の変形例の半導体装置の製造方法を説明する。図８から図１０は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。

まず、図８(ａ)に示すように、半導体基板１０１の第１の主面（表面）Ｓ₁側から、チップ領域Ｒ₁内の半導体基板１０１に非貫通のビアホール２０１を形成し、境界面Ｂ上の半導体基板１０１に非貫通の孔２０２を形成する。このように、ビアホール２０１を表面Ｓ₁側から形成する工程を、表面ビア工程（Frontside Via Process）と呼ぶ。図８(ａ)の表面ビア工程では、ビアホール２０１と孔２０２を同時に形成してもよいし、順番に形成してもよい。

次に、図８(ｂ)に示すように、めっき法により、ビアホール２０１内に電極材を埋め込み、第１の電極１０３を形成する。この際、孔２０２は、事前にレジスト膜で覆っておく。その結果、電極材は、孔２０２には埋め込まれず、ビアホール２０１内のみに埋め込まれる。

次に、図９に示すように、半導体基板１０１上に、第１〜第３の層１０２ａ〜１０２ｃと、第２の電極１０４と、ガードリング１０５を形成する。ここで、孔２０２上に第１の層１０２ａを形成する際、段差被覆性の低いＣＶＤ成膜、または粘性の高い材料の塗布成膜を使用することにより、孔２０２内が第１の層１０２ａで埋め込まれないようにすることができる。なお、第２の電極１０４は、第１の電極１０３と接するように形成される。

次に、図１０(ａ)に示すように、半導体基板１０１を、第２の主面（裏面）Ｓ₂側からの研削により薄膜化する。その結果、第１の電極１０３と孔２０２が裏面Ｓ₂に露出し、孔２０２が貫通孔となる。

次に、図１０(ｂ)に示すように、半導体ウェハをダイシングラインに沿って切断する。その結果、半導体ウェハが複数の半導体チップに分断されると共に、貫通孔２０２から溝１１１が形成される。

その後、本実施形態では、複数の半導体チップを、貫通電極（ＴＳＶ）同士が重なるように積層する。次に、これらのチップの溝１１１を利用して、チップ同士の合わせずれ量を光学的に測定する。次に、これらのチップが不良品でなければ、これらのチップをパッケージ化する。こうして、第１実施形態の半導体装置が製造される。

以上のように、本実施形態の第１の電極１０３は、裏面ビア工程で製造してもよいし、表面ビア工程で製造してもよい。

（５）第１実施形態の効果
最後に、第１実施形態の効果について説明する。

以上のように、本実施形態では、半導体基板１０１の側面Ｓ₃に溝１１１を形成する。よって、本実施形態によれば、チップ同士の合わせずれ量を光学的に測定することが可能となる。その結果、合わせずれに起因する不良判断を製造時に行うことが可能となる。

また、本実施形態の溝１１１は、半導体基板１０１と層１０２との界面、または層１０２の内部で終端しており、層１０２は貫通していない。よって、本実施形態によれば、ガードリング１０５を半導体チップの外周付近に配置しても、ガードリング１０５を溝１１１で削らないこと、またはガードリング１０５が削られる量を少なくすることが可能となる。その結果、ガードリング１０５の内側の基板面積を広くし、基板上に多数の素子を配置することが可能となる。

（第２実施形態）
図１１は、第２実施形態の半導体チップの構造を示す断面図である。

図１１の半導体チップは、図３に示す構成要素に加え、溝１１１内に埋め込まれた埋込膜３０１を備えている。本実施形態では、埋込膜３０１は、第１の電極１０３と同じ材料で形成されている。これには、上述の図６(ａ)の工程において、第１の電極１０３と埋込膜３０１を同時に形成できるという利点がある。

本実施形態では、埋込膜３０１を、第１の電極１０３と異なる材料で形成してもよい。この場合、埋込膜３０１は、導電膜、半導体膜、絶縁膜のいずれでもよい。このような埋込膜３０１の例としては、Ｃｕ膜、Ｎｉ膜、ポリシリコン膜、シリコン酸化膜などが挙げられる。

以上のように、本実施形態では、溝１１１内に埋込膜３０１を形成する。これには、溝１１１内に埋込膜３０１を形成しない場合に比べて、合わせずれ量の測定が容易になるという利点がある。理由は、溝１１１の段差部よりも、埋込膜３０１の方が、光学的に認識しやすいからである。

図１２は、第２実施形態の変形例の半導体チップの構造を示す断面図である。

図１１の溝１１１が、半導体基板１０１と層１０２との界面で終端しているのに対し、図１２の溝１１１は、層１０２の内部で終端している。本実施形態の埋込膜３０１は、図１２の溝１１１にも適用可能である。

最後に、第２実施形態の効果について説明する。

以上のように、本実施形態では、半導体基板１０１の側面Ｓ₃に溝１１１を形成し、溝１１１内に埋込膜３０１を形成する。よって、本実施形態によれば、チップ同士の合わせずれ量を容易に測定することが可能となる。

以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。

１０１：半導体基板、１０２：少なくとも１つの層、
１０３：第１の電極、１０４：第２の電極、１０５：ガードリング、
１１１：溝、１２１：プラグ層、１２２：配線層、
２０１：ビアホール、２０２：貫通孔（孔）、３０１：埋込膜

Claims (8)

1. 第１の主面と、前記第１の主面の反対側に位置する第２の主面と、少なくとも１つの溝が形成された側面とを有する半導体基板と、
   前記半導体基板の前記第１の主面上に形成された少なくとも１つの層と、
   前記半導体基板を貫通するよう形成された第１の電極と、
   前記少なくとも１つの層を貫通し、前記第１の電極と接するよう形成された第２の電極と、
   前記溝内に埋め込まれた埋込膜とを備え、
   前記溝は、前記第２の主面から前記第１の主面へと延びており、前記半導体基板と前記層との界面、または前記層の内部で終端しており、
   前記埋込膜は、前記第１の電極と同じ材料で形成されており、
   前記溝の幅は、１０μｍ以上であり、
   前記溝は、前記半導体基板の第１から第４の側面にそれぞれ形成された第１から第４の溝を含み、
   前記半導体基板の第１から第４の側面のうちの少なくとも１つの側面は、複数の前記溝を有する、
   半導体チップ。
2. 第１の主面と、前記第１の主面の反対側に位置する第２の主面と、少なくとも１つの溝が形成された側面とを有する半導体基板と、
   前記半導体基板の前記第１の主面上に形成された少なくとも１つの層と、
   前記半導体基板を貫通するよう形成された第１の電極と、
   前記少なくとも１つの層を貫通し、前記第１の電極と接するよう形成された第２の電極とを備え、
   前記溝は、前記第２の主面から前記第１の主面へと延びており、前記半導体基板と前記層との界面、または前記層の内部で終端している、
   半導体チップ。
3. さらに、前記溝内に埋め込まれた埋込膜を備える、請求項２に記載の半導体チップ。
4. 前記埋込膜は、前記第１の電極と同じ材料で形成されている、請求項３に記載の半導体チップ。
5. 前記溝の幅は、１０μｍ以上である、請求項２から４のいずれか１項に記載の半導体チップ。
6. 前記溝は、前記半導体基板の第１から第４の側面にそれぞれ形成された第１から第４の溝を含む、請求項２から５のいずれか１項に記載の半導体チップ。
7. 前記半導体基板の第１から第４の側面のうちの少なくとも１つの側面は、複数の前記溝を有する、請求項２から６のいずれか１項に記載の半導体チップ。
8. 複数のチップ領域と、前記チップ領域間に位置するダイシング領域とを備え、第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有し、前記チップ領域と前記ダイシング領域との境界面上に少なくとも１つの貫通孔を有する半導体基板と、
   前記半導体基板上に形成された少なくとも１つの層と、
   前記チップ領域内の前記半導体基板を貫通するよう形成された第１の電極と、
   前記チップ領域上の前記少なくとも１つの層を貫通し、前記第１の電極と接するよう形成された第２の電極とを備え、
   前記貫通孔は、前記第２の主面から前記第１の主面へと延びており、前記半導体基板と前記層との界面、または前記層の内部で終端している、
   半導体ウェハ。

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