TWI693630B - 半導體裝置之製造方法及半導體晶圓 - Google Patents

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Abstract

實施形態提供一種使用紅外光使來自對準標記之信號強度提高而可容易進行位置對準之半導體裝置之製造方法及半導體晶圓。 實施形態之半導體裝置之製造方法係於半導體基板之第1面之切斷預定線形成對準標記。於半導體基板之第1面之上方形成積層構造。去除位於對準標記之上方之積層構造。於微影步驟中，使紅外光自半導體基板之位於與第1面為相反側之第2面入射，使用來自對準標記之反射光，基於對準標記而進行抗蝕劑圖案之位置對準。進而，按照抗蝕劑圖案而加工半導體基板。

Description

半導體裝置之製造方法及半導體晶圓
本發明之實施形態係關於一種半導體裝置之製造方法及半導體晶圓。
就高功能化或高積體化等觀點而言，半導體記憶體等之半導體晶片存在積層之情形。為了將積層之複數個半導體晶片間之元件電性連接，可使用被稱為TSV(Through-Silicon Via，矽穿孔)之貫通電極。TSV貫通半導體基板而與另一半導體晶片之元件電性連接。 TSV於在半導體基板之正面上形成半導體元件之後，自半導體基板之背面形成。此時，於微影步驟中，必須自半導體基板之背面進行位置對準。為了自半導體基板之背面經由半導體基板而識別對準標記，可使用紅外光(IR)。
實施形態提供一種能夠使用紅外光使來自對準標記之信號強度提高而使得容易進行位置對準之半導體裝置之製造方法及半導體晶圓。 實施形態之半導體裝置之製造方法係於半導體基板之第1面之切斷預定線形成對準標記。於半導體基板之第1面之上方形成積層構造。去除位於對準標記之上方之積層構造。於微影步驟中，使紅外光自半導體基板之位於與第1面為相反側之第2面入射，使用來自對準標記之反射光，基於對準標記進行抗蝕劑圖案之位置對準。進而，按照抗蝕劑圖案而對半導體基板進行加工。
[相關申請案] 本申請案享有以日本專利申請案2017-178231號(申請日：2017年9月15日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。 以下，參照圖式，對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下之實施形態中，半導體基板之上下方向表示於將設置半導體元件之正面或其相反之背面設為上之情形時之相對方向，有時與按照重力加速度之上下方向不同。圖式係模式性或概念性圖，各部分之比率等未必與實物相同。於說明書及圖式中，對與關於已出現之圖式於上文中已敍述過之要素相同之要素標註相同之符號，並適當省略詳細之說明。 (第1實施形態) 圖1～圖11係表示第1實施形態之半導體裝置之製造方法之一例之剖視圖。半導體裝置例如可為具有NAND(Not-And，反及)型EEPROM(Electrically Erasable and Programmable Read-Only Memory，電子可抹除可程式化唯讀記憶體)等之半導體記憶體。半導體記憶體之記憶胞陣列可為三維地積層之立體型記憶胞陣列。又，於單片化為半導體晶片之後，半導體晶片被積層。此時，為了將積層之複數個半導體晶片間之元件電性連接，可使用TSV(未圖示)。TSV係以貫通半導體基板10之方式形成之電極。 於圖1～圖11中，半導體基板10假想性地並列地表示為記憶胞區域Rcell、測試圖案區域Rteg及對準標記區域Rmark。記憶胞區域Rcell係形成作為元件構造之記憶胞陣列MCA之區域。測試圖案區域Rteg係形成與形成於記憶胞區域Rcell或其他周邊電路(未圖示)之半導體元件15同等之測試圖案之區域。測試圖案係為了於檢查步驟中檢查半導體元件15之電特性而使用。對準標記區域Rmark係形成用以進行微影步驟之位置對準之對準標記之區域。對準標記係為了於形成TSV時，於微影步驟中進行抗蝕劑圖案之位置對準而使用之圖案。 測試圖案區域Rteg及對準標記區域Rmark設置於半導體基板10之第1面F1之切割線(切斷預定線)，且於半導體晶圓之狀態下存在。但是，測試圖案區域Rteg及對準標記區域Rmark於藉由切割而單片化之後，不殘留於半導體晶片。 首先，如圖1所示，於半導體基板10之第1面F1上形成STI(Shallow Trench Isolation，淺溝槽隔離)，而規定為主動區(active area)AA。半導體基板10於該階段內未被單片化。半導體基板10例如為矽基板。STI例如為氧化矽膜。 其次，於主動區AA形成半導體元件15。半導體元件15例如可為電晶體、電阻元件、電容器元件等。半導體元件15由形成於主動區AA之擴散層(未圖示)及形成於半導體基板10之第1面F1上之閘極電極GC等構成。閘極電極GC例如使用摻雜多晶矽等導電體。與半導體元件15之形成同時地，亦形成測試圖案區域Rteg中之測試圖案16。又，閘極電極GC之一部分亦用作對準標記區域Rmark之對準標記17。因此，於微影步驟及蝕刻步驟中，藉由對閘極電極GC之材料進行加工，不僅形成半導體元件15或測試圖案16之閘極電極GC，亦同時形成對準標記17。半導體元件15、測試圖案16及對準標記17由層間絕緣膜20被覆。 繼而，如圖2所示，於層間絕緣膜20上積層第1絕緣膜30及第2絕緣膜40，於半導體基板10之第1面F1上方形成積層構造ST。第1絕緣膜30與第2絕緣膜40係材質互不相同之絕緣膜。第1絕緣膜30例如為氧化矽膜等，第2絕緣膜40例如為氮化矽膜等。第2絕緣膜40可相對於第1絕緣膜30選擇性地蝕刻，於後面之步驟中被置換為成為字元線之金屬(未圖示)。第1絕緣膜30係為了將於積層方向上相鄰之多條字元線電絕緣而殘置。 繼而，於第1及第2絕緣膜30、40之積層構造ST上，形成作為硬質遮罩而發揮功能之絕緣膜50。絕緣膜50例如為氧化矽膜等絕緣膜。 繼而，如圖3所示，使用微影技術，於絕緣膜50上塗佈抗蝕劑60，將抗蝕劑60圖案化。抗蝕劑60於記憶胞區域Rcell中被加工為記憶體孔之圖案。又，於對準標記區域Rmark中，以將設置有對準標記17之區域開口之方式將抗蝕劑60去除。 繼而，如圖4所示，使用蝕刻技術(例如RIE(Reactive Ion Etching，反應性離子蝕刻)法)，按照抗蝕劑60之圖案，對絕緣膜50進行加工。進而，於去除抗蝕劑60之後，將絕緣膜50用作遮罩，利用蝕刻技術對積層構造ST進行加工。藉此，於記憶胞區域Rcell中，形成記憶體孔MH，並且同時於對準標記區域Rmark中去除位於對準標記17上方之積層構造(第1及第2絕緣膜30、40)ST。 繼而，如圖5所示，使用微影技術，以抗蝕劑70被覆對準標記區域Rmark。且，於記憶胞區域Rcell之記憶體孔MH內，形成阻擋膜81、電荷儲存層82、閘極絕緣膜83及矽體(silicon body)84(參照圖11)。以下，阻擋膜81、電荷儲存層82、閘極絕緣膜83及矽體84亦通稱為記憶體構造80。圖11係表示記憶體孔MH內之構成例之放大圖。如圖11所示，記憶體構造80形成於記憶體孔MH內。再者，如上所述，第2絕緣膜40被置換為作為字元線WL而發揮功能之多晶矽或金屬等導電材料。圖11表示將第2絕緣膜40置換為字元線WL後之構造。 矽體84作為通道而發揮功能。電荷儲存層82作為儲存經由閘極絕緣膜83而自矽體84注入之電荷之資料記憶層而發揮功能。阻擋膜81抑制儲存於電荷儲存層82之電荷向字元線擴散。 去除抗蝕劑70後，使用微影技術及蝕刻技術，於記憶體孔MH間形成狹縫(未圖示)，經由該狹縫而去除第2絕緣膜40。藉此，於在積層方向上相鄰之第1絕緣膜30間形成凹部。藉由在該凹部內嵌埋字元線之材料，而形成字元線WL。即，如圖11所示，第2絕緣膜40被置換為字元線WL。字元線WL之材料例如為摻雜多晶矽、金屬等導電性材料。再者，位於對準標記17上方之積層構造ST之去除亦可於在記憶胞區域Rcell形成狹縫時執行。由於狹縫與記憶體孔MH同樣地以積層構造ST貫通之方式形成，故而積層構造ST之去除亦可與狹縫之形成同時進行。 繼而，以絕緣膜85填埋對準標記區域Rmark及狹縫。絕緣膜85例如可為由TEOS(Tetraethylorthosilicate，矽酸四乙酯)等形成之氧化矽膜。進而，如圖6所示，形成多層配線層90及保護膜100。多層配線層90例如使用銅、鋁等金屬。多層配線層90於對準標記區域Rmark中未被圖案化，而是整體性地設置於對準標記17之上方。 繼而，進入TSV之形成步驟。如圖7所示，為了對半導體基板10之第2面F2進行研磨，於保護膜100上貼附接著劑110，並於半導體基板10之第1面F1側接著支持基板120。 繼而，如圖8所示，使圖7所示之半導體基板10之上下反轉。藉此，可對半導體基板10之第2面F2進行研磨。半導體基板10被研磨至半導體基板10變為特定之厚度(例如20～40 μm)為止。再者，圖8以後，為了使TSV之形成易於理解，顯示TSV形成區域Rtsv。如下所述，於TSV形成區域Rtsv，形成TSV作為自半導體基板10之第2面F2貫通至第1面F1之電極。 於半導體基板10之研磨之後，如圖9所示，使用微影技術，形成使TSV之形成區域開口之抗蝕劑130。 此處，於微影步驟中，曝光裝置使紅外光自半導體基板10之第2面F2入射，使用來自對準標記17之反射光，基於對準標記17進行位置對準。紅外光例如能夠透過40 μm左右之矽基板，且自對準標記17反射之反射光亦能夠透過矽基板。因此，藉由使用紅外光，能夠檢測對準標記17，並進行微影步驟中之位置對準。 假如於對準標記17之下方存在積層構造ST之情形時，紅外光到達積層構造ST，並由積層構造ST漫反射。藉此，紅外光之反射光之強度差(對比度)於對準標記17之端部變得平緩(不明確)。於該情形時，變得難以準確地判斷對準標記17之端部之位置，且變得難以使用對準標記17準確地進行位置對準。 相對於此，於本實施形態之製造方法中，如圖4所示，位於對準標記17上方之積層構造ST被去除。即，自第2面F2觀察時，於對準標記17之下方不存在積層構造ST。因此，紅外光基本未被積層構造ST漫反射，而紅外光之反射光之信號強度差(對比度)於對準標記17之端部相對變得急遽(明確)。藉此，變得容易準確地判斷對準標記17之端部之位置，能夠明確地識別該端部。於該情形時，變得能夠使用對準標記17準確地進行位置對準。其結果，於微影步驟中，能夠對抗蝕劑130準確地進行曝光，對抗蝕劑130之佈局圖案準確地進行位置對準。因抗蝕劑130之佈局圖案被準確地進行位置對準，從而能夠將TSV形成於準確之位置。 繼而，如圖10所示，按照抗蝕劑130之圖案，對半導體基板10進行加工，形成自半導體基板10之第2面F2貫通至第1面F1之溝槽TR。進而，於溝槽TR內填充金屬材料。藉此，形成TSV140。視需要，於TSV140上形成金屬凸塊。 其後，去除支持基板120及接著劑110。半導體晶圓被貼附至切割保護膠帶(dicing tape)上，並且由切割刀片(dicing blade)或切割雷射切割。藉此，半導體晶圓被單片化為半導體晶片(未圖示)。其後，藉由將半導體晶片積層於安裝基板上，並利用樹脂進行封裝，而完成半導體裝置。 如以上般，於本實施形態之製造方法中，位於對準標記17上方之積層構造ST被去除。因此，紅外光基本未被積層構造ST漫反射，紅外光之反射光之對比度於對準標記17之端部變得明確。藉此，能夠使來自對準標記17之信號強度提高，而使TSV容易地實現準確之位置對準。其結果，能夠使半導體裝置之可靠性及良率提高。 又，於對準標記區域Rmark中，多層配線層90未被圖案化，而是整體性地均勻地形成。因此，紅外光之漫反射進一步被抑制，反射光之對比度於對準標記17之端部變得更明確。 (半導體晶圓) 圖12係表示第1實施形態之半導體晶圓之構成例之剖視圖。本實施形態之半導體晶圓W具備半導體基板10、STI、閘極電極GC、測試圖案16、對準標記17、積層構造ST、多層配線層90、及TSV140。 半導體基板10具有第1面F1及位於其相反側之第2面F2。對準標記17作為半導體基板10之第1面F1之切割線而設置於對準標記區域Rmark。對準標記17與半導體元件15之閘極電極GC設置於同一層，且為與閘極電極GC相同之材料(例如摻雜多晶矽)。 積層構造ST設置於半導體基板10之第1面F1之記憶胞區域Rcell之上方。另一方面，積層構造ST未設置於對準標記17之上方。藉此，於形成TSV140時之微影步驟中，紅外光之反射光之強度差(對比度)於對準標記17之端部變得明確，能夠準確地判斷對準標記17之端部之位置。其結果，能夠將TSV140準確地定位而形成。 (對準標記17之線寬) 圖13係表示對準標記17之線寬與紅外光之反射光之對比度之關係之圖。ref.表示於在對準標記17上設置有積層構造ST之情形時之對比度。該ref.之對準標記17之線寬為約4.0 μm。線寬係相對於對準標記17之長度方向大致垂直方向之寬度。 W(1.3)～W(5.0)表示於對準標記17上無積層構造ST之本實施形態之半導體晶圓之對比度。W(1.3)表示具有約1.3 μm之線寬之對準標記17之對比度。W(3.0)表示具有約3.0 μm之線寬之對準標記17之對比度。W(4.0)表示具有約4.0 μm之線寬之對準標記17之對比度。W(5.0)表示具有約5.0 μm之線寬之對準標記17之對比度。 於對準標記17之線寬為約3.0 μm以下之情形時，變得較ref之對比度為小。這意味著若對準標記17之線寬過小，則即便於對準標記17上無積層構造ST，微影步驟中之位置對準亦變得困難。 若對準標記17之線寬為約4.0 μm以上，則足夠大於ref之對比度。這意味著藉由去除對準標記17上之積層構造ST，並且將對準標記17之線寬設為約4.0 μm以上，則微影步驟中之位置對準變得容易。因此，對準標記17之線寬較佳為設為約4.0 μm以上。再者，對於對準標記17之平面佈局並無特別限定。 (變化例1) 圖14係表示第1實施形態之變化例1之半導體裝置之製造方法之一例之剖視圖。於與第1實施形態同樣地執行圖1～圖5所示之步驟之後，於變化例1中，如圖6所示，於對準標記17上方，多層配線層90被去除。如此，若去除多層配線層90，則紅外光之漫反射進而被抑制，反射光之對比度於對準標記17之端部變得更明確。藉此，能夠更準確地定位而形成TSV140。 再者，變化例1之半導體裝置之製造方法於圖7～圖11中只要去除對準標記區域Rmark中之多層配線層90即可。因此，此處省略與圖7～圖11對應之剖面之圖示。 圖15係表示第1實施形態之變化例1之半導體晶圓之一例之剖視圖。變化例1之半導體晶圓只要自圖12所示之半導體晶圓去除多層配線層90即可。藉此，能夠更準確地定位而形成TSV140。本變化例之半導體晶圓之構成可與圖12所示之半導體晶圓之對應之構成相同。 (變化例2) 圖16係表示第1實施形態之變化例2之半導體裝置之製造方法之一例之剖視圖。於變化例2中，如圖16所示，於對準標記17並非由閘極電極GC形成而是由STI之一部分形成之方面與第1實施形態不同。變化例2之其他製造步驟可與第1實施形態之製造步驟相同。如此，即便對準標記17由STI構成，亦不會失去第1實施形態之效果。 圖17係表示第1實施形態之變化例2之半導體晶圓之一例之剖視圖。變化例2之半導體晶圓於對準標記17並非由閘極電極GC形成而是由STI形成之方面與第1實施形態不同。變化例2之其他構成可與第1實施形態之對應之構成相同。如此，即便對準標記17由STI構成，亦不會失去第1實施形態之效果。 又，變化例2亦可與變化例1組合。 (第2實施形態) 圖18及圖19係表示第2實施形態之半導體裝置之製造方法之一例之剖視圖。於第1實施形態中，對準標記17上方之積層構造ST於記憶體孔MH或狹縫之形成步驟中被去除。相對於此，於第2實施形態中，對準標記17上方之積層構造ST於周邊電路之觸點形成步驟中被去除。再者，於圖18及圖19中，為了方便起見，代替測試圖案區域Rteg，而顯示周邊電路區域Rperi。 首先，於經由圖1及圖2所示之步驟之後，使用微影技術及蝕刻技術，於周邊電路區域Rperi，去除積層構造ST。 其次，如圖18所示，層間絕緣膜45形成於周邊電路區域Rperi。層間絕緣膜45例如為氧化矽膜等絕緣膜。18係形成於周邊電路區域Rperi之半導體元件。 繼而，使用微影技術，於層間絕緣膜45上形成抗蝕劑55。為了形成到達周邊電路區域Rperi之半導體元件之觸點，抗蝕劑55被圖案化為接觸孔之佈局。又，去除對準標記區域Rmark全體之抗蝕劑55。 繼而，如圖19所示，將抗蝕劑55用作遮罩，利用蝕刻技術對層間絕緣膜45進行加工，並且將對準標記區域Rmark之積層構造ST去除。藉此，於周邊電路區域Rperi中，形成到達閘極電極GC或半導體基板10之接觸孔CH。於對準標記區域Rmark中，對準標記17上方之積層構造ST被去除。 繼而，雖未圖示，但使用微影技術，利用抗蝕劑被覆對準標記區域Rmark，於周邊電路區域Rperi之接觸孔CH內填充金屬材料，而形成觸點。 其後，如圖3～圖5所示，對記憶胞區域Rcell之積層構造ST進行加工。此時，對準標記區域Rmark之積層構造ST已被去除。因此，於對準標記區域Rmark由抗蝕劑保護之狀態下，進行記憶胞區域Rcell之加工。 進而，圖6以後，藉由經由與第1實施形態相同之步驟，而完成半導體裝置。 如此，對準標記17上方之積層構造ST亦可於周邊電路之觸點形成步驟中去除。藉此，第2實施形態之製造方法能夠形成與第1實施形態相同之半導體裝置。因此，第2實施形態能夠獲得與第1實施形態相同之效果。 (第3實施形態) 圖20及圖21係表示第3實施形態之半導體裝置之製造方法之一例之剖視圖。於第3實施形態中，對準標記17上方之積層構造ST於測試圖案區域Rteg之積層構造ST之刪除步驟中同時被去除。 首先，於經由圖1及圖2所示之步驟之後，使用微影技術及蝕刻技術，如圖3及圖4所示，對記憶胞區域Rcell之積層構造ST進行加工。此時，對準標記區域Rmark由抗蝕劑60被覆。 其次，如圖20所示，使用微影技術，於絕緣膜50上形成抗蝕劑65。為了去除測試圖案區域Rteg之積層構造ST，抗蝕劑65以使測試圖案區域Rteg全體開口之方式被圖案化。又，為了去除對準標記17上方之積層構造ST，抗蝕劑65以使對準標記區域Rmark全體開口之方式被圖案化。 繼而，如圖21所示，將抗蝕劑65用作遮罩，利用蝕刻技術對絕緣膜50進行加工，並且將絕緣膜50用作遮罩，去除測試圖案區域Rteg及對準標記區域Rmark之積層構造ST。 繼而，雖未圖示，但使用微影技術，利用抗蝕劑被覆測試圖案區域Rteg及對準標記區域Rmark，如圖5所示，於記憶胞區域Rcell之記憶體孔MH內形成記憶體構造80。 然後，圖6以後，藉由經由與第1實施形態相同之步驟，而完成半導體裝置。 如此，對準標記17上方之積層構造ST亦可於測試圖案區域Rteg之積層構造ST之刪除步驟中同時去除。藉此，第3實施形態之製造方法能夠形成與第1實施形態相同之半導體裝置。因此，第3實施形態能夠獲得與第1實施形態相同之效果。 再者，第2及第3實施形態亦可與變化例1及變化例2中之一者或兩者組合。又，對準標記17亦可代替閘極電極GC而由STI構成。 已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、置換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧半導體基板15‧‧‧半導體元件16‧‧‧測試圖案17‧‧‧對準標記18‧‧‧半導體元件20‧‧‧層間絕緣膜30‧‧‧第1絕緣膜40‧‧‧第2絕緣膜45‧‧‧層間絕緣膜50‧‧‧絕緣膜55‧‧‧抗蝕劑60‧‧‧抗蝕劑65‧‧‧抗蝕劑70‧‧‧抗蝕劑80‧‧‧記憶體構造81‧‧‧阻擋膜82‧‧‧電荷儲存層83‧‧‧閘極絕緣膜84‧‧‧矽體85‧‧‧絕緣膜90‧‧‧多層配線層100‧‧‧保護膜110‧‧‧接著劑120‧‧‧支持基板130‧‧‧抗蝕劑140‧‧‧TSVAA‧‧‧主動區CH‧‧‧接觸孔F1‧‧‧第1面F2‧‧‧第2面GC‧‧‧閘極電極MH‧‧‧記憶體孔Rcell‧‧‧記憶胞區域Rmark‧‧‧對準標記區域Rperi‧‧‧周邊電路區域Rteg‧‧‧測試圖案區域Rtsv‧‧‧TSV形成區域ST‧‧‧積層構造STI‧‧‧淺溝槽隔離TR‧‧‧溝槽WL‧‧‧字元線
圖1～圖11係表示第1實施形態之半導體裝置之製造方法之一例之剖視圖。 圖12係表示第1實施形態之半導體晶圓之構成例之剖視圖。 圖13係表示對準標記之線寬與紅外光之反射光之對比度之關係之圖。 圖14係表示第1實施形態之變化例1之半導體裝置之製造方法之一例之剖視圖。 圖15係表示第1實施形態之變化例1之半導體晶圓之一例之剖視圖。 圖16係表示第1實施形態之變化例2之半導體裝置之製造方法之一例之剖視圖。 圖17係表示第1實施形態之變化例2之半導體晶圓之一例之剖視圖。 圖18及圖19係表示第2實施形態之半導體裝置之製造方法之一例之剖視圖。 圖20及圖21係表示第3實施形態之半導體裝置之製造方法之一例之剖視圖。
10‧‧‧半導體基板
16‧‧‧測試圖案
17‧‧‧對準標記
85‧‧‧絕緣膜
90‧‧‧多層配線層
100‧‧‧保護膜
140‧‧‧TSV
F1‧‧‧第1面
F2‧‧‧第2面
Rcell‧‧‧記憶胞區域
Rmark‧‧‧對準標記區域
Rteg‧‧‧測試圖案區域
Rtsv‧‧‧TSV形成區域
ST‧‧‧積層構造
STI‧‧‧淺溝槽隔離

Claims (12)

  1. 一種半導體裝置之製造方法，其具備：於半導體基板之第1面之切斷預定線形成對準標記；於上述半導體基板之第1面之上方形成積層構造；去除位於上述對準標記之上方之上述積層構造；於微影步驟中，使紅外光自上述半導體基板之位於與第1面為相反側之第2面入射，使用來自上述對準標記之反射光，基於上述對準標記進行抗蝕劑圖案之位置對準；及按照上述抗蝕劑圖案加工上述半導體基板；且上述積層構造係積層兩種絕緣膜而成之構造體，位於上述對準標記之上方之上述積層構造，係與位於元件形成區域之上述積層構造之加工同時地被去除。
  2. 一種半導體裝置之製造方法，其具備：於半導體基板之第1面之切斷預定線形成對準標記；於上述半導體基板之第1面之上方形成積層構造；去除位於上述對準標記之上方之上述積層構造；於微影步驟中，使紅外光自上述半導體基板之位於與第1面為相反側之第2面入射，使用來自上述對準標記之反射光，基於上述對準標記進行抗蝕劑圖案之位置對準；及按照上述抗蝕劑圖案加工上述半導體基板；且進而具備：於在上述半導體基板之第1面之上方形成積層構造之後，於該積層構 造上形成多層配線層，且進而具備：去除位於上述對準標記之上方之金屬配線。
  3. 如請求項1或2之半導體裝置之製造方法，其中上述抗蝕劑圖案係自上述半導體基板之第2面貫通至第1面之電極之佈局圖案，於上述半導體基板之加工中，形成自上述半導體基板之第2面貫通至第1面之溝槽，且該半導體裝置之製造方法進而具備於上述溝槽內嵌埋金屬。
  4. 如請求項1或2之半導體裝置之製造方法，其中上述對準標記之線寬為4μm以上。
  5. 如請求項1或2之半導體裝置之製造方法，其中上述對準標記由設置於上述半導體基板之第1面之元件分離區域形成。
  6. 如請求項1或2之半導體裝置之製造方法，其中上述對準標記由設置於上述半導體基板之第1面之電晶體之閘極電極形成。
  7. 一種半導體晶圓，其具備：半導體基板，其具有第1面及位於該第1面之相反側之第2面；對準標記，其包含設置於上述半導體基板之上述第1面之切斷預定線之絕緣膜或導電體；上述積層構造，其設置於上述半導體基板之上述第1面之元件形成區 域之上方，且未設置於上述對準標記之上方；絕緣層，其設置於上述對準標記之上方；及電極，其以貫通上述半導體基板之上述第1面與上述第2面之間之方式設置。
  8. 如請求項7之半導體晶圓，其中上述對準標記之線寬為4μm以上。
  9. 如請求項7或8之半導體晶圓，其中上述對準標記係設置於上述半導體基板之第1面之元件分離區域之一部分。
  10. 如請求項7或8之半導體晶圓，其中上述對準標記係設置於上述半導體基板之第1面之電晶體之閘極電極之一部分。
  11. 如請求項7或8之半導體晶圓，其進而具備多層配線層，上述多層配線層設置於上述元件形成區域上之上述積層構造之更上方，且未設置於上述對準標記之上方。
  12. 如請求項7或8之半導體晶圓，其中設置於上述對準標記之上方之絕緣層係氧化矽膜。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752725B (zh) * 2020-09-04 2022-01-11 大陸商長江存儲科技有限責任公司 具有用於源極選擇閘極線的隔離結構的三維記憶體元件及其形成方法
US11990506B2 (en) 2020-09-04 2024-05-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming the same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636744B2 (en) * 2018-08-09 2020-04-28 United Microelectronics Corp. Memory device including alignment mark trench
CN113677968A (zh) * 2019-04-24 2021-11-19 三菱电机株式会社 半导体压力传感器及其制造方法
JP2021044278A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN111601051B (zh) * 2020-05-13 2021-07-16 长江存储科技有限责任公司 一种对准图像获取方法、装置及系统
JP2021190536A (ja) * 2020-05-28 2021-12-13 キオクシア株式会社 半導体ウェハ、半導体チップおよびダイシング方法
US11527428B2 (en) * 2020-06-05 2022-12-13 United Microelectronics Corp. Semiconductor device and method of fabrication the same
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
CN112201645B (zh) * 2020-09-18 2024-04-12 武汉新芯集成电路制造有限公司 套刻标识、晶圆的套刻误差测量方法及晶圆的堆叠方法
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR20220131638A (ko) 2021-03-22 2022-09-29 삼성전자주식회사 얼라인 키를 갖는 반도체 소자, 전자 시스템, 및 그 형성 방법
CN113517311B (zh) * 2021-04-12 2023-06-06 长江先进存储产业创新中心有限责任公司 一种三维相变存储器的制备方法及三维相变存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110215442A1 (en) * 2010-03-08 2011-09-08 International Business Machines Corporation Alignment of wafers for 3d integration
US20160216613A1 (en) * 2013-01-02 2016-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for lithography alignment

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130263A (en) * 1990-04-17 1992-07-14 General Electric Company Method for photolithographically forming a selfaligned mask using back-side exposure and a non-specular reflecting layer
CN1296643A (zh) * 1999-03-10 2001-05-23 松下电器产业株式会社 薄膜晶体管、液晶面板和它们的制造方法
US20060108678A1 (en) * 2002-05-07 2006-05-25 Microfabrica Inc. Probe arrays and method for making
AU2003241784A1 (en) * 2002-05-28 2003-12-12 Matsushita Electric Works, Ltd. Material for substrate mounting optical circuit-electric circuit mixedly and substrate mounting optical circuit-electric circuit mixedly
JP3958199B2 (ja) * 2002-12-10 2007-08-15 株式会社東芝 半導体装置及び半導体装置の製造方法
US7349140B2 (en) 2005-05-31 2008-03-25 Miradia Inc. Triple alignment substrate method and structure for packaging devices
EP2577398A1 (en) * 2010-05-27 2013-04-10 ASML Netherlands B.V. Multilayer mirror
WO2012042653A1 (ja) * 2010-09-30 2012-04-05 富士電機株式会社 半導体装置の製造方法
US9543406B2 (en) * 2010-11-30 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for overlay marks
US20170271207A9 (en) * 2011-01-29 2017-09-21 International Business Machines Corporation Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
US9252202B2 (en) * 2011-08-23 2016-02-02 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement
US9431321B2 (en) 2014-03-10 2016-08-30 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer
JP6235383B2 (ja) * 2014-03-10 2017-11-22 東芝メモリ株式会社 半導体装置の製造方法および半導体集積回路ウェハ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110215442A1 (en) * 2010-03-08 2011-09-08 International Business Machines Corporation Alignment of wafers for 3d integration
US20160216613A1 (en) * 2013-01-02 2016-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for lithography alignment

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752725B (zh) * 2020-09-04 2022-01-11 大陸商長江存儲科技有限責任公司 具有用於源極選擇閘極線的隔離結構的三維記憶體元件及其形成方法
US11711921B2 (en) 2020-09-04 2023-07-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming the same
US11990506B2 (en) 2020-09-04 2024-05-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming the same

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