KR101129818B1 - 반도체 장치 - Google Patents

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KR101129818B1
KR101129818B1 KR1020100019392A KR20100019392A KR101129818B1 KR 101129818 B1 KR101129818 B1 KR 101129818B1 KR 1020100019392 A KR1020100019392 A KR 1020100019392A KR 20100019392 A KR20100019392 A KR 20100019392A KR 101129818 B1 KR101129818 B1 KR 101129818B1
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다까후미 이께다
다까히또 나까자와
히데아끼 마에까와
유우이찌 다쯔미
도시후미 미나미
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가부시끼가이샤 도시바
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Abstract

반도체 장치는 반도체 기판 상에 형성된 회로 소자 영역과, 회로 소자 영역을 둘러싸도록 형성된 보호 패턴을 가진다. 보호 패턴은 반도체 기판 상에 형성된 제1 소자 분리 영역과, 반도체 기판 상에 형성되고 제1 소자 분리 영역보다 폭이 좁은 제2 소자 분리 영역과, 제1 소자 분리 영역과 제2 소자 분리 영역 사이에 형성된 제1 소자 영역과, 제1 소자 분리 영역 상에 형성된 제1 게이트층과, 제1 게이트층 상에 형성된 배선층과, 배선층 위에 형성된 패시베이션층과, 제2 소자 영역과, 제2 소자 영역 상에 형성된 절연막과, 절연막 상에 형성된 제2 게이트층을 포함하며, 제1 소자 분리 영역, 제1 소자 영역, 제2 소자 분리 영역 및 제2 소자 영역은 회로 소자 영역의 보다 근접한 측에서부터 이 순서대로 위치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
[관련 출원]
본 출원은 2009년 3월 23일에 출원된 일본 특허 출원 제2009-70165호에 기초한 것이며, 이를 우선권 주장하며, 그 전체 내용이 본 명세서에 참고로 원용된다.
본 발명은 반도체 장치의 보호 패턴에 관한 것이다.
반도체 장치의 제조 공정에서는 통상, 웨이퍼 상에 복수의 집적 회로가 형성된다. 웨이퍼는 개개의 IC 칩으로 다이 커팅된다(일본 특허 공개 제2002-261050호 공보 참조). 1매의 웨이퍼로부터 복수의 반도체 장치가 제조된다.
다이 커팅시에 칩에는 응력이 인가된다. 이 응력은 크랙(칩 크랙)을 발생시킨다. 칩의 회로 소자 영역의 주위에는 보호 패턴이 제공되어, 크랙이 회로 소자 영역 내에서 확산되는 것을 방지하고 있다.
보호 패턴은, 기판(웨이퍼) 상에 형성된 소자 영역, 소자 분리 영역, 더미 게이트층, 더미 배선층 및 이들 상에 형성된 패시베이션층을 가진다. 다이 커팅을 행하는 영역(다이싱 라인) 상에서는, 기판 상에 적층물이 적은 것이 바람직하다. 보호 패턴의 다이싱 라인측에는 패시베이션층이 제거된다.
다이 커팅시에 칩에 인가되는 응력은 재료 및 구조가 변화한 위치에서 강해지는 경향이 있다. 회로 소자 영역에 가까운 위치에서 크랙이 발생하면, 보호해야 할 회로 소자 영역에 영향을 미치게 된다. 이 영향을 감소시키기 위해서, 보호 패턴을 크게 함으로써 될 수 있는 한 크랙 발생 위치를 회로 소자 영역으로부터 멀리하고 있다. 이와 같은 방법에서는, 칩 크기가 증대되어, 웨이퍼 1매로부터 제조할 수 있는 칩수가 감소하게 된다.
패시베이션층의 단부보다는 다이싱 라인측에 복수의 콘택트 및 배선층이 적층된 적층 구조를 제공한 구성이 알려져 있다. 이 적층 구조는 크랙이나 패턴 박리의 진행을 억제하는 스토퍼로서 역할을 한다. 이와 같은 구성에서는 적층 구조를 배치함으로써 보호 패턴의 면적이 커진다. 상술한 바와 같이, 칩 크기가 증대되어, 웨이퍼 1매로부터 제조할 수 있는 칩수가 감소되게 된다.
본 발명의 일 양태에 따르면,
반도체 기판과,
반도체 기판 상에 형성된 회로 소자 영역과,
회로 소자 영역을 둘러싸도록 형성된 보호 패턴을 포함하는 반도체 장치가 제공되며,
보호 패턴은
반도체 기판 상에 형성된 제1 소자 분리 영역과,
반도체 기판 상에 형성되고 제1 소자 분리 영역보다 폭이 좁은 제2 소자 분리 영역과,
제1 소자 분리 영역과 제2 소자 분리 영역 사이에 형성된 제1 소자 영역과,
제1 소자 분리 영역 상에 형성된 제1 게이트층과,
제1 게이트층 상에 형성된 배선층과,
배선층 위에 형성된 패시베이션층과,
제2 소자 영역과,
제2 소자 영역 상에 형성된 절연막과,
절연막 상에 형성된 제2 게이트층을 포함하며,
제1 소자 분리 영역, 제1 소자 영역, 제2 소자 분리 영역 및 제2 소자 영역은 회로 소자 영역의 보다 근접한 측에서부터 이 순서대로 위치한다.
본 발명의 일 양태에 따르면,
반도체 기판과,
반도체 기판 상에 형성된 회로 소자 영역과,
회로 소자 영역을 둘러싸는 적어도 일부에 형성되는 보호 패턴을 포함하는 반도체 장치가 제공되며,
보호 패턴은
반도체 기판의 표면부에 형성된 확산층 영역과,
확산층 영역 상에 적층된 복수의 콘택트 플러그 및 복수의 배선층을 가지는 제1 적층 구조와,
확산층 영역 상에 적층된 복수의 콘택트 플러그 및 복수의 배선층을 가지며, 제1 적층 구조보다는 회로 소자 영역측에 형성되고, 제1 적층 구조와 전기적으로 분리된 제2 적층 구조와,
회로 소자 영역과 대향하는 그 단부가 제1 배선층의 회로 소자 영역과 대향하는 단부보다는 회로 소자 영역측에 위치하도록 제1 적층 구조 및 제2 적층 구조 상에 형성되는 패시베이션층을 포함한다.
도 1은 본 발명의 제1 실시예에 따른 웨이퍼의 평면도.
도 2는 제1 실시예에 따른 반도체 장치의 개략 블럭도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 개략 블럭도.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 개략 블럭도.
도 5는 변형예에 따른 반도체 장치의 개략 블럭도.
도 6은 변형예에 따른 반도체 장치의 개략 블럭도.
이하, 본 발명의 실시예를 도면을 참조로 하여 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 웨이퍼의 평면도를 도시한다. 도 1에 도시된 바와 같이, 웨이퍼(100)에는 회로 소자들이 형성된 복수의 회로 소자 영역(130)이 제공되어 있다. 서로 인접하는 회로 소자 영역(130)들의 사이에는 다이싱 라인 D가 제공되어 있다. 다이싱 라인 D는 다이 커팅을 수행하는 영역이다. 웨이퍼(100)를 다이싱 라인 D을 따라 다이 커팅한다. 회로 소자 영역(130)을 가지는 복수의 칩을 형성할 수 있다.
각각의 회로 소자 영역(130)의 외주에는 보호 패턴(140)이 제공되어 있다. 보호 패턴(140)은 다이 커팅에 의한 응력에 의해 발생되는 크랙이 회로 소자 영역(130) 내로 확산되는 것을 방지한다.
도 2를 이용하여 보호 패턴(140)의 구조를 설명한다. 도 2는 도 1의 A-A 선에서의 종단면을 도시한다. 회로 소자 영역(130)을 둘러싸는 보호 패턴(140)의 모든 부분의 단면은 도 2와 동일한 구조를 가진다.
반도체 기판(웨이퍼; 100) 상에 소자 영역(150 및 151), 소자 분리 영역(102, 103 및 104)이 형성된다. 소자 분리 영역(102)의 폭 L1은 소자 분리 영역(103)의 폭 L2 보다도 크다. 소자 분리 영역(102)의 폭 L1은 소자 영역(150)의 폭 L3 보다 크다. 폭 L1은 3㎛이며, 폭 L2 및 폭 L3은 1㎛이다.
소자 분리 영역(102 내지 104)은 반도체 기판(100)에 트렌치를 형성하고, 트렌치에 절연막(예컨대, 실리콘 산화막)을 매립한 STI(쉘로우 트렌치 분리; Shallow Trench Isolation) 구조를 가진다. 소자 영역(150 및 151) 및 소자 분리 영역(102 내지 104)은 회로 소자 영역(130)의 소자 영역 및 소자 분리 영역과 동일한 주지의 프로세스에 의해 형성된다.
소자 분리 영역(102) 상 및 소자 영역(151) 상의 절연막(101) 상에 게이트층(106 및 107)이 형성된다. 게이트층(106 및 107)은 막 두께가 150㎚ 정도인 폴리실리콘막이다. 게이트층(106 및 107)은 회로 소자 영역(130)의 트랜지스터의 게이트 전극과 동일한 공지의 프로세스로 형성된다. 회로 소자 영역(130)의 트랜지스터의 게이트 전극은 반도체 메모리의 워드선과 같은 메모리 셀 트랜지스터의 게이트 전극이다.
반도체 기판(100) 위에는 복수의 배선 레벨(110)이 적층되어 있다. 각각의 배선 레벨(110)은 층간 절연막(111), 콘택트 플러그(112) 및 배선층(113)을 가진다. 층간 절연막(111)으로서는 실리콘 산화막 및 실리콘 질화막의 적층막이 사용된다. 콘택트 플러그(112)로서는 텅스텐 및 구리가 사용된다. 배선층(113)으로서는 구리, 알루미늄, 텅스텐이 사용된다. 콘택트 플러그(112) 및 배선층(113)은 듀얼 다마신 구조(dual-damascene structure)의 경우, 일체로 형성된다. 배선 레벨(110)은 회로 소자 영역(130)의 배선 레벨과 동일한 공지의 프로세스에 의해 형성된다.
최상층의 배선 레벨(110) 상에는 패시베이션층(120)이 형성된다. 패시베이션층(120)은 실리콘 산화막 및 실리콘 질화막을 포함한다.
패시베이션층(120) 및 복수의 배선 레벨(110)은 소자 분리 영역(102)보다는 다이싱 라인 D측에는 제공되어 있지 않다. 복수의 배선 레벨(110) 및 패시베이션층(120)을 형성한 후에, 소자 분리 영역(102)보다는 다이싱 라인 D측의 패시베이션층(120) 및 배선 레벨(110)을 RIE(Reactive Ion Etching, 반응성 이온 에칭)에 의해 제거함으로써, 이러한 구조가 얻어진다.
배선 레벨(110)의 다이싱 라인 D측의 단부는 게이트층(106)의 다이싱 라인 D측의 단부보다는 회로 소자 영역(130)측에 위치한다. 패시베이션층(120)의 다이싱 라인 D측의 단부는 배선 레벨(110)의 다이싱 라인 D측의 단부보다는 회로 소자 영역(130)측에 위치한다.
다이 커팅시에 칩에 인가되는 응력은 재료나 구조가 변화한 위치에서 강해지는 경향이 있다.
패시베이션층(120)의 단부 아래에는 게이트층(106) 및 소자 분리 영역(102)이 제공되어 있다. 소자 분리 영역(102)에서 볼 때 다이싱 라인 D측에는, 소자 영역(150)이 형성된 영역 A1, 소자 분리 영역(103)이 형성된 영역 A2, 소자 영역(151) 및 게이트층(107)이 형성된 영역 A3이 제공되어 있다. 경도가 다른 복수의 영역이 연속하여 제공되어 있다.
다이 커팅시에 발생하는 강한 응력은 패시베이션층(120)의 단부보다는 다이싱 라인 D측의 영역 A1 내지 A3에 집중된다. 이들 영역에 크랙이 발생한다. 패시베이션층(120)의 단부보다는 회로 소자 영역(130)측에 크랙이 발생하기 어렵다. 회로 소자 영역(130)에 대한 크랙의 영향을 감소시킬 수 있다.
특정한 위치(영역 A1 내지 A3)에 응력이 집중되어 크랙이 발생된다. 회로 소자 영역(130) 근방에서의 크랙 발생을 방지할 수 있다. 패시베이션층(120) 단부와 회로 소자 영역(130)과의 사이의 거리를 길게 할 필요가 없다. 패시베이션층(120)의 단부와 다이싱 라인 D와의 사이에 복수의 패턴을 형성할 필요가 없다. 칩 크기를 줄일 수 있다.
(제2 실시예)
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 개략 구성을 도시한다. 본 실시예에 따른 반도체 장치는 도 2에 도시된 제1 실시예에 따른 반도체 장치의 게이트층(107) 상에 절연막(201) 및 배선층(202)을 가진다.
절연막(201) 및 배선층(202)은 제1층의 배선 레벨(110)과 동일한 프로세스로 형성된다. 절연막(201)은 게이트층(107)을 덮도록 형성된다. 도 3에서는 게이트층(107) 상에 콘택트 플러그를 제공하지 않는다. 콘택트 플러그를 제공해도 좋다.
상술한 바와 같이, 게이트층(107)은 회로 소자 영역(130)의 트랜지스터의 게이트 전극과 동일한 프로세스에 의해 형성된다. 살리사이드(salicide) 기술을 사용해서 게이트 전극이 실리사이드화될 경우, 게이트층(107)도 실리사이드화된다. 실리사이드화에는 예를 들어 Co, Ti 및 Ni가 사용된다.
제1 실시예에서는 패시베이션층(120) 및 배선 레벨(110)을 RIE에 의해 제거할 때, 게이트층(107)의 표면이 노출된다. 실리사이드 재료가 비산될 수 있다.
본 실시예에서는, 실리사이드 재료의 비산을 방지하기 위해서, RIE 가공 시에, 제1층의 배선 레벨(110)에 상당하는 절연막(201) 및 배선층(202)을 게이트층(107) 상에 남긴다.
소자 분리 영역(102)으로부터 보아 다이싱 라인 D측에는, 소자 영역(150)이 형성된 영역 A1, 소자 분리 영역(103)이 형성된 영역 A2, 소자 영역(151)과 게이트층(107)과 절연막(201)과 배선층(202)이 형성된 영역 A3이 제공되어 있다. 경도가 다른 복수의 영역이 연속해서 제공되어 있다.
다이 커팅시에 발생하는 강한 응력은 영역 A1 내지 A3에 집중된다. 이들 영역에 크랙이 발생한다. 영역 A1 내지 A3 이외의 영역에서는 크랙이 발생하기 어렵다. 회로 소자 영역(130)에 대한 크랙의 영향을 감소시킬 수 있다.
특정한 위치(영역 A1 내지 A3)에 응력이 집중되어 크랙이 발생된다. 회로 소자 영역(130) 근방에서의 크랙 발생을 방지할 수 있다. 패시베이션층(120)의 단부와 회로 소자 영역(130)과의 사이의 거리를 길게 할 필요가 없다. 패시베이션층(120)의 단부와 다이싱 라인 D와의 사이에 복수의 패턴을 형성할 필요가 없다. 칩 크기를 줄일 수 있다.
패시베이션층(120) 및 배선 레벨(110)의 RIE 가공 시에, 게이트층(107) 표면부의 실리사이드 재료가 비산되는 것을 방지할 수 있다.
도 3에 도시된 예에서는, 제1층의 배선 레벨에 상당하는 절연막 및 배선층을 게이트층(107) 상에 남겼다. 제1층뿐만 아니라 제2층에 상당하는 절연막 및 배선층도 남겨도 좋다. 다이싱 라인 D측에는 반도체 기판(100) 상의 적층물이 적은 편이 바람직하다. 제1층의 배선 레벨에 상당하는 절연막 및 배선층만을 남기는 것이 바람직하다.
(제3 실시예)
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 개략 구성을 도시한다. 본 실시예에 따른 반도체 장치는 도 2에 도시된 제1 실시예에 따른 반도체 장치의 소자 분리 영역(102)보다는 회로 소자 영역(130)측에 복수의 콘택트 플러그(301) 및 배선층(302)이 적층된 적층 구조(310 및 320)를 가진다.
각각의 층의 콘택트 플러그(301) 및 배선층(302)은 대응하는 층의 배선 레벨(110)과 동일한 프로세스에 의해 형성된다. 반도체 기판(100)은 p형 실리콘 기판이다. 적층 구조(310 및 320)는 반도체 기판(100)에 인 및 비소가 주입된 n웰 영역(330)에 형성된다.
적층 구조(310 및 320)는 패시베이션층(120)의 단부측, 예를 들어 배선 레벨(110)의 층간으로부터 물이 침입했을 경우에, 회로 소자 영역(130)에 물이 침입하는 것을 방지하는 스토퍼의 역할을 한다.
적층 구조(310)의 각각의 배선층과, 적층 구조(320)의 각각의 배선층은 분단되어 있다. 이는 패시베이션층(120) 및 배선 레벨(110)의 RIE 가공에 사용되는 이온이 회로 소자 영역(130)에 유입되는 것을 방지하기 위해서이다.
적층 구조(310)의 배선층과 적층 구조(320)의 배선층은 접속되어 있다. RIE 가공에 사용되는 이온은 회로 소자 영역(130)에 유입된다. 트랜지스터의 게이트 산화막이 손상될 수 있다.
본 실시예에서는, RIE 가공에 사용되는 이온은 적층 구조(310)를 통해서 n웰 영역(330)에 방출된다. 회로 소자 영역(130)의 소자를 챠지 업 전자에 의한 영향으로부터 보호할 수 있다.
제1 실시예와 마찬가지로, 다이 커팅시에 발생하는 강한 응력은 패시베이션층(120)의 단부보다는 다이싱 라인 D측의 영역 A1 내지 A3에 집중된다. 이들 영역에 크랙이 발생한다. 패시베이션층(120)의 단부보다는 회로 소자 영역(130)측에서는 크랙이 발생하기 어렵게 된다. 회로 소자 영역(130)에 대한 크랙의 영향을 감소시킬 수 있다.
특정한 위치(영역 A1 내지 A3)에 응력이 집중되어 크랙이 발생된다. 회로 소자 영역(130) 근방에서의 크랙 발생을 방지할 수 있다. 패시베이션층(120)의 단부와 회로 소자 영역(130)과의 사이의 거리를 길게 할 필요가 없다. 패시베이션층(120)의 단부와 다이싱 라인 D와의 사이에 복수의 패턴을 형성하는 필요가 없다. 칩 크기를 줄일 수 있다.
패시베이션층 및 배선 레벨을 RIE 가공할 때의 챠지 업 전자로부터 회로 소자 영역(130) 상에 형성된 소자를 보호할 수 있다. 신뢰성을 향상시킬 수 있다.
제3 실시예에서는, 최상층의 배선층이 패시베이션층(120)의 단부까지 연장되어 있다. 이보다 하층의 배선층 및 게이트층을 연장시켜도 좋다. 적층 구조(310 및 320)를 분단함으로써 챠지 업 전자를 n웰 영역(330)에 방출한다. 회로 소자 영역(130)의 소자를 보호할 수 있다.
제3 실시예에 따른 반도체 장치와 상기 제2 실시예에 따른 반도체 장치를 조합하여도 좋다. 도 5에 도시된 바와 같이, 적층 구조(310 및 320)를 가지며, 패시베이션층(120)의 단부보다는 다이싱 라인 D측의 게이트층(107)이 절연막(201) 및 배선층(202)에 의해 덮인 반도체 장치가 된다.
상기 제3 실시예에서는, 상기 제1 실시예와 마찬가지로, 패시베이션층(120) 단부의 아래에는 넓은 소자 분리 영역(102)이 제공되어 있다. 도 6에 도시된 바와 같이, 소자 분리 영역(102)의 폭을 좁게 해도 좋다.
이와 같은 구성함으로써, 영역 A1 내지 A3 이외의 영역에서도 크랙이 발생하기 쉬워진다. 적층 구조(310 및 320)에 의해, 크랙이 회로 소자 영역(130) 내에서 확산되는 것을 방지할 수 있다.
상기 실시예에서는, 보호 패턴(140)은 회로 소자 영역(130)의 외주를 둘러싼다. 또한 보호 패턴(140)은 이러한 외주의 일부를 둘러싸도록 형성된다.
당업자라면 추가 이점 및 변경을 용이하게 도출할 수 있다. 따라서, 보다 광범위한 형태의 본 발명은 본 명세서에 나타내고 설명된 특정한 상세 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구항 및 이의 등가물에 의해 규정되는 총체적인 발명적 개념의 요지 또는 범위를 벗어나지 않고 다양한 변경이 가능하다.
120: 패시베이션층
130: 회로 소자 영역
140: 보호 패턴
150, 151: 소자 영역
102, 103, 104: 소자 분리 영역

Claims (10)

  1. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판 상에 형성된 회로 소자 영역과,
    상기 회로 소자 영역을 둘러싸도록 형성된 보호 패턴을 포함하며,
    상기 보호 패턴은
    상기 반도체 기판 상에 형성된 제1 소자 분리 영역과,
    상기 반도체 기판 상에 형성되고 상기 제1 소자 분리 영역보다 폭이 좁은 제2 소자 분리 영역과,
    상기 제1 소자 분리 영역과 상기 제2 소자 분리 영역 사이에 형성된 제1 소자 영역과,
    상기 제1 소자 분리 영역 상에 형성된 제1 게이트층과,
    상기 제1 게이트층 상에 형성된 배선층과,
    상기 배선층 위에 형성된 패시베이션층과,
    제2 소자 영역과,
    상기 제2 소자 영역 상에 형성된 절연막과,
    상기 절연막 상에 형성된 제2 게이트층을 포함하며,
    상기 제1 소자 분리 영역, 상기 제1 소자 영역, 상기 제2 소자 분리 영역 및 상기 제2 소자 영역은 이 순서대로 상기 회로 소자 영역의 보다 근접한 측에서부터 위치하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 게이트층의 위에 형성된 제2 배선층을 더 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소자 영역의 폭은 상기 제1 소자 분리 영역의 폭보다 좁은, 반도체 장치.
  4. 제1항에 있어서,
    상기 배선층의 상기 제2 소자 영역측의 단부는 상기 제1 게이트층의 상기 제2 소자 영역측의 단부보다는 상기 회로 소자 영역측에 위치하고,
    상기 패시베이션층의 상기 제2 소자 영역측의 단부는 상기 배선층의 상기 제2 소자 영역측의 단부보다는 상기 회로 소자 영역측에 위치하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트층 및 상기 제2 게이트층은 상기 회로 소자 영역 상에 형성되는 트랜지스터의 게이트 전극과 동일한 재료를 포함하는, 반도체 장치.
  6. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판 상에 형성된 회로 소자 영역과,
    상기 회로 소자 영역의 일부를 둘러싸도록 형성된 보호 패턴을 포함하며,
    상기 보호 패턴은
    상기 반도체 기판의 표면부에 형성된 확산층 영역과,
    상기 확산층 영역 상에 적층된 복수의 콘택트 플러그 및 복수의 배선층을 가지는 제1 적층 구조와,
    상기 확산층 영역 상에 적층된 복수의 콘택트 플러그 및 복수의 배선층을 가지며, 상기 제1 적층 구조보다는 상기 회로 소자 영역측에 형성되고, 상기 제1 적층 구조와 전기적으로 분리된 제2 적층 구조와,
    상기 제1 적층 구조 및 상기 제2 적층 구조 상에 형성된 패시베이션층을 포함하며,
    상기 회로 소자 영역과 대향하는 상기 패시베이션층의 단부는 상기 복수의 배선층의 제1 배선층의 상기 회로 소자 영역과 대향하는 단부보다 상기 회로 소자 영역측에 위치하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 보호 패턴은
    상기 반도체 기판 상에 형성된 소자 분리 영역과,
    상기 제1 적층 구조와 상기 소자 분리 영역과의 사이에 형성된 제1 소자 영역과,
    제2 소자 영역과,
    상기 제2 소자 영역 상에 형성된 절연막과,
    상기 절연막 상에 형성된 게이트층을 더 포함하며,
    상기 제1 소자 영역, 상기 소자 분리 영역 및 상기 제2 소자 영역은 이 순서대로 상기 회로 소자 영역의 보다 근접한 측에서부터 위치하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 배선층의 상기 제2 소자 영역측의 단부는 상기 제1 소자 영역보다는 상기 회로 소자 영역측에 위치하는, 반도체 장치.
  9. 제7항에 있어서,
    상기 게이트층은 상기 회로 소자 영역 상에 형성되는 트랜지스터의 게이트 전극과 동일한 재료를 포함하는, 반도체 장치.
  10. 제7항에 있어서,
    상기 게이트층의 위에 형성된 제2 배선층을 더 포함하는, 반도체 장치.
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