JP2005167198A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 基板101上に層間絶縁膜105〜109の積層構造が形成されている。チップ領域102の層間絶縁膜105〜109には配線112、114、116が形成されていると共にビア111、113、115が形成されている。チップ領域102の周縁部における層間絶縁膜105〜109の積層構造に、該積層構造を貫通し且つチップ領域102を連続的に取り囲むシールリング104が形成されている。デュアルダマシン配線を構成するビア113及び配線114が設けられている層間絶縁膜107には「つなぎ目」のないシールビア123が設けられている。層間絶縁膜105〜109の積層構造上のパッシベーション膜109はシールリング104上に開口部を有すると共に該開口部にはシールリング104と接続するキャップ層125が形成されている。
【選択図】 図2
Description
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態の第1変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態の第2変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態の第3変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第3の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態は、第1及び第2の実施形態のそれぞれのバリエーションに相当する。
102 チップ領域
103 スクライブ領域
104 シールリング
105 第1の層間絶縁膜
105a ビアホール
105b 溝状凹部
106 第2の層間絶縁膜
106a、106b 配線溝
107 第3の層間絶縁膜
107a ビアホール
107b 溝状凹部
107c 配線溝
108 第4の層間絶縁膜
109 パッシベーション膜
110 活性層
111 第1のビア
112 第1の配線
113 第2のビア
114 第2の配線
115 第3のビア
116 第3の配線
117 パッド電極
120 導電層
121 第1のシールビア
121a 枝分かれした第1のシールビア
121b 枝分かれした第1のシールビア
122 第1のシール配線
123 第2のシールビア
123a 枝分かれした第2のシールビア
123b 枝分かれした第2のシールビア
124 第3のシールビア
124a 枝分かれした第3のシールビア
124b 枝分かれした第3のシールビア
125 キャップ層
126 第2のシールビア
127 第2のシール配線
128 第3のシールビア
129 第3のシール配線
130 レジスト膜
140 アクセサリ配線
201 ウェハ(基板)
201A 半導体チップ
202 チップ領域
203 スクライブ領域
204a、204b シールリング
205 第1の層間絶縁膜
205a ビアホール
205b、205c 溝状凹部
206 第2の層間絶縁膜
206a、206b、206c 配線溝
207 第3の層間絶縁膜
207a ビアホール
207b、207c 溝状凹部
208 第4の層間絶縁膜
209 パッシベーション膜
210 活性層
211 第1のビア
212 第1の配線
213 第2のビア
214 第2の配線
215 第3のビア
216 第3の配線
217 パッド電極
220a、220b 導電層
221a、221b 第1のシールビア
221a1、221a2、221b1、221b2 枝分かれした第1のシールビア
222a、222b 第1のシール配線
223a、223b 第2のシールビア
223a1、223a2、223b1、223b2 枝分かれした第2のシールビア
224a、224b 第3のシールビア
224a1、224a2、224b1、224b2 枝分かれした第3のシールビア
225a、225b キャップ層
230 レジスト膜
231 素子分離
232 ゲート絶縁膜
233 ゲート電極
234 絶縁性サイドウォール
240 アクセサリ配線
Claims (13)
- 基板におけるチップ領域に形成された素子と、
前記基板上に形成された複数の層間絶縁膜の積層構造と、
前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも1つに形成された配線と、
前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも1つに形成され且つ前記素子と前記配線とを接続するか又は前記配線同士を接続するプラグと、
前記チップ領域の周縁部における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記チップ領域を連続的に取り囲むように形成されたシールリングと、
前記配線と前記プラグと前記シールリングとが設けられた前記複数の層間絶縁膜の積層構造の上に形成された保護膜とを備え、
前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも1つには、前記配線と該配線に接続された前記プラグとが一体化した構造を持つデュアルダマシン配線が形成され、
前記シールリングにおける前記デュアルダマシン配線が設けられている層間絶縁膜に形成されている部分は一体的に構成されており、
前記保護膜は前記シールリング上に開口部を有すると共に該開口部には前記シールリングと接続するキャップ層が形成されていることを特徴とする半導体装置。 - 前記シールリングの少なくとも一部分は、前記複数の層間絶縁膜のうちの1つの層間絶縁膜又は互いに積層された少なくとも2層以上の層間絶縁膜に亘って設けられた凹部に埋め込まれており、
前記凹部のアスペクト比は3以上であることを特徴とする請求項1に記載の半導体装置。 - 前記シールリングは、前記複数の層間絶縁膜のうちの少なくとも1つにおいて、2以上の枝分かれ構造を有することを特徴とする請求項1に記載の半導体装置。
- 前記シールリングは、前記チップ領域を2重以上に取り囲んでいることを特徴とする請求項1に記載の半導体装置。
- 前記保護膜は、前記2重以上のシールリングのうち最も外側のシールリング上のみに前記開口部を有すると共に該開口部には前記最も外側のシールリングと接続する前記キャップ層が形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記2重以上のシールリングのそれぞれは、前記複数の層間絶縁膜のうちの少なくとも1つにおいて、2以上の枝分かれ構造を有することを特徴とする請求項4に記載の半導体装置。
- 前記シールリングの側部に複数の突起部が設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記シールリングは、前記基板の上側から見て凹凸を有していることを特徴とする請求項1に記載の半導体装置。
- 前記シールリングは、W、Al及びCuのうちの少なくとも1つから構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記キャップ層はAlから構成されていることを特徴とする請求項1に記載の半導体装置。
- 基板におけるチップ領域に形成された素子と、前記基板上に形成された複数の層間絶縁膜の積層構造と、前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも1つに形成された配線と、前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも1つに形成され且つ前記素子と前記配線とを接続するか又は前記配線同士を接続するプラグと、前記チップ領域の周縁部における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記チップ領域を連続的に取り囲むように形成されたシールリングとを備えた半導体装置の製造方法であって、
前記複数の層間絶縁膜のうちの一の絶縁膜に該一の絶縁膜を貫通するように、前記プラグを埋め込むための第1の凹部、及び前記シールリングの一部分を埋め込むための第2の凹部を形成する工程と、
前記一の絶縁膜の上部に、前記第1の凹部と接続し且つ前記配線を埋め込むための第3の凹部を形成する工程と、
前記第1の凹部、前記第2の凹部及び前記第3の凹部に導電膜を埋め込むことによって、前記プラグと前記配線とが一体化した構造を持つデュアルダマシン配線、及び前記シールリングの前記一部分を形成する工程と、
前記配線と前記プラグと前記シールリングとが設けられた前記複数の層間絶縁膜の積層構造の上に保護膜を形成する工程と、
前記保護膜における前記シールリング上の領域に開口部を形成すると共に、前記開口部に前記シールリングと接続するキャップ層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記第2の凹部のアスペクト比は3以上であることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記複数の層間絶縁膜のうち前記一の絶縁膜と積層された他の絶縁膜に、前記シールリングの他の部分を埋め込むための第4の凹部を前記第2の凹部と接続するように形成する工程をさらに備えていることを特徴とする請求項11に記載の半導体装置の製造方法。
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