JP2009043779A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】耐湿性をさらに向上させる。
【解決手段】半導体基板２０には、中央領域２４と、中央領域の周囲に周辺領域２６が設定されている。半導体基板の一方の主表面である第１主面２０ａ側の中央領域に、素子４０が形成されている。半導体基板の中央領域に、第１主面から、第１主面の反対側の主表面である第２主面２０ｂに渡って貫通分離部３４が形成されている。貫通分離部内に、第１主面から第２主面にわたって貫通電極５４ａが形成されている。半導体基板の第１主面上に、配線絶縁膜１００が形成されている。配線絶縁膜は、中央領域に素子及び貫通電極と電気的に接続された導電プラグ、及び、周辺領域に、中央領域を取り囲む周辺プラグを有している。配線絶縁膜上に、配線パターンと、配線パターンを覆う上層絶縁膜とを備えている。配線パターンは、導電プラグ間を接続する層配線、及び、周辺プラグを覆い、かつ中央領域を取り囲む周辺配線を有している。
【選択図】図１

Description

この発明は、半導体装置及びその製造方法、特にメタル封止型のウェハレベルチップサイズパッケージ（ＣＳＰ）とその製造方法に関するものである。

従来のウェハレベルＣＳＰでは、ポリイミド、ベンゾシクロブテン（ＢＣＢ）等の樹脂絶縁膜を用いて、半導体基板上に形成された多層配線を樹脂封止している。

しかし、ポリイミドの吸水性が高いため、やがて飽和した水分が内部に染み出す場合がある。また、ＢＣＢの吸水性は低いが、金属とＢＣＢの界面やＢＣＢそのものにも水分の透過が起こる場合がある。これらの内部に染み出したあるいは透過した水分が、多層配線の腐食を引き起こす恐れがある。

この耐湿性の問題のため、樹脂絶縁膜により封止されたＣＳＰは、高信頼性が要求される用途には用いることができない。

そこで、耐湿性を向上させるために、樹脂絶縁膜の上面及び側面に金属膜を形成して、樹脂絶縁膜を金属膜で覆う半導体装置が提案されている（例えば、特許文献１参照）。
特開２００２−３５９２５７号公報

しかしながら、特許文献１に開示している半導体装置のように、樹脂絶縁膜を金属膜で覆った場合であっても、例えば、金属膜と半導体基板との界面から水分が浸入する恐れがある。

また、半導体基板の表面側に形成された素子を、外部回路と電気的に接続するため、基板中に貫通電極を設けて、外部回路との接続端子を裏面側に設ける必要がある。ここで、基板にシリコン基板を用いる場合、各貫通電極は、周囲と絶縁されている必要がある。

しかし、シリコン基板が厚いと、貫通電極、及び貫通電極を周囲と絶縁する分離膜の形成が困難である。これは、基板が厚いとアスペクト比が大きくなることから、埋め込み不良が発生しやすくなるためである。一方、単にシリコン基板を薄くしていくと、機械的強度が低くなるなど、薄膜化した後の取扱が困難になる。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、チップを取り囲むように周辺配線を形成することにより、金属膜とシリコン基板との界面から侵入した水分が、内部の多層配線を腐食させるなどの影響を与えるのを防いで、その結果として耐湿性をさらに向上させる半導体装置とその製造方法を提供することにある。

上述した目的を達成するために、この発明の半導体装置は、以下の構成を備えている。

半導体基板には、ダイシング領域と、ダイシング領域で画成されるチップ領域とが設定されている。チップ領域は、中央領域と、中央領域の周囲に周辺領域とを有している。

半導体基板の一方の主表面である第１主面側の中央領域に、素子が形成されている。

半導体基板の中央領域に、第１主面から、第１主面の反対側の主表面である第２主面に渡って貫通分離部が形成されている。

貫通分離部内に、第１主面から第２主面に渡って貫通電極が形成されている。

半導体基板の第１主面上に、配線絶縁膜が形成されている。中央領域の配線絶縁膜にチップ配線が形成され、及び、周辺領域の配線絶縁膜に、周辺配線が形成されていて、中央領域を取り囲んでいる。

配線絶縁膜の上面及び側面上に金属膜が形成されている。

また、この発明の半導体装置の製造方法は、以下の工程を備えている。

先ず、中央領域、及び中央領域の周囲に周辺領域を有するチップ領域が複数設定された半導体基板を用意する。

次に、半導体基板の中央領域に、一方の主表面である第１主面から第１主面の反対側の主表面である第２主面に向かって貫通分離溝を形成する。

次に、貫通分離溝内を酸化膜で埋め込んで貫通分離部を形成する。

次に、半導体基板の第１主面側の中央領域に素子を形成する。

次に、半導体基板の第１主面上に、配線絶縁膜と、周辺配線と、チップ配線とを形成するとともに、貫通分離部内に貫通電極を形成する。周辺配線は、周辺領域の配線絶縁膜に、配線絶縁膜の上面から下面に渡って形成され、中央領域を取り囲んでいる。チップ配線は、配線絶縁膜の中央領域に形成される。

次に、配線絶縁膜の上面及び側面上に金属膜を形成する。

次に、半導体基板を第２主面側から貫通電極が露出するまで薄膜化する。

この発明の半導体装置によれば、チップ配線を取り囲む周辺配線が形成されるので、金属膜のみで封止されるのに比べて、より耐湿性が向上する。

また、この発明の半導体装置の製造方法によれば、周辺配線が、内部のチップ配線と同じ工程で作られるので、工程数の増大を招かずに耐湿性が向上した半導体装置を製造することができる。

また、保護膜として形成される金属膜を、支持体として利用できる。この金属膜により、機械的強度や取扱の容易性が保たれるので、半導体基板を薄くすることが可能になる。このため、貫通分離部及び貫通電極は、後に半導体基板が薄膜化されたときに、第２主面に露出すれば良く、これら貫通分離部及び貫通電極を、低アスペクト比で形成することができる。この結果、貫通電極及び貫通分離部の埋め込み不良の恐れが低減される。

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。

（第１実施形態の半導体装置の構造）
図１を参照して、第１実施形態の半導体装置の構造を説明する。図１は、第１実施形態の半導体装置を説明するための概略図であって、主要部の切断端面を示している。この半導体装置は、メタル封止型のウェハレベルＣＳＰである。

半導体装置１０は、半導体基板２０、素子４０ａ及び４０ｂ、貫通分離部３４、貫通電極５４ａ、配線絶縁膜１００、周辺配線１１０、チップ配線１２０、及び金属膜８０を備えている。

半導体基板２０には、ダイシング領域２８と、ダイシング領域２８で画成されるチップ領域２２とが設定されている。チップ領域２２は、ＣＳＰの構成単位となる領域である。ダイシング領域２８は、ウェハから各チップを個片化する際に、チップ領域２２の周囲に残存した領域部分である。

チップ領域２２は、中央領域２４と、中央領域２４の周囲に周辺領域２６とを有している。中央領域２４は、半導体素子（以下、単に素子と称することもある。）が形成される領域である。

ここでは、半導体基板２０がｐ型のシリコン基板であり、素子としてｐ型のＭＯＳ電界効果トランジスタ（ＰＭＯＳ）４０ａ及びｎ型のＭＯＳ電界効果トランジスタ（ＮＭＯＳ）４０ｂを備える例について説明する。なお、以下の説明では、ＰＭＯＳ４０ａ及びＮＭＯＳ４０ｂを素子４０と総称することもある。

素子４０（４０ａ、４０ｂ）は、半導体基板２０の一方の主表面である第１主面２０ａ側の中央領域２４に形成されている。ここでは、ｎウェル３０に、ＰＭＯＳ４０ａが形成され、ｎウェル３０が形成されていない領域にＮＭＯＳ４０ｂが形成されている。

素子４０の周囲には、素子分離膜３２が形成されている。素子分離膜３２を、いわゆるトレンチ分離により溝を酸化膜で埋め込んで形成しても良いし、ＬＯＣＯＳ法で形成しても良い。

半導体基板２０の周辺領域２６の第１主面２０ａ側に、不純物拡散層４８を備えている。この不純物拡散層４８は、ＰＭＯＳ４０ａ又はＮＭＯＳ４０ｂのソース又はドレインとして機能する領域と同じ不純物が注入されている。

半導体基板２０の中央領域２４には、貫通分離部３４が形成されている。貫通分離部３４は、第１主面２０ａから、第１主面２０ａの反対側の主表面である第２主面２０ｂに渡って形成されている。貫通分離部３４の形成方法については後述するが、トレンチ分離を行うのと同様に酸化膜を埋め込んで形成される。

貫通電極５４ａは、貫通分離部３４内に、第１主面２０ａから第２主面２０ｂに渡って形成されている。貫通電極５４ａは、多層配線構造において、配線間を接続する従来周知の導電プラグと同様に形成することができ、例えば開口内をタングステンで埋め込んで形成される。

配線絶縁膜１００は、半導体基板２０の第１主面２０ａ上に形成されている。ここでは、配線絶縁膜１００として、第１層間絶縁膜５０、第２層間絶縁膜６０及び上層絶縁膜７０を順次に積層した例について説明する。

配線絶縁膜１００の中央領域２４に、チップ配線１２０を備えている。チップ配線１２０は、第１層配線５８、第２層配線６８、第１層導電プラグ５２及び第２層導電プラグ６２及び貫通電極用プラグ５４ｂを備えている。第１層配線５８は、第１層間絶縁膜５０上に形成された配線パターンであり、第２層配線６８は、第２層間絶縁膜６０上に形成された配線パターンである。第１層導電プラグ５２は、第１層間絶縁膜５０内に複数形成されていて、素子４０と第１層配線５８とを電気的に接続する。貫通電極用プラグ５４ｂは、第１層間絶縁膜５０内に複数形成されていて、貫通電極５４ａと第１層配線５８とを電気的に接続する。また、第２層導電プラグ６２は、第２層間絶縁膜６０内に複数形成されていて、第１層配線５８と、第２層配線６８とを電気的に接続する。

ここでは、チップ配線１２０が、多層配線構造として、第１層配線５８と第２層配線６８の２層構造の例について説明したが、この例に何ら限定されるものではない。チップ配線１２０を１層で形成しても良いし、３層以上に形成しても良い。

周辺配線１１０は、配線絶縁膜１００の周辺領域２６に、配線絶縁膜１００の上面１００ａから下面１００ｂに渡って、中央領域２４を取り囲むように形成されている。周辺配線１１０は、第１層周辺配線５９、第２層周辺配線６９、第１層周辺プラグ５６、第２層周辺プラグ６６及び上層周辺プラグ７６を備えている。

第１層周辺配線５９及び第２層周辺配線６９は、それぞれ第１層間絶縁膜５０及び第２層間絶縁膜６０上に形成されている。また、第１層周辺プラグ５６は、第１層間絶縁膜５０内に形成されていて、不純物拡散層４８と第１層周辺配線５９とを電気的に接続する。第２周辺プラグ６６は、第２層間絶縁膜６０内に形成されていて、第１層周辺配線５９と、第２層周辺配線６９とを電気的に接続する。上層周辺プラグ７６は、上層絶縁膜７０内に形成されていて、第２層周辺配線６９と、配線絶縁膜１００上に形成される金属膜８０とを電気的に接続する。また、周辺配線１１０は、周辺領域２６の不純物拡散層４８上に形成されていて、金属膜８０の電位を半導体基板２０の基板電位に等しくする。

第１層周辺プラグ５６、第２層周辺プラグ６６、上層周辺プラグ７６、第１層周辺配線５９及び第２層周辺配線６９は、それぞれ中央領域２４を取り囲むように連続的に形成されている。

なお、配線絶縁膜１００、周辺配線１１０及びチップ配線１２０の形成方法については後述するが、これらは、従来周知の多層配線構造と同様の方法及び材質で形成される。

金属膜８０は、例えば銅めっきなどにより、配線絶縁膜１００の全体を覆いつくすようにして、その上面１００ａ及び側面１００ｃ上に形成されている。また、金属膜８０は、配線絶縁膜１００の側面１００ｃからダイシング領域２８の半導体基板２０の第１主面２０ａ上に渡って形成されている。この金属膜８０により、配線絶縁膜１００と、この配線絶縁膜１００と接触している半導体基板２０の領域とに対してメタル封止がなされている。

貫通電極５４ａの第２主面５４ａｂ上には、金属の外部端子９０が形成されている。半導体基板２０の第１主面２０ａ側がメタル封止されているので、素子４０と外部との接続は、裏面である第２主面２０ｂから、貫通電極５４ａ及び外部端子９０を介して行われる。

第１実施形態の半導体装置によれば、チップ配線１２０を取り囲む周辺配線１１０が形成されているので、金属膜８０と半導体基板２０の界面から水分が浸入した場合であっても、周辺領域より内部への水分の侵入を防ぐことができる。従って、金属膜８０のみで封止されている半導体装置の場合に比べて、この実施形態の半導体装置では、より耐湿性が向上する。

ここで、半導体基板２０の厚みは、薄膜化工程により、最大でも１０μｍ程度にするのが良い。

貫通分離部３４や貫通電極５４ａは、半導体基板２０の薄膜化前に形成されるが、貫通分離部３４や貫通電極５４ａの深さは薄膜化後の半導体基板２０の厚みより大きければ良い。従って、半導体基板２０の厚みを１０μｍ以下にすることにより、貫通分離部３４や貫通電極５４ａの深さは１０μｍ程度となり、アスペクト比を小さくすることができる。このため、埋め込み不良などの発生を抑えることができ、素子の信頼性が増す。

金属膜８０の厚みは、半導体基板の薄膜後に機械的強度を保つため、数１０〜数１００μｍにするのが良い。この構成によれば、半導体基板２０が薄い場合であっても金属膜８０の厚みの分、ＣＳＰである半導体装置１０全体として、一定以上の厚みが維持される。例えば、従来５０μｍ程度であったＣＳＰにおけるシリコン基板の厚みを１０μｍにした場合であっても、金属膜の厚みを４０μｍとすれば、ＣＳＰ全体としての厚みは変わらないため、実装の際などにハンドリングが容易である。

（第１実施形態の半導体装置の製造方法）
図２〜６を参照して、第１実施形態の半導体装置の製造方法を説明する。図２〜６は、第１実施形態の半導体装置の製造方法を説明するための工程図である。

図２（Ａ）は、半導体基板２０の概略的な平面図である。図２（Ｂ）は、図２（Ａ）のＡ−Ａ線に沿って取った切断端面を示している。図３（Ａ）、（Ｂ）及び（Ｃ）は、図２（Ｂ）に続く図であって、各工程で形成された構造体の主要部の切断端面を示している。図４（Ａ）及び（Ｂ）は、図３（Ｃ）に続く図である。図４（Ａ）は、概略的な平面図であり、図４（Ｂ）は、図４（Ａ）のＢ−Ｂ線に沿って取った切断端面を示している。図５及び図６は、図４（Ｂ）に続く図であって、各工程で形成された構造体の主要部の切断端面を示している。

先ず、半導体基板２０ｃを用意する。半導体基板２０ｃには、ダイシング領域２８と、ダイシング領域２８で画成される、複数のチップ領域２２が設定されている。チップ領域２２は、中央領域２４と、中央領域の２４の周囲に周辺領域２６を有している（図２（Ａ）、（Ｂ））。

以下説明する工程により、半導体基板２０ｃの第１主面２０ａ上に半導体素子及び配線パターンなどが形成された後、メタル封止される。その後、チップ領域２２間のダイシング領域２８に設定されたダイシングラインに沿ってダイシングすることにより、個片化された各チップが得られる。このように、この実施形態の製造方法で製造される半導体装置は、チップを切断することなくウェハ状態のままで、メタル封止型のパッケージングがなされる、いわゆるウェハレベルＣＳＰである。

ここでは、半導体基板２０ｃとしてｐ型のシリコン基板を用いて、半導体素子としてＰＭＯＳ及びＮＭＯＳを形成する例について説明する。ここで、半導体基板２０ｃの厚みは、例えば数１００μｍ程度である。なお、ｐ型のシリコン基板に、ＰＭＯＳ及びＮＭＯＳを形成する方法については従来周知なので、以下の説明においては、説明を省略することもある。

半導体基板２０ｃの第１主面２０ａ側に、ｎ型の不純物を注入してｎウェル３０を形成する。ｎウェル３０の第１主面２０ａからの深さを、ここでは、３μｍ程度にする。

次に、半導体基板２０の中央領域２４に、第１主面２０ａから第１主面２０ａの反対側の主表面である第２主面２０ｂに向かって、従来周知のフォトリソグラフィ及びドライエッチングを行って、素子分離溝３１及び貫通分離溝３３を形成する。具体的には、以下の工程で行う。先ず、素子分離溝３１と貫通分離溝３３を形成する領域を露出するマスクを形成する。次に、露出した半導体基板２０ｃの部分をエッチングにより除去する。その後、貫通分離溝３３を形成する領域を露出するマスクを新たに形成して、露出した半導体基板２０ｃの部分をエッチングにより除去する。ここでは、素子分離溝３１は、ｎウェルの深さよりも浅く、例えば２μｍの深さに形成される。また、貫通分離溝３３は、素子分離溝３１よりも深く、例えば１０μｍ程度の深さに形成される。

次に、素子分離溝３１及び貫通分離溝３３内を酸化膜で埋め込んで、素子分離膜３２及び貫通分離部３４を形成する。具体的には、例えば、以下の工程で行う。

先ず、素子分離溝３１及び貫通分離溝３３の底面及び側面上に、熱酸化により酸化膜を形成する。次に、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、素子分離溝３１及び貫通分離溝３３内及び半導体基板２０ｃの第１主面２０ａ上に酸化膜を堆積させる。その後、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化処理を行って、素子分離溝３１及び貫通分離溝３３内を酸化膜で埋め込んで、素子分離膜３２及び貫通分離部３４を得る（図３（Ａ））。

ここでは、素子分離を、素子分離溝（トレンチ）３１を酸化膜で埋め込んで生成する、いわゆるトレンチ分離で行う例について説明したが、この例に何ら限定されるものではない。例えば、素子分離膜３２を、従来周知の局所酸化（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄｅ ｏｆ Ｓｉｌｉｃｏｎ）法で形成しても良い。この場合、素子分離溝３１の形成は不要なので、一度のエッチング工程で貫通分離溝３３を形成すれば良い。

次に、半導体基板２０ｃの第１主面２０ａ側の中央領域２４に素子４０を形成する。ここでは、素子４０として、ｎウェル３０にＰＭＯＳ４０ａと、ｎウェル３０が形成されていない半導体基板２０ｃの領域にＮＭＯＳ４０ｂを形成する。ＰＭＯＳ４０ａ及びＮＭＯＳ４０ｂの形成は、従来周知の任意好適な方法で行えば良い。例えば、第１主面２０ａ上にシリコン酸化膜と、不純物が注入されて低抵抗化されたポリシリコン膜を順に積層した後、これらシリコン酸化膜とポリシリコン膜をパターニングして、それぞれゲート絶縁膜４２ａ及び４２ｂとゲート電極４４ａ及び４４ｂに加工する。さらにゲート電極４４ａ及び４４ｂを挟む位置に、それぞれソース及びドレインとして機能する不純物拡散層４６ａ及び４６ｂを形成する。その後、不純物拡散層４６ａ及び４６ｂ上に、金属膜をスパッタにより形成した後、熱処理を行って、不純物拡散層４６ａ及び４６ｂの第１主面２０ａ側の表面をシリサイド化させる。

この素子を形成する工程では、ソース及びドレインとして機能する不純物拡散層４６ａ及び４６ｂを形成するのと同時に、周辺領域２６についても、半導体基板２０ｃの第１主面２０ａ側に、不純物拡散層４８を形成する（図３（Ｂ））。

次に、半導体基板２０ｃの第１主面２０ａ上に、配線絶縁膜１００と、周辺配線１１０と、チップ配線１２０とを形成するとともに、貫通分離部３４内に貫通電極５４ａを形成する。周辺配線１１０は、配線絶縁膜１００の周辺領域２６に、配線絶縁膜１００の上面１００ａから下面１００ｂに渡って形成され、中央領域２４を取り囲む。チップ配線１２０は、配線絶縁膜１００の中央領域２４に形成される。

ここでは、チップ配線１２０が２層構造の例につき説明する。

先ず、半導体基板２０ｃの第１主面２０ａ上に、第１層間絶縁膜５０を形成する。第１層間絶縁膜５０は、例えばＣＶＤ法により、シリコン酸化膜を堆積したのち、ＣＭＰ法により平坦化することにより形成される。

次に、中央領域２４の第１層間絶縁膜５０に対して、フォトリソグラフィ及びドライエッチングを行う。このエッチングにより、ＰＭＯＳ４０ａ及びＮＭＯＳ４０ｂなど素子４０の部分を露出する素子用コンタクトホール５１が形成される。図３（Ｃ）では、不純物拡散層４６ａ及び４６ｂを露出する素子用コンタクトホール５１を示している。この工程では、ゲート電極４４ａ及び４４ｂを露出するコンタクトホールも形成される場合があるが、ここでは、図示を省略している。

また、素子用コンタクトホール５１の形成と同時に、貫通電極用ホール５３も形成される。貫通電極用ホール５３は、第１層間絶縁膜５０及び貫通分離部３４内に形成され、貫通分離溝３３の底部３３ａを露出する。

さらに、素子用コンタクトホール５１及び貫通電極用ホール５３の形成とともに、周辺領域２６の第１層間絶縁膜５０中に、半導体基板２０ｃの第１主面２０ａを露出する第１層周辺溝５５を形成する。第１層周辺溝５５は、中央領域２４を取り囲むように、連続的に形成される。

なお、これら素子用コンタクトホール５１、貫通電極用ホール５３及び第１層周辺溝５５を形成するエッチングの際には、ダイシング領域２８の第１層間絶縁膜５０も除去される。

次に、素子用コンタクトホール５１内に導電体を埋め込んで第１層導電プラグ５２を形成する。また、貫通電極用ホール５３内に導電体５４を埋め込んで、半導体基板２０ｃ内に貫通電極５４ａを形成するとともに、第１層間絶縁膜５０内に貫通電極用プラグ５４ｂを形成する。さらに、第１層周辺溝５５内に導電体を埋め込んで、第１層周辺プラグ５６を形成する。第１層導電プラグ５２、貫通電極用プラグ５４ｂ、貫通電極５４ａ及び第１層周辺プラグ５６の形成は、従来周知のコンタクトプラグの形成と同様に行えば良い。例えば、ＣＶＤ法を用いて、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）を順に堆積させて、素子用コンタクトホール５１、貫通電極用ホール５３及び第１層周辺溝５５を埋め込んだ後、ＣＭＰ法を用いて平坦化することで、第１層導電プラグ５２、貫通電極用プラグ５４ｂ、貫通電極５４ａ及び第１層周辺プラグ５６が形成される（図３（Ｃ））。

次に、第１層間絶縁膜５０上に、第１層配線５８を形成する。第１層配線５８は、第１層導電プラグ５２間、又は第１層導電プラグ５２と貫通電極用プラグ５４ｂの間を接続する。また、第１層周辺プラグ５６上に、中央領域２４を取り囲む第１層周辺配線５９を形成する。第１層配線５８及び第１層周辺配線５９は、第１層間絶縁膜５０上に、例えばスパッタ法により金属膜を形成した後、パターニングを行うことにより、形成される。第１層配線５８及び第１層周辺配線５９の材質としては、銅、アルミニウム合金など任意好適な材質を選べばよい。

次に、第１層間絶縁膜５０上に、第１層配線５８及び第１層周辺配線５９を覆う第２層間絶縁膜６０を形成する。次に、第２層間絶縁膜６０に対して、フォトリソグラフィ及びドライエッチングを行い、第１層配線５８の部分を露出するビアホール６１を開口するとともに、第１層周辺配線５９を露出する第２層周辺溝６５が形成される。第２層周辺溝６５は、中央領域２４を取り囲むように、連続的に形成される。

なお、第１層間絶縁膜５０の場合と同様に、ビアホール６１及び第２層周辺溝６５を形成するエッチングの際には、ダイシング領域２８に堆積した第２層間絶縁膜６０も除去される。

次に、ビアホール６１及び第２層周辺溝６５を埋め込んで第２層導電プラグ６２及び第２層周辺プラグ６６の形成を行った後、第２層間絶縁膜６０上に第２層配線６８及び第２層周辺配線６９を形成する。

次に、第２層間絶縁膜６０上に、第２層配線６８及び第２層周辺配線６９を覆う上層絶縁膜７０を形成する。上層絶縁膜７０は、第１層間絶縁膜５０及び第２層間絶縁膜６０と同様に、ＣＶＤ法により形成されたシリコン酸化膜とすることができる。また、上層絶縁膜７０は、ポリイミドなどの樹脂を塗布して形成した樹脂絶縁膜としても良い。

第１層間絶縁膜５０、第２層間絶縁膜６０及び上層絶縁膜７０は、それぞれ数百ｎｍの厚みで形成される。

ここでは、チップ配線１２０が２層構造の例について説明したが、この例に限定されない。チップ配線１２０は１層構造でも良いし、ｎ層構造（ｎは２以上の整数）でも良い。１層構造の場合は、第１層配線及び第１層周辺配線を形成した後、上層絶縁膜の形成を行えば良い。また、ｎ層構造の場合は、第１層配線及び第１層周辺配線を形成した後、第ｋ層（ｋは２以上ｎ以下の整数）絶縁膜、第ｋ層配線、第ｋ層周辺配線、第ｋ層導電プラグ及び第ｋ層周辺プラグを、ｋが２からｎまで順次に形成すれば良い。

次に、上層絶縁膜７０をエッチングして、第２層周辺配線６９を露出する上層周辺溝７５を形成する。このとき、ダイシング領域２８に堆積した上層絶縁膜７０も除去される。

次に、上層周辺溝７５内に導電体を埋め込んで、上層周辺プラグ７６を形成してもよく（図４（Ａ）及び（Ｂ））、また、次工程の金属膜８０を形成する工程にて、上層周辺溝７５内に金属膜８０を埋め込んでもよい。

次に、第１層間絶縁膜５０、第２層間絶縁膜６０及び上層絶縁膜７０を備えて構成される配線絶縁膜１００の上面１００ａ及び側面１００ｃ上に金属膜８０を形成する。金属膜８０は、スパッタ、めっき及び蒸着のいずれか、又はこれらを組み合わせて形成される。

なお、この金属膜８０は、後の工程で半導体基板２０ｃを薄膜化する際に、支持体としても用いられる。このため、金属膜８０は、半導体基板２０ｃを薄膜化した後に、ウェハの機械的強度が維持できる厚みで形成されれば良く、数１０μｍ〜数１００μｍの厚みで形成される。また、金属膜８０の厚みが４０μｍ以上であれば、各チップに個片化した後にも、保持が容易であるなど、実装の際の取扱いに、好都合である（図５）。

次に、金属膜８０を支持体として用いて、半導体基板２０を第２主面２０ｂ側から研削、すなわち、機械的に研磨して、貫通電極５４ａが露出するまで薄膜化する。なお、研削後に、例えば、フッ酸及び硝酸を含むエッチャントを用いたケミカルエッチング（ウェットエッチング）を行っても良い。

ここでは、貫通電極５４ａの深さを１０μｍとしているので、薄膜化後の半導体基板２０の厚みを最大でも１０μｍにする。一方、半導体基板２０又はｎウェル３０の電位を制御するために、薄膜化後の半導体基板２０の厚みは、素子分離膜３２が露出しない厚みとして、例えば、最小でも３μｍとするのが良い（図６）。

次に、貫通電極５４ａの第２主面５４ａｂ上に外部端子９０を形成する。

その後、ダイシングライン２９（図６参照）に沿って、ダイシングを行い、各チップに個片化する。この結果、図１を参照して説明した、メタル封止型のウェハレベルＣＳＰが得られる。

なお、ダイシングライン２９上に、金属膜８０が残存していると、ダイシングの際に発生する金属粉により、ダイシング装置の刃が目詰まりを起こす場合がある。このため、ダイシングを行う前に、金属膜のダイシング領域２８の部分を、ダイシングライン２９に沿って、例えば、従来周知のフォトリソグラフィ及びエッチングにより除去することが望ましい。

第１実施形態の半導体装置の製造方法によれば、金属膜８０を支持体として用いることで、半導体基板を１０μｍ以下と薄くできる。このため、貫通電極や、貫通電極を周囲と分離するための貫通分離部を低アスペクト比で形成でき、この結果、埋め込み不良の発生の抑制につながる。また、中央領域２４を取り囲む周辺配線１１０の形成を、チップ配線１２０の形成と同じ工程で同時に形成できるので、工程数の増大を招くことなく、耐湿性が優れたウェハレベルＣＳＰを形成することができる。

また、第１実施形態では、素子をＰＭＯＳ及びＮＭＯＳとした例について説明したが、これに何ら限定されるものではない。設定に応じて、任意好適な能動素子又は受動素子を、所望の個数形成することができる。なお、素子としてＰＭＯＳ又はＮＭＯＳを形成しないなど、中央領域に不純物拡散層を形成しない場合は、周辺領域に、単独で不純物拡散層を形成すれば良い。

（第２実施形態の半導体装置の構造）
図７を参照して、第２実施形態の半導体装置について説明する。図７は、第２実施形態の半導体装置を説明するための概略図であって、主要部の切断端面を示している。

第２実施形態の半導体装置は、周辺領域の半導体基板に、周辺酸化膜を備える点が第１実施形態と異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明を省略する。

第２実施形態の半導体装置１１では、周辺領域２６が、第１周辺領域２６ａと、第２周辺領域２６ｂとにさらに区分される。第１周辺領域２６ａは、中央領域２４に隣接して、中央領域２４を取り囲むように設定されている。また、第２周辺領域２６ｂは、第１周辺領域２６ａを取り囲むように設定されている。

不純物拡散層４９は、半導体基板２０の第１周辺領域２６ａの第１主表面２０ａ側に形成されていて、周辺配線１１０は、不純物拡散層４９に接続されている。

第１周辺領域２６ａを取り囲む第２周辺領域２６ｂには、第１主面２０ａから第２主面２０ｂに渡って、周辺酸化膜３６が形成されている。

第１実施形態の半導体装置１０によれば、中央領域２４を取り囲む周辺配線１１０を有することで、従来のメタル封止ウェハレベルＣＳＰに比べて、耐湿性が向上しているが、半導体基板２０と配線絶縁膜１００との界面から水分が浸入して、周辺配線１１０を腐食させ、やがてチップ配線１２０を腐食等させる恐れが僅かながら残っている。

これに対し、第２実施形態の半導体装置１１によれば、半導体基板２０の周囲に酸化膜を形成しているため、チップ領域２２の側面は、酸化膜で覆われる構造となる。このため、側面が同種の材質で覆われることとなり、金属膜とシリコン基板との界面から水分が浸入した場合であっても、酸化膜でその内部への侵入をさらに効果的に防ぐことができる。

（第２実施形態の半導体装置の製造方法）
図８を参照して、第２実施形態の半導体装置の製造方法について説明する。図８（Ａ）、（Ｂ）及び（Ｃ）は、第２実施形態の半導体装置の製造方法を説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を示している。

第２実施形態の半導体装置の製造方法は、周辺領域の半導体基板に、酸化膜を形成する点が第１実施形態と異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明を省略する。

周辺領域２６として、中央領域２４に隣接して取り囲む第１周辺領域２６ａと、第１周辺領域２６ａを取り囲む第２周辺領域２６ｂを設定する。

貫通分離溝３３を形成する工程では、半導体基板２０ｃの第２周辺領域２６ｂを合わせてエッチングして、中央領域２４を取り囲み、かつ貫通分離溝３３と同じ深さの周辺貫通溝３５を形成する。

貫通分離部３４を形成する工程では、周辺貫通溝３５を埋め込んで周辺酸化膜３６を形成する（図８（Ａ））。

素子４０を形成する工程では、第１周辺領域２６ａの第１主面２０ａ側に、不純物拡散層４９を形成する（図８（Ｂ））。

次に、図３（Ｃ）を参照して説明したのと同様に、第１層導電プラグ５２、貫通電極用プラグ５４ｂ、貫通電極５４ａ及び第１層周辺プラグ５６を形成する（図８（Ｃ））。

以降の工程は、第１実施形態の半導体装置の製造方法と同様であるので、説明を省略する。

第２実施形態の半導体装置の製造方法によれば、中央領域２４を取り囲む周辺酸化膜３６は、貫通分離部３４と同時に形成されるので、工程増を招かずに、耐湿性がより優れた半導体装置を提供することができる。

（第３実施形態の半導体装置の構造）
図９を参照して、第３実施形態の半導体装置について説明する。図９は、第３実施形態の半導体装置を説明するための概略図であって、主要部の切断端面を示している。

第３実施形態の半導体装置は、周辺領域の構造が、第１実施形態と異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明を省略する。

第３実施形態の半導体装置１２では、半導体基板２０の周辺領域２６に、第１主面２０ａから第２主面２０ｂにわたって、中央領域２４を取り囲む周辺酸化膜３７が形成されている。さらに、第３実施形態の半導体装置１２は、周辺酸化膜３７内に、第１主面２０ａから第２主面２０ｂにわたって、周辺貫通電極５６ａを備えている。

周辺配線１１０は、周辺貫通電極５６ａに接続されている。

第３実施形態の半導体装置１２によれば、周辺領域２６に周辺酸化膜が形成されているため、チップ領域２２の側面２２ｃ及び１００ｃは、酸化膜３７及び１００で覆われる構造となる。周辺酸化膜３７と配線絶縁膜１００は、ともに酸化膜である。このため、チップ領域２２の側面２２ｃ及び１００ｃには、シリコンと酸化膜の界面が存在しない。この結果、金属膜８０と半導体基板２０との界面から水分が浸入した場合であっても、酸化膜でその内部への侵入を防ぐことができる。

また、周辺酸化膜３７内に周辺貫通電極５６ａを備えているので、金属膜８０を電気的に浮かせた状態にすることができる。また、裏面である第２主面２０ｂ側に配線パターンを形成することによって、メタル封止後であっても、金属膜８０の電位を任意の値に設定することができる。

（第３実施形態の半導体装置の製造方法）
図１０を参照して、第３実施形態の半導体装置の製造方法について説明する。図１０（Ａ）及び（Ｂ）は、第３実施形態の半導体装置の製造方法を説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を示している。

第３実施形態の半導体装置の製造方法は、周辺領域についての工程が第１実施形態と異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明を省略する。

貫通分離溝３３を形成する工程では、半導体基板２０ｃの周辺領域２６を合わせてエッチングして、中央領域２４を取り囲み、かつ貫通分離溝３３と同じ深さの周辺貫通溝３９を形成する。

貫通分離部３４を形成する工程では、貫通分離溝３３を埋め込むとともに、周辺貫通溝３９を埋め込んで周辺酸化膜３７を形成する（図１０（Ａ））。

その後、第１実施形態と同様に素子を形成する。なお、第３実施形態の半導体装置の製造方法では、周辺領域２６に不純物拡散層は形成されない。

素子用コンタクトホール５１、貫通電極用ホール５３及び第１層周辺溝５５を形成する工程では、第１層周辺溝５５を第１層間絶縁膜５０から周辺酸化膜３７に渡って形成し、周辺貫通溝３９の底面３９ａを露出させる。

導電プラグ及び周辺プラグを形成する工程では、さらに周辺貫通溝３５を埋め込んで、周辺酸化膜３７内に周辺貫通電極５６ａを形成する（図１０（Ｂ））。

以降の工程は、第１実施形態の半導体装置の製造方法と同様なので、説明を省略する。

また、第３実施形態の半導体装置の製造方法によれば、シリコン基板の周囲の周辺酸化膜及び周辺貫通電極は、貫通分離部及び貫通電極と同時に形成できるので、工程数の増大を招かない。

（第３実施形態の変形例）
図１１を参照して、第３実施形態の半導体装置の変形例について説明する。この変形例の半導体装置は、第２主面側の構造が、図１３を参照して説明した第３実施形態の半導体装置と異なっていて、それ以外の点は、同様なので重複する説明を省略する。

変形例の半導体装置１３は、第２主面２０ｂ上に裏面絶縁膜１３０と、裏面絶縁膜１３０上に外部端子９０を備えている。裏面絶縁膜１３０内には、外部端子９０と貫通電極５４ａを電気的に接続する裏面配線パターン１４０が形成されている。

外部端子９０を形成する前に以下の工程を行う。

先ず、第２主面２０ｂ上に第１裏面絶縁膜１３２を形成する。

次に、第１裏面絶縁膜１３２に貫通電極５４ａを露出する裏面コンタクトホール１３３を開口する。

次に、裏面コンタクトホール１３３を埋め込み、さらに、第１裏面絶縁膜１３２上に裏面配線パターン１４０を形成する。

次に、第１裏面絶縁膜１３２上に、裏面配線パターン１４０を覆う第２裏面絶縁膜１３６を形成する。第１裏面絶縁膜１３２及び第２裏面絶縁膜１３６により、裏面絶縁膜１３０が構成される。

次に、第２裏面絶縁膜１３６に裏面配線パターン１４０の部分を露出するビアホール１３７を形成する。

次に、ビアホール１３７を導電体１３８で埋め込み、さらに、導電体１３８上に外部端子９０を形成する。

この変形例の構成によれば、素子及び配線パターンを変更することなく、裏面配線パターンのパターニングによって、外部端子の配列を変更することができる。

なお、裏面絶縁膜１３０、裏面配線パターン１４０などを形成する各工程は、第１主面２０ａ側の層間絶縁膜、チップ配線を形成するのと同様の、従来周知の任意好適な方法で行えば良い。

ここでは、第３実施形態の変形例として説明したが、この変形例は、第１実施形態及び第２実施形態についても適用可能である。

また、上記の各実施形態について、金属膜８０、第ｋ層配線、第ｋ層周辺配線、第ｋ層導電プラグ、第ｋ層周辺プラグ及び上層周辺プラグの形成は、例えば従来周知のダマシンプロセスを用いて、銅配線として形成しても良い。

第１実施形態の半導体装置の概略図である。 第１実施形態の半導体装置の製造方法を示す工程図（その１）である。 第１実施形態の半導体装置の製造方法を示す工程図（その２）である。 第１実施形態の半導体装置の製造方法を示す工程図（その３）である。 第１実施形態の半導体装置の製造方法を示す工程図（その４）である。 第１実施形態の半導体装置の製造方法を示す工程図（その５）である。 第２実施形態の半導体装置の概略図である。 第２実施形態の半導体装置の製造方法を示す工程図である。 第３実施形態の半導体装置の概略図である。 第３実施形態の半導体装置の製造方法を示す工程図である。 第３実施形態の半導体装置の変形例を示す概略図である。

符号の説明

１０、１１、１２、１３ 半導体装置
２０、２０ｃ 半導体基板
２０ａ 第１主面
２０ｂ、５４ａｂ 第２主面
２２ チップ領域
２４ 中央領域
２６ 周辺領域
２６ａ 第１周辺領域
２６ｂ 第２周辺領域
２８ ダイシング領域
２９ ダイシングライン
３０ ｎウェル
３１ 素子分離溝
３２ 素子分離膜
３３ 貫通分離溝
３４ 貫通分離部
３５、３９ 周辺貫通溝
３５ａ、３９ａ 底面
３６、３７ 周辺酸化膜
４０ 素子
４０ａ ＰＭＯＳ
４０ｂ ＮＭＯＳ
４２ａ、４２ｂ ゲート絶縁膜
４４ａ、４４ｂ ゲート電極
４６ａ、４６ｂ、４８、４９ 不純物拡散層
５０ 第１層間絶縁膜
５２ 第１層導電プラグ
５４ａ 貫通電極
５４ｂ 貫通電極用プラグ
５５ 第１層周辺溝
５６ａ 周辺貫通電極
５６、５６ｂ 第１層周辺プラグ
５８ 第１層配線
５９ 第１層周辺配線
６０ 第２層間絶縁膜
６２ 第２層導電プラグ
６５ 第２層周辺溝
６６ 第２層周辺プラグ
６８ 第２層配線
６９ 第２層周辺配線
７０ 上層絶縁膜
７５ 上層周辺溝
７６ 上層周辺プラグ
８０ 金属膜
９０ 外部端子
１００ 配線絶縁膜
１００ａ 上面
１００ｂ 下面
１００ｃ 側面
１１０ 周辺配線
１２０ チップ配線
１３０ 裏面絶縁膜
１４０ 裏面配線パターン

Claims (18)

1. ダイシング領域と、該ダイシング領域で画成されるチップ領域とが設定された半導体基板であって、前記チップ領域が、中央領域と、該中央領域の周囲に周辺領域とを有する当該半導体基板と、
   該半導体基板の一方の主表面である第１主面側の前記中央領域に形成された素子と、
   前記半導体基板の前記中央領域に、前記第１主面から、該第１主面の反対側の主表面である第２主面に渡って形成された貫通分離部と、
   該貫通分離部内に、前記第１主面から前記第２主面に渡って形成された貫通電極と、
   前記半導体基板の前記第１主面上に形成された配線絶縁膜と、
   前記周辺領域の前記配線絶縁膜に、上面から下面に渡って、前記中央領域を取り囲むように形成された周辺配線と、
   前記中央領域の前記配線絶縁膜に形成されたチップ配線と、
   前記配線絶縁膜の上面及び側面上に形成された金属膜と
   を備えることを特徴とする半導体装置。
2. 前記半導体基板の前記周辺領域の第１主面側に、不純物拡散層を備え、
   前記周辺配線は、前記不純物拡散層に電気的に接続されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記周辺領域の前記半導体基板に、前記第１主面から前記第２主面に渡って、前記中央領域を取り囲む周辺酸化膜が形成されている
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記周辺領域は、前記中央領域に隣接する第１周辺領域と、該第１周辺領域を取り囲む第２周辺領域とを備え、
   前記半導体基板の、前記第１周辺領域の第１主面側に、不純物拡散層を備え、
   前記周辺配線は、前記不純物拡散層に電気的に接続されていて、及び
   前記第２周辺領域には、前記第１主面から前記第２主面に渡って、周辺酸化膜が形成されている
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記周辺酸化膜内に、前記第１主面から前記第２主面に渡って、周辺貫通電極を備え、
   前記周辺配線は、前記周辺貫通電極に電気的に接続されている
   ることを特徴とする請求項３に記載の半導体装置。
6. 前記半導体基板の厚みが最大でも１０μｍである
   ことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記第２主面上に形成された、裏面絶縁膜と、
   該裏面絶縁膜上に形成された、外部端子と、
   前記裏面絶縁膜の前記中央領域に形成された、前記外部端子と前記貫通電極を電気的に接続する裏面配線と
   を備えることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
8. 中央領域、及び該中央領域の周囲に周辺領域を有するチップ領域が複数設定された半導体基板を用意する工程と、
   該半導体基板の前記中央領域に、一方の主表面である第１主面から該第１主面の反対側の主表面である第２主面に向かって貫通分離溝を形成する工程と、
   該貫通分離溝内を酸化膜で埋め込んで貫通分離部を形成する工程と、
   前記半導体基板の前記第１主面側の前記中央領域に素子を形成する工程と、
   前記半導体基板の前記第１主面上に、配線絶縁膜と、前記周辺領域の前記配線絶縁膜に、上面から下面に渡って、前記中央領域を取り囲む周辺配線と、前記配線絶縁膜の前記中央領域にチップ配線とを形成するとともに、前記貫通分離部内に貫通電極を形成する工程と、
   前記配線絶縁膜の上面及び側面上に金属膜を形成する工程と、
   前記半導体基板を前記第２主面側から前記貫通電極が露出するまで薄膜化する工程と
   を備えることを特徴とする半導体装置の製造方法。
9. 前記配線絶縁膜と、前記周辺配線と、前記チップ配線と、前記貫通電極を形成する工程は、
   前記半導体基板の前記第１主面上に、第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜の前記中央領域に、前記素子の部分を露出する素子用コンタクトホールと、前記貫通分離溝の底部を露出する貫通電極用ホールとを形成し、及び、前記第１層間絶縁膜の前記周辺領域に、前記第１主面を露出する第１層周辺溝を形成する工程と、
   前記素子用コンタクトホールを導電体で埋め込んで第１層導電プラグを形成し、前記貫通電極用ホールを埋め込んで、前記貫通分離部の内部に前記貫通電極を形成するとともに、第１層間絶縁膜内に貫通電極用プラグを形成し、さらに、前記第１層周辺溝を埋め込んで、第１層周辺プラグを形成する工程と、
   前記第１層間絶縁膜上に、第１層配線を形成することにより、該第１層配線、前記第１層導電プラグ及び前記貫通電極用プラグからなる前記チップ配線を形成するとともに、前記第１層周辺プラグを覆う第１層周辺配線を形成する工程と、
   前記第１層間絶縁膜上に、前記第１層配線及び前記第１層周辺配線を覆う上層絶縁膜を形成することにより、前記第１層間絶縁膜及び前記上層絶縁膜が積層された前記配線絶縁膜を形成する工程と、
   前記上層絶縁膜の前記周辺領域に、前記第１層周辺配線を露出し、かつ前記中央領域を取り囲む上層周辺溝を形成する工程と、
   前記上層周辺溝を埋め込んで、上層周辺プラグを形成することにより、該上層周辺プラグ、前記第１層周辺プラグ及び前記第１層周辺配線からなる前記周辺配線を形成する工程と、
   を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記チップ配線は、ｎ層構造（ｎは２以上の整数）であり、
    前記配線絶縁膜と、前記周辺配線と、前記チップ配線と、前記貫通電極を形成する工程は、
    前記半導体基板の前記第１主面上に、第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜の前記中央領域に、前記素子の部分を露出する素子用コンタクトホールと、前記貫通分離溝の底部を露出する貫通電極用ホールとを形成し、及び、前記第１層間絶縁膜の前記周辺領域に、前記第１主面を露出する第１層周辺溝を形成する工程と、
    前記素子用コンタクトホールを導電体で埋め込んで第１層導電プラグを形成し、前記貫通電極用ホールを埋め込んで、前記貫通分離部の内部に前記貫通電極を形成するとともに、第１層間絶縁膜内に貫通電極用プラグを形成し、さらに、前記第１層周辺溝を埋め込んで、第１層周辺プラグを形成する工程と、
    前記第１層間絶縁膜上に、第１層配線を形成するとともに、前記第１層周辺プラグを覆う第１層周辺配線を形成する工程と、
    第ｋ−１層間絶縁膜（ｋは２以上ｎ以下の整数）上に、第ｋ−１層配線及び第ｋ−１層周辺配線を覆う第ｋ層間絶縁膜を形成する工程と、前記第ｋ層間絶縁膜の前記周辺領域に、前記第ｋ−１層周辺配線を露出し、かつ前記中央領域を取り囲む第ｋ層周辺溝を形成する工程と、前記第ｋ層周辺溝を埋め込んで、第ｋ層周辺プラグを形成する工程とをｋを２からｎまで変化させて繰り返し行い、
    第ｎ層間絶縁膜上に、第ｎ層配線及び前記第ｎ層周辺配線を覆う上層絶縁膜を形成することにより、前記第１〜ｎ層間絶縁膜及び前記上層絶縁膜が積層された前記配線絶縁膜を形成し、前記貫通電極用プラグ、第１〜ｎ層導電プラグ及び第１〜ｎ層配線からなる前記チップ配線を得る工程と、
    前記上層絶縁膜の前記周辺領域に、前記第ｎ層周辺配線を露出し、かつ前記中央領域を取り囲む上層周辺溝を形成する工程と、
    前記上層周辺溝を埋め込んで、上層周辺プラグを形成することにより、該上層周辺プラグ、前記第１〜ｎ層周辺プラグ及び前記第１〜ｎ層周辺配線からなる前記周辺配線を形成する工程と、
    を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
11. 前記素子を形成する工程では、前記周辺領域の前記第１主面側に、不純物拡散層を形成する
    ことを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記貫通分離溝を形成する工程では、前記半導体基板の前記周辺領域を合わせてエッチングして、前記中央領域を取り囲み、かつ前記貫通分離溝と同じ深さの周辺貫通溝を形成し、
    前記貫通分離部を形成する工程では、前記周辺貫通溝を埋め込んで周辺酸化膜を形成する
    ことを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置の製造方法。
13. 前記周辺領域として、前記中央領域に隣接する第１周辺領域と、該第１周辺領域を取り囲む第２周辺領域を設定し、
    前記貫通分離溝を形成する工程では、前記半導体基板の前記第２周辺領域を合わせてエッチングして、前記中央領域を取り囲み、かつ前記貫通分離溝と同じ深さの周辺貫通溝を形成し、
    前記貫通分離部を形成する工程では、前記周辺貫通溝を埋め込んで周辺酸化膜を形成し、
    前記素子を形成する工程では、前記第１周辺領域の前記第１主面側に、不純物拡散層を形成する
    ことを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置の製造方法。
14. 前記第１層周辺溝を形成する工程では、前記第１層周辺溝を前記周辺酸化膜内に、前記貫通電極用ホールと同じ深さまで形成し、
    前記導電プラグ及び前記第１層周辺プラグを形成する工程では、前記第１層周辺溝を合わせて埋め込んで、前記周辺酸化膜内に周辺貫通電極を形成する
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
15. 前記半導体基板を薄膜化する工程では、前記半導体基板の厚みを最大でも１０μｍにする
    ことを特徴とする請求項８〜１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記貫通電極の第２主面上に外部端子を形成する工程
    をさらに備えることを特徴とする請求項８〜１５のいずれか一項に記載の半導体装置の製造方法。
17. 前記半導体基板の前記第２主面上に第１裏面絶縁膜を形成する工程と、
    該第１裏面絶縁膜に前記貫通電極を露出する裏面コンタクトホールを開口する工程と、
    前記裏面コンタクトホールを埋め込み、さらに、前記第１裏面絶縁膜上に裏面配線を形成する工程と、
    前記第１裏面絶縁膜上に、前記裏面配線を覆う第２裏面絶縁膜を形成する工程と、
    該第２裏面絶縁膜に前記裏面配線の部分を露出するビアホールを形成する工程と、
    該ビアホールを導電体で埋め込み、さらに、該導電体上に外部端子を形成する工程と
    をさらに備えることを特徴とする請求項８〜１５のいずれか一項に記載の半導体装置の製造方法。
18. 前記外部端子を形成した後、
    前記チップ領域間のダイシング領域で、ダイシングを行ってチップ領域ごとに個片化する
    ことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。

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