CN108573915A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。当在电路区域中形成在比元件分离用的槽深的槽内形成且将布线与半导体基板电连接的基板接触插塞的情况下，防止由于基板接触开口率不足引起的基板接触插塞的电阻值的增大。将连接到布线(M1)和半导体基板(SB)并且不构成电路的基板接触插塞(SP2)形成于半导体芯片区域的边缘部的密封环区域(1B)。将基板接触插塞(SP2)埋入于比元件分离用的槽(D1)深的槽(D2)内。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别涉及一种应用于包括基板接触插塞的半导体装置而有效的技术。
背景技术
存在一种在半导体基板的主面具有元件分离(Deep Trench Isolation；DTI，深沟槽隔离)结构的半导体装置，该元件分离结构在作为槽部的深度相对于槽部的宽度的比即深宽比而具有高于1的高深宽比的槽部内形成有绝缘膜。另外，公知了一种基板接触插塞，该基板接触插塞形成于在半导体基板的主面形成的这样的深的槽内，且在该槽的底面连接于半导体基板。
另外，作为用于防止由于为了切削半导体晶圆得到多个半导体芯片而进行的切割工序而引起水分侵入到半导体芯片的电路区域、以及由于该切割工序而引起该电路区域被金属污染等的结构，公知了一种形成于半导体芯片的外周部的由金属构件等构成的密封环。
在专利文献1(日本特开2011-66067号公报)以及专利文献2(日本特开2011-151121号公报)中，记载了使用深的槽来进行元件分离。
在专利文献3(日本特开2015-37099号公报)中，记载了在深的槽内形成插塞，并将该插塞连接到半导体基板。
在专利文献4(日本特开平8-37289号公报)中，记载了密封环的结构。
现有技术文献
专利文献
专利文献1：日本特开2011-66067号公报
专利文献2：日本特开2011-151121号公报
专利文献3：日本特开2015-37099号公报
专利文献4：日本特开平8-37289号公报
发明内容
发明所要解决的课题
在电路区域中，为了在比其他元件分离槽更深的槽内形成基板接触插塞，考虑通过干法蚀刻而形成从半导体基板上的层间绝缘膜的上表面到达半导体基板的较深位置的该槽。在该情况下，在该槽的底部形成具有绝缘性的变质层，由此，存在在基板接触插塞与半导体基板之间引起连接不良、半导体装置不再正常工作的问题。
其他目的和新颖的特征将根据本说明书的叙述以及附图而变得明确。
用于解决课题的技术方案
如果简单说明在本申请中公开的实施方式中的代表性的实施方式的概要，则如下所述。
一个实施方式的半导体装置，在密封环区域形成连接于布线和半导体基板且不构成电路的基板接触插塞。
发明效果
根据在本申请中公开的一个实施方式，能够提高半导体装置的可靠性。特别是，能够防止发生电路区域的基板接触插塞的连接不良。
附图说明
图1是说明作为本发明的实施方式1的半导体装置的俯视图。
图2是说明作为本发明的实施方式1的半导体装置的俯视图。
图3是说明作为本发明的实施方式1的半导体装置的俯视图。
图4是图2的A-A线处的剖视图。
图5是作为本发明的实施方式1的半导体装置的制造工序中的剖视图。
图6是接着图5的半导体装置的制造工序中的剖视图。
图7是接着图6的半导体装置的制造工序中的剖视图。
图8是接着图7的半导体装置的制造工序中的剖视图。
图9是接着图8的半导体装置的制造工序中的剖视图。
图10是接着图9的半导体装置的制造工序中的剖视图。
图11是接着图10的半导体装置的制造工序中的剖视图。
图12是接着图11的半导体装置的制造工序中的剖视图。
图13是说明作为本发明的实施方式1的变形例1的半导体装置的俯视图。
图14是说明作为本发明的实施方式1的变形例2的半导体装置的剖视图。
图15是说明作为本发明的实施方式1的变形例3的半导体装置的剖视图。
图16是说明作为本发明的实施方式2的半导体装置的制造工序的剖视图。
图17是接着图16的半导体装置的制造工序中的剖视图。
图18是接着图17的半导体装置的制造工序中的剖视图。
图19是说明作为本发明的实施方式2的变形例1的半导体装置的剖视图。
图20是说明作为本发明的实施方式2的变形例2的半导体装置的剖视图。
图21是说明作为本发明的实施方式2的变形例3的半导体装置的剖视图。
图22是说明作为本发明的实施方式2的变形例4的半导体装置的剖视图。
图23是说明作为本发明的实施方式2的变形例5的半导体装置的剖视图。
图24是说明作为本发明的实施方式3的半导体装置的剖视图。
图25是说明作为本发明的实施方式3的变形例1的半导体装置的剖视图。
图26是说明作为本发明的实施方式3的变形例2的半导体装置的俯视图。
图27是说明作为本发明的实施方式3的变形例3的半导体装置的俯视图。
图28是说明作为本发明的实施方式3的变形例4的半导体装置的俯视图。
图29是说明作为本发明的实施方式3的变形例5的半导体装置的俯视图。
图30是说明作为本发明的实施方式3的变形例5的半导体装置的剖视图。
图31是说明作为比较例的半导体装置的剖视图。
标记说明
1A 电路区域
1B 密封环区域
1C 划片区域
D1～D3 槽
EI 元件分离区域
M1～M4 布线
SB 半导体基板
SP1～SP6 基板接触插塞
具体实施方式
在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该提及的数量，也可以是该提及的数量以上或以下。进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。
下面，根据附图，详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的构件附加同一标号，省略其重复说明。另外，在以下的实施方式中，除在特别需要时以外，原则上不重复同一或者相同的部分的说明。
本申请的半导体装置主要涉及一种半导体芯片的密封环区域的结构。在以下的实施方式中，有时使用如图1、图2以及图4那样地示出通过进行切割而实施的单片化前的半导体晶圆的结构的图来进行说明，但本实施方式的半导体装置不仅包括半导体晶圆，还包括切割工序后的半导体芯片(参照图3)。
(实施方式1)
＜关于半导体装置的结构＞
下面，使用图1～图4来说明本实施方式的半导体装置的结构。图1～图3是说明作为本发明的实施方式1的半导体装置的俯视图。图4是说明本实施方式的半导体装置的剖视图。图4是图2的A-A线处的剖视图。在图4中，从左起示出电路区域1A、密封环区域1B、划片区域(划片槽)1C以及密封环区域1B。
在图1中示出包括本实施方式的半导体装置的半导体晶圆WF的俯视图以及抽出了阵列状地排列于半导体晶圆WF的主面的多个芯片区域CHR中的一个的放大俯视图。在俯视图中，各芯片区域CHR具有矩形形状，具有电路区域1A以及密封环区域1B。半导体基板SB是由单晶硅(Si)构成的p型的基板，具有形成有晶体管等半导体元件的一侧的第1面即主面以及其相反一侧的第2面即反面(背面)。
此外，关于本申请中提到的半导体晶圆WF，存在意味着单片化之前的圆板状的基板的情况以及意味着单片化之前的圆板状的基板及形成于该基板上的包括半导体元件和布线层等的层叠结构的情况。相对地，关于本申请中提到的半导体基板SB(参照图4)，存在意味着构成半导体晶圆WF的基板的情况以及意味着经单片化的构成半导体芯片的基板的情况，在任何情况下，都不包括基板(例如，硅基板)上的半导体元件以及布线层等。
如图1所示，在俯视图中具有圆形状的半导体晶圆WF(半导体基板SB)在俯视图中的端部的一部分具有切缺(缺口)NT。另外，在半导体晶圆WF的主面，存在矩阵状地排列的多个芯片区域CHR。在俯视图中，各芯片区域CHR具有矩形形状，具有电路区域1A以及密封环区域1B。电路区域1A是形成有期望的模拟、数字电路的区域，是形成有构成电路的半导体元件、布线、接触插塞(导电性连接部)、基板接触插塞(基板连接部)、通路(ビア)(导电性连接部)等的区域。在俯视图中，各芯片区域CHR的电路区域1A位于环状的密封环区域1B的内侧。
密封环区域1B是为了防止在用切割刀片切削半导体晶圆WF时在密封环区域1B的内侧产生裂纹、水分侵入到电路区域1A以及电路区域1A被金属污染等而配置有金属布线以及基板接触插塞等的区域。因此，密封环区域1B环状地形成于芯片区域CHR的端部，保护芯片区域CHR的中心的电路区域1A。在一个方向上延伸的密封环区域1B的短边方向的宽度例如是6μm左右。
芯片区域CHR在沿着半导体晶圆WF的上表面的第1方向以及第2方向上并排配置有多个。第1方向以及第2方向相互正交。排列于半导体晶圆WF的上表面的多个芯片区域CHR彼此之间相互分离。相邻的芯片区域CHR彼此之间的区域是划片区域1C。换言之，划片区域1C是以密封环区域1B为边界而位于与电路区域1A相反的一侧的区域。即，各芯片区域CHR被划片区域1C包围。
另外，划片区域1C在第1方向或者第2方向上延伸。划片区域1C是其一部分沿着划片区域1C的延伸方向被切削的区域。即，划片区域1C是为了切断各芯片区域CHR而被去除一部分的区域。通过该切削而单片化了的各芯片区域CHR成为半导体芯片CHP(参照图3)。
在图2中放大地示出在第1方向上延伸的划片区域1C以及在第2方向上延伸的划片区域1C相交叉的部位。图2是放大地示出图1的由虚线包围的区域的俯视图。如图2所示，划片区域1C在第1方向或者第2方向上延伸，在第1方向上延伸的划片区域1C与在第2方向上延伸的划片区域1C相互正交。在一个方向上延伸的划片区域1C的短边方向的宽度例如是100μm左右。
在图3中示出作为对上述半导体晶圆WF(参照图1)进行切割工序而单片化的结果而得到的多个半导体芯片即半导体芯片CHP中的一个。在切割工序中，通过使用切割刀片来切削半导体晶圆的划片区域(划片槽)1C，从而将半导体晶圆分离成各个半导体芯片。如图3所示，半导体芯片CHP主要包括芯片区域CHR(参照图1)，在端部包括划片区域1C的一部分。
在上述切割工序中使用的切割刀片的宽度小于划片区域1C的短边方向的宽度。因此，即使在切割工序中进行切削，划片区域1C的一部分仍残留于半导体芯片CHP的端部。这是由于进行切削的范围存在偏差，需要避免切削密封环区域1B。
密封环区域1B是为了保护半导体芯片CHP的中央的电路区域1A而设置的区域，因此，以在俯视图中包围电路区域1A的周围的方式形成为环状。换言之，密封环区域1B沿着在俯视图中具有矩形形状的半导体芯片CHP的外周即4边形成为矩形。即，在俯视图中，密封环区域1B形成为框状，使用图4而后述的形成于密封环区域1B的布线以及通路也沿着密封环区域1B的延伸方向形成为环状。在这里，如图3所示，形成于密封环区域1B的基板接触插塞SP2在俯视图中也具有环状的矩形形状。即，基板接触插塞SP2具有4个延伸部，具有在半导体芯片CHP的角部附近将这些延伸部呈直角地连接而成的结构，以包围电路区域1A的方式连续地形成。
在图4中示出作为本实施方式的半导体装置的剖视图的且未切削划片区域1C的情况下的剖视图。图4是沿着密封环区域1B以及划片区域1C各自的短边方向的剖视图。在划片区域1C与电路区域1A之间存在密封环区域1B。
如图4所示，本实施方式的半导体装置具有由半导体基板SB以及通过外延生长法形成于半导体基板SB上的外延层(半导体层)构成的层叠基板。下面，将包括半导体基板SB以及半导体基板SB上的外延层的基板称为层叠基板。此外，半导体基板SB以及外延层由半导体构成，因此，也能够将该层叠基板称为半导体基板。该外延层具有依次形成于半导体基板SB上的p型半导体区域PR1、n型埋入区域NR以及p型半导体区域PR2。
在电路区域1A的p型半导体区域PR2的上部，形成有p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3。p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3分别是在p型半导体区域PR2的上表面、即层叠基板的上表面作为沟道区域而具有的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。p型低耐压晶体管Q1以及n型低耐压晶体管Q2是以比n型高耐压晶体管Q3低的电压来驱动的MOS型的场效应晶体管。n型高耐压晶体管Q3是例如具有45V的耐压的MOS型的场效应晶体管。在图4中，从左侧起依次示出p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3。
p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3分别通过埋入于在层叠基板的上表面形成的槽(分离槽)D1内的由绝缘膜构成的元件分离区域EI而相互分离。元件分离区域EI例如主要由氧化硅构成。在电路区域1A、密封环区域1B以及划片区域1C中的任一方都形成有元件分离区域EI。在划片区域1C中，并排形成有多个不用于元件分离的用途的伪元件分离区域EI。
在p型半导体区域PR2的上表面，相邻地形成有深度比槽D1深的n型阱W1以及p型阱W2，p型低耐压晶体管Q1形成于n型阱W1上，n型低耐压晶体管Q2形成于p型阱W2上。元件分离区域EI是较浅的元件分离部，具有例如STI(Shallow Trench Isolation，浅沟槽隔离)结构。
p型低耐压晶体管Q1具有隔着栅极绝缘膜形成于层叠基板上的栅极电极，栅极长度方向上的栅极电极的两侧的侧面被由绝缘膜构成的侧壁覆盖。另外，p型低耐压晶体管Q1具有以夹着该栅极电极的正下方的n型阱W1的上表面的方式形成的一对源极/漏极区域SD1。源极/漏极区域SD1是p型半导体区域，以比元件分离区域EI浅的深度形成。一对该源极/漏极区域SD1分别由相互相邻的延展区域以及扩散区域构成。该栅极绝缘膜例如由硅氧化膜、硅氮化膜或者其层叠结构构成，该栅极电极由多晶硅膜构成。
n型低耐压晶体管Q2具有隔着栅极绝缘膜形成于层叠基板上的栅极电极，栅极长度方向上的栅极电极的两侧的侧面被由绝缘膜构成的侧壁覆盖。另外，n型低耐压晶体管Q2具有以夹着该栅极电极的正下方的p型阱W2的上表面的方式形成的一对源极/漏极区域SD2。源极/漏极区域SD2是n型半导体区域，以比元件分离区域EI浅的深度形成。一对该源极/漏极区域SD2分别由相互相邻的延展区域以及扩散区域构成。该栅极绝缘膜例如由硅氧化膜、硅氮化膜或者其层叠结构构成，该栅极电极由多晶硅膜构成。
n型高耐压晶体管Q3具有隔着元件分离区域EI以及栅极绝缘膜形成于层叠基板上的栅极电极，栅极长度方向上的栅极电极的两侧的侧面被由绝缘膜构成的侧壁覆盖。n型高耐压晶体管Q3的栅极电极的栅极长度方向的长度大于p型低耐压晶体管Q1以及n型低耐压晶体管Q2各自的栅极长度方向的长度。另外，n型高耐压晶体管Q3的栅极绝缘膜的厚度与p型低耐压晶体管Q1以及n型低耐压晶体管Q2各自的栅极绝缘膜的厚度等同或者较厚。该栅极绝缘膜例如由硅氧化膜、硅氮化膜或者其层叠结构构成，该栅极电极由多晶硅膜构成。
n型高耐压晶体管Q3具有以夹着该栅极电极的正下方的p型半导体区域PR2的上表面的方式形成的源极区域SR以及漏极区域DR。源极区域SR以及漏极区域DR是n型半导体区域，以比元件分离区域EI浅的深度形成。在漏极区域DR与上述栅极电极的正下方的p型半导体区域PR2的上表面之间，设置有埋入于槽D1内的元件分离区域EI，在与该槽D1的侧面以及底面相邻的p型半导体区域PR2的表面，形成有n型偏置区域OF。
另外，源极区域SR在形成于p型半导体区域PR2的上表面的p型阱W3的上表面形成，在p型阱W3的上表面，形成有与源极区域SR相邻的p型扩散区域PD。n型偏置区域OF与p型阱W3在上述栅极电极的正下方相互分离。另外，在n型高耐压晶体管Q3的正下方的n型埋入区域NR与p型半导体区域PR2之间，形成有p型埋入区域PR3。源极区域SR由相互相邻的延展区域以及扩散区域构成。
分别构成源极/漏极区域SD1、SD2以及源极区域SR的扩散区域和与该扩散区域相邻的延展区域相比杂质浓度较高。这样，源极/漏极区域SD1、SD2以及源极区域SR分别具有包括杂质浓度高的扩散区域和杂质浓度低的延展区域的LDD(Lightly Doped Drain，轻掺杂漏极)结构。
p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3各自的作为源极/漏极区域的上表面且从各栅极电极以及侧壁露出的上表面被硅化物层S1覆盖。另外，各栅极电极的上表面被硅化物层S1覆盖。硅化物层S1是例如使Co(钴)或者Ni(镍)等金属与Si(硅)反应而形成的导体层。在划片区域1C中，在从元件分离区域EI露出的p型半导体区域PR2的上表面，形成有p型扩散区域PD，划片区域1C的元件分离区域EI以及p型扩散区域PD各自的上表面被绝缘膜IF1覆盖。绝缘膜IF1例如由氧化硅膜或者氮化硅膜构成，是为了防止在p型扩散区域PD的上表面形成硅化物层而设置。
在层叠基板上，以覆盖p型低耐压晶体管Q1、n型低耐压晶体管Q2、n型高耐压晶体管Q3以及绝缘膜IF1的方式，形成有例如主要由氧化硅膜构成的层间绝缘膜(接触层间膜)CL。使层间绝缘膜CL的上表面平坦化。在电路区域1A中，形成有多个从层间绝缘膜CL的上表面形成至下表面并且贯通层间绝缘膜CL的接触孔(连接孔)CH，由埋入于这些接触孔CH内的导体膜构成的接触插塞(导电性连接部)CP在层叠基板上形成有多个。接触插塞CP通过主要由W(钨)膜构成的金属膜(导体膜)而构成。
多个接触插塞CP分别与例如p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3中的各晶体管连接。即，多个接触插塞CP分别经由硅化物层S1连接于p型低耐压晶体管Q1的栅极电极、n型低耐压晶体管Q2的栅极电极、n型高耐压晶体管Q3的栅极电极、源极/漏极区域SD1、SD2、源极区域SR或者漏极区域DR各自的上表面。硅化物层S1具有使各栅极电极、源极/漏极区域SD1、SD2、源极区域SR或者漏极区域DR各自与接触插塞CP之间的连接电阻降低的作用。
接触插塞CP例如具有圆柱状的形状，1个接触插塞CP的直径、即沿着半导体基板SB的主面的方向(横向、水平方向)上的宽度的平均值例如是0.1μm左右。此外，在图4中，未图示出连接到p型低耐压晶体管Q1以及n型低耐压晶体管Q2各自的栅极电极的接触插塞CP。另外，在划片区域1C中未形成有接触插塞CP，在本实施方式中，在密封环区域1B中也未形成有接触插塞CP。各接触插塞CP的上表面与层间绝缘膜CL的上表面在大致同一平面平坦化。
在层间绝缘膜CL上，形成有包括多根布线M1以及覆盖各布线M1的侧面和上表面的层间绝缘膜IL1的第1布线层。另外，第1布线层包括贯通层间绝缘膜IL1而连接到布线M1的上表面的通路V1。层间绝缘膜IL1例如由氧化硅膜构成，布线M1例如主要由Al(铝)构成，通路V1例如主要由W(钨)构成。布线M1的下表面的一部分连接于接触插塞CP的上表面。布线M1的横向的宽度大于接触插塞CP以及通路V1各自的横向的宽度。各通路V1的上表面与层间绝缘膜IL1的上表面在大致同一平面平坦化。
在第1布线层上，依次层叠由与第1布线层相同的结构构成的第2布线层以及第3布线层。即，第2布线层包括连接到通路V1的上表面的布线M2、覆盖布线M2的层间绝缘膜IL2以及贯通层间绝缘膜IL2而连接到布线M2的上表面的通路V2。另外，第3布线层包括连接到通路V2的上表面的布线M3、覆盖布线M3的层间绝缘膜IL3以及贯通层间绝缘膜IL3而连接到布线M3的上表面的通路V3。在第3布线层上，形成有多根连接到通路V3的上表面的布线M4。布线M4是主要由Al(铝)构成的布线图案。
布线M4的上表面和侧面以及层间绝缘膜IL3的上表面被依次形成于层间绝缘膜IL3上的钝化膜PF以及聚酰亚胺膜PI覆盖。但是，除了划片区域1C的端部之外，划片区域1C的层间绝缘膜IL3的上表面从钝化膜PF露出。另外，在划片区域1C中未形成有聚酰亚胺膜PI。此外，在结合焊盘部(未图示)处，去除钝化膜PF以及聚酰亚胺膜PI，能够将结合导线等连接到布线M4的上表面。
电路区域1A的布线M1～M4、通路V1～V3以及接触插塞CP相互电连接。即，布线M4经由通路V3、布线M3、通路V2、布线M2、通路V1、布线M1、接触插塞CP以及硅化物层S1而电连接于半导体元件，构成电路。
在这里，在一部分元件分离区域EI的上表面，形成有多个从元件分离区域EI的上表面到达半导体基板SB的中途深度为止的槽D2。即，槽D2贯通元件分离区域EI、p型半导体区域PR2、n型埋入区域NR以及p型半导体区域PR1。槽D2还能够形成于层叠基板的上表面。从层叠基板的最上表面至槽D2的底面的深度比从层叠基板的最上表面至槽D1的底面的深度深。即，槽D2的深度大于槽D1的深度。将层间绝缘膜CL的一部分埋入于各槽D2各自的内侧的一部分。此外，在划片区域1C中，形成有槽D1，但未形成有槽D2。
在多个槽D2中的、被用作元件分离部的槽D2的内侧，形成有被层间绝缘膜CL包围的空隙(中空部)。即，该槽D2的底面以及侧面被层间绝缘膜CL覆盖。下面，有时将被用作元件分离部的槽D2称为DTI(Deep Trench Isolation，深沟槽隔离)结构。DTI结构例如是为了将由p型低耐压晶体管Q1以及n型低耐压晶体管Q2构成的CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)与n型高耐压晶体管Q3电分离而形成的。另外，DTI结构例如是为了防止半导体元件与下述的基板接触插塞SP1在横向上电连接而形成的。DTI结构具有包括空隙的结构，因此，与用层间绝缘膜CL完全埋入槽D2内的结构相比，具有更高的绝缘性。
另外，将基板接触插塞(基板连接部)SP1或者SP2埋入于多个槽D2中的一部分槽D2内。即，将层间绝缘膜CL的一部分埋入于一部分槽D2内，在该槽D2内，形成有从层间绝缘膜CL的上表面通过槽D2内到达槽D2的底面的作为接触孔(基板接触槽、连接孔)的槽D3，在槽D3内，埋入有连接到半导体基板SB的上表面的由导体膜构成的基板接触插塞SP1或者SP2。即，槽(基板接触槽、接触孔、连接孔)D3形成于在俯视图中与槽D2重叠的范围内，从槽D2的侧面分离地形成。在槽D3的侧面与槽D2的侧面之间，形成有层间绝缘膜CL的一部分。基板接触插塞SP1、SP2分别通过主要由W(钨)膜构成的金属膜(导体膜)而构成。
槽D3的一部分由槽D2内的上述空隙构成。基板接触插塞SP1、SP2是从层间绝缘膜CL的上表面的高度形成至槽D2的底面，是通过将导体膜填充到槽D2内的上述空隙内而形成的。基板接触插塞SP1、SP2在槽D2的底面与半导体基板SB电连接。槽D3从相比槽D2更靠上方的位置形成至作为比槽D2的底面更深的位置的半导体基板SB的中途深度。即，从层叠基板的最上表面至槽D3的底面的深度比从层叠基板的最上表面至槽D2的底面的深度深。即，槽D3的深度大于槽D2的深度。
在电路区域1A中，作为用于对半导体基板SB施加规定的电压的导电性连接部，将多个基板接触插塞SP1设置多个。基板接触插塞SP1的上表面连接于布线M1的下表面。即，基板接触插塞SP1电连接于半导体基板SB和布线M1，构成电路。
另外，作为本实施方式的主要特征之一，在密封环区域1B中，形成有基板接触插塞SP2。基板接触插塞SP2未电连接于电路区域1A的p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3等半导体元件以及电路区域1A的布线M1～M4等。
另外，在密封环区域1B中，形成有布线M1～M4以及通路V1～V3，这些导体膜与连接到布线M1的下表面的基板接触插塞SP2电连接。但是，密封环区域1B的布线M1～M4以及通路V1～V3未电连接于电路区域1A的p型低耐压晶体管Q1、n型低耐压晶体管Q2以及n型高耐压晶体管Q3等半导体元件以及电路区域1A的布线M1～M4等。即，密封环区域1B的基板接触插塞SP2、布线M1～M4以及通路V1～V3不构成电路，基板接触插塞SP2能够称为具有导电性的伪基板连接部(虚设基板接触插塞)。
在密封环区域1B以及划片区域1C中，未形成有基板接触插塞SP1，在电路区域1A以及划片区域1C中，未形成有基板接触插塞SP2。电路区域1A以及密封环区域1B各自的槽D2都贯通层间绝缘膜CL以及元件分离区域EI而到达至半导体基板SB的中途深度。即，槽D2、D3分别形成于在俯视图中与槽D1重叠的位置。
密封环区域1B的槽D2、D3以及基板接触插塞SP2沿着图3所示的密封环区域1B的平面布局地延伸，具有在俯视图中环状地形成的连续的图案。即，槽D2、D3以及基板接触插塞SP2在图4的进深方向上延伸。同样地，密封环区域1B的基板接触插塞SP2、布线M1～M4以及通路V1～V3沿着图3所示的密封环区域1B的平面布局地延伸，具有在俯视图中形成为环状的连续的图案。槽D2的短边方向的宽度例如是0.8μm，槽D3以及基板接触插塞SP2的短边方向的宽度例如是0.5μm。即，槽D3以及基板接触插塞SP2的短边方向的宽度大于接触插塞CP的直径。
关于基板接触插塞SP1，考虑具有在俯视图中在规定的方向上延伸的布局，但也可以具有在俯视图中未延伸的圆柱状的结构。在基板接触插塞SP1是在沿着半导体基板SB的主面的方向上延伸的图案的情况下，基板接触插塞SP1的短边方向的宽度例如与基板接触插塞SP2的短边方向的宽度相同。另外，在基板接触插塞SP1具有圆柱状的结构的情况下，基板接触插塞SP1的直径的平均值例如与基板接触插塞SP2的短边方向的宽度的大小相同。
在本实施方式的半导体装置中，使用接触插塞CP、布线M1～M4以及通路V1～V3等将电路区域1A的p型低耐压晶体管Q1、n型低耐压晶体管Q2、n型高耐压晶体管Q3以及无源元件(未图示)相互电连接，由此，在电路区域1A内构成期望的模拟/数字电路。
此外，在这里，作为基板接触插塞SP1、SP2的材料，例示出W(钨)，但埋入于槽D3内而构成基板接触插塞SP1、SP2的材料也可以是例如Cu(铜)或者多晶硅等。另外，在基板接触插塞SP2的正上方的布线M1的上表面有可能产生高低差，因此，密封环区域1B的通路V1优选避开基板接触插塞SP2的正上方地配置。
在本实施方式中，说明了在划片区域1C中不形成硅化物层S1、也不形成布线等金属膜的结构。但是，只要不对切割性造成不良影响，则也可以在划片区域1C中形成由栅极电极或者金属布线等形成的虚设图案、在制作半导体装置时使用的对准标记、或者在各种特性评价中使用的标记等。
＜关于半导体装置的制造方法＞
下面，使用图1、图3以及图5～图12来说明本实施方式的半导体装置的制造方法。图5～图12是本实施方式的半导体装置的制造工序中的剖视图。在图5～图12的各图中，从左起依次示出电路区域1A、密封环区域1B、划片区域(划片槽)1C以及密封环区域1B。划片区域1C是在半导体装置的制造工序中将半导体晶圆单片化时切削的区域，密封环区域1B是位于成为在切割工序中得到的半导体芯片的区域即半导体芯片区域的边缘部的区域，电路区域1A是形成构成电路的元件以及布线等的区域。
在半导体装置的制造工序中，首先，如图1以及图5所示，准备例如由单晶硅(Si)构成的p型的半导体基板SB、即半导体晶圆WF。半导体基板SB具有在后面的工序中形成有光电二极管以及晶体管等半导体元件的一侧的第1面即主面以及其相反一侧的第2面即反面(背面)。在半导体基板SB上，形成有p型杂质浓度比半导体基板SB低的外延层。外延层是通过外延生长法形成的p型的半导体层。半导体基板SB以及外延层构成层叠基板。
接下来，例如通过离子注入法，将n型杂质射入到外延层，从而在外延层的中途深度处形成n型埋入区域NR。比n型埋入区域NR靠下方的外延层是p型半导体区域PR1。接下来，例如通过离子注入法将p型杂质射入到外延层，从而从外延层的上表面至n型埋入区域NR的上部，在外延层内形成p型半导体区域PR2。由此，在半导体基板SB上依次形成p型半导体区域PR1、n型埋入区域NR以及p型半导体区域PR2。p型半导体区域PR1、PR2各自的杂质浓度比半导体基板SB的杂质浓度低。
接下来，如图6所示，在p型半导体区域PR2的上表面，通过使用硬掩模(未图示)的干法蚀刻法，形成多个槽D1。接下来，形成由埋入各槽D1内的绝缘膜构成的元件分离区域EI。元件分离区域EI例如由氧化硅膜构成，具有STI结构。在这里，分别在电路区域1A、密封环区域1B以及划片区域1C中形成多个元件分离区域EI。
接下来，例如通过离子注入法将n型杂质射入到电路区域1A的p型半导体区域PR2的上表面，从而在p型半导体区域PR2的上表面形成n型阱W1，例如通过离子注入法将p型杂质射入到电路区域1A的p型半导体区域PR2的上表面，从而在p型半导体区域PR2的上表面形成p型阱W2。另外，例如通过离子注入法将p型杂质以及n型杂质射入到电路区域1A的p型半导体区域PR2的上表面，从而在p型半导体区域PR2的上表面分别形成n型偏置区域OF以及p型阱W3。另外，在形成n型偏置区域OF以及p型阱W3的区域、即高耐压晶体管形成区域的n型埋入区域NR上，例如使用离子注入法来射入p型杂质，由此，形成p型埋入区域PR3。在分别进行形成n型阱W1、n型偏置区域OF、p型阱W2以及W3的离子注入工序之后，每次进行例如在氮气环境中的热处理。
其后，在n型阱W1上形成p型低耐压晶体管Q1，在p型阱W2上形成n型低耐压晶体管Q2，在形成有n型偏置区域OF以及p型阱W3的p型半导体区域PR2上形成n型高耐压晶体管Q3。由于这些晶体管没有本实施方式的主要特征，因此，下面简单地说明晶体管的制造工序。
在这些晶体管的形成工序中，首先，例如通过热氧化法等将由硅氧化膜或硅氮化膜或者它们的层叠膜构成的栅极绝缘膜形成于层叠基板的上表面。接下来，在栅极绝缘膜上形成多个栅极电极。栅极电极在例如通过CVD(Chemical Vapor Deposition，化学气相沉积)法等沉积多晶硅膜之后，通过离子注入法等将该多晶硅膜分别制作成n型或者p型。其后，使用光刻技术以及干法蚀刻法来将该多晶硅膜以及栅极绝缘膜加工成期望的图案。由此，形成由该多晶硅膜构成的各种栅极电极。
接下来，通过离子注入法等将p型杂质射入到n型阱W1的上表面，从而形成由p型半导体区域构成的一对源极/漏极区域SD1。另外，通过离子注入法等将n型杂质射入到p型阱W2的上表面，从而形成由n型半导体区域构成的一对源极/漏极区域SD2。另外，通过离子注入法等将n型杂质射入到n型偏置区域OF的上表面，从而形成由n型半导体区域构成的漏极区域DR，通过离子注入法等将n型杂质射入到p型阱W3的上表面，从而形成由n型半导体区域构成的源极区域SR。另外，通过离子注入法等将p型杂质射入到与源极区域SR相邻的p型阱W3的上表面，从而形成由p型半导体区域构成的p型扩散区域PD。
另外，在密封环区域1B以及划片区域1C中，在从元件分离区域EI露出的p型半导体区域PR2的上表面，也形成由p型半导体区域构成的p型扩散区域PD。在为了形成源极/漏极区域SD1、SD2、源极区域SR、漏极区域DR以及p型扩散区域PD而进行的各个离子注入工序之后，每次进行在氮气环境中的热处理。
在这里，由通过2个阶段的射入工序分别制作的延展区域以及扩散区域来分别形成源极/漏极区域SD1、SD2以及源极区域SR。延展区域与扩散区域相比，杂质浓度较低，位于构成晶体管的栅极电极侧，具有较浅的深度。根据以上所述，能够形成包括n型阱W1的上部的源极/漏极区域SD1以及栅极电极的p型低耐压晶体管Q1、包括p型阱W2的上部的源极/漏极区域SD2以及栅极电极的n型低耐压晶体管Q2以及包括源极区域SR、漏极区域DR以及栅极电极的n型高耐压晶体管Q3。此外，在形成上述延展区域之后并且在形成上述扩散区域之前，形成覆盖各栅极电极的侧面的由绝缘膜构成的侧壁。
接下来，如图7所示，通过进行公知的自对准硅化物工艺，形成覆盖露出的各扩散区域以及露出的各栅极电极各自的表面的硅化物层S1。即，首先，为了防止在划片区域1C中形成硅化物层S1，用绝缘膜IF1覆盖在划片区域1C中露出的p型扩散区域PD的上表面以及划片区域1C的元件分离区域EI的上表面。绝缘膜IF1例如通过CVD法而形成，是例如由氧化硅膜或者氮化硅膜构成的硅化物保护膜。
接下来，在半导体基板SB上的整个面上，例如使用溅射法来形成由Co(钴)或者Ni(镍)等构成的金属膜。该金属膜的膜厚例如是几十nm左右。其后，通过将层叠基板加热到500℃左右，从而使硅与该金属膜反应，由此，形成硅化物层S1。接下来，通过进行基于硫酸与过氧化氢水的混合液等的湿法蚀刻法等，从而去除形成于绝缘膜IF1、元件分离区域EI以及侧壁上的硅化物层。其后，通过进一步地进行800℃左右的热处理，从而将期望的硅化物层S1仅形成于各扩散区域以及各栅极电极各自的表面上。
接下来，如图8所示，例如通过CVD法来形成由氮化硅膜、氧化硅膜或者它们的层叠膜等构成的层间绝缘膜(接触层间膜)CL1。其后，进行例如基于CMP(Chemical MechanicalPolishing，化学机械研磨)法的平坦化处理，使层间绝缘膜CL1的上表面平坦化。接下来，通过使用光刻技术以及干法蚀刻法等的图案化工序，对层间绝缘膜CL1、元件分离区域EI、外延层以及半导体基板SB进行加工，从而形成槽D2。在这里，不仅在之后形成DTI结构的部位形成槽D2，还在基板接触插塞的形成部位形成槽D2。即，多个槽D2包括DTI结构形成用的槽以及基板接触插塞形成用的槽。
槽D2是贯通层间绝缘膜CL1、元件分离区域EI以及外延层而到达半导体基板SB的中途深度的较深的凹部。在这里，不将槽D2形成于划片区域1C，而形成于电路区域1A以及密封环区域1B。各槽D2的横向的宽度例如是0.8nm。此外，在形成槽D2之后，出于提高分离耐压等的目的，也可以通过离子注入法等在槽D2的底部形成p型半导体区域。
接下来，如图9所示，在层间绝缘膜CL1上进一步地通过CVD法等而形成(沉积)由氧化硅膜等构成的绝缘膜(层间绝缘膜)。由此，形成由层间绝缘膜CL1和其上的该绝缘膜构成的层间绝缘膜CL。在这里，通过形成该绝缘膜，从而用该绝缘膜覆盖各槽D2。其后，通过CMP法等而使层间绝缘膜CL的上表面平坦化。在图9中，将层间绝缘膜CL1与其上的绝缘膜一体化地示出，未图示它们的边界。
接下来，通过使用光刻技术以及干法蚀刻法来进行图案化，形成多个贯通层间绝缘膜CL的接触孔(连接孔)CH。在上述绝缘膜的沉积工序中，在槽D2的侧面以及底面沉积绝缘膜，但槽D2内不被绝缘膜完全埋入而是一部分中空。即，在槽D2内，隔着层间绝缘膜CL而形成空隙。与在后面的工序中在内部形成基板接触插塞的槽D2不同的槽D2内的层间绝缘膜CL以及空隙构成被用于元件分离的DTI结构。
多个接触孔CH分别在其底部使例如p型低耐压晶体管Q1的栅极电极、n型低耐压晶体管Q2的栅极电极、n型高耐压晶体管Q3的栅极电极、源极/漏极区域SD1、SD2、源极区域SR或者漏极区域DR各自的上表面上的硅化物层S1露出。各接触孔CH是在俯视图中具有例如圆形的形状的孔部，其直径的平均值例如是0.1μm。在这里，不将接触孔CH形成于划片区域1C以及密封环区域1B，而仅形成于电路区域1A。
接下来，如图10所示，通过使用光刻技术以及干法蚀刻法来进行图案化，从而形成贯通层间绝缘膜CL的槽(基板接触槽)D3。即，首先，在包括接触孔CH内的层间绝缘膜CL上，形成作为抗蚀剂图案的光致抗蚀剂膜PR。即，光致抗蚀剂膜PR完全埋入于全部接触孔CH的内部，覆盖层间绝缘膜CL的上表面。另外，光致抗蚀剂膜PR是使一部分的槽D2的正上方的层间绝缘膜CL的上表面露出的图案。即，光致抗蚀剂膜PR仅开口有形成基板接触插塞的部位，在该开口的底部，层间绝缘膜CL的上表面露出。
接下来，将光致抗蚀剂膜PR用作蚀刻掩模，通过干法蚀刻法，形成贯通层间绝缘膜CL、元件分离区域EI、外延层而到达相比槽D2的底面更靠下方的半导体基板SB的中途深度的槽D3。在这里，最初，从上表面向下方缓缓地通过蚀刻而去除层间绝缘膜CL，槽D3到达槽D2内的空隙。由此，槽D2内的空隙成为槽D3的一部分。其后，通过干法蚀刻法等，去除槽D2的底部的层间绝缘膜CL、残留于该底部的氧化硅膜、氮化硅膜，从而在槽D3的底部使半导体基板SB的上表面露出。由此，形成从层间绝缘膜CL的上表面到达半导体基板SB的槽D3。此外，在开口槽D3之后，为了使电阻降低，也可以将p型杂质注入到槽D3的底部。
在这里，不将槽D3形成于划片区域1C，而形成于电路区域1A以及密封环区域1B。槽D3是在例如沿着半导体基板SB的主面的水平方向上延伸的图案，槽D3的短边方向的宽度例如是0.5μm。另外，密封环区域1B的槽D2、D3具有沿着在俯视图中呈矩形的芯片形成区域的4边延伸的长环状图案。因此，不仅是电路区域1A的槽D3，还在密封环区域1B中形成作为环状图案的槽D3，从而通过使用图11说明的加工工序而形成槽D3时的半导体晶圆整体的槽D3的开口率与在密封环区域1B中不形成槽D3的情况相比显著变大。
接下来，如图11所示，在去除光致抗蚀剂膜PR之后，在接触孔CH内形成接触插塞(导电性连接部)CP，在槽D3内形成基板接触插塞(基板连接部)SP1或者SP2。即，在半导体基板SB的整个主面上，通过溅射法等而沉积例如由Ti(钛)膜或TiN(氮化钛)膜或者它们的层叠膜等构成的阻挡金属膜。其后，通过CVD法等，形成例如以W(钨)为主成分的膜(主导体膜)，从而完全埋入接触孔CH内以及槽D3内。接下来，通过CMP法，去除层间绝缘膜CL上的过多的金属膜，从而使层间绝缘膜CL的上表面露出。
由此，在接触孔CH内形成由阻挡金属膜以及主导体膜构成的接触插塞CP，在槽D3内形成由阻挡金属膜以及主导体膜构成的基板接触插塞SP1或者SP2。基板接触插塞SP1是形成于电路区域1A的槽D3内的导体膜，基板接触插塞SP2是形成于密封环区域1B的槽D3内的导体膜。基板接触插塞SP1、SP2都是下表面连接到半导体基板SB，上表面与层间绝缘膜CL的上表面在大致同一平面平坦化。此外，在划片区域1C中未形成有接触插塞CP、基板接触插塞SP1以及SP2。另外，在密封环区域1B中未形成有接触插塞CP。
接下来，如图12所示，在层间绝缘膜CL、接触插塞CP、基板接触插塞SP1以及SP2各自的上方，层叠例如由Ti(钛)膜或TiN(氮化钛)膜或者它们的层叠膜等构成的阻挡金属膜和由铝膜构成的主导体膜。接下来，使用光刻技术以及蚀刻法形成多个由该阻挡金属膜以及该主导体膜构成的布线M1。布线M1的下表面的一部分连接于接触插塞CP、基板接触插塞SP1或者SP2各自的上表面。但是，形成于电路区域1A的布线M1未连接于密封环区域1B的基板接触插塞SP2。
接下来，在层间绝缘膜CL上以覆盖布线M1的方式形成由氧化硅膜或氮化硅膜或者它们的层叠膜等构成的层间绝缘膜IL1。其后，例如，使用CMP法而使层间绝缘膜IL1的上表面平坦化。
接下来，使用光刻技术以及干法蚀刻法而使布线M1的上表面露出，形成贯通层间绝缘膜IL1的通孔。其后，通过溅射法等而沉积例如由Ti(钛)膜或TiN(氮化钛)膜或者它们的层叠膜等构成的阻挡金属膜，其后，通过CVD法等形成以W(钨)为主成分的膜(主导体膜)，从而埋入通孔内。其后，通过CMP法等去除层间绝缘膜IL1上的过多的阻挡金属膜以及主导体膜，使层间绝缘膜IL1的上表面露出，从而形成通孔内的由阻挡金属膜以及主导体膜构成的通路V1。由此，形成包括布线M1、层间绝缘膜IL1以及通路V1的第1布线层。
接下来，在第1布线层上，进行与第1布线层相同的工序，依次形成第2布线层、第3布线层。其后，在第3布线层上，通过与布线M1的形成方法相同的方法而形成布线M4。形成于电路区域1A的布线M1～M4、通路V1～V3以及接触插塞CP电连接于形成于层叠基板的上部的半导体元件。另外，形成于密封环区域1B的布线M1～M4以及通路V1～V3经由基板接触插塞SP2而电连接于半导体基板SB。
但是，形成于电路区域1A的布线M1～M4、通路V1～V3以及接触插塞CP未电连接于形成于密封环区域1B的布线M1～M4、通路V1～V3以及基板接触插塞SP2。即，形成于密封环区域1B的布线M1～M4、通路V1～V3以及基板接触插塞SP2不构成电路。
接下来，依次形成覆盖布线M4的钝化膜PF以及聚酰亚胺膜PI，其后，通过进行图案化而去除划片区域1C的钝化膜PF以及聚酰亚胺膜PI。由此，划片区域1C的层间绝缘膜IL3的上表面露出。由此，本实施方式的半导体装置大致完成。
其后，进行切割工序，使半导体晶圆WF(参照图1)单片化，由此，能够得到多个由芯片体区域CHR(参照图1)构成的半导体芯片CHP(参照图3)。在切割工序中，通过切割刀片来对划片区域1C进行切削。此时，由形成于密封环区域1B的布线M1～M4、通路V1～V3以及基板接触插塞SP2构成的密封环具有防止半导体晶圆破裂(破碎)的作用。另外，密封环具有防止水分从通过切割工序得到的半导体芯片CHP的侧面侧浸入到电路区域1A、以及电路区域1A被金属污染的作用。
因此，通过密封环来保护电路区域1A，因此，构成密封环的各布线、各通路以及基板接触插塞SP2沿着半导体芯片CHP的外周而环状地形成(参照图3)。另外，通过密封环来保护电路区域1A，因此，密封环区域1B的布线M1～M4、通路V1～V3以及基板接触插塞SP2尽量以在与半导体基板SB的主面垂直的方向(上下方向)上重叠的方式形成。此外，当在基板接触插塞SP2的正上方的布线M1的上表面形成有凹凸的情况下，也可以将连接到该布线M1的上表面的通路V1形成于从基板接触插塞SP2的正上方在横向上偏离的位置。
＜本实施方式的效果＞
下面，使用作为比较例而示出的图31来说明本实施方式的效果。图31是作为比较例的半导体装置的剖视图，在图31中，与图4对应地示出电路区域1A、密封环区域1B以及划片区域1C。
在比较例的半导体装置中，在密封环区域1B中未形成有基板接触插塞，形成于密封环区域1B的布线M1之下的接触插塞CP连接于外延层的上表面、硅化物层S1的上表面或者元件分离区域EI的上表面等，在这点上与本实施方式不同。在图31中，该接触插塞CP连接于形成于外延层的上表面上的硅化物层S1的上表面，未埋入于刻入层叠基板的上表面的槽内。另外，比较例的该接触插塞CP不是将导电膜埋入于通过基板接触插塞的形成工序(参照图10)而形成的开口部而形成的，在这点上，不同于将在通过使用图10说明的加工工序而形成的开口部即槽D3内形成的基板连接部形成于密封环区域1B的本实施方式。
在半导体装置中，为了确保半导体晶圆的高成品率，使构成半导体装置的晶体管的特性以及电阻和电容等无源元件的特性收敛于一定的标准范围内是必须的。另一方面，配置于半导体装置的电路区域内的基板接触插塞的数量根据各半导体装置的要求、必要性而变化。因此，形成于单片芯片(半导体芯片)内的用于埋入基板接触插塞的槽所占的面积以及表示该槽的俯视时的面积相对于单片芯片的面积所占的比例的开口率也针对每个半导体装置而变化。
在这里，本申请发明人在调查多个半导体装置中的基板接触插塞的电阻值之后发现，该电阻值存在针对基板接触插塞用槽的上述开口率(下面有时称为基板接触开口率)的依赖性，在开口率变小的半导体晶圆的中央附近，该电阻值上升，产生超过标准上限的问题。这被认为是由于，例如在开口基板接触插塞用槽时的干法蚀刻工序中，在基板接触开口率小的情况下，在基板接触插塞用槽的底部形成由于通过干法蚀刻产生的聚合物而引起的变质层。
即，当在半导体装置中形成的基板接触插塞的数量以及面积少、基板接触开口率小的情况下，相对于开口率大的情况，聚合物的形成状况或者去除性等发生变化，在一部分基板接触插塞用槽的底部集中地形成具有绝缘性的变质层的可能性变高。在该情况下，所形成的该变质层介于埋入于该槽内的基板接触插塞与半导体基板之间，因此，引起基板接触插塞的电阻值上升的问题。在图31所示的比较例中，基板接触插塞SP1仅形成于电路区域1A，因此，形成槽D3时的基板接触开口率小，因此，在一部分的槽D3的底部形成有变质层AR，变质层AR成为基板接触插塞SP1与半导体基板SB之间的电连接的阻碍。
作为解决本课题的1种方法，考虑将每个半导体装置的基板接触开口率设为一定以上的改善对策，但另一方面，对于每个半导体装置所需的基板接触插塞的数量不同。因此，在几乎不需要基板接触插塞的半导体装置中，需要采取在电路区域内追加配置基板接触插塞的虚设图案等应对措施。但是，在通过追加而配置虚设图案的情况下，需要确保用于进行配置的面积，并且，还需要在基板接触插塞上配置布线，因此，产生芯片面积过多地扩大的问题以及金属布线布局的自由度减少的问题。
与此相对地，在本实施方式中，如图4所示，将基板接触插塞SP2形成于密封环区域1B，从而能够提高形成将基板接触插塞SP1、SP2埋入的槽D3的干法蚀刻工序(参照图10)中的基板接触开口率。因此，能够改善作为上述变质层产生的原因的聚合物的形成状况或者去除性等，由此，能够防止在电路区域1A的槽D3的底部产生变质层。另外，即使在电路区域1A的槽D3的底部产生变质层，也能够降低所形成的变质层的量，因此，能够抑制基板接触插塞SP1的电阻值的增大。因此，能够提高半导体装置的可靠性。
另外，在本实施方式中，在出于防止破碎、防湿或者防止金属污染等目的而设置的密封环的下部形成有基板接触插塞SP2，因此，半导体装置的面积不增大。即，不需要在电路区域1A中配置不构成电路的基板接触插塞SP1的虚设图案，因此，能够防止芯片面积的过多地扩大以及金属布线布局的自由度减少。因此，能够提高半导体装置的性能。
另外，由于在基板接触插塞SP2的数量较多的情况下基板接触开口率较高，因此，能够更显著地得到上述效果。但是，密封环区域1B是遍布半导体芯片的边缘部地存在的面积较大的区域，因此，仅通过沿着密封环区域1B而将基板接触插塞SP2形成为一个环状，就能够得到基本不发生高电阻不良的基准的开口率。即，如图3以及图4所示，即使形成于密封环区域1B的基板接触插塞SP2仅为1个，也能够得到上述效果。
＜变形例1＞
在图13中示出说明作为本实施方式1的半导体装置的变形例1的半导体装置的俯视图。如图13所示，密封环区域1B的俯视图中的角部不需要是直角，也可以具有对该角部取倒角而成的形状。即，基板接触插塞SP2以及图4所示的密封环区域1B的布线M1～M4和通路V1～V3也可以具有在俯视图中例如是多边形的环状结构。
＜变形例2＞
在图14中示出说明作为本实施方式1的半导体装置的变形例2的半导体装置的剖视图。如图14所示，本实施方式的半导体装置也可以形成于SOI(Silicon On Insulator，绝缘体上硅)基板上。在这里，在半导体基板SB上形成有BOX(Buried Oxide，隐埋氧化物)层BX，在BOX层BX上形成有半导体层(SOI层)SL，在半导体层SL上形成有外延层。槽D2到达例如BOX层BX的上表面，而未到达半导体基板SB，槽D3贯通BOX层BX而到达半导体基板SB的中途深度。层间绝缘膜CL介于半导体层SL与基板接触插塞SP1、SP2之间，基板接触插塞SP1、SP2连接于半导体基板SB。
在具有这样的SOI结构的半导体装置中，也能够得到上述本实施方式的效果。
＜变形例3＞
在图15中示出说明作为本实施方式1的半导体装置的变形例3的半导体装置的剖视图。如图15所示，本实施方式的半导体装置的各布线也可以通过所谓的镶嵌法来形成。
在这里，第1布线层由层间绝缘膜CL上的层间绝缘膜IL1以及形成于贯通层间绝缘膜IL1的布线槽内的布线M1构成。布线M1能够通过所谓的单镶嵌法来形成。即，在使用图11说明的工序之后，在层间绝缘膜CL上形成层间绝缘膜IL1，接下来，对层间绝缘膜IL1进行加工而形成布线槽，在布线槽的底部使接触插塞CP、基板接触插塞SP1或者SP2露出。接下来，在将主要由Cu(铜)膜构成的布线M1埋入于布线槽内之后，通过CMP法等而使层间绝缘膜IL1的上表面平坦化，从而能够形成第1布线层。
接下来，在第1布线层上形成包括层间绝缘膜IL2、布线M2以及通路V1的第2布线层。第2布线层例如使用所谓的双镶嵌法来形成。即，在使用CVD法等而在第1布线层上形成层间绝缘膜IL2之后，在层间绝缘膜IL2的上表面形成布线槽，形成从该布线槽的底面到达布线M1的上表面的通孔。其后，用主要由铜膜构成的金属膜埋入该布线槽内以及通孔内，从而形成布线槽内的布线M2以及通孔内的通路V1。
其后，进行与第2布线层的形成工序相同的工序，形成第2布线层上的第3布线层。接下来，在第3布线层上形成连接层。连接层具有例如由氧化硅膜构成的层间绝缘膜IL4以及贯通层间绝缘膜IL4的通路V3。通路V3通过在对层间绝缘膜IL4进行加工而形成的通孔内埋入主要由铜膜构成的金属膜而形成。通路V3连接到形成于连接层上的布线M4的底面。
在这样使用镶嵌法来形成布线等的半导体装置中，也能够得到上述本实施方式的效果。另外，在通过镶嵌法来形成布线M1时，能够通过CMP法来使布线M1的上表面平坦化。因此，还能够在基板接触插塞SP2的正上方形成通路V1。由此，还能够缩小密封环区域1B的区域宽度。
(实施方式2)
下面，使用图16～图18来说明本实施方式的半导体装置的制造方法以及结构。图16～图18是说明作为本发明的实施方式2的半导体装置的制造工序的剖视图。在图16～图18中，与图4同样地示出电路区域1A、密封环区域1B以及划片区域1C。
在本实施方式的半导体装置的制造工序中，首先，进行使用图6～图8说明的工序。但是，在这里，形成覆盖密封环区域1B的外延层的上表面的整个面的元件分离区域EI，并且，在密封环区域1B中不形成槽D2。
接下来，如图16所示，与使用图9说明的工序同样地，形成包括层间绝缘膜CL和槽D2内的空隙的DTI结构。但是，在这里，在密封环区域1B中没有槽D2，因此，在密封环区域1B中不形成空隙。
接下来，如图17所示，与使用图10说明的工序同样地，形成光致抗蚀剂膜PR以及槽D3。在本实施方式中，在密封环区域1B中未形成有槽D2以及空隙，但在这里，在密封环区域1B中形成槽D3。密封环区域1B的槽D3贯通层间绝缘膜CL以及元件分离区域EI地形成，到达元件分离区域EI用的槽D1的底面。该槽D3的短边方向的宽度例如是0.5μm，大于接触孔CH的直径。其后的工序与使用图11以及图12说明的工序同样地进行，从而如图18所示，大致完成本实施方式的半导体装置。
由此，在密封环区域1B的槽D3内，形成基板接触插塞SP3。基板接触插塞SP3是短边方向的宽度例如为0.5μm且在槽D1的底面连接到p型半导体区域PR2的上表面的基板连接部。此外，在本申请中，即使不将在通过图10以及图17等所示的槽D3的形成工序而形成的槽D3内形成且具有大于接触插塞CP的直径的短边方向的宽度的导电性连接部连接到半导体基板SB，也称为基板接触插塞(基板连接部)。
在本实施方式中，基板接触插塞SP3未贯通p型半导体区域PR2、PR1、n型埋入区域NR，也未连接于半导体基板SB。但是，在使用图16说明的槽D3的形成工序中，在密封环区域1B中开口槽D3，从而与图31所示的比较例相比，能够确保开口基板接触插塞用槽时的开口率，因此，能够得到与上述实施方式1相同的效果。
＜变形例1、变形例2＞
在图19中示出说明作为本实施方式2的半导体装置的变形例1的半导体装置的剖视图。如图19所示，本实施方式的半导体装置的密封环区域1B的基板接触插塞SP3也可以到达比槽D1的底面更深的位置、即该底面之下的p型半导体区域PR2的中途深度地形成。另外，在图20中示出说明作为本实施方式2的半导体装置的变形例2的半导体装置的剖视图。如图20所示，本实施方式的半导体装置的密封环区域1B的基板接触插塞SP3的底部也可以在元件分离区域EI的中途深度处终止，未到达层叠基板。
本变形例1、2的半导体装置的制造方法与使用图16～图18说明的方法相同。即，当在使用图16说明的工序中形成于密封环区域1B的槽D3是将槽D1的底面往下挖而形成的情况下，能够得到图19所示的结构。另外，在该蚀刻量较小从而槽D3不到达槽D1的底面的情况下，能够得到图20所示的结构。在这样的情况下，也在使用图16说明的槽D3的形成工序中，在密封环区域1B中开口槽D3，从而与图31所示的比较例相比，能够确保开口基板接触插塞用槽时的开口率，因此，能够得到与上述实施方式1相同的效果。
但是，作为用于防止向半导体芯片的电路区域的水分侵入以及金属污染的结构，优选如图19所示，基板接触插塞SP3到达槽D1的底面。
＜变形例3＞
在图21中示出说明作为本实施方式2的半导体装置的变形例3的半导体装置的剖视图。如图21所示，也可以在本实施方式的半导体装置的密封环区域1B的层叠基板的上部，不形成元件分离区域EI，基板接触插塞SP3连接于层叠基板的上表面的p型扩散区域PD的上表面。
在本变形例的半导体装置的制造方法中，在使用图6说明的工序中，在密封环区域1B的层叠基板的上部不形成槽D1以及元件分离区域EI，在层叠基板的上表面形成p型扩散区域PD，并且，在使用图7说明的工序中，以覆盖密封环区域1B的p型半导体区域PR2的上表面的方式形成绝缘膜IF1。其他工序与使用图16～图18说明的上述半导体装置的制造方法相同。
即，在使用图16说明的工序中，当在密封环区域1B中形成槽D3时，槽D3贯通绝缘膜IF1地形成，槽D3的底部在p型扩散区域PD的上表面终止。
其结果是，形成于密封环区域1B的槽D3内的基板接触插塞SP3的底部不埋入于层叠基板的上表面的凹部内。在这样的情况下，也在使用图16说明的槽D3的形成工序中，在密封环区域1B中开口槽D3，从而与图31所示的比较例相比，能够确保开口基板接触插塞用槽时的开口率，因此，能够得到与上述实施方式1相同的效果。
＜变形例4＞
在图22中示出说明作为本实施方式2的半导体装置的变形例4的半导体装置的剖视图。如图22所示，也可以在本实施方式的半导体装置的密封环区域1B的层叠基板的上部，不形成元件分离区域EI，基板接触插塞SP3连接于层叠基板的上表面的p型扩散区域PD上的硅化物层S1的上表面。
在本变形例的半导体装置的制造方法中，在使用图6说明的工序中，在密封环区域1B的层叠基板的上部不形成槽D1以及元件分离区域EI，在层叠基板的上表面形成p型扩散区域PD，其他工序与使用图16～图18说明的上述半导体装置的制造方法相同。即，在使用图7说明的硅化物层S1的形成工序中，在未被绝缘膜IF1覆盖的密封环区域1B的p型扩散区域PD的上表面，也形成硅化物层S1。其后，在使用图16说明的工序中，当在密封环区域1B中形成槽D3时，硅化物层S1是针对蚀刻的耐性强而难以加工的层，因此，作为蚀刻阻止膜而发挥作用。因此，槽D3的底部在硅化物层S1的上表面终止。
其结果是，形成于密封环区域1B的槽D3内的基板接触插塞SP3的底面连接到硅化物层S1的上表面，基板接触插塞SP3的下端不埋入于层叠基板的上表面的凹部内。在这样的情况下，也在使用图16说明的槽D3的形成工序中，在密封环区域1B中开口槽D3，从而与图31所示的比较例相比，能够确保开口基板接触插塞用槽时的开口率，因此，能够得到与上述实施方式1相同的效果。
＜变形例5＞
在图23中示出说明作为本实施方式2的半导体装置的变形例5的半导体装置的剖视图。如图23所示，也可以将作为上述实施方式1的变形例2的SOI结构应用于本实施方式。
本变形例的半导体装置与图14所示的半导体装置同样地，具有SOI基板，与图18所示的半导体装置同样地，在密封环区域1B中具有下端连接到槽D1的底面的基板接触插塞SP3。在这样的情况下，也在使用图16说明的槽D3的形成工序中，在密封环区域1B中开口槽D3，从而与图31所示的比较例相比，能够确保开口基板接触插塞用槽时的开口率，因此，能够得到与上述实施方式1相同的效果。
(实施方式3)
下面，使用图24来说明本实施方式3的半导体装置。在本实施方式中，在密封环区域中形成多个基板接触插塞。图24是说明作为本发明的实施方式3的半导体装置的剖视图。图24是与图4对应的电路区域1A、密封环区域1B以及划片区域1C的剖视图。
如图24所示，在沿着半导体芯片CHP(参照图3)的4边的各边延伸的密封环区域1B中，形成有在密封环区域1B的短边方向上排列的基板接触插塞SP4、SP5以及SP6。即，在俯视图中，从半导体芯片CHP的中央的电路区域1A侧向半导体芯片CHP的端部侧地，依次并排配置有基板接触插塞SP4、SP5以及SP6。在这里，基板接触插塞SP4、SP5以及SP6分别具有在俯视图中是环状的结构。
即，在俯视图中包围电路区域1A的环状的基板接触插塞SP4的外侧，形成有包围基板接触插塞SP4的环状的基板接触插塞SP5，进一步地形成有包围基板接触插塞SP5的环状的基板接触插塞SP6。换言之，在本实施方式的密封环区域1B中，形成有三重的基板接触插塞。即，在密封环区域1B中并排配置有多列基板接触插塞。
基板接触插塞SP4、SP5以及SP6分别具有与使用图4说明的基板接触插塞SP2相同的结构。在本实施方式中，在密封环区域1B中开口槽D3，因此，能够得到与上述实施方式1相同的效果。另外，通过增加密封环区域1B中的基板接触用的槽D3的数量，能够提高形成槽D3时的基板接触开口率。即，能够更有效地防止使用图31说明的由于产生变质层而引起的电路区域1A中的基板接触插塞SP1的电阻值的增大。
另外，通过增加槽D3以及基板接触插塞的数量，还能够强化防止从半导体芯片的外部进入的水分以及污染金属等的密封环的效果。
＜变形例1＞
在图25中示出说明作为本实施方式3的半导体装置的变形例1的半导体装置的剖视图。如图25所示，在密封环区域1B中形成有2个基板接触插塞SP4、SP6，在基板接触插塞SP4、SP6各自之间，形成有接触插塞CP。该接触插塞CP连接到形成于外延层的上表面的p型扩散区域PD上的硅化物层S1的上表面。即，在密封环区域1B中，形成有直径(宽度)较小的接触插塞CP以及短边方向的宽度比接触插塞CP的该直径大的基板接触插塞SP4、SP6。
在本变形例中，与上述实施方式1相比，追加形成有密封环区域1B中的基板接触用的槽D3，因此，能够提高形成槽D3时的基板接触开口率。因此，能够更有效地防止使用图31说明的由于产生变质层而引起的电路区域1A中的基板接触插塞SP1的电阻值的增大。
另外，通过增加槽D3以及基板接触插塞的数量以及将接触插塞CP形成于密封环区域1B，还能够强化防止从半导体芯片的外部进入的水分以及污染金属等的密封环的效果。
＜变形例2＞
在图26中示出说明作为本实施方式3的半导体装置的变形例2的半导体装置的俯视图。
如图26所示，在沿着半导体芯片CHP的4边的各边延伸的密封环区域1B中，形成有在短边方向上排列的基板接触插塞SP4、SP5。即，在俯视图中，从半导体芯片CHP的中央的电路区域1A侧向半导体芯片CHP的端部侧地，依次并排配置有基板接触插塞SP4、SP5。在这里，在俯视图中，基板接触插塞SP5具有环状的结构，但基板接触插塞SP4不具有环状结构。
即，1个基板接触插塞SP4仅由沿着作为半导体芯片CHP的端部的4边中的某一边而在一个方向上延伸的图案构成，4个基板接触插塞SP4沿着在俯视图中具有矩形形状的电路区域1A的端部的4边的各边而形成。基板接触插塞SP4彼此在俯视图中的半导体芯片CHP的角部附近未相互连接。
即使这样形成不连续的基板接触插塞SP4，在本变形例中，与上述实施方式1相比，由于追加形成有密封环区域1B中的基板接触用的槽D3(参照图4)，因此也能够提高形成槽D3时的基板接触开口率。因此，能够更有效地防止基板接触插塞SP1的电阻值的增大。
另外，基板接触插塞SP5具有环状结构，因此，还能够确保防止从半导体芯片的外部进入的水分以及污染金属等的密封环的效果。此外，即使与图25的密封环区域1B所示的接触插塞CP同样地，将基板接触插塞SP5形成为直径细的接触插塞CP，也能够确保上述密封环的效果。但是，在该情况下，形成于密封环区域1B的槽D3仅是为了将基板接触插塞SP4埋入而形成的，因此，在使基板接触开口率增大而防止基板接触插塞SP1的电阻值的增大的效果方面，与上述实施方式1等同。
另外，通过改变基板接触插塞用的槽D3的平面布局，从而容易接近期望的基板接触开口率等，设计的自由度提高。
＜变形例3＞
在图27中示出说明作为本实施方式3的半导体装置的变形例3的半导体装置的俯视图。图27所示的结构与使用图26说明的布局不同，使基板接触插塞SP4更加细分化。即，在俯视图中，沿着半导体芯片CHP的1边延伸的基板接触插塞SP4以包围电路区域1A的方式等间隔并排形成有多个。即，多个基板接触插塞SP4以包围电路区域1A的方式离散地并排配置。
在这里，基板接触插塞SP5具有在俯视图中连续的环状结构，与此相对地，基板接触插塞SP4离散地沿着半导体芯片CHP的4边的各边排列。即使这样虚线状地形成基板接触插塞SP4，由于在密封环区域1B中形成有基板接触用的槽D3，因此，与图31所示的比较例相比，也能够提高形成槽D3时的基板接触开口率。因此，能够防止基板接触插塞SP1的电阻值的增大。
另外，通过增加槽D3以及基板接触插塞的数量以及将环状的基板接触插塞SP5形成于密封环区域1B，还能够强化防止从半导体芯片的外部进入的水分以及污染金属等的密封环的效果。此外，也可以与使用图26说明的变形例2同样地，将本变形例的基板接触插塞SP5形成为直径比基板接触插塞SP4的短边方向的宽度小的接触插塞CP(参照图25)。另外，通过改变基板接触插塞用的槽D3的平面布局，从而容易接近期望的基板接触开口率等，设计的自由度提高。
＜变形例4＞
在图28中示出说明作为本实施方式3的半导体装置的变形例4的半导体装置的俯视图。图28所示的结构与使用图27说明的布局不同，将基板接触插塞SP4形成为圆筒形的基板连接部。即，基板接触插塞用的槽D3(参照图4)具有在俯视图中是圆形的孔形状。在该情况下，槽D3的直径以及基板接触插塞SP4的直径分别是例如0.5μm，大于接触插塞CP(参照图4)的直径。
在本变形例中，也能够得到与使用图27说明的变形例3相同的效果。此外，也可以与使用图26说明的变形例2同样地，将本变形例的基板接触插塞SP5形成为直径比基板接触插塞SP4的短边方向的宽度小的接触插塞CP。
＜变形例5＞
下面，使用图29以及图30来说明本实施方式3的半导体装置的变形例5。在本变形例中，在密封环区域中，包括基板接触插塞或者接触插塞地形成多个导电性连接部。图29是说明作为本发明的实施方式3的变形例5的半导体装置的俯视图，图30是说明作为本发明的实施方式3的变形例5的半导体装置的剖视图。图29是与图3对应的半导体芯片的俯视图，图30是与图4对应的电路区域1A、密封环区域1B以及划片区域1C的剖视图。
在图29中，示出构成第1布线层的2根布线M1，为了容易理解图，对布线M1附加阴影线。在图29中，透过布线M1的正下方的基板接触插塞SP4以及接触插塞CP地示出，未对这些基板接触插塞SP4以及接触插塞CP附加阴影线。
如图29所示，在沿着半导体芯片CHP的4边的各边延伸的密封环区域1B中，形成有在短边方向上排列的基板接触插塞SP4以及接触插塞CP。即，在俯视图中，从半导体芯片CHP的中央的电路区域1A侧向半导体芯片CHP的端部侧地，依次并排配置有基板接触插塞SP4以及接触插塞CP。在这里，接触插塞CP具有环状的结构，但基板接触插塞SP4不具有环状结构。基板接触插塞SP4的布局与使用图26说明的基板接触插塞SP4的布局相同。
如图29以及图30所示，连接到基板接触插塞SP4的上表面的布线M1与连接到密封环区域1B的接触插塞CP的上表面的布线M1相互分离。即，密封环区域1B的基板接触插塞SP4与接触插塞CP连接于不同的布线M1。
如图30所示，基板接触插塞SP4连接于半导体基板SB，接触插塞CP连接于形成于密封环区域1B的p型半导体区域PR2的上表面的p型扩散区域PD上的硅化物层S1的上表面。连接到接触插塞CP的上表面的布线M1经由通路V1～V3、布线M2以及M3而连接于布线M4。即，密封环区域1B的接触插塞CP以及电连接到该接触插塞CP的布线M1～M4和通路V1～V3具有作为保护半导体芯片CHP(参照图29)免受水分、污染金属或者破碎等影响的密封环的作用。
在密封环区域1B中连接到基板接触插塞SP4的上表面的布线M1以及连接到密封环区域1B的接触插塞CP的上表面的布线M1都不构成电路。如本变形例所示，即使分别形成在密封环区域1B中连接到基板接触插塞SP4的上表面的布线M1以及连接到密封环区域1B的接触插塞CP的上表面的布线M1，在使用图26说明的变形例2中，也能够得到与将基板接触插塞SP5置换成接触插塞CP的情况下的半导体装置相同的效果。
另外，图29以及图30所示的接触插塞CP也可以是图22的密封环区域1B所示的基板接触插塞SP3。
以上，根据实施方式具体说明了通过本发明者们完成的发明，但本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。
此外，下面记载实施方式所记载的内容的一部分。
(1)一种半导体装置的制造方法，具有以下工序：
a工序，准备具备第1区域以及在俯视图中包围所述第1区域的第2区域的半导体基板；
b工序，形成埋入于在所述第1区域的所述半导体基板的上表面形成的第1槽的元件分离部；
c工序，在所述第1区域的所述半导体基板的所述上表面附近形成多个元件；
d工序，在所述c工序以及所述b工序之后，在所述半导体基板上形成第1层间绝缘膜；
e工序，在所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面形成第2槽，该第2槽贯通所述第1层间绝缘膜且深度比所述第1槽深；
f工序，在所述半导体基板上形成覆盖所述第2槽的第2层间绝缘膜，从而形成由所述第1层间绝缘膜以及所述第2层间绝缘膜构成的第3层间绝缘膜；
g工序，通过进行干法蚀刻形成第3槽和第4槽，所述形成第3槽贯通所述第1区域的所述第3层间绝缘膜且在所述第2槽内穿过，所述第4槽贯通所述第2区域的所述第3层间绝缘膜；以及
h工序，形成埋入于所述第3槽且构成第1电路的第2导电性连接部以及埋入于所述第4槽且不构成电路的第3导电性连接部，
所述第3导电性连接部在俯视图中不与所述第1槽以及所述第2槽重叠。

Claims (15)

1.一种半导体装置，其特征在于，具有：
半导体基板，具有第1区域以及在俯视图中包围所述第1区域的第2区域；
多个元件，形成于所述第1区域的半导体基板的上表面附近，构成第1电路；
元件分离部，埋入于在所述半导体基板的所述上表面形成的第1槽内，使所述多个元件彼此相互分离；
第2槽，形成于所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面，且深度比所述第1槽深；
第1布线，隔着层间绝缘膜而形成于所述第1区域的所述半导体基板上，构成所述第1电路；
第2布线，隔着所述层间绝缘膜而形成于所述第2区域的所述半导体基板上，不构成电路；
第1导电性连接部，贯通所述层间绝缘膜，且连接于所述元件；
第2导电性连接部，埋入于所述第1区域的所述第2槽内，在所述第2槽的底部连接于所述半导体基板；以及
第3导电性连接部，埋入于所述第2区域的所述第2槽内，不构成电路，
所述第2导电性连接部的上表面连接于所述第1布线，
所述第3导电性连接部的上表面连接于所述第2布线。
2.根据权利要求1所述的半导体装置，其中，
在沿着所述半导体基板的所述上表面的方向上，所述第2导电性连接部以及所述第3导电性连接部各自的宽度大于所述第1导电性连接部的宽度。
3.根据权利要求1所述的半导体装置，其中，
所述第3导电性连接部以及所述第2布线以在俯视图中包围所述第1区域的方式形成为环状。
4.根据权利要求1所述的半导体装置，其中，
在所述第2区域中，并排形成有多个所述第3导电性连接部。
5.根据权利要求1所述的半导体装置，其中，
所述半导体基板具备：
基板；以及
在所述基板上依次形成的绝缘膜和半导体层，
所述第2导电性连接部以及所述第3导电性连接部贯通所述绝缘膜。
6.根据权利要求1所述的半导体装置，其中，
在所述第2区域中还具有第4导电性连接部，该第4导电性连接部形成于在俯视图中不与所述第2槽重叠的位置，且贯通所述层间绝缘膜，
所述第4导电性连接部不构成电路，
在沿着所述半导体基板的所述上表面的方向上，所述第4导电性连接部的宽度大于所述第1导电性连接部的宽度。
7.根据权利要求4所述的半导体装置，其中，
多个所述第3导电性连接部中的一部分所述第3导电性连接部以在俯视图中包围所述第1区域的方式形成为环状，
多个所述第3导电性连接部中的作为另一部分的多个所述第3导电性连接部以在俯视图中包围所述第1区域的方式离散地并排配置。
8.一种半导体装置，其特征在于，具有：
半导体基板，具有第1区域以及在俯视图中包围所述第1区域的第2区域；
多个元件，形成于所述第1区域的半导体基板的上表面附近，构成第1电路；
元件分离部，埋入于在所述半导体基板的所述上表面形成的第1槽内，使所述多个元件彼此相互分离；
第2槽，形成于所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面，且深度比所述第1槽深；
第1布线，隔着层间绝缘膜而形成于所述第1区域的所述半导体基板上，构成所述第1电路；
第2布线，隔着所述层间绝缘膜而形成于所述第2区域的所述半导体基板上，不构成电路；
第1导电性连接部，贯通所述层间绝缘膜，且连接于所述元件；
第2导电性连接部，埋入于所述第1区域的所述第2槽内，在所述第2槽的底部连接于所述半导体基板；以及
第3导电性连接部，形成于在俯视图中不与所述第2槽重叠的位置，在所述第2区域中贯通所述层间绝缘膜，
所述第2导电性连接部的上表面连接于所述第1布线，
所述第3导电性连接部的上表面连接于所述第2布线，
在沿着所述半导体基板的所述上表面的方向上，所述第2导电性连接部以及所述第3导电性连接部各自的宽度大于所述第1导电性连接部的宽度。
9.根据权利要求8所述的半导体装置，其中，
所述第3导电性连接部贯通所述元件分离部。
10.根据权利要求8所述的半导体装置，其中，
所述第3导电性连接部的底部在所述元件分离部的中途深度处终止。
11.一种半导体装置的制造方法，其特征在于，具有以下工序：
a工序，准备具备第1区域以及在俯视图中包围所述第1区域的第2区域的半导体基板；
b工序，形成埋入于在所述第1区域的所述半导体基板的上表面形成的第1槽的元件分离部；
c工序，在所述第1区域的所述半导体基板的所述上表面附近形成多个元件；
d工序，在所述c工序以及所述b工序之后，在所述半导体基板上形成第1层间绝缘膜；
e工序，在所述第1区域以及所述第2区域各自的所述半导体基板的所述上表面形成第2槽，该第2槽贯通所述第1层间绝缘膜且深度比所述第1槽深；
f工序，在所述半导体基板上形成覆盖所述第2槽的第2层间绝缘膜，从而形成由所述第1层间绝缘膜以及所述第2层间绝缘膜构成的第3层间绝缘膜；
g工序，通过进行干法蚀刻形成第3槽和第4槽，所述第3槽贯通所述第1区域的所述第3层间绝缘膜且在所述第2槽内穿过，所述第4槽贯通所述第2区域的所述第3层间绝缘膜；以及
h工序，形成埋入于所述第3槽且构成第1电路的第2导电性连接部以及埋入于所述第4槽且不构成电路的第3导电性连接部。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述第2导电性连接部以及所述第3导电性连接部在所述第2槽的底部连接于所述半导体基板。
13.根据权利要求11所述的半导体装置的制造方法，其中，
在所述b工序中，在所述第1区域以及所述第2区域中的各区域形成所述第1槽以及所述第1槽内的所述元件分离部，
在所述h工序中，形成所述第2导电性连接部以及贯通所述元件分离部的所述第3导电性连接部，
所述第3导电性连接部在俯视图中不与所述第2槽重叠。
14.根据权利要求11所述的半导体装置的制造方法，其中，
在所述g工序中，形成所述第3槽以及在所述第2区域中并排配置有多个的所述第4槽，
在所述h工序中，形成所述第2导电性连接部以及在所述第2区域中并排配置有多个的所述第3导电性连接部。
15.根据权利要求14所述的半导体装置的制造方法，其中，
多个所述第3导电性连接部中的一部分所述第3导电性连接部在所述第2槽内穿过而连接于所述半导体基板，另一部分所述第3导电性连接部在俯视图中不与所述第2槽重叠。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112713136A (zh) * 2019-10-25 2021-04-27 南亚科技股份有限公司 半导体结构
CN113421869A (zh) * 2021-06-18 2021-09-21 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180138081A1 (en) * 2016-11-15 2018-05-17 Vanguard International Semiconductor Corporation Semiconductor structures and method for fabricating the same
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
TWI696227B (zh) * 2019-07-12 2020-06-11 華邦電子股份有限公司 半導體元件及其製造方法
US11004805B2 (en) * 2019-08-16 2021-05-11 Winbond Electronics Corp. Semiconductor device and method of fabricating same including two seal rings
JP7459490B2 (ja) * 2019-11-28 2024-04-02 株式会社ソシオネクスト 半導体ウェハ及び半導体装置
US11502036B2 (en) 2020-02-07 2022-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167198A (ja) * 2003-11-10 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
CN104218040A (zh) * 2013-05-31 2014-12-17 瑞萨电子株式会社 半导体装置及其制造方法
CN104733338A (zh) * 2013-12-20 2015-06-24 瑞萨电子株式会社 半导体器件及其制造方法
CN105830209A (zh) * 2014-11-27 2016-08-03 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3027864B2 (ja) * 1991-04-02 2000-04-04 富士電機株式会社 半導体装置の製造方法
JP3534269B2 (ja) 1994-05-16 2004-06-07 松下電器産業株式会社 半導体装置及びその製造方法
US6521947B1 (en) * 1999-01-28 2003-02-18 International Business Machines Corporation Method of integrating substrate contact on SOI wafers with STI process
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2007184449A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 半導体装置及びその製造方法
US8188578B2 (en) * 2008-05-29 2012-05-29 Mediatek Inc. Seal ring structure for integrated circuits
JP5729745B2 (ja) 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5669251B2 (ja) 2010-01-20 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5627984B2 (ja) * 2010-10-15 2014-11-19 東京エレクトロン株式会社 成膜方法、成膜装置及び半導体装置の製造方法
JP2012204443A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置及びその製造方法
JP6038043B2 (ja) * 2011-11-21 2016-12-07 株式会社日立国際電気 基板処理装置、半導体装置の製造方法及びプログラム
CN103050424B (zh) * 2012-08-17 2016-01-20 上海华虹宏力半导体制造有限公司 半导体器件的保护环
JP6130755B2 (ja) 2013-08-12 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10032766B2 (en) * 2016-09-16 2018-07-24 Globalfoundries Singapore Pte. Ltd. VDMOS transistors, BCD devices including VDMOS transistors, and methods for fabricating integrated circuits with such devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167198A (ja) * 2003-11-10 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
CN104218040A (zh) * 2013-05-31 2014-12-17 瑞萨电子株式会社 半导体装置及其制造方法
CN104733338A (zh) * 2013-12-20 2015-06-24 瑞萨电子株式会社 半导体器件及其制造方法
CN105830209A (zh) * 2014-11-27 2016-08-03 瑞萨电子株式会社 半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112713136A (zh) * 2019-10-25 2021-04-27 南亚科技股份有限公司 半导体结构
CN113421869A (zh) * 2021-06-18 2021-09-21 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113421869B (zh) * 2021-06-18 2022-08-02 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

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