CN108074925A - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件，课题在于提高半导体器件的可靠性。在具有半导体基板(SB)、半导体基板上的绝缘层(BX)、和绝缘层上的半导体层(SM)的SOI基板(1)上，形成薄膜SOI型的p型MISFET(Qp1)，其源漏区域即n+型半导体区域(SDN)在半导体层、和半导体层上的外延层(EP)中形成。在半导体基板(SB)的n型阱区域(NW1)内形成的p型MISFET(Qp1)的下部隔着绝缘层而形成有半导体层(GN)。在作为n型阱区域(NW1)的供电区域的n型接头区域(NTAPR)中，在n型阱区域的主面在不经由外延层(EP)的情况下形成硅化物层(SL)。

Description

半导体器件
技术领域
本发明涉及半导体器件，涉及例如能够合适地在使用了SOI基板的半导体器件中利用的半导体器件。
背景技术
在制造半导体器件时，在半导体基板上形成元件分离区域，在由元件分离区域限定的半导体基板的活性区域形成MISFET(Metal Insulator Semiconductor Field EffectTransistor(金属绝缘体半导体场效应晶体管))等半导体元件，在半导体基板上形成多层布线构造。另外，存在作为半导体基板而使用SOI基板的技术。
日本特开2015-27068号公报(专利文献1)中，关于使用了SOI基板的MISFET，SOI基板具有支承基板1、在支承基板1上形成的BOX层2a、和在BOX层2a上形成的SOI层3a。例如，在图11中，在支承基板1的n型阱5上的SOI层3a上形成多个p沟道型MISFETQP5，利用第1布线16对n型阱5施加基板偏压Vbp。
现有技术文献
专利文献
专利文献1：日本特开2015-27068号公报
发明内容
发明要解决的问题
在使用SOI基板而制造的半导体器件中，期望提高可靠性。
从本说明书的描述和附图可以清楚地看出本发明的其他问题和新颖特征。
用于解决问题的手段
根据一个实施方式，半导体器件具有：半导体基板，所述半导体基板具有主面和背面；在所述半导体基板的所述主面形成的第1导电型的第1半导体区域；在所述第1半导体区域内，周围由元件分离区域限定的第1活性区域及第2活性区域；在所述第1活性区域内，在半导体基板的主面上隔着第1绝缘膜而形成的第1半导体层；在第1半导体层的表面隔着第1栅极绝缘膜而形成的第1栅电极；在第1栅电极的侧壁上形成的第1侧壁间隔件；在第1栅电极的两端，在第1半导体层上形成的第1外延层；在第1栅电极的两端，在第1半导体层与第1外延层形成的、与第1导电型的导电型相反的第2导电型的第2半导体区域及第3半导体区域；在第1活性区域内，在第1绝缘膜之下形成的第1导电型的第4半导体区域；在第2活性区域，在第1半导体区域的表面形成的第1硅化物层；覆盖第1栅电极的层间绝缘膜，和在层间绝缘膜上形成的第1电源布线，其中，在俯视下，第2活性区域在第1方向上延伸，在俯视下，第1电源布线与第2活性区域重叠而在第1方向上延伸，第1电源布线与第2半导体区域连接，第1栅电极在与第1方向正交的第2方向上延伸，且跨上第1活性区域与第2活性区域之间的元件分离区域。
发明效果
根据一个实施方式，能够提高半导体器件的可靠性。
附图说明
图1：为相关技术的半导体器件的俯视图。
图2：为沿图1的A-A线及B-B线的剖面图。
图3：为实施方式1的半导体器件的俯视图。
图4：为图3的A部的详细俯视图。
图5：为沿图4的C-C线、D-D线、E-E线及F-F线的剖面图。
图6：为实施方式1的半导体器件的制造工序中的剖面图。
图7：为接着图6的半导体器件的制造工序中的剖面图。
图8：为接着图7的半导体器件的制造工序中的剖面图。
图9：为接着图8的半导体器件的制造工序中的剖面图。
图10：为接着图9的半导体器件的制造工序中的剖面图。
图11：为接着图10的半导体器件的制造工序中的剖面图。
图12：为接着图11的半导体器件的制造工序中的剖面图。
图13：为接着图12的半导体器件的制造工序中的剖面图。
图14：为接着图13的半导体器件的制造工序中的剖面图。
图15：为接着图14的半导体器件的制造工序中的剖面图。
图16：为接着图15的半导体器件的制造工序中的剖面图。
图17：为接着图16的半导体器件的制造工序中的剖面图。
图18：为接着图17的半导体器件的制造工序中的剖面图。
图19：为实施方式2的半导体器件的俯视图。
图20：为图19的B部的详细俯视图。
图21：为沿着图20的G-G线、H-H线、I-I线、J-J线、K-K线、及L-L线的剖面图。
图22：为实施方式2的半导体器件的制造工序中的剖面图。
图23：为实施方式3的半导体器件的俯视图。
图24：为实施方式4的半导体器件的俯视图。
附图标记说明
1SOI 基板
ACTN1、ACTN2、ACTP1、ACTP2、ACTNT、ACTNT1、ACTPT、ACTNT1 活性区域
BX 绝缘层
CP 覆盖绝缘膜
DP1 离子注入用杂质
DT 凹槽
EP 外延层
EXN n-型半导体区域
EXP p-型半导体区域
G1，G2 栅电极
GF 栅极绝缘膜
GN 半导体区域
GP 半导体区域
IL1、IL2 绝缘膜
M1、M2 布线
NMOS0、NMOS1、NMOS2、NMOS3NMOS 区域
NTAP、NTAP1 n型接头
NTAPR、NTAPR1 n型接头区域
NW1、NW2 n型阱区域
OP1 开口
PG 插塞电极
PMOS1、PMOS2、PMOS3、PMOS4PMOS 区域
PTAP、PTAP1 p型接头
PTAPR、PTAPR1 p型接头区域
PR1、PR2、PR3、PR4、PR5、PR6 光刻胶层
PW1、PW2 p型阱区域
Qn1、Qn2 n型MISFET
Qp1、Qp2 p型MISFET
SB 半导体基板
SDN n+型半导体区域
SDP p+型半导体区域
SL 硅化物层
SM 半导体层
STI 元件分离区域
SW1、SW2 侧壁间隔件
SZ1、SZ2、SZ3 绝缘膜
TR 槽
VDD 电源电位布线
VDDR 电源电位布线区域
VSS 基准电位布线
VSSR 基准电位布线区域
ZM1、ZM2、ZM3 绝缘膜
具体实施方式
在以下实施方式中，为了方便，在必要时分割成多个部分或实施方式来说明，但除了特别明示的情况之外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部的变形例、详细说明、补充说明等关系。另外，在以下实施方式中，提到要素的数等(包括个数、数值、量、范围等)时，除了特别明示的情况以及在原理上明确限定为特定数的情况等之外，均不限定于该特定数，可以是特定数以上也可以是特定数以下。
而且，在以下实施方式中，除了特别明示的情况以及被认为原理上明确是必须的情况等之外，其构成要素(还包括要素步骤等)当然并非一定是必须的。相同地，在以下实施方式中，涉及到构成要素等的形状、位置关系等时，除了特别明示的情况和认为原理上明确不成立的情况等之外，包括实质上与该形状等近似或类似的情况等。在这点上，对于上述数值及范围也是同样的。
以下，基于附图对实施方式进行详细说明。需要说明的是，在用于说明实施方式的所有图中，对具有同一功能的部件标注同一或相关符号，省略对其的重复说明。另外，在以下实施方式中，除非特别必要，否则原则上不重复同一或同样部分的说明。
另外，在实施方式所用的附图中，即便是剖面图，有时为了便于观察附图而省略剖面线。另外，即便是俯视图，有时为了便于观察附图而标注剖面线。
(实施方式1)
＜相关技术的说明＞
图1为相关技术中的半导体器件的俯视图。图2为沿图1的A-A线及B-B线的剖面图。在沿A-A线的剖面图示于AA区域，沿B-B线的剖面图示于BB区域。
如图1所示，相关技术中的半导体器件具有在SOI(Silicon On Insulator(绝缘体上硅))基板1上形成的n型MISFETQn1及Qn2以及p型MISFETQp1及Qp2。SOI基板1具有：作为支承基板的半导体基板(支承基板)SB、在半导体基板SB的主面上形成的绝缘层(埋入绝缘膜)BX、在绝缘层BX的上表面上形成的半导体层SM，这将在后文描述。而且，n型MISFETQn1及Qn2、以及p型MISFETQp1及Qp2为在半导体层SM上形成的薄膜SOI型MISFET，且是全耗尽型的MISFET。
如图1所示，Y方向中，由上向下的顺序配置有NMOS区域NMOS1/PMOS区域PMOS1/PMOS区域PMOS2/NMOS区域NMOS2。NMOS区域NMOS1及NMOS2，以及，PMOS区域PMOS1及PMOS2在Y方向上具有所期望的高度，在X方向(与Y方向正交)上具有所期望的长度。也就是说，在X方向上延伸。在NMOS区域NMOS1及NMOS2的各自中，多个n型MISFETQn1及Qn2在X方向上排列配置，在PMOS区域PMOS1及PMOS2的各自中，多个p型MISFETQp1及Qp2在X方向上排列配置。n型MISFETQn1及Qn2形成在周围由元件分离区域STI围成的活性区域ACTN1及ACTN2中，p型MISFETQp1及Qp2形成在周围由元件分离区域STI围成的活性区域ACTP1及ACTP2中。
在PMOS区域PMOS1及PMOS2之间，设置有在X方向上延伸的电源电位布线区域VDDR及n型接头(tap)区域NTAPR，且配置有在X方向上延伸的电源电位布线VDD及n型接头NTAP。另外，在NMOS区域NMOS1的上侧及NMOS区域NMOS2的下侧，设置有在X方向上延伸的基准电位布线区域VSSR及p型接头区域PTAPR，且配置有在X方向上延伸的基准电位布线VSS及p型接头PTAP。
PMOS区域PMOS1及PMOS2、以及电源电位布线区域VDDR设置于在X方向上延伸的n型阱区域(n型半导体区域)NW1上。也就是说，多个p型MISFETQp1及Qp2在n型阱区域NW1上(换言之，n型阱区域NW1内)形成。而且，NMOS区域NMOS1及基准电位布线区域VSSR设置于在X方向上延伸的p型阱区域(p型半导体区域)PW1上，NMOS区域NMOS2及基准电位布线区域VSSR设置于在X方向上延伸的p型阱区域PW2上。也就是说，多个n型MISFETQn1在p型阱区域PW1上(换言之，p型阱区域PW1内)形成，多个n型MISFETQn2在p型阱区域PW2上(换言之，p型阱区域PW2内)形成。
以与电源电位布线VDD重叠的方式，在n型阱区域NW1内配置在X方向上延伸的活性区域ACTNT，电源电位布线VDD经由插塞电极PG而与n型阱区域NW1连接，从而能够将电源电位向n型阱区域NW1供电。也就是说，在活性区域ACTN中，绝缘膜BX和半导体层SM被除去。
下面，使用图2，对相关技术中的半导体器件的剖面构造进行说明。在半导体基板SB的主面形成有n型阱区域NW1，以对n型阱区域NW1内的活性区域ACTP1、ACTP2及ACTNT进行限定的方式形成有元件分离区域(元件分离膜)STI。n型阱区域NW1比元件分离区域STI深，活性区域ACTP1、ACTP2及ACTNT内的n型阱区域NW1彼此相连。在活性区域ACTP1、ACTP2及ACTNT内，在n型阱区域NW1的主面形成有n型的半导体区域GN。
如图2的AA区域所示，p型MISFETQp1形成在活性区域ACTP1内、且形成在半导体层SM(其是在半导体基板1的主面上隔着绝缘层BX而形成的)上。p型MISFETQp1具有：在半导体层SM上隔着栅极绝缘膜GF而形成的栅电极G1，和配置于栅电极G1的两侧的p-型半导体区域EXP及p+型半导体区域SDP。AA区域为p型MISFETQp1的栅极长度方向的剖面图。
栅电极G1的一端侧的p-型半导体区域EXP及p+型半导体区域SDP成为p型MISFETQp1的源区域，另一端侧的p-型半导体区域EXP及p+型半导体区域SDP成为漏区域。源区域与漏区域之间的半导体区域SM为沟道形成区域。p+型半导体区域SDP跨越半导体层SM、和在半导体层SM的主面上形成的外延层EP而形成。p-型半导体区域EXP形成于p+型半导体区域SDP与沟道形成区域之间、且是形成于半导体层SM。
图2的BB区域为p型MISFETQp1及Qp2的栅极宽度方向的剖面图。在p型MISFETQp1与Qp2之间设置有n型接头区域NTAPR。将n型阱区域NW1的主面露出的活性区域ACTNT称为n型接头NTAP。也就是说，在n型接头NTAP中，半导体基板SB上的绝缘膜BX及半导体层SM被除去，n型阱区域NW1的主面露出。在被元件分离区域STI围绕的n型接头NTAP中，在n型阱区域NW1的主面形成n型的半导体区域GN，在其上形成有外延层EP。而且，在外延层EP中形成n+型半导体区域SDN。
这里，配置于活性区域ACTP1上的栅电极G1的端部例如跨上限定n型接头NTAP的元件分离区域STI上。而且，在元件分离区域STI的n型接头NTAP侧的肩部产生凹槽DT，由于其影响，外延层EP的上表面比下表面更扩展。也就是说，本申请的发明人经研究判明了，与没有凹槽DT的情况相比，外延层EP的上表面(换言之，侧面)更接近栅电极G1，因此栅电极G1与n型阱区域NW1间发生短路或耐压劣化。也就是说，判明了在相关技术的半导体器件中，可靠性降低。需要说明的是，还判明了在栅电极G2与n型阱区域NW1间也发生同样的问题。
这里，虽然也能够使栅电极G1及G2从n型接头NTAP间隔开达到即便在元件分离区域STI产生凹槽DT也不发生短路或耐压劣化的程度，但在该情况下，会产生半导体器件的面积增大这样的缺点。
下面，对解决了上述相关技术的问题的本实施方式1进行说明。
＜实施方式1中的半导体器件的构成＞
与上述相关技术的半导体器件相比，本实施方式1的半导体器件的不同点在于，在n型接头区域NTAPR未设置外延层EP，而其他是同样的。因而，上述相关技术的半导体器件的说明能够转用作本实施方式1的半导体器件的说明，省略重复说明。
图3为本实施方式1的半导体器件的俯视图。图4为图3的A部的详细俯视图。图5为沿图4的C-C线、D-D线、E-E线及F-F线的剖面图。
如图3所示，本实施方式1的半导体器件在SOI基板上具有多个NMOS区域NMOS0、NMOS1、NMOS2及NMOS3，以及多个PMOS区域PMOS1、PMOS2、PMOS3及PMOS4。而且，在Y方向上，由上向下的顺序配置有NMOS区域NMOS0/NMOS区域NMOS1/PMOS区域PMOS1/PMOS区域PMOS2/NMOS区域NMOS2/NMOS区域NMOS3/PMOS区域PMOS3/PMOS区域PMOS4。在NMOS区域NMOS0及NMOS3中，与NMOS区域NMOS1及NMOS2同样地形成有多个n型MISFET。另外，在PMOS区域PMOS3及PMOS4中，与PMOS区域PMOS1及PMOS2同样地形成有多个p型MISFET。对于在多个NMOS区域NMOS0、NMOS1、NMOS2及NMOS3形成的n型MISFET、以及在多个PMOS区域PMOS1、PMOS2、PMOS3及PMOS4形成的p型MISFET而言，均为上述的薄膜SOI型MISFET。这些薄膜SOI型MISFET为与后述的n型MISFETQn1或p型MISFETQp1同样的构造。
在X方向上延伸的p型阱区域PW1中，在Y方向上，依次配置有NMOS区域NMOS0/基准电位布线区域VSSR/NMOS区域NMOS1，与基准电位布线区域VSSR重叠地配置有在X方向上延伸的p型接头区域PTAPR。p型接头区域PTAPR为用于向p型阱区域PW1供给所期望的电位(例如，基准电位或负电压)的供电区域。
在X方向上延伸的n型阱区域NW1中，在Y方向上，依次配置有PMOS区域PMOS1/电源电位布线区域VDDR/PMOS区域PMOS2，与电源电位布线区域NDDR重叠地配置有在X方向上延伸的n型接头区域NTAPR。n型接头区域NTAPR为用于向n型阱区域NW1供给所期望的电位(电源电位或负电压)的供电区域。
p型阱区域PW2及n型阱区域NW2也与p型阱区域PW1及n型阱区域NW1是同样的。另外，如图3所示，在Y方向中，p型阱区域PW1及PW2、以及n型阱区域NW1及NW2彼此邻接。
例如，通过由电源电位布线区域VDDR与基准电位布线区域VSSR夹持的PMOS区域PMOS1的p型MISFET、及NMOS区域NMOS1的n型MISFET而构成CMOS(Complementary MetalOxide Semiconductor(互补金属氧化物半导体))构成的逻辑电路。
图4为图3的A部的详细俯视图，但由于与上述的图1相同，省略其说明。图5中，将沿图4的C-C线的剖面图示于CC区域，将沿D-D线的剖面图示于DD区域，将沿E-E线的剖面图示于EE区域，将沿F-F线的剖面图示于FF区域。CC区域表示n型MISFETQn1的栅极长度方向的剖面图(也就是说，NMOS区域NMOS1的剖面图)，DD区域表示p型接头区域PTAPR，EE区域表示p型MISFETQp1的栅极长度方向的剖面图(也就是说，PMOS区域PMOS1的剖面图)，FF区域表示n型接头区域NTAPR。
如图5所示，在设置于半导体基板SB的主面的n型阱区域NW1内，形成有p型MISFETQp1及n型接头区域NTAPR。EE区域的p型MISFETQp1形成在活性区域ACTP1内、且形成在半导体基板1的主面上隔着绝缘层BX而形成的半导体层SM上。p型MISFETQp1具有：在半导体层SM上隔着栅极绝缘膜GF而形成的栅电极G1，和在栅电极G1的两侧配置的源区域及漏区域。源区域及漏区域分别由p-型半导体区域EXP及p+型半导体区域SDP构成。p-型半导体区域EXP形成于半导体层SM，p+型半导体区域SDP跨越半导体层SM、和在半导体层SM上的外延层EP而形成。栅电极G1的侧壁上隔着绝缘膜IL1而形成有侧壁间隔件SW2。也能够将绝缘膜IL1及侧壁间隔件SW2概括地称为侧壁间隔件。栅电极G1与p+型半导体区域SDP通过侧壁间隔件而分离或隔开。在侧壁间隔件之下形成有p-型半导体区域EXP。
外延层EP在由侧壁间隔件与元件分离区域STI限定的区域形成，在外延层EP的主面(换言之，p+型半导体区域SDP的主面)形成有硅化物层(金属硅化物层)SL。另外，在栅电极G1的主面也形成有硅化物层SL。源区域及漏区域的硅化物层SL经由插塞电极PG而与布线M1连接。
另外，在半导体层SM内、位于一对p-型半导体区域EXP间的沟道形成区域之下，n型的半导体区域GN隔着绝缘层BX而在n型阱区域NW1的主面形成。n型的半导体区域GN为用于调整p型MISFETQp1的阈值的区域。
在n型接头区域NTAPR(FF区域)中，在被元件分离区域STI围成的活性区域ACTNT内，在n型阱区域NW1的主面形成有n+型半导体区域SDN，在n+型半导体区域SDN的主面形成有硅化物层SL。n型阱区域NW1经由与硅化物层SL接触的插塞电极PG而与电源电位布线VDD连接。也就是说，从电源电位布线VDD供给的电源电位经由插塞电极PG、硅化物层SL及n+型半导体区域SDN而供给至n型阱区域NW1。
如图5所示，由于在n型阱区域NW1的主面上未形成外延层EP，因此与上述的相关技术不同，n+型半导体区域SDN不会跨上元件分离区域STI的凹槽DT上。因而，n+型半导体区域SDN不会接近栅电极G1或G2，能够防止栅电极G1或G2与n型阱区域NW1之间的短路或耐压劣化。
本实施方式1中，在n型接头区域NTAPR中，未在n型阱区域NW1(换言之，半导体基板SB)的主面上形成外延层EP。因而，如图5所示，活性区域ACTNT中的硅化物层SL的下表面(也可以说是硅化物层SL与n+型半导体区域SDN的界面)具有下述特征：与活性区域ACTP1中的绝缘层BX的下表面(也可以说是绝缘层BX与半导体层GN或n型阱区域NW1的界面)相等，或仅比其低d1(接近半导体基板SB的背面)。这是由于，当不形成外延层EP的情况下，在形成硅化物层SL时，半导体基板SB的一部分与硅化物层SL形成用金属膜反应，因此从那里的主面后退(降低)。这里，所谓半导体基板SB的背面，是指与形成有n型阱区域NW1(或，元件分离区域STI)的主面相反一侧的面。
另外，如图5所示，在设置于半导体基板SB的主面的p型阱区域PW1内，形成有n型MISFETQn1及p型接头区域PTAPR。CC区域的n型MISFETQn1的构造与上述的p型MISFETQp1相同，能够转用上述说明。但是，n型MISFETQn1的源区域及漏区域分别由n-型半导体区域EXN及n+型半导体区域SDN构成。另外，在半导体层SM内、且位于一对n-型半导体区域EXN之间的沟道形成区域之下，p型的半导体区域GP隔着绝缘层BX而在p型阱区域PW1的主面形成。p型的半导体区域GP为用于调整n型MISFETQn1的阈值的区域。
在p型接头区域PTAPR(DD区域)中，在由元件分离区域STI围绕的活性区域ACTPT内，跨越p型阱区域PW1的主面、和形成于p型阱区域PW1的主面上的外延层EP而形成有p+型半导体区域SDP，在p+型半导体区域SDP的主面形成有硅化物层SL。p型阱区域PW1经由与硅化物层SL接触的插塞电极PG而与基准电位布线VSS连接。在p型接头区域PTAPR中，不同于n型接头区域NTAPR，在p型阱区域PW1上形成有外延层EP。这是由于，本申请的发明人确认到，与n型接头区域NTAPR相比，在p型接头区域PTAPR中，不易产生元件分离区域STI的凹槽DT。需要说明的是，省略了p型接头区域PTAPR的元件分离区域STI的凹槽DT的图示。即，p型接头区域PTAPR的元件分离区域STI的凹槽DT比n型接头区域NTAPR的元件分离区域STI的凹槽DT小。
因而，如图5所示，在p型接头区域PTAPR中，活性区域ACTPT中的硅化物层SL的下表面(也可以说是硅化物层SL与p+型半导体区域SDP的界面)具有下述特征：比活性区域ACTN1中的绝缘层BX的下表面(也可以说是绝缘层BX与半导体层GP的界面)仅高(距半导体基板SB的背面远离)d2。通过该构造，能够降低p型接头区域PTAPR的插塞电极PG的深度(换言之，插塞电极PG的纵横比，或，在绝缘膜SZ1中形成的开口的纵横比)。
需要说明的是，有时作为上位概念，将电源电位布线VDD及基准电位布线VSS称为电源布线。
当然，在p型接头区域PTAPR中，也能够不在p型阱区域PW1上形成外延层EP，而设为与n型接头区域NTAPR相同的构造。也就是说，也可以在不存在外延层EP的情况下在p型阱区域PW1的表面形成硅化物层SL。
＜关于实施方式1中的半导体器件的制造工序＞
参照附图，对本实施方式1的半导体器件的制造工序进行说明。图6～图18为本实施方式1的半导体器件的制造工序中的剖面图。图6～图18对应于图5所示的CC区域、DD区域、EE区域及FF区域。
首先，提供(准备)SOI(SOI：Silicon On Insulator)基板1。SOI基板1具有：作为支承基板的半导体基板(支承基板)SB，在半导体基板SB的主面上形成的绝缘层(埋入绝缘膜)BX，和在绝缘层BX的上表面上形成的半导体层SM。
半导体基板SB是对绝缘层BX、和比绝缘层BX靠上的构造进行支承的支承基板，但也是半导体基板。半导体基板SB优选为单晶硅基板，例如由p型的单晶硅形成。绝缘层BX优选为氧化硅膜，绝缘层BX的厚度能够是例如10～30nm左右。半导体层SM由单晶硅等形成，半导体层SM的厚度能够是例如5～25nm左右。由上述半导体基板SB、绝缘层BX及半导体层SM来形成SOI基板1。
另外，在SOI基板1中，在半导体基板SB的主面之中，将与绝缘层BX接触的一侧的主面称为半导体基板SB的上表面，将与半导体基板SB的上表面相反一侧的主面称为半导体基板SB的背面。另外，在SOI基板1中，在绝缘层BX的主面之中，将与半导体基板SB接触的一侧的主面称为绝缘层BX的下表面，将与半导体层SM接触的一侧的主面称为绝缘层BX的上表面，绝缘层的上表面与下表面是彼此相对的侧的面。另外，在半导体层SM的主面之中，将与绝缘层BX接触的一侧的主面称为半导体层SM的下表面，将与半导体层SM的下表面相反一侧的主面称为半导体层SM的上表面。
接下来，在SOI基板1的主面上、即在半导体层SM的上表面上，形成绝缘膜(焊盘绝缘膜)ZM1。绝缘膜ZM1由与绝缘层BX相同的材料形成。当绝缘层BX由氧化硅形成的情况下，绝缘膜ZM1也由氧化硅形成。绝缘膜ZM1能够使用例如CVD(Chemical Vapor Deposition：化学气相沉积)法等来形成。
接下来，在绝缘膜ZM1上形成绝缘膜ZM2。绝缘膜ZM2由不同于绝缘膜ZM1的材料形成。当绝缘层BX及绝缘膜ZM1由氧化硅形成的情况下，绝缘膜ZM2优选由氮化硅形成。另外，绝缘膜ZM2也由不同于后述的绝缘膜ZM3的材料形成。绝缘膜ZM2能够使用例如CVD法等来形成。绝缘膜ZM2的形成膜厚能够是例如80～120nm左右。
接下来，如图6所示，形成槽TR。槽TR为用于形成后述的元件分离区域STI的槽，即其为元件分离用的槽。
槽TR能够按下述方式形成。即，首先，使用光刻技术在绝缘膜ZM2上形成光刻胶层(未图示)。该光刻胶层具有使槽TR预定形成区域的绝缘膜ZM2露出、而覆盖除此以外的区域的绝缘膜ZM2这样的图案(平面形状)。然后，使用该光刻胶层作为蚀刻掩模而将绝缘膜ZM2蚀刻(优选为干式蚀刻)，从而使其图案化图案化。由此，选择性地将槽TR预定形成区域的绝缘膜ZM2除去。然后，将该光刻胶层除去后，使用该绝缘膜ZM2作为蚀刻掩模(硬掩模)，而将绝缘膜ZM1、半导体层SM、绝缘层BX及半导体基板SB蚀刻(优选为干式蚀刻)，由此能够形成槽TR。
槽TR贯通绝缘膜ZM2、绝缘膜ZM1、半导体层SM及绝缘层BX，槽TR的底部(底面)到达半导体基板SB。即，槽TR的底部(底面)位于半导体基板SB的厚度的中途。因此，槽TR的底面位于比绝缘层BX的下表面靠下方的位置，半导体基板SB在槽TR的底部露出。槽TR的深度能够是例如250～300nm左右。
接下来，以埋没槽TR内的方式在绝缘膜ZM2上形成绝缘膜。绝缘膜为元件分离区域STI形成用的绝缘膜，且优选为氧化硅膜。因此，STI形成用的绝缘膜、绝缘膜ZM1与绝缘层BX由相同材料形成，优选均由氧化硅形成。绝缘膜能够使用CVD法等来形成。绝缘膜的形成膜厚优选设定为能够通过绝缘膜而将槽TR内充分埋没(填满)的膜厚。
接下来，如图7所示，通过使用CMP(Chemical Mechanical Polishing：化学机械研磨)法等而将绝缘膜研磨(研磨处理)，从而将槽TR的外部的绝缘膜除去，并使绝缘膜残留在槽TR内。由此，如图7所示，能够形成由被埋入槽TR的绝缘膜形成的元件分离区域(元件分离构造)STI。元件分离区域STI在槽TR内形成。
在进行该研磨处理时，绝缘膜ZM2作为研磨阻止膜而发挥功能。即，与绝缘膜相比，在绝缘膜ZM2不易被研磨的条件下进行研磨处理。而且，在研磨处理结束的阶段，绝缘膜ZM2的上表面露出，成为在槽TR内埋入有元件分离区域STI的状态，元件分离区域STI的上表面位于与绝缘膜ZM2的上表面大致相同的高度位置。
接下来，将绝缘膜ZM2蚀刻除去，绝缘膜ZM1的上表面露出。在绝缘膜ZM2的蚀刻中，能够合适地使用湿式蚀刻。当绝缘膜ZM2由氮化硅形成、绝缘膜ZM1及元件分离区域STI由氧化硅形成的情况下，作为绝缘膜ZM2的蚀刻中使用的蚀刻液，能够合适地使用热磷酸(加热了的磷酸)。
进行上述操作，从而使用STI(shallow trench isolation(浅沟槽隔离))法而形成STI构造的元件分离区域STI。在提供SOI基板1的阶段，在半导体基板SB的上表面的整个表面上隔着绝缘层BX而形成有半导体层SM，但若形成元件分离区域STI，则半导体层SM被划分为分别由元件分离区域STI围成的多个区域(活性区域)。
接下来，如图8所示，使用光刻技术在SOI基板1上形成光刻胶层PR1作为掩模层。光刻胶层PR1覆盖NMOS区域NMOS1(CC区域)及p型接头区域PTAPR(DD区域)，而使PMOS区域PMOS1(EE区域)及n型接头区域NTAPR(FF区域)露出。光刻胶层PR1的侧面(内壁)位于元件分离区域STI上。
接下来，使用光刻胶层PR1作为掩模(离子注入阻止掩模)，例如，使用作为杂质的磷离子或砷离子，对SOI基板1的半导体基板SB进行n型阱区域NW1及半导体区域GN形成用的离子注入。n型阱区域NW1从半导体基板SB的主面形成为比元件分离区域STI的底部更深。半导体区域GN在由元件分离区域STI围绕的半导体基板SB的主面、且在绝缘层BX的临近下方形成。与n型阱区域NW1的杂质浓度相比，半导体区域GN的杂质浓度的浓度更高，因此，为形成半导体区域GN，将更高浓度的杂质进行离子注入。需要说明的是，作为变形例，也可以使用将PMOS区域PMOS1(EE区域)选择性地露出的光刻胶层，仅在PMOS区域PMOS1(EE区域)形成半导体区域GN。
接下来，如图9所示，作为掩模层，在SOI基板1上形成光刻胶层PR2。光刻胶层PR2覆盖PMOS区域PMOS1(EE区域)及n型接头区域NTAPR(FF区域)，而使NMOS区域NMOS1(CC区域)及p型接头区域PTAPR(DD区域)露出。光刻胶层PR2的侧面(内壁)位于元件分离区域STI上。
接下来，使用光刻胶层PR2作为掩模(离子注入阻止掩模)，作为杂质使用例如硼离子，对SOI基板1的半导体基板SB进行p型阱区域PW1及半导体区域GP形成用的离子注入。p型阱区域PW1从半导体基板SB的主面形成为元件分离区域STI的底部更深。半导体区域GP在由元件分离区域STI围绕的半导体基板SB的主面、且在绝缘层BX的临近下方形成。与p型阱区域PW1的杂质浓度，半导体区域GP的杂质浓度的浓度更高，因此，为形成半导体区域GP，将更高浓度的杂质进行离子注入。需要说明的是，作为变形例，也可以使用将NMOS区域NMOS1(CC区域)选择性地露出的光刻胶层，仅在NMOS区域NMOS1(CC区域)形成半导体区域GP。
接下来，如图10所示，在SOI基板1上形成光刻胶层PR3作为掩模层。光刻胶层PR3覆盖NMOS区域NMOS1(CC区域)及PMOS区域PMOS1(EE区域)，而使p型接头区域PTAPR(DD区域)及n型接头区域NTAPR(FF区域)露出。
接下来，使用光刻胶层PR3作为掩模(离子注入阻止掩模)，使用p型接头区域PTAPR及n型接头区域NTAPR的绝缘膜ZM1，使用氢氟酸等蚀刻液将半导体层SM及绝缘层BX除去，将半导体基板SB的主面露出。在该蚀刻工序中，本申请的发明人确认到，如图10所示，将从n型接头区域NTAPR(FF区域)的光刻胶层PR3露出的元件分离区域STI的肩部被蚀刻，在元件分离区域STI产生大的凹槽DT。在p型接头区域PTAPR(DD区域)中，元件分离区域STI的肩部也被稍微蚀刻，但不形成n型接头区域NTAPR(FF区域)程度的凹槽DT。需要说明的是，在p型接头区域PTAPR(DD区域)的凹槽DT中，省略了图示。
凹槽DT产生的主要原因在于，在上述n型阱区域NW1或半导体区域GN的形成工序中，在围绕n型接头区域NTAPR(FF区域)的活性区域ACTNT的元件分离区域STI中，质量较大的磷离子或砷离子也以高能量被离子注入。另外，这是由于，在质量较大的磷离子或砷离子被以高能量进行离子注入的区域中，构成元件分离区域STI的氧化硅膜发生脆弱化(或，劣化)，从而变得易于被上述蚀刻液蚀刻。另一方面，在上述p型阱区域PW1及半导体区域GP的形成工序中，在围绕p型接头区域PTAPR(DD区域)的活性区域ACTPT的元件分离区域STI中，硼离子也被离子注入，但硼离子的质量较小，因此构成元件分离区域STI的氧化硅膜的脆弱化(或，劣化)较小。因此，在p型接头区域PTAPR(DD区域)的元件分离区域STI中，不形成n型接头区域NTAPR(FF区域)程度的大凹槽DT。
接下来，如图11所示，在NMOS区域NMOS1(CC区域)及PMOS区域PMOS1(EE区域)中形成栅极绝缘膜GF及栅电极G1。在该工序中，在n型接头区域NTAPR(FF区域)的元件分离区域STI上形成栅电极G1及G2。
首先，根据需要，通过进行清洗处理(清洗用的湿式蚀刻处理)而使半导体层SM的表面变得清洁以后，在半导体层SM的表面形成栅极绝缘膜GF。栅极绝缘膜GF由氧化硅膜等形成，能够使用热氧化法等来形成。
接下来，在SOI基板1的主面上，即在栅极绝缘膜GF及元件分离区域STI上，作为栅电极形成用的导电膜，在形成多晶硅膜这样的硅膜后，在硅膜上形成氮化硅膜等绝缘膜。
接下来，如图11所示，使用光刻技术及干式蚀刻技术将绝缘膜及硅膜图案化，从而形成由栅电极G1及G2、与位于栅电极G1及G2上的覆盖绝缘膜CP的层叠体。
需要说明的是，在绝缘膜ZM1的除去工序、栅极绝缘膜GF的形成工序中，将元件分离区域STI的上表面蚀刻的工序有很多，因此在图11中，与图10相比，元件分离区域STI的上表面变低。
接下来，如图12所示，在层叠体的侧面上，形成侧壁间隔件SW1作为侧壁绝缘膜。
首先，侧壁间隔件SW1形成工序中，在包含元件分离区域STI上的SOI基板1的主面整个表面上，以覆盖层叠体的方式，形成由绝缘膜IL1与绝缘膜IL1上的绝缘膜IL2形成的层叠膜。绝缘膜IL1与绝缘膜IL2由不同的材料形成，优选地，绝缘膜IL1由氧化硅膜形成，绝缘膜IL2由氮化硅膜形成。然后，利用各向异性蚀刻技术将绝缘膜IL1与绝缘膜IL2的层叠膜进行回蚀刻，由此在层叠体的两个侧面上形成侧壁间隔件SW1。侧壁间隔件SW1由绝缘膜IL1与绝缘膜IL2的层叠膜形成。具体而言，侧壁间隔件SW1由绝缘膜IL1和绝缘膜IL2形成，其中，绝缘膜IL1从半导体层SM上在层叠体的侧面上的范围内以大致一样的厚度连续延伸，绝缘膜IL2隔着绝缘膜IL1而从半导体层SM及层叠体隔开。需要说明的是，在元件分离区域STI上，实际上，在栅电极G1及G2的两侧形成侧壁间隔件SW1，为了说明的简化，仅对接近n型接头NTAP的一者进行图示，而将相反侧省略。
接下来，如图13所示，利用外延生长，而在SOI基板1的半导体层SM上形成外延层EP。外延层EP在NMOS区域NMOS1、p型接头区域PTAPR及PMOS区域PMOS1形成。n型接头区域NTAPR(FF区域)被绝缘膜ZM3覆盖，在n型接头区域NTAPR不形成外延层EP。
外延层EP为利用外延生长而形成的外延层，例如由单晶硅形成。外延层EP由于利用外延生长形成，因此外延层EP的晶体构造，成为反映下底的半导体层SM或半导体基板SB的晶体构造的晶体构造，外延层EP的晶体构造与半导体层SM或半导体基板SB的晶体构造相同。
由于利用外延生长而形成外延层EP，因此外延层(外延层EP)在半导体层SM的露出面(Si面)上选择性地生长，而外延层在绝缘膜上不生长。因此，在半导体层SM的表面之中，在未被层叠体及侧壁间隔件SW1覆盖的区域(露出面)上，外延层EP将会选择性地生长。因此，外延层EP在半导体层SM上，在由层叠体与侧壁间隔件SW1形成的构造体的两侧形成。也就是说，在NMOS区域NMOS1及PMOS区域PMOS1的栅电极G1及侧壁间隔件SW1的两侧形成。此外，在p型接头区域PTAPR中，在半导体基板SB的主面(换言之，p型阱区域PW1或半导体区域GP)上形成。另外，栅电极G1的上表面被覆盖绝缘膜CP覆盖、栅电极G1的侧面被侧壁间隔件SW1覆盖，因此，在栅电极G1上，外延层(外延层EP)没有形成。另外，元件分离区域STI由绝缘体(绝缘膜)形成，因此，在元件分离区域STI上，外延层(外延层EP)不生长(不形成)。
接下来，利用蚀刻除去构成侧壁间隔件SW1的绝缘膜IL2。此时，绝缘膜IL2为不同于绝缘膜IL1的绝缘膜，能够选择性地将绝缘膜IL2除去。另外，在绝缘膜IL2的除去工序中，也将栅电极G1及G2上的覆盖绝缘膜CP除去。由于覆盖绝缘膜CP为与绝缘膜IL2相同材料的绝缘膜，因此能够通过同一工序将侧壁间隔件SW1及覆盖绝缘膜CP除去。
接下来，如图14所示，在SOI基板1上形成光刻胶层PR3作为掩模层。光刻胶层PR3覆盖p型接头区域PTAPR(DD区域)、PMOS区域PMOS1(EE区域)及n型接头区域NTAPR(FF区域)，而将NMOS区域NMOS1(CC区域)露出。通过将磷(P)或砷(As)等n型的杂质向半导体层SM及外延层EP中的栅电极G1的两侧的区域中进行离子注入，从而形成n-型半导体区域(扩展区域)EXN。n-型半导体区域EXN在半导体层SM内、栅电极G1的两侧(绝缘膜L1的下侧)形成。此外，n-型半导体区域EXN跨越外延层EP、及其下的半导体层SM而形成。
接下来，如图15所示，在SOI基板1上形成光刻胶层PR4作为掩模层。光刻胶层PR4覆盖NMOS区域NMOS1(CC区域)，p型接头区域PTAPR(DD区域)及n型接头区域NTAPR(FF区域)，而将PMOS区域PMOS1(EE区域)露出。在半导体层SM及外延层EP中的栅电极G1的两侧的区域中，通过将硼(B)等p型的杂质进行离子注入，从而形成p-型半导体区域(扩展区域)EXP。p-型半导体区域EXP在半导体层SM内、且栅电极G1的两侧(绝缘膜L1的下侧)形成。此外，p-型半导体区域EXP跨越外延层EP、及其下的半导体层SM而形成。
接下来，如图16所示，在栅电极G1及G2的侧面上，形成侧壁间隔件SW2作为侧壁绝缘膜。
在侧壁间隔件SW2形成工序中，在包含元件分离区域STI上的SOI基板1的主面整个表面上，以覆盖栅电极G1及G2以及绝缘膜IL1的方式，形成侧壁间隔件SW2形成用的绝缘膜(例如氮化硅膜)。接下来，利用各向异性蚀刻技术对该绝缘膜进行回蚀刻，从而能够在栅电极G1及G2的侧面上形成侧壁间隔件SW2。侧壁间隔件SW2在栅电极G1及G2的两侧面上隔着绝缘膜IL1而形成。需要说明的是，在FF区域中，为简化说明，仅示出了栅电极G1及G2的单侧的侧壁间隔件SW2。
接下来，在SOI基板1上形成光刻胶层PR5作为掩模层。光刻胶层PR5覆盖p型接头区域PTAPR(DD区域)及PMOS区域PMOS1(EE区域)，而将NMOS区域NMOS1(CC区域)及n型接头区域NTAPR(FF区域)露出。
在NMOS区域NMOS1(CC区域)中，通过将磷(P)或砷(As)等的n型杂质向SOI基板1的半导体层SM及外延层EP中的栅电极G1及侧壁间隔件SW2的两侧的区域中进行离子注入，由此形成n+型半导体区域(源漏区域)SDN。在用于形成n+型半导体区域SDN的离子注入中，栅电极G1及其两侧的侧壁间隔件SW2能够作为离子注入阻止掩模而发挥功能。n+型半导体区域SDN的杂质浓度比n-型半导体区域EXN的杂质浓度高。
另外，在n型接头区域NTAPR(FF区域)中，在半导体基板SB(或，n型阱区域NW1)中形成n+型半导体区域SDN。
接下来，如图17所示，在SOI基板1上形成光刻胶层PR6作为掩模层。光刻胶层PR6覆盖NMOS区域NMOS1(CC区域)及n型接头区域NTAPR(FF区域)，而将p型接头区域PTAPR(DD区域)及PMOS区域PMOS1(EE区域)露出。
在PMOS区域PMOS1(EE区域)中，通过将硼(B)等p型的杂质向SOI基板1的半导体层SM及外延层EP中的栅电极G1及侧壁间隔件SW2的两侧的区域进行离子注入，从而形成p+型半导体区域(源漏区域)SDP。在用于形成p+型半导体区域SDP的离子注入中，栅电极G1及其两侧的侧壁间隔件SW2能够作为离子注入阻止掩模而发挥功能。p+型半导体区域SDP的杂质浓度比p-型半导体区域EXP的杂质浓度高。
另外，在p型接头区域PTAPR(DD区域)中，在半导体基板SB(或，n型阱区域NW1)及外延层EP中形成p+型半导体区域SDP。
接下来，如图18所示，利用硅化物(Salicide：Self Aligned Silicide(硅化物自对准技术))技术，在n+型半导体区域SDN、p+型半导体区域SDP、栅电极G1及G2的各上部(表层部)形成低电阻的硅化物层SL。
金属硅化物层SL具体地能够按如下方式形成。即，在包含元件分离区域STI上的SOI基板1的主面整个表面上，以与栅电极G1及G2、外延层EP及半导体基板SB的主面接触的方式，形成硅化物层SL形成用的金属膜。该金属膜由例如钴(Co)膜，镍(Ni)膜，或镍铂合金膜等形成。并且，通过对SOI基板1进行热处理，从而使n+型半导体区域SDN、p+型半导体区域SDP、以及栅电极G1及G2的各上部与上述金属膜反应。由此，在n+型半导体区域SDN、p+型半导体区域SDP、以及栅电极G1及G2的各上部分别形成硅化物层SL。
接下来，如图5所示，在包含元件分离区域STI上的SOI基板1的主面整个表面上，以覆盖栅电极G1及G2、侧壁间隔件SW2、外延层EP、以及硅化物层SL的方式，形成绝缘膜SZ1作为层间绝缘膜。作为绝缘膜SZ1，能够使用氧化硅膜的单体膜，或者能够使用氮化硅膜与该氮化硅膜上的厚氧化硅膜的层叠膜等。根据需要，在绝缘膜SZ1形成后，能够利用CMP法将绝缘膜SZ1的上表面研磨。
接下来，使用光刻技术、以在绝缘膜SZ1上形成的光刻胶层(未图示)为蚀刻掩模，而将绝缘膜SZ1干式蚀刻，由此，在绝缘膜SZ1中形成接触孔(贯通孔)。然后，在该接触孔内形成由钨(W)等形成的导电性的插塞电极PG。例如，在包含接触孔内的绝缘膜SZ1上依次形成阻隔导体膜和钨膜，然后通过CMP法或回蚀刻法等而将接触孔的外部的不要的主导体膜及阻隔导体膜除去，由此能够形成插塞电极PG。插塞电极PG与n+型半导体区域SDN及p+型半导体区域SDP上的硅化物层SL等电连接。
接下来，在埋入了插塞电极PG的绝缘膜SZ1上形成绝缘膜SZ2及SZ3，然后在绝缘膜SZ2及SZ3的规定区域中形成布线槽后，使用单镶嵌技术(single damascene)来将布线M1埋入布线槽内。这里，使绝缘膜SZ2为氮化硅膜等含氮的绝缘膜，使绝缘膜SZ3为氧化硅膜等不含氮的绝缘膜，由此在绝缘膜SZ3中形成布线槽时，能够将绝缘膜SZ2用作蚀刻阻挡层。布线M1为例如以铜为主成分的铜布线(埋入铜布线)。布线M1经由插塞电极PG而与n+型半导体区域SD或p+型半导体区域SDP等电连接。
之后，利用双镶嵌(dual damascene)法等来形成第2层以后的布线，这里将图示及其说明省略。
按以上方式，制造本实施方式1的半导体器件。
＜关于本实施方式1的主要特征＞
在n型接头区域NTAPR中，不在n型阱区域NW1(换言之，半导体基板SB)的主面上形成外延层EP。也就是说，n型接头区域NTAPR的活性区域ACTNT中的硅化物层SL的下表面具有下述特征：仅比作为p型MISFETQp1的形成区域的活性区域ACTP1中的绝缘层BX的下表面低d1(接近半导体基板SB的背面)。通过该特征，能够防止接近n型接头区域NTAPR的p型MISFETQp1的栅电极G1或G2、与n型阱区域NW1之间的短路或耐压劣化。
另外，在p型接头区域PTAPR中，在p型阱区域PW1(换言之，半导体基板SB)的主面上形成外延层EP。也就是说，在p型接头区域PTAPR中，活性区域ACTPT中的硅化物层SL的下表面具有下述特征：比作为n型MISFETQn1的形成区域的活性区域ACTN1中的绝缘层BX的下表面仅高d2(接近半导体基板SB的背面)。通过该特征，能够降低p型接头区域PTAPR的插塞电极PG的深度(换言之，插塞电极PG的纵横比，或，在绝缘膜SZ1中形成的开口的纵横比)。
(实施方式2)
本实施方式2为实施方式1的变形例，对不同于实施方式1的部分进行说明。图19为本实施方式2的半导体器件的俯视图。图20为图19的B部的详细俯视图。图21为沿图20的G-G线、H-H线、I-I线、J-J线、K-K线、及L-L线的剖面图。图21中，将沿图20的G-G线的剖面图示于GG区域，将沿H-H线的剖面图示于HH区域，将沿I-I线的剖面图示于II区域，将沿J-J线的剖面图示于JJ区域，将沿K-K线的剖面图示于KK区域，将沿L-L线的剖面图示于LL区域。图22为本实施方式2的半导体器件的制造工序中的剖面图。图22对应于沿图21的GG区域、HH区域、II区域、JJ区域、KK区域、及LL区域。
在本实施方式2中，如图19所示，在X方向上，p型接头区域PTAPR1配置在被分开的多个NMOS区域NMOS1之间。另外，接头区域NTAPR1也在X方向上配置在被分开的多个PMOS区域PMOS1之间。
如图20所示，p型接头PTAP1配置在NMOS区域NMOS1内的多个n型MISFETQn1之间。而且，在X方向上延伸的基准电位布线区域VSSR中没有配置p型接头PTAP1。换言之，在X方向上延伸的基准电位布线VSS的下部没有配置p型接头PTAP1。
另外，n型接头NTAP1配置在PMOS区域PMOS1内的多个p型MISFETQp1之间。而且，在X方向上延伸的电源电位布线区域VDDR中，没有配置n型接头NTAP1。换言之，在X方向上延伸的电源电位布线VDD的下部没有配置n型接头NTAP1。
基准电位布线VSS及电源电位布线VDD在X方向上延伸，在这两者之间，n型MISFETQn1用的活性区域ACTN1及p型MISFETQp1用的活性区域ACTP1、以及p型接头PTAP1用的活性区域ACTPT1及n型接头NTAP1用的活性区域ACTN1在Y方向上排列。
像这样，通过在电源电位布线区域VDDR中不配置构成n型接头NTAP1的活性区域ACTNT1，由此，如图20所示，能够使在Y方向上邻接的活性区域ACTP1与活性区域ACTP2之间的间隔GPA2与实施方式1相比减小。这是由于，在图4所示的实施方式1的情况下，活性区域ACTP1与活性区域ACTP2之间的间隔GPA1成为活性区域ACTNT在Y方向上的宽度、与活性区域ACTP1或ACTP2与活性区域ACTNT的分离宽度的2倍之和。
另外，能够降低在Y方向上邻接的栅电极G1、与栅电极G2之间的间隔GPG2。这是由于，在图4所示的实施方式1的情况下，栅电极G1、与栅电极G2之间的间隔GPG1成为活性区域ACTNT在Y方向上的宽度、与栅电极G1或G2与活性区域ACTNT的分离宽度的2倍之和。
基于上述理由，在本实施方式2的情况下，能够减小半导体器件的Y方向的尺寸，能够增加Y方向上的MISFET等的元件数。另外，若使Y方向的尺寸保持原样的话，由于能够使活性区域ACTNT在Y方向的宽度进一步扩大，因此能够提高驱动能力、或者能够降低晶体管特性的不均。
另外，对于基准电位布线区域VSSR而言，也能够获得与上述同样的效果。
图21中，GG区域表示p型接头区域PTAPR1，HH区域表示n型MISFETQn1的栅极长度方向的剖面图(也就是说，NMOS区域NMOS1的剖面图)，II区域表示基准电位布线区域VSSR，JJ区域表示n型接头区域NTAPR1，KK区域表示p型MISFETQp1的栅极长度方向的剖面图(也就是说，PMOS区域PMOS1的剖面图)，LL区域表示电源电位布线区域VDDR。HH区域的n型MISFETQn1及KK区域的p型MISFETQp1与实施方式1的图5的CC区域的n型MISFETQn1及EE区域的p型MISFETQp1相同。
在n型接头区域NTAPR(JJ区域)中，在由元件分离区域STI围绕的活性区域ACTNT1内，跨越n型阱区域NW1的主面、与在n型阱区域NW1的主面上形成的外延层EP而形成有n+型半导体区域SDN，在n+型半导体区域SDN的主面形成有硅化物层SL。n型阱区域NW1经由与硅化物层SL接触的插塞电极PG而与电源电位布线VDD连接。也就是说，从电源电位布线VDD供给的电源电位经由插塞电极PG、硅化物层SL、及n+型半导体区域SDN而被供给至n型阱区域NW1。
在n型接头区域NTAPR(JJ区域)中，在元件分离区域STI的肩部产生凹槽DT，但如图20所示，n型接头NTAP1的活性区域NTAP1从形成有p型MISFETQp1的活性区域ACTQ1间隔开而配置。此外，与n型接头NTAP1邻接的p型MISFETQp1的栅电极G1在Y方向上延伸，即便栅电极G1超过活性区域ACTQ1从而跨上元件分离区域STI，栅电极G1也不会接近n型接头NTAP1。因而，不会发生上述的相关技术中说明的、栅电极G1与n型阱区域NW1之间的短路或耐压劣化。
在n型接头区域NTAPR(JJ区域)中，在半导体基板SB的主面上形成外延层EP，跨越外延层EP和n型阱区域NW1而形成有n+型半导体区域SDN，硅化物层SL在外延层EP的主面形成。也就是说，能够将与硅化物层SL接触的插塞电极PG的深度(高度)仅减少外延层EP的膜厚的量。另外，活性区域ACTNT1中的硅化物层SL的下表面(也可以说是硅化物层SL与n+型半导体区域SDN的界面)具有下述特征：比活性区域ACTP1中的绝缘层BX的下表面(也可以说是绝缘层BX与半导体层GN或n型阱区域NW1的界面)仅高d2(远离半导体基板SB的背面)。
另外，在电源电位布线区域VDDR(LL区域)中，电源电位布线VDD在元件分离区域STI上延伸，在X方向上延伸的电源电位布线VDD的下部在整个区域成为元件分离区域STI。因而，如上述那样，能够减小半导体器件在Y方向上的尺寸。
在p型接头区域PTAPR(GG区域)中，在被元件分离区域STI围绕的活性区域ACTPT1内，跨越p型阱区域PW1的主面、和在p型阱区域PW1的主面上形成的外延层EP而形成有p+型半导体区域SDP，在p+型半导体区域SDP的主面形成有硅化物层SL。p型阱区域PW1经由与硅化物层SL接触的插塞电极PG而与基准电位布线VSS连接。也就是说，从基准电位布线VSS供给的基准电位经由插塞电极PG、硅化物层SL、及p+型半导体区域SDP而供给至p型阱区域PW1。
在p型接头区域PTAPR(GG区域)中，在半导体基板SB的主面上形成外延层EP，跨越外延层EP与p型阱区域PW1而形成有p+型半导体区域SDP，硅化物层SL在外延层EP的主面形成。也就是说，能够将与硅化物层SL接触的插塞电极PG的深度(高度)仅减少外延层EP的膜厚的量。另外，在p型接头区域PTAPR1中，活性区域ACTPT1中的硅化物层SL的下表面(也可以说是硅化物层SL与p+型半导体区域SDP的界面)具有下述特征：比活性区域ACTN1中的绝缘层BX的下表面(也可以说是绝缘层BX与半导体层GP的界面)高d2(远离半导体基板SB的背面)。需要说明的是，与上述实施方式1相同，p型接头区域PTAPR(GG区域)中的元件分离区域STI的凹槽DT比n型接头区域NTAPR(JJ区域)中的元件分离区域STI的凹槽DT小。
另外，在基准电位布线区域VSSR(II区域)中，基准电位布线VSS在元件分离区域STI上延伸，在X方向上延伸的基准电位布线VSS的下部在整个区域成为元件分离区域STI。因而，如上述那样，能够减小半导体器件在Y方向上的尺寸。
接下来，对本实施方式2的半导体器件的制造方法进行说明。本实施方式2的半导体器件的制造方法与上述实施方式1的半导体器件的制造方法相同，对不同的部分进行说明。
从作为上述实施方式1的半导体器件的制造工序的准备SOI基板1的工序开始、实施使用图12说明的侧壁间隔件SW1形成工序。
接下来，实施在上述实施方式1的图13中说明的外延层EP形成工序。如图22所示，在n型接头区域NTAPR(JJ区域)也形成外延层EP。也就是说，外延层EP在p型接头区域PTAPR(GG区域)、NMOS区域NMOS1、(HH区域)、n型接头区域NTAPR(JJ区域)、及PMOS区域PMOS1(KK区域)形成。
接下来，在对构成侧壁间隔件SW1的绝缘膜IL2的除去工序进行实施后，实施使用图14而说明的n-型半导体区域(扩展区域)EXN形成工序以后，从而完成本实施方式2的半导体器件。
(实施方式3)
图23为本实施方式3的半导体器件的俯视图。
如图23所示，本实施方式3的半导体器件为这样的半导体器件，其中，在p型阱PW1及PW2内的NMOS区域NMOS0～NMOS3及p型接头区域PTAPR使用实施方式1的构造，在n型阱区域NW1及NW2内的PMOS区域PMOS1～PMOS4及n型接头区域NTAPR1使用实施方式2的构造。即，可以仅在元件分离区域STI的凹槽DT的影响大的位置采用实施方式2的构造。由此，能够增加布局设计的自由度。
(实施方式4)
图24为本实施方式4的半导体器件的俯视图，且是上述实施方式2的变形例。
在图24中，与图19同样地，p型接头区域PTAPR1在X方向上配置在被分开的多个NMOS区域NMOS1之间。另外，n型接头区域NTAPR1也在X方向上配置在被分开的多个PMOS区域PMOS1之间。
对不同于图19的点进行说明。在图19中，在Y方向上，在PMOS区域PMOS1和PMOS区域PMOS2处，n型接头区域NTAPR1是公共的。与此相对，在图24中，位于各PMOS区域PMOS1间的n型接头区域NTAPR1、与位于各PMOS区域PMOS2间的n型接头区域NTAPR1通过元件分离区域STI而分离。即，在电源电位布线区域VDDR中没有形成n型接头区域NTAPR1，而配置有元件分离区域STI。
同样地，位于各NMOS区域NMOS0间的p型接头区域PTAPR1、与位于各NMOS区域NMOS1间的p型接头区域PTAPR1通过元件分离区域STI而分离。即，在基准电位布线区域VSSR没有形成p型接头区域PTAPR1，而配置有元件分离区域STI。
需要说明的是，布线的布局与图20所示的构造相同。对于剖面构造而言，也与图21所示的GG区域及JJ区域相同。因而，在各p型接头区域PTAPR1连接基准电位布线VSS，在各n型接头区域NTAPR1连接电源电位布线VDD。
这样，在实施方式4中，也能获得与实施方式2同样的效果。另外，在Y方向上，通过p型接头区域PTAPR1及n型接头区域NTAPR1各自的分离，与实施方式2相比，能够进一步减小半导体器件在Y方向上的尺寸。
另外，与实施方式3同样，在p型阱区域PW1及PW2内的NMOS区域NMOS1～NMOS4及p型接头区域PTAPR1中，也能够使用实施方式1的构造。
另外，在n型阱区域NW1及NW2内的PMOS区域PMOS1～PMOS4及n型接头区域NTAPR1中还能够采用实施方式3的构造，在p型阱区域PW1及PW2内的NMOS区域NMOS1～NMOS4及p型接头区域PTAPR1中还能够采用实施方式4的构造。
另外，在n型阱区域NW1及NW2内的PMOS区域PMOS1～PMOS4及n型接头区域NTAPR1还能够采用实施方式4的构造，在p型阱区域PW1及PW2内的NMOS区域NMOS1～NMOS4及p型接头区域PTAPR1中还能够采用实施方式3的构造。
以上，基于实施方式对本申请的发明人所做的发明具体进行了说明，但本发明不限于上述实施方式，在不脱离其要旨的范围内，当然可进行各种改变。

Claims (19)

1.一种半导体器件，具有：
半导体基板，所述半导体基板具有主面和背面，
在所述半导体基板的所述主面形成的第1导电型的第1半导体区域，
在所述第1半导体区域内，周围由元件分离区域限定的第1活性区域及第2活性区域，
在所述第1活性区域内，在所述半导体基板的主面上隔着第1绝缘膜而形成的第1半导体层，
在所述第1半导体层的表面隔着第1栅极绝缘膜而形成的第1栅电极，
在所述第1栅电极的侧壁上形成的第1侧壁间隔件，
在所述第1栅电极的两端，在所述第1半导体层上形成的第1外延层，
在所述第1栅电极的两端，在所述第1半导体层与所述第1外延层上形成的、与所述第1导电型的导电型相反的第2导电型的第2半导体区域及第3半导体区域，
在所述第1活性区域内，在所述第1绝缘膜之下形成的所述第1导电型的第4半导体区域，
在所述第2活性区域，在所述第1半导体区域的表面形成的第1硅化物层，
覆盖所述第1栅电极的层间绝缘膜，和
在所述层间绝缘膜上形成的第1电源布线，其中，
在俯视下，所述第2活性区域在第1方向上延伸，
在俯视下，所述第1电源布线与所述第2活性区域重叠而在所述第1方向上延伸，
所述第1电源布线与所述第2半导体区域连接，
所述第1栅电极在与所述第1方向正交的第2方向上延伸，且跨上所述第1活性区域与所述第2活性区域之间的所述元件分离区域。
2.根据权利要求1所述的半导体器件，其中，所述第1硅化物层与所述第1电源布线连接。
3.根据权利要求1所述的半导体器件，其中，相较于所述第1绝缘膜与所述第4半导体区域的界面而言，所述第1硅化物层与所述第1半导体区域的界面更靠近所述半导体基板的所述背面。
4.根据权利要求1所述的半导体器件，进一步具有在所述第1半导体层内、在所述第1侧壁间隔件的下部形成的所述第2导电型的第5半导体区域。
5.根据权利要求4所述的半导体器件，其中，所述第1半导体区域及所述第2半导体区域的杂质浓度比所述第5半导体区域的杂质浓度高。
6.根据权利要求1所述的半导体器件，其中，所述第1导电型为N型，所述第2导电型为P型。
7.根据权利要求1所述的半导体器件，进一步具有：
在所述半导体基板的所述主面形成的所述第2导电型的第6半导体区域，
在所述第6半导体区域内，周围由所述元件分离区域限定的第3活性区域及第4活性区域，
在所述第3活性区域内，在所述半导体基板的主面上隔着第2绝缘膜而形成的第2半导体层，
在所述第2半导体层的表面隔着第2栅极绝缘膜而形成的第2栅电极，
在所述第2栅电极的侧壁上形成的第2侧壁间隔件，
在所述第2栅电极的两端，在所述第2半导体层上形成的第2外延层，
在所述第2栅电极的两端，在所述第2半导体层与所述第2外延层上形成的所述第1导电型的第7半导体区域及第8半导体区域，
在所述第3活性区域内，在所述第2绝缘膜之下形成的所述第2导电型的第9半导体区域，
在所述第4活性区域中，在所述第6半导体区域上形成的第3外延层，
在所述第3外延层的表面形成的第2硅化物层，
覆盖所述第2栅电极的所述层间绝缘膜，和
在所述层间绝缘膜上形成的第2电源布线，其中，
在俯视下，所述第4活性区域在所述第1方向上延伸，
在俯视下，所述第2电源布线与所述第4活性区域重叠而在所述第1方向上延伸，
所述第2电源布线与所述第7半导体区域连接，
所述第2栅电极在所述第2方向上延伸，且跨上所述第3活性区域与所述第4活性区域之间的所述元件分离区域。
8.根据权利要求7所述的半导体器件，其中，所述第2硅化物层与所述第2电源布线连接。
9.根据权利要求7所述的半导体器件，其中，相较于所述第2绝缘膜与所述第9半导体区域的界面而言，所述第2硅化物层与所述第3外延层的界面距所述半导体基板的所述背面更远。
10.根据权利要求7所述的半导体器件，其中，在俯视下，所述第1活性区域与所述第3活性区域在所述第2方向上排列，且被在所述第1方向上延伸的所述第2活性区域与所述第4活性区域夹持。
11.一种半导体器件，具有：
半导体基板，所述半导体基板具有主面和背面，
在所述半导体基板的所述主面形成的第1导电型的第1半导体区域，
在所述第1半导体区域内，周围由元件分离区域限定的第1活性区域及第2活性区域，
在所述第1活性区域内，在所述半导体基板的主面上隔着第1绝缘膜而形成的第1半导体层，
在所述第1半导体层的表面隔着第1栅极绝缘膜而形成的第1栅电极，
在所述第1栅电极的侧壁上形成的第1侧壁间隔件，
在所述第1栅电极的两端，在所述第1半导体层上形成的第1外延层，
在所述第1栅电极的两端，在所述第1半导体层与所述第1外延层上形成的、与所述第1导电型的导电型相反的第2导电型的第2半导体区域及第3半导体区域，
在所述第1活性区域内，在所述第1绝缘膜之下形成的所述第1导电型的第4半导体区域，
在所述第2活性区域中，在所述第1半导体区域的表面形成的第2外延层，
在所述第2外延层的表面形成的第1硅化物层，
覆盖所述第1栅电极的层间绝缘膜，和
在所述层间绝缘膜上形成的第1电源布线，
在俯视下，所述第1电源布线在第1方向上延伸，
所述第1电源布线与所述第2半导体区域连接，
在俯视下，所述第1活性区域和所述第2活性区域在所述第1方向上排列，
所述第1栅电极在与所述第1方向正交的第2方向上延伸。
12.根据权利要求11所述的半导体器件，其中，所述第1硅化物层与所述第1电源布线连接。
13.根据权利要求11所述的半导体器件，其中，相较于所述第1绝缘膜与所述第4半导体区域的界面而言，所述第1硅化物层与所述第2外延层的界面距所述半导体基板的所述背面更远。
14.根据权利要求11所述的半导体器件，进一步具有在所述第1半导体层内、在所述第1侧壁间隔件的下部形成的所述第2导电型的第5半导体区域。
15.根据权利要求14所述的半导体器件，其中，所述第1半导体区域及所述第2半导体区域的杂质浓度比所述第5半导体区域的杂质浓度高。
16.根据权利要求11所述的半导体器件，进一步具有：
在所述半导体基板的所述主面形成的所述第2导电型的第6半导体区域，
在所述第6半导体区域内，周围由所述元件分离区域限定的第3活性区域及第4活性区域，
在所述第3活性区域内，在所述半导体基板的主面上隔着第2绝缘膜而形成的第2半导体层，
在所述第2半导体层的表面隔着第2栅极绝缘膜而形成的第2栅电极，
在所述第2栅电极的侧壁上形成的第2侧壁间隔件，
在所述第2栅电极的两端，在所述第2半导体层上形成的第3外延层，
在所述第2栅电极的两端，在所述第2半导体层与所述第3外延层上形成的所述第1导电型的第7半导体区域及第8半导体区域，
在所述第3活性区域内，在所述第2绝缘膜之下形成的所述第2导电型的第9半导体区域，
在所述第4活性区域中，在所述第6半导体区域上形成的第4外延层，
在所述第4外延层的表面形成的第2硅化物层，
覆盖所述第2栅电极的所述层间绝缘膜，和
在所述层间绝缘膜上形成的第2电源布线，
在俯视下，所述第2电源布线在所述第1方向上延伸，
所述第2电源布线与所述第7半导体区域连接，
在俯视下，所述第3活性区域与所述第4活性区域在所述第1方向上排列，
所述第2栅电极在所述第2方向上延伸。
17.根据权利要求16所述的半导体器件，其中，所述第2硅化物层与所述第2电源布线连接。
18.根据权利要求16所述的半导体器件，其中，
在俯视下，所述第1活性区域与所述第3活性区域在所述第2方向上排列，且被在所述第1方向上延伸的所述第1电源布线与所述第2电源布线夹持，
在俯视下，所述第2活性区域与所述第4活性区域在所述第2方向上排列，且被在所述第1方向上延伸的所述第1电源布线与所述第2电源布线夹持。
19.根据权利要求11所述的半导体器件，进一步具有：
在所述第1半导体区域内，周围由所述元件分离区域限定的第5活性区域及第6活性区域，
在所述第5活性区域内，在所述半导体基板的主面上隔着第3绝缘膜而形成的第3半导体层，
在所述第3半导体层的表面隔着第3栅极绝缘膜而形成的第3栅电极，
在所述第3栅电极的侧壁上形成的第3侧壁间隔件，
在所述第3栅电极的两端中，在所述第3半导体层上形成的第5外延层，
在所述第3栅电极的两端中，在所述第3半导体层与所述第5外延层上形成的所述第2导电型的第9半导体区域及第10半导体区域，
在所述第5活性区域内，在所述第3绝缘膜之下形成的所述第1导电型的第11半导体区域，
在所述第6活性区域中，在所述第1半导体区域的表面形成的第6外延层，和
在所述第6外延层的表面形成的第3硅化物层，
所述层间绝缘膜覆盖所述第3栅电极，
在俯视下，所述第5活性区域与所述第6活性区域在所述第1方向上排列，
所述第3栅电极在所述第2方向上延伸，
所述第1电源布线与所述第2半导体区域、所述第10半导体区域、所述第1硅化物层及所述第3硅化物层连接，
在俯视下的所述第2方向上，所述第2活性区域与所述第6活性区域通过所述元件分离区域而被分离。
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