CN101667583A - 具有垂直场效应晶体管的半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及具有垂直场效应晶体管的半导体器件及其制造方法。所述半导体器件具有：绝缘衬底；第一导电类型的第一半导体层，其形成于绝缘衬底上；第一导电类型的第一垂直场效应晶体管，其源极和漏极之一形成于第一半导体层上；第二导电类型的第二半导体层，其形成于绝缘衬底上；以及第二导电类型的第二垂直场效应晶体管，其源极和漏极之一形成于第二半导体层上。第一半导体层与第二半导体层彼此直接接触。

Description

具有垂直场效应晶体管的半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件。具体而言，本发明涉及一种具有垂直场效应晶体管的半导体器件及其制造方法。
背景技术
MISFET(金属绝缘半导体场效应晶体管)已被小型化，其实现了集成度及性能的改善。近年来，MISFET达到其栅极绝缘膜的厚度小于2nm并且其栅极长度小于50nm的水平。然而，典型的MISFET的进一步小型化变得更加困难，因为这导致诸如泄露电流和特性变异性增加的问题。即，利用典型的MISFET变得更加难以进一步改善集成度。
近年来，出于改善集成度的目的，提出使用“垂直MISFET”。例如，在日本特开专利申请JP-H06-069441、日本特开专利申请JP-H07-099311、日本特开专利申请JP-H08-088328、日本特开专利申请JP-H09-232447、日本特开专利申请JP-2002-158350以及日本特开专利申请JP-2003-163282中描述了垂直MISFET。在典型的平面MISFET的情况下，沟道电流在平行于衬底表面的水平方向上流动。相比之下，垂直MISFET具有沟道电流在垂直于衬底表面的垂直方向上流动的结构。与平面MISFET的情况相比较，利用这种垂直MISFET使得能够减少在衬底上的占用面积。也就是说，通过利用垂直MISFET能改善集成度。
图1是示出利用垂直MISFET的半导体器件的示例的横截面图。如图1所示，在体半导体衬底SB上形成有N沟道垂直MISFET(以下称作NFET)和P沟道垂直MISFET(以下称作PFET)。
NFET具有作为N型扩散区的源区/漏区BNSD及TNSD。它们中的一个源区/漏区BNSD被形成到体半导体衬底SB的表面中，并且从体半导体衬底SB的表面突出。在源区/漏区BNSD上形成有沟道区CH，其中，所述沟道区CH达到体半导体衬底SB的表面，进一步地，在沟道区CH上形成有另一源区/漏区TNSD。即，在垂直方向上将沟道区CH夹在源区/漏区BNSD与TNSD之间。隔着(through)栅极绝缘膜GD在沟道区CH上形成有栅电极GT。因此构成N沟道垂直MISFET。
PFET具有作为P型扩散区的源区/漏区BPSD及TPSD。它们中的一个源区/漏区BPSD被形成到体半导体衬底SB的表面中，并且从体半导体衬底SB的表面突出。在源区/漏区BPSD上形成有沟道区CH，其中，所述沟道区CH达到体半导体衬底SB的表面，进一步地，在沟道区CH上形成有另一源区/漏区TPSD。即，在垂直方向上将沟道区CH夹在源区/漏区BPSD与TPSD之间。隔着栅极绝缘膜GD在沟道区CH上形成有栅电极GT。因此构成P沟道垂直MISFET。
在体半导体衬底SB上形成有大量NFET和PFET。在该情况下，为了将晶体管彼此电分离，在体半导体衬底SB中形成有P阱区PW和N阱区NW。在P阱区PW上形成有多个NFET，同时在N阱区NW上形成有多个PFET。此外，将地电势应用于P阱区PW，并将电源电势应用于N阱区NW。结果，由于反向偏压，所以分别在NFET的源区/漏区BNSD与P阱区PW之间、在PFET的源区/漏区BPSD与N阱区NW之间、以及在P阱区PW与N阱区NW之间实现电隔离。此外，在NFET的源区/漏区BNSD与PFET的源区/漏区BPSD之间形成有器件隔离结构STI。器件隔离结构STI防止NFET的源区/漏区BNSP与N阱区NW接触，并防止PFET的源区/漏区BPSD与P阱区PW接触。通过以上构造实现NFET与PFET之间的隔离。
同时，在半导体集成电路中常常需要使两个或更多个晶体管的源区/漏区彼此电连接。例如，在利用N沟道MISFET和P沟道MISFET的互补型反相器(CMIS反相器)情况下，需要使N沟道MISFET和P沟道MISFET的漏极彼此短路。
上述日本特开专利申请JP-2002-158350和日本特开专利申请JP-2003-163282公开了利用如图1所示的这种垂直MISFET的互补型反相器。在该情况下，需要使体半导体衬底SB上所需的NFET和PFET的漏极彼此短路。更具体而言，如图1所示，通过局部金属布线LI使NFET的源区/漏区BNSD和PFET的源区/漏区BPSD彼此电连接。在此应指出的是，将该局部金属布线LI形成为跨过位于源区/漏区BNSD与BPSD之间的器件隔离结构STI，并且与源区/漏区BNSD和BPSD接触。
此外，如图1所示，将NFET的另一源区/漏区TNSD连接至接地线Gnd，并将PFET的另一源区/漏区TPSD连接至电源线Vdd。此外，将NFET和PFET的栅电极GT连接至公共输入线In，并将NFET的源区/漏区BNSD连接至输出线Out。因此，构成互补型反相器，其向输出线Out输出与向输入线In输入的数据反相的数据。
应指出的是，在体半导体衬底SB上仅由必需的NFET和PFET构成互补型反相器。即，选择性地形成局部金属布线LI，使得仅使必需的NFET和PFET的源区/漏区BNSD及BPSD彼此短路。如上所述使其它的NFET和PFET彼此电隔离，使得半导体集成电路正常操作。
本申请的发明人还认识到以下要点。在图1所示结构的情况下，不能进一步改善集成度。原因如下。
首先，需要在源区/漏区BNSD与BFSD之间形成器件隔离结构STI，以便防止NFET的源区/漏区BNSD与N阱区NW接触，并防止PFET的源区/漏区BPSD与P阱区PW接触。也就是说，需要通过器件隔离结构STI将NFET和PFET分离，因此不可能使NFET和PFET彼此靠得更近。这妨碍了集成度的改善。
此外，例如在形成互补型反相器的情况下，需要使NFET的源区/漏区BNSD和PFET的源区/漏区BPSD彼此短路。为此，如图1所示，形成跨过器件隔离结构STI的局部金属布线LI，以与源区/漏区BNSD和BPSD都接触。在此，在源区/漏区BNSD和BPSD的半导体与局部金属布线LI的金属之间产生接触电阻。为了减小接触电阻，需要确保足够的接触面积。然而，确保源区/漏区(BNSD、BPSD)与局部金属布线LI之间足够的接触面积导致电路面积增加，因此劣化了集成度。
发明内容
在本发明的第一方面中，提供一种半导体器件。该半导体器件具有：绝缘衬底；第一导电类型的第一半导体层，其形成于绝缘衬底上；第一导电类型的第一垂直场效应晶体管，其源极和漏极之一形成于第一半导体层上；第二导电类型的第二半导体层，其形成于绝缘衬底上；以及第二导电类型的第二垂直场效应晶体管，其源极和漏极之一形成于第二半导体层上。第一半导体层与第二半导体层彼此直接接触。
在本发明的第二方面中，提供一种半导体器件。该半导体器件具有：绝缘衬底；第一导电类型的第一半导体层，其形成于绝缘衬底上；第一导电类型的第一垂直场效应晶体管，其源极和漏极之一形成于第一半导体层上；第二导电类型的第二半导体层，其形成于绝缘衬底上；以及第二导电类型的第二垂直场效应晶体管，其源极和漏极之一形成于第二半导体层上；以及金属层，其被形成为与第一半导体层和第二半导体层两者接触。金属层的至少一部分形成于第一半导体层和第二半导体层的上表面之下。
在本发明的第三方面中，提供一种半导体器件的制造方法。该方法包括：(A)在绝缘衬底上形成第一导电类型的第一半导体层和第二导电类型的第二半导体层，其中第一半导体层与第二半导体层彼此直接接触；以及(B)形成第一导电类型的第一垂直场效应晶体管和第二导电类型的第二垂直场效应晶体管，其中，将第一垂直场效应晶体管的源极和漏极之一连接至第一半导体层，并且将第二垂直场效应晶体管的源极和漏极之一连接至第二半导体层。
根据本发明，可以在利用垂直场效应晶体管的半导体器件中进一步改善集成度。
附图说明
结合附图，通过某些优选实施例的以下说明，本发明的以上和其它目的、优点和特征将更明显，其中：
图1是横截面图，其示出使用在现有技术中说明的垂直MISFET的互补型反相器的结构；
图2是横截面图，其示出根据本发明实施例的半导体器件的结构示例；
图3A是从图2中的A-A′看到的结构的俯视图；
图3B是从图2中的B-B′看到的结构的俯视图；
图3C是图2所示的结构的俯视图；
图4是图2所示的半导体器件的电路图；
图5A至5J是示出根据本实施例的半导体器件的制造过程的横截面图；
图6是示出根据本实施例的半导体处理的制造过程的俯视图；
图7是示出第一修改示例的俯视图；
图8是示出第一修改示例的横截面图；
图9是示出第二修改示例的横截面图；以及
图10是示出第三修改示例的横截面图。
具体实施方式
现在将参考说明性的实施例来说明本发明。本领域的技术人员将认识到，利用本发明的教导可以实现许多可选的实施例，并且本发明不限于出于解释性目的而说明的实施例。
根据本发明实施例的半导体器件设置有不同导电类型的两种不同类型的垂直MISFET。第一垂直MISFET为“N沟道垂直MISFET(以下称作NFET)”，其导电类型为N型。另一方面，第二垂直MISFET为“P沟道垂直MISFET(以下称作PFET)”，其导电类型为P型。通过利用这些垂直型的NFET和PFET，能够开发出具有改善的集成度的各种器件。作为示例，以下将说明利用NFET和PFET的互补型反相器(CMIS反相器)。在该情况下，需要使NFET和PFET的源区/漏区彼此短路。
1.结构
图2是示出作为根据本实施例的互补型反相器的半导体器件1的结构示例的横截面图。图3A是从图2中的A-A′看到的结构的俯视图。图3B是从图2中的B-B′看到的结构的俯视图。图3C是图2所示的结构的俯视图。应指出的是，在图3A至3C中未示出层间绝缘膜IL。
在本实施例中，将绝缘衬底10用作衬底。例如，在硅衬底上形成硅氧化物膜，然后将其用作绝缘衬底10。在绝缘衬底10上形成有单晶半导体层。如果半导体层由硅形成，则获得所谓的SOI(绝缘体上硅)结构。还可能是利用锗的GOI(绝缘体上锗)结构或利用硅锗的SGOI(绝缘体上硅锗)结构。
将在绝缘衬底10上形成的半导体层用于形成NFET和PFET的基板。更具体而言，如图2所示，在绝缘衬底10上形成有N型半导体层21和P型半导体层22。NFET被形成在相同导电类型的N型半导体层21上，并且PFET被形成在相同导电类型的P型半导体层22上。
NFET具有在N型半导体层21上形成的柱状结构。柱状结构包括作为N型扩散区的源区/漏区72和74，以及沟道区73。源区/漏区72和74中的下源区/漏区72形成在N型半导体层21上，并连接至N型半导体层21。沟道区73形成在下源区/漏区72上，并且上源区/漏区74形成于沟道区73上。即，在垂直方向上将沟道区73夹在源区/漏区72与74之间。此外，将第一栅极绝缘膜71形成为用于围绕柱状结构的侧表面来覆盖该侧表面。此外，隔着第一栅极绝缘膜71，在沟道区73的侧表面上形成有栅电极60。即，将栅电极60形成为用于隔着第一栅极绝缘膜71围绕沟道区73来覆盖该沟道区73(见图3B)。因此，构成NFET，使得沟道电流在垂直于衬底表面的垂直方向上流动。
PFET具有在P型半导体层22上形成的柱状结构。柱状结构包括作为P型扩散区的源区/漏区82和84，以及沟道区83。源区/漏区82和84中的下源区/漏区82形成于P型半导体层22上，并连接至P型半导体层22。沟道区83形成于下源区/漏区82上，并且上源区/漏区84形成于沟道区83上。即，在垂直方向上将沟道区83夹在源区/漏区82与84之间。此外，将第二栅极绝缘膜81形成为用于围绕柱状结构的侧表面来覆盖该侧表面。此外，隔着第二栅极绝缘膜81，在沟道区83的侧表面上形成有栅电极60。即，将栅电极60形成为用于隔着第二栅极绝缘膜81围绕沟道区83来覆盖该沟道区83(见图3B)。因此，构成PFET，使得沟道电流在垂直于衬底表面的垂直方向上流动。
沟道区73和83的导电类型可以是N型、P型和未掺杂杂质的I型中的任何一种，并且适当地选择，使得获得期望的阀值电压。例如，可将硅氧化物膜、氮化硅膜、氧化铪膜、氮氧化铪膜或它们的层压膜用作栅极绝缘膜71和81。例如，可将诸如掺杂硅的半导体或诸如氮化钛和铝的具有高稳定性的金属用作栅电极60的材料。
沟道区73和83(柱状结构)的横截面形状不局限于图3B所示的圆形，并且可以是椭圆、方形或矩形的。应指出的是，优选地将横截面形状的尺寸(在圆形的情况下为直径，在椭圆的情况下为短轴的长度，在矩形的情况下为短边的长度)设计成为沟道长度的一半或更小，以便防止短沟道效应。
根据本实施例，通过利用上述NFET和PFET构成如图4所示的互补型反相器。为此，如图2所示，形成接触插塞91至94，使得穿透层间绝缘膜IL以达到NFET或PFET。在层间绝缘膜IL上形成有输入数据输入至其上的输入线In、地电势供应至其上的接地线Gnd、电源电势供应至其上的电源线Vdd、以及从其输出输出数据的输出线Out。将输入线In、接地线Gnd、电源线Vdd和输出线Out分别连接至接触插塞91至94。
通过接触插塞91将输入线In连接至NFET和PFET的栅电极60。在本实施例中，NFET的栅电极60和PFET的栅电极60是共用的并且一体地形成。如图3B所示，将栅电极60形成为用于围绕NFET和PFET的柱状结构来覆盖该柱状结构。换句话说，将NFET和PFET的柱状结构形成为用于穿透栅电极60。然而，与栅电极60相关的结构不局限于上述结构。只要沟道电流流过沟道区73和83，则任何结构都是可能的。例如，不需要栅电极60整个地围绕沟道区73和83。可彼此分离地形成NFET的栅电极60和PFET的栅电极60。
通过接触插塞(plug)92将接地线Gnd连接至NFET的上源区/漏区74。因此，将地电势提供给NFET的源区/漏区74。通过接触插塞93将电源线Vdd连接至PFET的上源区/漏区84。因此，将电源电势提供给PFET的源区/漏区84。
此外，将NFET的下源区/漏区72与PFET的下源区/漏区82彼此电连接。也就是说，使连接至NFET的源区/漏区72的N型半导体层21和连接至PFET的源区/漏区82的P型半导体层22彼此短路。在图2所示的示例中，将N型半导体层21和P型半导体层22形成为彼此直接接触。N型半导体层21与P型半导体层22之间的接触边界由附图标记“BL”表示。
此外，将第一金属层51形成为与N型半导体层21和P型半导体层22两者接触，以便使N型半导体层21和P型半导体层22彼此更加完全地短路。更具体而言，在N型半导体层21与P型半导体层22之间的接触边界BL上方形成第一金属层51。第一金属层51使N型半导体层21和P型半导体层22彼此更加完全地短路。应指出的是，优选地第一金属层51由诸如硅化钨、硅化钛和硅化钴的高耐热金属硅化物形成。
当将浓度足够高的杂质引入N型半导体层21和P型半导体层22中时，半导体层21、22和第一金属层51呈现阻性接触特性。应指出的是，在半导体层21、22与第一金属层51之间的接触截面处形成接触电阻。为了减小接触电阻，优选的是确保尽可能大的接触面积。为了扩大接触面积，如图2所示，优选地以将第一金属层51形成为嵌入N型半导体层21和P型半导体层22中。换句话说，优选地至少将第一金属层51的一部分形成于N型半导体层21和P型半导体层22的上表面US之下。在该情况下，第一金属层51具有与N型半导体层21接触的第一侧表面51a、与P型半导体层22接触的第二侧表面51b、以及与N型半导体层21和P型半导体层22接触的底表面51c。也就是说，第一金属层51可在其侧表面和底表面处与半导体层21和22接触。结果，扩大接触面积并减小寄生电阻，这是优选的。
如上所述，使N型半导体层21和P型半导体层22彼此短路，从而使NFET的源区/漏区72和PFET的源区/漏区82彼此短路。此外，将它们电连接至输出线Out。为此，使N型半导体层21和P型半导体层22中的任意一个延伸，以连接至接触插塞94。在图2所示的示例中，使P型半导体层22延伸，使得通过接触插塞94电连接至输出线Out。
在此，如图2所示，可形成第二金属层52，以与P型半导体层22接触，使得通过接触插塞94将第二金属层52连接至输出线Out。在该情况下，减小至输出线Out的信号通道的电阻，这是优选的。与在第一金属层51的情况下一样，第二金属层52优选地由诸如硅化钨、硅化钛和硅化钴的高耐热金属硅化物形成。此外，与在第一金属层51的情况下一样，优选地以将第二金属层52形成为嵌入P型半导体层22中。换句话说，优选地至少将第二金属层52的一部分形成于P型半导体层22的上表面US之下，使得第二金属层52在其侧表面和底表面处与P型半导体层22接触。结果，扩大第二金属层52与P型半导体层22之间的接触面积并减小寄生电阻。
应指出的是，第二金属层52可通过与第一金属层51相同的制造过程形成。在该情况下，如图2所示，第一金属层51和第二金属层52形成于相同的层中。不需要增加用于提供第二金属层52的特定过程，从而不增加额外的费用。
如上所述，构成如图4所示的互补型反相器，即，向输出线Out输出向输入线In输入的数据的反相数据的互补型反相器。
2.效果
根据本实施例，使连接至NFET的源区/漏区72的N型半导体层21和连接至PFET的源区/漏区82的P型半导体层22彼此短路。在图2所示的示例中，将N型半导体层21和P型半导体层22形成为彼此直接接触。在此应指出的是，在N型半导体层21与P型半导体层22之间未形成器件隔离结构。在没有通过器件绝缘结构的情况下，使N型半导体层21与P型半导体层22彼此直接连接。因此，不需要确保用于提供器件隔离结构的面积，这改善集成度。
作为比较示例，让我们考虑上述图1所示的情况。在图1的情况下，需要形成P阱区PW和N阱区NW，以便使NFET和PFET的源区/漏区与体半导体衬底SB电隔离。此外，需要在NFET的源区/漏区BNSD与PFET的源区/漏区BPSD之间形成器件隔离结构STI。如果未形成器件隔离结构STI，则在制造过程期间的移位会造成NFET的源区/漏区BNSD与N阱区NW之间的短路，或PFET的源区/漏区BPSD与P阱区PW之间的短路。在该情况下，大的泄漏电流在NFET的源区/漏区BNSD与电源电势施加至其上的N阱区NW之间流动，或者在PFET的源区/漏区BPSD与地电势施加至其上的P阱区PW之间流动，这使得不可能有正常的电路操作。因此，不能排除器件隔离结构STI。因此，不能使NFET和PFET彼此靠得更近，这妨碍了集成度的改善。
另一方面，根据本实施例，使用绝缘衬底10代替体半导体衬底。在该情况下，不需要形成用于将NFET和PFET的源区/漏区与衬底隔离的P阱区和N阱区。因此，不需要如图1所示的器件隔离结构STI，因此能够使N型半导体层21和P型半导体层22彼此直接接触。因此，不需要确保用于提供器件隔离结构的面积，所以集成度得到改善。
优选的是提供上述第一金属层51，以便使N型半导体层21和P型半导体层22更加完全地短路。可以将第一金属层51形成为嵌入N型半导体层21和P型半导体层22中。即，第一金属层51的侧表面(51a、51b)和底表面(51c)可与半导体层21和22接触。结果，增加了第一金属层51与半导体层(21、22)之间的接触面积并减小寄生电阻。
作为比较示例，让我们考虑上述图1所示的情况。在图1的情况下，将局部金属布线LI形成为与NFET的源区/漏区BNSD和PFET的源区/漏区BPSD均接触，以便使它们彼此短路。在此，将器件隔离结构STI设置在源区/漏区BNSD与BPSD之间，并将局部金属布线LI形成为跨过器件绝缘结构STI。也就是说，由于器件隔离结构STI而需要将局部金属布线LI形成得较长。此外，未将局部金属布线LI嵌入衬底中。因此，为了确保局部金属布线LI与源区/漏区(BNSD、BPSD)之间足够的接触面积，需要使在源区/漏区BNSD和BPSD上的局部金属布线LI进一步加长。为了形成这样的长的局部金属布线LI，导致面积的增加和集成度的劣化。
另一方面，根据本实施例，在N型半导体层21与P型半导体层22之间未形成器件隔离结构。因此，不需要跨过器件隔离结构来形成第一金属层51，从而可使第一金属层51长度较小。此外，可以将第一金属层51形成为嵌入N型半导体层21和P型半导体层22中。在该情况下，即使在小的平面面积的情况下，第一金属层51与半导体层(21、22)之间的接触面积也增加。不需要将第一金属层51形成为不必要的长度，也能够有助于增加集成度。
应指出的是，在通常的半导体集成电路的情况下，布线(互连)形成于晶体管之上。其原因是优选用于布线材料的铝和铜具有低的耐热性，并且从而不能经受用于形成晶体管所需的高温处理，其中，所述布线材料需要是低电阻的。因此，低电阻的铝布线或铜布线通常在晶体管的形成之后形成于晶体管之上。然而，在垂直MISFET的情况下，因为存在下源区/漏区，所以可能需要将布线形成于晶体管之下。
例如，在图1的情况下，需要在完成NFET和PFET之前形成连接于NFET的源区/漏区BNSD与PFET的源区/漏区BPSD之间的局部金属布线LI。在该情况下，局部金属布线LI应由高耐热性的布线材料形成，以便抵抗高温处理。然而，这样的高耐热性布线材料通常具有高电阻。此外，如上所述，由于器件绝缘结构STI的存在，所以需要将局部金属布线LI形成得较长。在图1所示结构的情况下，需要通过利用高电阻布线材料形成长的局部金属布线LI，从而迫使局部金属布线LI的电阻值非常高。从电路特性的观点，这不是所期望的。
另一方面，根据本发明，由于消除了N型半导体层21与P型半导体层22之间的器件隔离结构，所以可使第一金属层51长度较小。因此，允许将电阻稍高的材料用于形成第一金属层51。例如，可使用诸如硅化钨、硅化钛、和硅化钴的高耐热性金属硅化物。
如上所述，根据本发明，能够利用垂直MISFET改善半导体器件中的集成度。尤其地，可将NFET和PFET的源区/漏区彼此电连接，以获得小的面积和低电阻。因此，通过利用垂直MISFET能够提供高集成度的互补型半导体器件。
3.制造方法
接下来，以下将参考图5A至5J说明制造根据本实施例的半导体器件1的方法。图5A至5J是示出根据本实施例的半导体器件1的制造过程的示例的横截面图。
首先，如图5A所示，在绝缘衬底10上形成单晶半导体层20。例如，通过在硅衬底上形成硅氧化物膜来获得绝缘衬底10。在半导体层20由硅形成的情况下，获得所谓的SOI结构。还可能是利用锗的GOI结构或利用硅锗的SGOI结构。
接下来，如图5B所示，通过利用公知的光刻技术和蚀刻技术，将半导体层20处理成期望的形状。半导体层20用作用于形成NFET和PFET的基板。
接下来，通过CVD(化学气相沉积)法等全面地沉积层间绝缘膜IL1，其后，通过CMP(化学机械抛光)使层间绝缘膜IL1的表面平面化。此外，通过CMP或公知的蚀刻法对层间绝缘膜IL1进行蚀刻，直到使半导体层20的上表面暴露为止。结果，如图5C所示，半导体层20由层间绝缘膜IL1围绕，并获得半导体层20的上表面暴露的结构。由于上述的平面化，所以在随后的处理中能容易地制成第一金属层51的精细图案。应指出的是，可省略该平面化处理。
此外，进行离子注入，使得将N型杂质选择性地引入半导体层20的NFET基板，和将P型杂质选择性地引入半导体层20的PFET基板。因此，如图5C所示，在绝缘衬底10上形成N型半导体层21和P型半导体层22。在此应指出的是，N型半导体层21和P型半导体层22彼此直接接触。N型半导体层21与P型半导体层22之间的接触边界由附图标记“BL”表示。应指出的是，先进行N型杂质注入还是先进行P型杂质注入是没有差别的。
接下来，全面地形成诸如硅氧化物膜和氮化硅膜的合金化抑制(alloying inhibition)膜(覆盖膜)30。随后，将公知的光刻技术和蚀刻技术用于在随后形成金属层的区域处形成开口。更具体而言，如图5D和图6所示，在形成第一金属层51的区域处形成第一开口R1，并在形成第二金属层52的区域处形成第二开口R2。尤其地，在N型半导体层21与P型半导体层22之间的接触边界BL上方形成第一开口R1。以此方式，形成具有第一开口R1和第二开口R2的合金化抑制膜(覆盖膜)30。然后，如图5D所示，通过溅射法等，全面地形成用于合金化的金属材料膜40。
接下来，进行热处理，以使金属材料膜40与半导体层21和22合金化(硅化或锗化)。更具体而言，如图5E所示，由于在金属材料层40与半导体层21和22之间的合金化反应，所以在第一开口R1处形成第一金属层51。同时，由于在金属材料层40与P型半导体层22之间的合金化反应，所以在第二开口R2处形成第二金属层52。以此方式，通过相同的制造过程，第一金属层51和第二金属层52形成于相同的层中。
形成的金属层51和52取决于金属材料层40和半导体层20(21、22)的组合。如果将硅用作半导体层20，则获得作为金属层51和52的金属硅化物。如果将锗用作半导体层20，则获得作为金属层51和52的金属锗化物。例如，作为一个优选组合，将硅用作半导体层20，并将钨用作金属材料层40。在该情况下，将具有高热稳定性的硅化钨形成为金属层51和52。也可将钨、钛、钴、镍、铂或它们的合金用作金属材料层40。在任一情况下，能获得高耐热性的金属层51和52。
如上所述，在N型半导体层21与P型半导体层22之间的接触边界BL上方形成第一开口R1。因此，在第一开口R1中形成的第一金属层51被形成为与N型半导体层21和P型半导体层22均接触。此外，如图5E所示，由于合金化(硅化或锗化)，所以将第一金属层51形成为嵌入N型半导体层21和P型半导体层22中。换句话说，至少将第一金属层51的一部分形成于半导体层21和22的上表面之下，从而该第一金属层51的侧表面和底表面与半导体层21和22接触。结果，增加第一金属层51与半导体层21和22之间的接触面积并减小寄生电阻。应指出的是，如图5E和图6所示，半导体层21和22彼此直接接触。
将同样的情况应用到在第二开口R2中形成的第二金属层52。如图5E所示，将第二金属层52形成为嵌入P型半导体层22中。换句话说，至少将第二金属层52的一部分形成于P型半导体层22的上表面之下，由此该第二金属层52的侧表面和底表面与P型半导体层22接触。因此，增大了第二金属层52与P型半导体层22之间的接触面积并减小寄生电阻。
接下来，通过湿法蚀刻等去除不与半导体反应的剩余金属材料膜40。此外，还通过湿法蚀刻等去除合金化抑制膜30。结果，获得图5F所示的结构。应指出的是，如果合金化抑制膜30是绝缘膜，则可不去除该合金化抑制膜30。
接下来，如图5G所示，通过CVD法等，全面地沉积层间绝缘膜IL2。如有必要，可通过CMP使层间绝缘膜IL2的表面平面化。因此，全面地沉积作为栅电极60的材料的栅极材料。通过利用公知的光刻技术和蚀刻技术将栅极材料层处理成期望的形状，从而形成如图5G所示的栅电极60。例如，可将诸如掺杂硅的半导体或诸如氮化钛和铝的具有高稳定性的金属用作栅电极60的材料。
接下来，如图5H所示，通过CVD法等，全面地沉积层间绝缘膜IL3。如有必要，可通过CMP使层间绝缘膜IL3的表面平面化。随后，如图5H所示，形成达到N型半导体层21的开口70。将开口70形成为穿透栅电极60，并将该开口70用于形成NFET的柱状结构。此外，通过CVD法等，全面地形成第一栅极绝缘膜71。同时，同样地在开口70的侧表面和底表面上形成第一栅极绝缘膜71。例如，可将硅氧化物膜、氮化硅膜、氧化铪膜、氮氧化铪膜或它们的层压膜用作第一栅极绝缘膜71。
接下来，如图5I所示，进行各向异性蚀刻，以去除除开口70的侧表面以外的表面上的第一栅极绝缘膜71。随后，在开口70内形成NFET的柱状结构。更具体而言，以从开口70的底部向上的如下顺序形成下源区/漏区72、沟道区73和上源区/漏区74。例如，通过将硅衬底用作晶种的选择性外延生长，能够顺次形成N型半导体、半导体和N型半导体。通过将硅半导体层用作种子的外延生长，可以获得单晶半导体。应指出的是，可在开口70的上端上方进行外延生长。在该情况下，如图5I所示，柱状结构的上端在横向方向上延伸，这使得该柱状结构易于与稍后说明的接触插塞92连接。
以此方式，在N型半导体层21上形成NFET。将NFET的源区/漏区72和74中的下源区/漏区72连接至N型半导体层21。
接下来，以与NFET类似的方式形成PFET。更具体而言，如图5J所示，形成达到P型半导体层22的开口80。将开口80形成为穿透栅电极60，并将该开口80用于形成PFET的柱状结构。此外，通过CVD法等，全面地形成第二栅极绝缘膜81。随后，进行各向异性蚀刻，以去除除开口80的侧表面以外的表面上的第二栅极绝缘膜81。然后，以从开口80的底部向上的如下顺序形成下源区/漏区82、沟道区83和上源区/漏区84。以此方式，在P型半导体层22上形成PFET。将PFET的源区/漏区82和84中的下源区/漏区82连接至P型半导体层22。
如上所述，垂直NFET形成在相同导电类型的N型半导体层21上，而垂直PFET形成在相同导电类型的P型半导体层22上。应指出的是，可使NFET和PFET的形成顺序颠倒。
然后，进一步全面地形成层间绝缘膜，并通过CMP使该层间绝缘膜的表面平面化。然后，穿透层间绝缘膜形成接触插塞91至94，以分别达到栅电极60、NFET的源区/漏区74、PFET的源区/漏区84和第二金属层52。此外，在接触插塞91至94上分别形成输入线In、接地线Gnd、电源线Vdd和输出线Out。因此，获得图2所示的半导体器件1。
根据本实施例，能利用少量处理，以自对准方式形成图2所示的结构。也就是说，能够容易地获得高集成度的互补型半导体器件。
此外，根据本实施例，在金属层51和52的形成之后形成NFET和PFET。换句话说，能在不受NFET和PFET的柱状结构影响的情况下形成金属层51和52。因此，能尽可能高地设定NFET和PFET的布置密度，这改善集成度。
此外，根据本实施例，以通过形成栅电极60、然后穿透栅电极60形成开口70和80的方式来形成NFET和PFET。因此，能在相同的衬底上容易地形成NFET和PFET。
本发明包括制造半导体器件的以下方法。
一种制造半导体器件的方法，包括：在绝缘衬底上形成第一导电类型的第一半导体层和第二导电类型的第二半导体层，其中，所述第一半导体层与所述第二半导体层彼此直接接触；以及形成所述第一导电类型的第一垂直场效应晶体管和所述第二导电类型的第二垂直场效应晶体管，其中，将所述第一垂直场效应晶体管的源极和漏极之一连接至所述第一半导体层，并且将所述第二垂直场效应晶体管的源极和漏极之一连接至所述第二半导体层。
该方法进一步可包括：在所述形成所述第一半导体层和所述第二半导体层之后并且在所述形成所述第一垂直场效应晶体管和所述第二垂直场效应晶体管之前，形成金属层，以便与所述第一半导体层和所述第二半导体层都接触。
形成所述金属层可包括：在所述第一半导体层和所述第二半导体层之间的接触边界上方形成具有开口的覆盖膜；全面地形成金属材料膜；以及通过在所述开口处使所述金属材料膜与所述第一和第二半导体层合金化来形成所述金属层。
4.修改示例
4-1.第一修改示例
图5D中的合金化抑制膜30的开口R1和R2的图案不局限于图6所示的图案。合金化抑制膜30的开口R1和R2的图案可以是图7所示的图案。在图7所示的示例中，开口R1和R2的图案的一部分从形成半导体层21和22的区域突起。在该情况下，通过作为基板层的半导体层21和22的边界，以自对准的方式限定形成的金属层51和52的侧面的至少一部分。因此，即使开口R1和R2出现移位，也能抑制形成的金属层51和52形状的变化。在使用图7所示的开口R1和R2的情况下，代替在前的图5F所示的横截面形状，获得图8所示的横截面形状。应指出的是，如图8所示，通过P型半导体层22的右侧边界，以自对准的方式限定第二金属层52的右侧边界。
4-2.第二修改示例
在实际的制造过程中，代替严格的矩形，金属层51和52的横截面形状可以是如图9所示的圆形。即使在该情况下，事实仍然是将第一金属层51形成为嵌入到N型半导体层21和P型半导体层22中。即，第一金属层51具有与N型半导体层21接触的第一侧表面51a、与P型半导体层22接触的第二侧表面51b、以及与N型半导体层21和P型半导体层22接触的底表面51c。为了明显减小接触电阻，第一金属层51的埋置深度LD大于该第一金属层51的宽度LW的5％(优选为10％)。相同的情况适用于第二金属层52。
此外，不需要使金属层51和52的上表面与半导体层21和22的上表面US对齐。如图9所示，金属层51和52可局部地从半导体层21和22突起。另一方面，整个金属层51和52可下沉到半导体层21和22中。仅需要将金属层51和52每个的至少一部分形成于半导体层21和22的上表面US之下。结果，增加了金属层(51、52)与半导体层(21、22)之间的接触面积，并减小了寄生电阻。
4-3.第三修改示例
如图10所示，形成金属层51和52，以便与绝缘衬底10接触。在该情况下，第一金属层51位于N型半导体层21与P型半导体层22之间。也就是说，通过第一金属层51使N型半导体层21和P型半导体层22彼此电连接。同样在该情况下，在N型半导体层21与P型半导体层22之间不需要形成器件隔离结构。在不通过器件隔离结构的情况下使N型半导体层21与P型半导体层22彼此短路。因此，改善集成度。
在图10所示示例的情况下，第一金属层51的底表面51c与绝缘衬底10接触。即，第一金属层51的底表面51c不与N型半导体层21和P型半导体层22接触。第一金属层51在第一侧表面51a处与N型半导体层21接触，并在第二侧表面51b处与P型半导体层22接触。为了充分确保接触面积，在一定程度上优选地使N型半导体层21和P型半导体层22形成得较厚。
本发明包括以下半导体器件。一种半导体器件，包括：绝缘衬底；第一导电类型的第一半导体层，其形成于所述绝缘衬底上；所述第一导电类型的第一垂直场效应晶体管，其源极和漏极之一形成于所述第一半导体层上；第二导电类型的第二半导体层，其形成于所述绝缘衬底上；所述第二导电类型的第二垂直场效应晶体管，其源极和漏极之一形成于所述第二半导体层上；以及金属层，其被形成为与所述第一半导体层和所述第二半导体层接触，其中，所述金属层的至少一部分形成于所述第一半导体层和所述第二半导体层的上表面之下。
显然，本发明不局限于以上实施例，并且在不脱离本发明的范围和精神的情况下可以对其进行修改和改变。

Claims (10)

1.一种半导体器件，包括：
绝缘衬底；
第一导电类型的第一半导体层，所述第一半导体层形成于所述绝缘衬底上；
所述第一导电类型的第一垂直场效应晶体管，所述第一垂直场效应晶体管的源极和漏极之一形成于所述第一半导体层上；
第二导电类型的第二半导体层，所述第二半导体层形成于所述绝缘衬底上；以及
所述第二导电类型的第二垂直场效应晶体管，所述第二垂直场效应晶体管的源极和漏极之一形成于所述第二半导体层上，
其中，所述第一半导体层与所述第二半导体层彼此直接接触。
2.根据权利要求1所述的半导体器件，还包括第一金属层，所述第一金属层被形成为与所述第一半导体层和所述第二半导体层这两者均接触。
3.根据权利要求2所述的半导体器件，
其中，所述第一金属层形成于所述第一半导体层与所述第二半导体层之间的接触边界的上方。
4.根据权利要求2所述的半导体器件，
其中，所述第一金属层的至少一部分形成于所述第一半导体层和所述第二半导体层的上表面之下。
5.根据权利要求2所述的半导体器件，
其中，所述第一金属层具有：
与所述第一半导体层接触的第一侧表面；
与所述第二半导体层接触的第二侧表面；以及
与所述第一半导体层和所述第二半导体层接触的底表面。
6.根据权利要求2所述的半导体器件，还包括第二金属层，所述第二金属层被形成为与所述第一半导体层和所述第二半导体层中的任何一个接触。
7.根据权利要求6所述的半导体器件，
其中，所述第一金属层和所述第二金属层形成于相同的层中。
8.一种制造半导体器件的方法，包括：
在绝缘衬底上形成第一导电类型的第一半导体层和第二导电类型的第二半导体层，其中，所述第一半导体层与所述第二半导体层彼此直接接触；以及
形成所述第一导电类型的第一垂直场效应晶体管和所述第二导电类型的第二垂直场效应晶体管，其中，所述第一垂直场效应晶体管的源极和漏极之一被连接至所述第一半导体层，并且所述第二垂直场效应晶体管的源极和漏极之一被连接至所述第二半导体层。
9.根据权利要求8所述的制造半导体器件的方法，还包括：
在所述的形成所述第一半导体层和所述第二半导体层之后并且在所述的形成所述第一垂直场效应晶体管和所述第二垂直场效应晶体管之前，形成与所述第一半导体层和所述第二半导体层这两者均接触的金属层。
10.根据权利要求9所述的制造半导体器件的方法，
其中，所述的形成所述金属层包括：
形成在所述第一半导体层和所述第二半导体层之间的接触边界的上方具有开口的覆盖膜；
全面地形成金属材料膜；以及
通过在所述开口处使所述金属材料膜与所述第一和第二半导体层来形成所述金属层。
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