CN113078155B - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

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Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括：衬底；第一晶体管，第一晶体管位于衬底上；第二晶体管，第二晶体管位于第一晶体管的上方；栅极结构，栅极结构包括相连接的第一栅极层和第二栅极层，第一栅极层环绕第一晶体管设置，第二栅极层环绕第二晶体管设置；其中，第一晶体管的延伸方向和第二晶体管的延伸方向均垂直于衬底。第一晶体管和第二晶体管在竖直方向堆叠，增加了半导体结构的导电通道长度，同时减小了半导体结构的占用面积，以此改善半导体结构的性能。

Description

半导体结构及半导体结构的制作方法
技术领域
本发明涉及性能测试技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
相关技术中的半导体结构，其NFET和PFET均采用水平放置的环绕式栅极晶体管，由于水平设置的导电沟道在水平方向上占用很长的面积，限制了半导体结构的发展。
发明内容
本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：
衬底；
第一晶体管，第一晶体管位于衬底上；
第二晶体管，第二晶体管位于第一晶体管的上方；
栅极结构，栅极结构包括相连接的第一栅极层和第二栅极层，第一栅极层环绕第一晶体管设置，第二栅极层环绕第二晶体管设置；
其中，第一晶体管的延伸方向和第二晶体管的延伸方向均垂直于衬底。
在本发明的一个实施例中，第一晶体管和第二晶体管在衬底上的投影至少部分相重合。
在本发明的一个实施例中，半导体结构还包括：
导电连接层，导电连接层位于第一晶体管和第二晶体管之间，以连接第一晶体管和第二晶体管。
在本发明的一个实施例中，第一晶体管和第二晶体管在衬底上的投影均不相重合；
其中，第一晶体管和第二晶体管电连接。
在本发明的一个实施例中，半导体结构还包括：
第一导电层，第一导电层位于第一晶体管和第二晶体管之间；
其中，第一导电层的延伸方向所在平面平行于衬底。
在本发明的一个实施例中，第一晶体管的顶端位于第一导电层内，第二晶体管的底端位于第一导电层内。
在本发明的一个实施例中，半导体结构还包括：
第二导电层，第二导电层位于衬底内，且与第一晶体管相连接；
其中，第二导电层的延伸方向所在平面平行于衬底。
在本发明的一个实施例中，第一导电层和第二导电层在衬底上的投影至少部分不相重合。
在本发明的一个实施例中，第一导电层沿第一直线方向延伸，第二导电层沿第二直线方向延伸。
在本发明的一个实施例中，第一导电层包括第一段体、第二段体以及第三段体，第三段体的两端分别连接第一段体和第二段体，以使第一导电层内侧形成有第一空间；
第二导电层包括第四段体、第五段体以及第六段体，第六段体的两端分别连接第四段体和第五段体，以使第二导电层内侧形成有第二空间。
在本发明的一个实施例中，第三段体沿第一曲线方向延伸，第六段体沿第二曲线方向延伸。
在本发明的一个实施例中，第一晶体管为PFET，第二晶体管为NFET；
或，第一晶体管为NFET，第二晶体管为PFET。
根据本发明的第二个方面，提供了一种半导体结构的制作方法，包括：
提供衬底；
在衬底上形成第一晶体管；
在第一晶体管的上方形成第二晶体管；
在第一晶体管和第二晶体管的周向形成栅极结构，栅极结构包括相连接的第一栅极层和第二栅极层，第一栅极层环绕第一晶体管设置，第二栅极层环绕第二晶体管设置；
其中，第一晶体管的延伸方向和第二晶体管的延伸方向均垂直于衬底。
在本发明的一个实施例中，半导体结构的制作方法，还包括：
在形成第二晶体管之前，
在第一晶体管的上方形成第一导电层，第一导电层的延伸方向所在平面平行于衬底；
其中，第二晶体管的至少部分形成于第一导电层的上方，且与第一导电层相连接。
在本发明的一个实施例中，半导体结构的制作方法，还包括：
在第一导电层内形成通孔，以暴露第一晶体管；
在通孔形成导电连接层；
其中，第二晶体管形成于导电连接层的上方，且与导电连接层相连接。
在本发明的一个实施例中，在第一导电层上形成第一开口，第一开口不暴露第一晶体管，第二晶体管的部分形成于第一开口内。
在本发明的一个实施例中，第一晶体管和第一导电层中的至少之一通过外延生长形成。
在本发明的一个实施例中，半导体结构的制作方法，还包括：
在形成第一晶体管之前，
在衬底内形成第二导电层；
其中，第一晶体管的至少部分形成于第二导电层的上方，且与第二导电层相连接。
在本发明的一个实施例中，在第二导电层上形成第二开口，第一晶体管的部分形成于第二开口内。
本发明的半导体结构包括衬底、第一晶体管、第二晶体管以及栅极结构，第一晶体管和第二晶体管在竖直方向堆叠，且第一晶体管和第二晶体管共用栅极结构，增加了半导体结构的导电通道长度，同时减小了半导体结构的占用面积，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据第一个示例性实施方式示出的一种半导体结构的俯视图；
图2是图1中A-A处的剖面结构示意图；
图3是图1中B-B处的剖面结构示意图；
图4是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第二导电层的结构示意图；
图5是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第一隔离层的结构示意图；
图6是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第二隔离层的俯视图；
图7是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第二隔离层的结构示意图；
图8是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第二开口的俯视图；
图9是图8中C-C处的剖面结构示意图；
图10是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第一导电层的俯视图；
图11是图10中D-D处的剖面结构示意图；
图12是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第三隔离层的俯视图；
图13是图12中E-E处的剖面结构示意图；
图14是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成通孔的俯视图；
图15是图14中F-F处的剖面结构示意图；
图16是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成导电连接层的俯视图；
图17是图16中G-G处的剖面结构示意图；
图18是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第二晶体管的俯视图；
图19是图18中H-H处的剖面结构示意图；
图20是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成第三开口的俯视图；
图21是图20中I-I处的剖面结构示意图；
图22是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成空间的俯视图；
图23是图22中J-J处的剖面结构示意图；
图24是根据第一个示例性实施方式示出的一种半导体结构的制作方法形成栅极结构的俯视图；
图25是图24中K-K处的剖面结构示意图；
图26是根据第二个示例性实施方式示出的一种半导体结构的俯视图；
图27是图26中L-L处的剖面结构示意图；
图28是图26中M-M处的剖面结构示意图；
图29是根据第二个示例性实施方式示出的一种半导体结构的制作方法形成第一开口的俯视图；
图30是图29中N-N处的剖面结构示意图；
图31是根据第二个示例性实施方式示出的一种半导体结构的制作方法形成第二晶体管的结构示意图；
图32是根据第二个示例性实施方式示出的一种半导体结构的制作方法形成第三开口的结构示意图；
图33是根据第二个示例性实施方式示出的一种半导体结构的制作方法形成空间的结构示意图；
图34是根据第二个示例性实施方式示出的一种半导体结构的制作方法形成栅极结构的结构示意图；
图35是根据第三个示例性实施方式示出的一种半导体结构的俯视图；
图36是图35中P-P处的剖面结构示意图；
图37是图35中Q-Q处的剖面结构示意图；
图38是根据第三个示例性实施方式示出的一种半导体结构的制作方法形成第二初始导电层的俯视图；
图39是根据第三个示例性实施方式示出的一种半导体结构的制作方法形成第二导电层的俯视图；
图40是根据第三个示例性实施方式示出的一种半导体结构的制作方法形成第一初始导电层的俯视图；
图41是根据第三个示例性实施方式示出的一种半导体结构的制作方法形成第一导电层的俯视图；
图42是根据第四个示例性实施方式示出的一种半导体结构的俯视图；
图43是图42中S-S处的剖面结构示意图；
图44是图42中T-T处的剖面结构示意图；
图45是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图。
附图标记说明如下：
10、衬底；11、保护层；12、氧化层；13、第一隔离层；14、第二隔离层；15、第三隔离层；16、导电接触孔；20、第一晶体管；30、第二晶体管；40、栅极结构；41、第一栅极层；42、第二栅极层；43、连接栅极层；50、导电连接层；60、第一导电层；61、第一段体；62、第二段体；63、第三段体；64、第一初始导电层；65、通孔；66、第一开口；70、第二导电层；71、第四段体；72、第五段体；73、第六段体；74、第二开口；75、第二初始导电层；80、第一牺牲层；81、第二牺牲层；82、第三开口；83、空间。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本发明的一个实施例提供了一种半导体结构的制作方法，请参考图1至图45所示，半导体结构的制作方法包括：
S101，提供衬底10；
S103，在衬底10上形成第一晶体管20；
S105，在第一晶体管20的上方形成第二晶体管30；
S107，在第一晶体管20和第二晶体管30的周向形成栅极结构40，栅极结构40包括相连接的第一栅极层41和第二栅极层42，第一栅极层41环绕第一晶体管20设置，第二栅极层42环绕第二晶体管30设置；
其中，第一晶体管20的延伸方向和第二晶体管30的延伸方向均垂直于衬底10。
本发明一个实施例的半导体结构的制作方法在衬底10上形成了竖直方向堆叠的第一晶体管20和第二晶体管30，且第一晶体管20和第二晶体管30共用栅极结构40，增加了半导体结构的导电通道长度，同时减小了半导体结构的占用面积，以此改善半导体结构的性能。
需要说明的是，在第一晶体管20的上方形成第二晶体管30，可以理解为第二晶体管30的至少部分位于第一晶体管20的上方。即第一晶体管20的顶端可以与第二晶体管30的底端相平齐，或者，第一晶体管20的顶端可以高于第二晶体管30的底端，即第二晶体管30的部分位于第一晶体管20的上方，或者，第一晶体管20的顶端低于第二晶体管30的底端。第一晶体管20的上方可以是第一晶体管20的正上方，也可以是偏离第一晶体管20的正上方的位置处。
竖直方向堆叠的第一晶体管20和第二晶体管30，第一晶体管20的延伸方向和第二晶体管30的延伸方向均为竖直方向，即竖直方向为垂直于衬底10的方向，此时的衬底10可以解释为水平放置的结构，其整体类似一个水平面。
第一晶体管20和第二晶体管30共用栅极结构40，即第一晶体管20和第二晶体管30以及栅极结构40构成了互补晶体管结构。可选的，第一晶体管20为PFET，第二晶体管30为NFET；或，第一晶体管20为NFET，第二晶体管30为PFET。第一晶体管20和第二晶体管30以及栅极结构40构成了互补FET(CFET)结构。
可选的，栅极结构40包括第一栅极层41、第二栅极层42以及连接栅极层43，连接栅极层43的两端分别连接第一栅极层41和第二栅极层42，从而形成了第一晶体管20和第二晶体管30共用的栅极结构40。
衬底10可以由含硅材料形成。衬底10可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
在一个实施例中，半导体结构的制作方法，还包括：在形成第二晶体管30之前，在第一晶体管20的上方形成第一导电层60，第一导电层60的延伸方向所在平面平行于衬底10；其中，第二晶体管30的至少部分形成于第一导电层60的上方，且与第一导电层60相连接。第一晶体管20和第二晶体管30通过第一导电层60相连接，第一导电层60可以作为引出导线，而第一晶体管20和第二晶体管30的漏极区或者源极区可以通过第一导电层60引出。其中，第一晶体管20和第二晶体管30可以共用漏极区或者源极区，此处不作限定。第一导电层60的厚度可以保证第一导电层60内形成漏极区或者源极区。
在一个实施例中，半导体结构的制作方法，还包括：在第一导电层60内形成通孔65，以暴露第一晶体管20；在通孔65形成导电连接层50；其中，第二晶体管30形成于导电连接层50的上方，且与导电连接层50相连接。第二晶体管30可以位于第一晶体管20的正上方，即第一晶体管20和第二晶体管30在衬底10上的投影至少部分相重合，而导电连接层50可以避免第一晶体管20和第二晶体管30直接接触，此时，第一晶体管20、导电连接层50以及第二晶体管30由下至上依次堆叠。
在一个实施例中，第一晶体管20和第一导电层60中的至少之一通过外延生长形成。可选的，在衬底10上直接使用外延生长形成第一晶体管20和第一导电层60，以此降低工艺难度，提高半导体结构的形成效率。
在一个实施例中，半导体结构的制作方法，还包括：在形成第一晶体管20之前，在衬底10内形成第二导电层70；其中，第一晶体管20的至少部分形成于第二导电层70的上方，且与第二导电层70相连接，即第二导电层70以作为引出导线，以此将第一晶体管20的漏极区或者源极区引出。
可选的，第一晶体管20和第二晶体管30可以共用漏极区或者源极区，此时第一晶体管20的底端的源极区或者漏极区可以通过第二导电层70引出，而第二晶体管30的顶端的源极区或者漏极区可以直接引出，例如可以直接连接导电接触孔16，而第一导电层60和第二导电层70分别连接导电接触孔16。
在一个实施例中，在第二导电层70上形成第二开口74，第一晶体管20的部分形成于第二开口74内。可选的，在形成第一晶体管20的过程中，可以在第二导电层70上先形成第二开口74，在衬底10内部开始采用外延生长形成第一晶体管20。
针对半导体结构的制作方法的第一个实施例，形成了如图1至图3所示的半导体结构，其中，半导体结构的制作方法包括：
提供衬底10，图案化刻蚀形成第一导线，即形成了如图4所示的第二导电层70。可选的，在第一导线之间填充绝缘材料。
在衬底10和第一导线上方形成如图5所示的第一隔离层13，第一隔离层13覆盖衬底10和第二导电层70。第一隔离层13可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在第一隔离层13上形成保护层11，并在保护层11内形成第一牺牲层80和第二隔离层14，如图6和图7所示。其中，保护层11、第一牺牲层80以及第二隔离层14均可以通过物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成。
图形化刻蚀，形成贯穿第二隔离层14、第一牺牲层80以及第一隔离层13的通孔，且通孔到达衬底10内部，以在第二导电层70内形成了第二开口74，如图8和图9所示。
外延生成形成第一晶体管20，也可以在第一隔离层13和第二隔离层14中形成漏极区和源极区。外延生长形成第二导线，即第一导电层60，如图10和图11所示。在形成第一导电层60的过程中可以采用CMP磨平，图案化刻蚀等辅助工艺。第一导电层60和第二导电层70之间相互垂直或者形成一定的角度，第一导电层60上表面也可以沉积一层隔离层。
形成第二牺牲层81，第二牺牲层81覆盖第一导电层60和第二隔离层14，并在第二牺牲层81上形成第三隔离层15，其中，第二牺牲层81和第三隔离层15均位于保护层11内，如图12和图13所示。
图形化刻蚀，形成贯穿第三隔离层15、第二牺牲层81的通孔，通孔通过第一导电层60的一部分，以暴露第一晶体管20的顶端，即此时，在第一导电层60中形成了通孔65，如图14和图15所示。
在通孔65内形成导电连接层50，导电连接层50作为了缓冲层，即用于覆盖第一晶体管20的顶端，如图16和图17所示，导电连接层50的厚度不宜太厚，其在通孔65内的高度不超第一导电层60厚度的三分之一。
使用原位掺杂或先沉积后掺杂技术在导电连接层50的上方形成第二晶体管30，此时第二晶体管30的顶端与第三隔离层15的上表面平齐，具体如图18和图19所示。
在保护层上表面形成掩膜结构，图形化刻蚀，形成第三开口82，第三开口82贯穿第三隔离层15、第二牺牲层81、第二隔离层14以及部分的第一牺牲层80，具体如图20和图21所示。
采用湿法刻蚀去除第一牺牲层80和第二牺牲层81，形容空间83，如图22和图23所示，此时暴露第一晶体管20和第二晶体管30的外表面。
在空间83内形成氧化层12，并形成栅极结构40，栅极结构40的第一栅极层41环绕第一晶体管20设置，栅极结构40的第二栅极层42环绕第二晶体管30设置，具体如图24和图25所示。其中，氧化层12作为栅极结构40的栅极氧化层。
图形化刻蚀，通过导电接触孔16实现与第一晶体管20、第二晶体管30第一导电层60以及第二导电层70的电连接，形成如图1至图3所示的半导体结构。
需要说明的是，第一隔离层13、第二隔离层14以及第三隔离层15可以均为绝缘介质层保护，其可以是包括氮化硅(SiN)、碳氮化硅(SiCN)等材料。
在一个实施例中，在第一导电层60上形成第一开口66，第一开口66不暴露第一晶体管20，第二晶体管30的部分形成于第一开口66内，即第一晶体管20和第二晶体管30通过第一导电层60实现了隔离，以此避免第一晶体管20和第二晶体管30直接接触。
可选的，第一开口66的底壁与第一晶体管20的顶端相平齐，此时，第一晶体管20和第二晶体管30在衬底10上的投影均不相重合，即第一晶体管20和第二晶体管30在竖直方向上形成了错位。
针对半导体结构的制作方法的第二个实施例，形成了如图26至图28所示的半导体结构，其中，半导体结构的制作方法包括：
相对于第一个实施例，本实施中在图12和图13的基础上，图形化刻蚀，形成贯穿第三隔离层15、第二牺牲层81的通孔，通孔通过第一导电层60的一部分，以在第一导电层60中形成了第一开口66，但不暴露第一晶体管20的顶端，即形成的第一开口66偏离第一晶体管20的正上方，如图29和图30所示。
使用原位掺杂或先沉积后掺杂技术形成第二晶体管30，具体如图31所示。
在保护层上表面形成掩膜结构，图形化刻蚀，形成第三开口82，第三开口82贯穿第三隔离层15、第二牺牲层81、第二隔离层13以及部分的第一牺牲层80，具体如图32所示。
采用湿法刻蚀去除第一牺牲层80和第二牺牲层81，形容空间83，如图33所示，此时暴露第一晶体管20和第二晶体管30的外表面。
在空间83内形成氧化层12，并形成栅极结构40，栅极结构40的第一栅极层41环绕第一晶体管20设置，栅极结构40的第二栅极层42环绕第二晶体管30设置，具体如图34所示。其中，氧化层12作为栅极结构40的栅极氧化层。
图形化刻蚀，通过导电接触孔16实现与第一晶体管20、第二晶体管30第一导电层60以及第二导电层70的电连接，形成如图26至图28所示的半导体结构。
上述第一个实施例以及第二个实施例形成的半导体结构，其第一导电层60和第二导电层70均沿直线方向延伸，即第一导电层60沿第一直线方向延伸，第二导电层70沿第二直线方向延伸。第一直线方向和第二直线方向均平行于衬底10，第一直线方向和第二直线方向可以垂直设置，也可以是具有一定夹角，此处不作限定。
针对半导体结构的制作方法的第三个实施例，形成了如图35至图37所示的半导体结构，其中，半导体结构的制作方法包括：
相比于第一个实施例，本实施例中，在衬底10上形成了第二初始导电层75，第二初始导电层75为封闭的环形结构，如图38所示。
在第二初始导电层75的一侧切断，保持另一端连接，以形成如图39所示的第二导电层70。其中一端不切断，为后段连线工艺提供方便，即可以增大工艺窗口，又可以减少一根连线。
在图39的基础上，采用如图5至图9的制作过程，并在图9的基础上，外延生成形成第一晶体管20，外延生长形成第一初始导电层64，如图40所示。在形成第一初始导电层64的过程中可以采用CMP磨平，图案化刻蚀等辅助工艺。
图案化刻蚀形成第一导电层60，如图41所示，其中一端不切断，为后段连线工艺提供方便，即可以增大工艺窗口，又可以减少一根连线。
后续工艺过程与第一个实施例中的图12至图25相一致，此处不作赘述，最终形成如图35至图37所示的结构。
针对半导体结构的制作方法的第四个实施例，形成了如图42至图44所示的半导体结构，其中，半导体结构的制作方法包括：
本实施例中，形成第一导电层60和第二导电层70的制作过程可以参见第三个实施例，而对于其他结构的形成可以参考第二个实施例中的过程，此处不作赘述，相比于第三个实施例第二晶体管30位于第一晶体管20的正上方，且第一晶体管20和第二晶体管30之间具有导电连接层50，本实施例中的第二晶体管30偏离第一晶体管20的正上方设置，以此避免第一晶体管20和第二晶体管30直接接触。
上述第三个实施例以及第四个实施例形成的半导体结构，其第一导电层60和第二导电层70均形成了一个半封闭式的环形结构，从而可以使得导电层的数量减半。
本发明的半导体结构的制作方法，进一步增大了导电通道长度，同时减小器件的占用面积，形成了一种垂直晶体管组成的CFET结构，PFET和NFET晶体管的导电沟道竖直的堆叠在一起。PFET和NFET的导电通道孔使用两步分别刻蚀，降低了孔的深宽比，减小了工艺难度。在硅衬底内形成第二导电层，并从硅衬底中直接使用外延生长沉积第一导电层，P通道或N通道，降低了工艺难度。
本发明的一个实施例提供了一种半导体结构，包括：衬底10；第一晶体管20，第一晶体管20位于衬底10上；第二晶体管30，第二晶体管30位于第一晶体管20的上方；栅极结构40，栅极结构40包括相连接的第一栅极层41和第二栅极层42，第一栅极层41环绕第一晶体管20设置，第二栅极层42环绕第二晶体管30设置；其中，第一晶体管20的延伸方向和第二晶体管30的延伸方向均垂直于衬底10。
本发明一个实施例的半导体结构包括衬底10、第一晶体管20、第二晶体管30以及栅极结构40，第一晶体管20和第二晶体管30在竖直方向堆叠，且第一晶体管20和第二晶体管30共用栅极结构40，增加了半导体结构的导电通道长度，同时减小了半导体结构的占用面积，以此改善半导体结构的性能。
栅极结构40包括第一栅极层41、第二栅极层42以及连接栅极层43，连接栅极层43的两端分别连接第一栅极层41和第二栅极层42，从而形成了第一晶体管20和第二晶体管30共用的栅极结构40。
第一晶体管20和第二晶体管30共用栅极结构40，即第一晶体管20和第二晶体管30以及栅极结构40构成了互补晶体管结构。可选的，第一晶体管20为PFET，第二晶体管30为NFET；或，第一晶体管20为NFET，第二晶体管30为PFET。第一晶体管20和第二晶体管30以及栅极结构40构成了互补FET(CFET)结构。其中，PFET和NFET可以是无结晶体管，也可以是有结晶体管。NFET的至少部分可以由硅(Si)构成，PFET的至少部分可以由锗硅(SiGe)形成。
在一个实施例中，半导体结构还包括氧化层12，氧化层12用于隔离第一晶体管20和和栅极结构40，以及第二晶体管30和栅极结构40。氧化层12可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。
在一个实施例中，第一晶体管20和第二晶体管30在衬底10上的投影至少部分相重合，即第二晶体管30的至少部分位于第一晶体管20的正上方，此时需要保证第一晶体管20和第二晶体管30电连接，但不直接接触，第一晶体管20和第二晶体管30可以共用源极区或漏极区。
可选的，半导体结构还包括：导电连接层50，导电连接层50位于第一晶体管20和第二晶体管30之间，以连接第一晶体管20和第二晶体管30，即第一晶体管20和第二晶体管30通过导电连接层50进行隔离，避免二者直接接触。
可选的，半导体结构还包括：第一导电层60，第一导电层60位于第一晶体管20和第二晶体管30之间，第一晶体管20和第二晶体管30可以通过第一导电层60进行隔离，即第一晶体管20和第二晶体管30均穿设在第一导电层60内，但第一晶体管20和第二晶体管30之间夹持有一定厚度的第一导电层60。
可选的，结合图1至图3以及图35至图37所示，第二晶体管30可以位于第一晶体管20的正上方，而第一晶体管20的顶端可以直接连接导电连接层50，第二晶体管30的底端直接连接导电连接层50，相当于在第一导电层60内形成了一个通孔。
在一个实施例中，第一晶体管20和第二晶体管30在衬底10上的投影均不相重合；其中，第一晶体管20和第二晶体管30电连接。即第二晶体管30偏离第一晶体管20的正上方，此时第一晶体管20和第二晶体管30不会出现直接接触的问题。
具体的，结合图26至图28以及图42至图44所示，第二晶体管30可以位于第一晶体管20的上方，但偏离第一晶体管20的正上方，即第一晶体管20的顶端以及第二晶体管30的底端均与第一导电层60相连接，但二者并非在竖直方向上正对。
可选的，第一晶体管20的顶端和第二晶体管30的底端可以相平齐，但由于第一晶体管20和第二晶体管30并非在竖直方向上正对，第一晶体管20和第二晶体管30不会出现直接接触问题。或者，第一晶体管20的顶端可以高于第二晶体管30的底端。或者，第一晶体管20的顶端可以低于第二晶体管30的底端。
在一个实施例中，半导体结构还包括：第一导电层60，第一导电层60位于第一晶体管20和第二晶体管30之间；其中，第一导电层60的延伸方向所在平面平行于衬底10。第一导电层60可以用于引出第一晶体管20和第二晶体管30的源极区或漏极区。第一导电层60内可以形成有第一晶体管20和第二晶体管30的源极区或漏极区。
在一个实施例中，第一晶体管20的顶端位于第一导电层60内，第二晶体管30的底端位于第一导电层60内，即第一晶体管20和第二晶体管30可以共用源极区或漏极区。
在一个实施例中，半导体结构还包括：第二导电层70，第二导电层70位于衬底10内，且与第一晶体管20相连接；其中，第二导电层70的延伸方向所在平面平行于衬底10。第二导电层70可以用于引出第一晶体管20的源极区或漏极区。
在一个实施例中，第一导电层60和第二导电层70在衬底10上的投影至少部分不相重合，从而可以保证第一导电层60和第二导电层70能够分别连接竖直设置的导电接触孔16，而不会出现各个导电接触孔16的交叠。
在一个实施例中，第一导电层60沿第一直线方向延伸，第二导电层70沿第二直线方向延伸。第一导电层60和第二导电层70均为直线型导电线，具体如图1至图3以及图26至图28所示。
可选的，第一直线方向延伸和第二直线方向延伸之间具有一定的夹角，第一直线方向延伸和第二直线方向延伸之间的夹角可以为90度。
在一个实施例中，第一导电层60包括第一段体61、第二段体62以及第三段体63，第三段体63的两端分别连接第一段体61和第二段体62，以使第一导电层60内侧形成有第一空间；第二导电层70包括第四段体71、第五段体72以及第六段体73，第六段体73的两端分别连接第四段体71和第五段体72，以使第二导电层70内侧形成有第二空间。第一导电层60和第二导电层70可以是半封闭的环型结构，以此减少导电层的成型数量。
需要说明的，此处的半封闭的环型结构并不特指第一导电层60和第二导电层70必须包括一定的曲型结构，而是重在强调第一导电层60和第二导电层70的一端开口，即第一导电层60和第二导电层70分别具有一个开口，例如可以围成一个开口的矩形腔。
可选的，第三段体63沿第一曲线方向延伸，第六段体73沿第二曲线方向延伸，即第一导电层60和第二导电层70包括部分曲型结构，如图35至图37以及图42至图44所示。
在一个实施例中，半导体结构可由上述半导体结构的制作方法得到。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (16)

1.一种半导体结构，其特征在于，包括：
衬底；
第一晶体管，所述第一晶体管位于所述衬底上；
第二晶体管，所述第二晶体管位于所述第一晶体管的上方；
栅极结构，所述栅极结构包括相连接的第一栅极层和第二栅极层，所述第一栅极层环绕所述第一晶体管设置，所述第二栅极层环绕所述第二晶体管设置；
第一导电层，所述第一导电层位于所述第一晶体管和所述第二晶体管之间，所述第一导电层的延伸方向所在平面平行于所述衬底，所述第一晶体管的顶端位于所述第一导电层内，所述第二晶体管的底端位于所述第一导电层内；
其中，所述第一晶体管的延伸方向和所述第二晶体管的延伸方向均垂直于所述衬底。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管在所述衬底上的投影至少部分相重合。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：
导电连接层，所述导电连接层位于所述第一晶体管和所述第二晶体管之间，以连接所述第一晶体管和所述第二晶体管。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管在所述衬底上的投影均不相重合；
其中，所述第一晶体管和所述第二晶体管电连接。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第二导电层，所述第二导电层位于所述衬底内，且与所述第一晶体管相连接；
其中，所述第二导电层的延伸方向所在平面平行于所述衬底。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一导电层和所述第二导电层在所述衬底上的投影至少部分不相重合。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一导电层沿第一直线方向延伸，所述第二导电层沿第二直线方向延伸。
8.根据权利要求6所述的半导体结构，其特征在于，所述第一导电层包括第一段体、第二段体以及第三段体，所述第三段体的两端分别连接所述第一段体和所述第二段体，以使所述第一导电层内侧形成有第一空间；
所述第二导电层包括第四段体、第五段体以及第六段体，所述第六段体的两端分别连接所述第四段体和所述第五段体，以使所述第二导电层内侧形成有第二空间。
9.根据权利要求8所述的半导体结构，其特征在于，所述第三段体沿第一曲线方向延伸，所述第六段体沿第二曲线方向延伸。
10.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管为PFET，所述第二晶体管为NFET；
或，所述第一晶体管为NFET，所述第二晶体管为PFET。
11.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一晶体管；
在所述第一晶体管的上方形成第一导电层，所述第一导电层的延伸方向所在平面平行于所述衬底；
在所述第一晶体管的上方形成第二晶体管；
在所述第一晶体管和所述第二晶体管的周向形成栅极结构，所述栅极结构包括相连接的第一栅极层和第二栅极层，所述第一栅极层环绕所述第一晶体管设置，所述第二栅极层环绕所述第二晶体管设置；
其中，所述第一晶体管的延伸方向和所述第二晶体管的延伸方向均垂直于所述衬底，所述第二晶体管的至少部分形成于所述第一导电层的上方，且与所述第一导电层相连接。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，还包括：
在所述第一导电层内形成通孔，以暴露所述第一晶体管；
在所述通孔形成导电连接层；
其中，所述第二晶体管形成于所述导电连接层的上方，且与所述导电连接层相连接。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，在所述第一导电层上形成第一开口，所述第一开口不暴露所述第一晶体管，所述第二晶体管的部分形成于所述第一开口内。
14.根据权利要求11至13中任一项所述的半导体结构的制作方法，其特征在于，所述第一晶体管和所述第一导电层中的至少之一通过外延生长形成。
15.根据权利要求11所述的半导体结构的制作方法，其特征在于，还包括：
在形成所述第一晶体管之前，
在所述衬底内形成第二导电层；
其中，所述第一晶体管的至少部分形成于所述第二导电层的上方，且与所述第二导电层相连接。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，在所述第二导电层上形成第二开口，所述第一晶体管的部分形成于所述第二开口内。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078155B (zh) * 2021-03-29 2022-04-05 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN117253910A (zh) * 2022-06-08 2023-12-19 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667583A (zh) * 2008-08-27 2010-03-10 恩益禧电子股份有限公司 具有垂直场效应晶体管的半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472551B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical CMOS structure and method
US10115438B2 (en) * 2016-08-31 2018-10-30 Micron Technology, Inc. Sense amplifier constructions
US10944012B2 (en) * 2019-01-02 2021-03-09 International Business Machines Corporation Area-efficient inverter using stacked vertical transistors
US11164791B2 (en) * 2019-02-25 2021-11-02 International Business Machines Corporation Contact formation for stacked vertical transport field-effect transistors
US11081546B2 (en) * 2019-04-17 2021-08-03 International Business Machines Corporation Isolation structure for stacked vertical transistors
US11069679B2 (en) * 2019-04-26 2021-07-20 International Business Machines Corporation Reducing gate resistance in stacked vertical transport field effect transistors
CN113078155B (zh) * 2021-03-29 2022-04-05 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN113078154B (zh) * 2021-03-29 2022-06-10 长鑫存储技术有限公司 半导体器件及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667583A (zh) * 2008-08-27 2010-03-10 恩益禧电子股份有限公司 具有垂直场效应晶体管的半导体器件及其制造方法

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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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