KR100543564B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

2층 웰 구조로, 웰 영역의 경계에 요구되는 마진이 작고, 기판 바이어스 가변트랜지스터 및 DTMOS를 이용한 반도체장치를 제공한다. 복수의 전계효과트랜지스터(223)가 P형의 얕은 웰 영역(212) 상에 형성되고, P형의 얕은 웰 영역(223) 상의 얕은 소자분리영역(214)이, N형의 깊은 웰 영역(227)과 P형의 얕은 웰 영역(212)의 접합의 깊이 보다도 얕은 깊이를 갖는다. 따라서, 복수의 전계효과트랜지스터(223)는, P형의 얕은 웰 영역(212)을 공통으로 할 수 있다. 한편, P형의 얕은 웰 영역(212)은, 깊은 소자분리영역(226)과 N형의 깊은 웰 영역(227)에 의해 분리되어 있기 때문에, 서로 독립된 P형의 얕은 웰 영역(212)을 용이하게 복수형성할 수 있다.
기판 바이어스 가변트랜지스터, 전계효과트랜지스터, 소자분리영역, 웰 영역.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND ITS PRODUCTION METHOD}
본발명은, 예를 들어 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)등의 전계효과트랜지스터와 소자분리영역을 구비한 반도체장치에 관한 것으로, 더 상세하게는, 전계효과트랜지스터의 웰 영역의 전위가 변화하는 반도체장치에 관한 것이다.
MOSFET을 이용한 COMS(상보형MOS:Complementary Metal Oxide Semiconductor)회로에 있어서, 저전압구동으로 오프리크(off leak)를 방지하면서 고구동전류를 얻기 위한 종래의 방법으로서, 스탠바이 시와 액티브 시에 웰 바이어스를 변화시키는 방법이 있다(특개평6-216346호 공보, 특개10-340998호 공보 참조).
웰 바이어스를 변화시키는 MOSFET(이하, 기판 바이어스 가변트랜지스터라고 칭한다.)의 개략단면도를 도16에 도시한다. 도16 중, 211은 기판, 212는 P형 웰 영역, 213은 N형 웰 영역, 214는 소자분리영역, 215는 N형 소스영역, 216은 N형 드레인영역, 217은 P형 소스영역, 218은 P형 드레인영역, 219는 게이트절연막, 220은 게이트 전극, 221은 P형의 얕은 웰 영역에 콘택트를 접속하기 위한 P+확산층, 222는 N형의 얕은 웰 영역에 콘택트를 접속하기 위한 N+확산층, 223은 N형 기판 바이어스 가변트랜지스터, 224는 P형 기판 바이어스 가변트랜지스터, 230은 바이어스 발생회로A, 231은 바이어스 발생회로B를 각각 도시하고 있다.
이하, N형 기판 바이어스 가변트랜지스터(223)의 동작원리를 설명한다. 또한, P형 기판 바이어스 가변트랜지스터(224)는, 극성을 반대로 하면 동일한 동작을 한다. N형 기판 바이어스 가변트랜지스터(223)에 있어서, 회로가 액티브 상태에 있는 경우에는, 바이어스 발생회로A에 의해 P형 웰 영역에 0V 또는 정전압을 인가한다(소스의 전위를 기준으로 한다.). P형 웰 영역에 정전압을 인가하는 경우, 기판 바이어스 효과에 의해 실효적인 문턱값이 저하하고, 구동전류는 통상의 MOSFET의 경우에 비해서 증가한다. 또한, 회로가 스탠바이 상태에 있는 경우에는, 바이어스 발생회로A에 의해 P형 웰 영역에 부전압을 인가한다. 이에 의해, 기판 바이어스 효과에 의해 실효적인 문턱값이 증대하고, 오프리크는 통상의 MOSFET에 비해서 감소한다.
MOSFET을 이용한 CMOS회로에 있어서, 저전압구동으로 고구동전류를 얻기 위한 종래의 방법으로서, 동적 문턱값 트랜지스터(이하, DTMOS라고 칭한다.)가 있다. DTMOS는 게이트전극과 웰 영역이 단락되어 있고, 소자가 온 되는 경우에만 실효적인 문턱값이 저하한다. 따라서, 오프리크는 그대로 구동전류만을 증가시키는 것이 가능해 진다. 전술한 기판 바이어스 가변트랜지스터와, DTMOS를 조합시키고, 각각의 장점을 살리는 기술이 개시되어 있다(특개평 10-340998).
이 기술로 제조된 소자의 단면도를 도17에 도시한다. 도17 중, 311은 P형 반도체기판, 312는 N형의 깊은 웰 영역, 313은 P형의 깊은 웰 영역, 314는 N형의 얕은 웰 영역, 315는 P형의 얕은 웰 영역, 316은 소자분리영역, 317은 N형 MOSFET의 소스영역, 318은 N형 MOSFET의 드레인 영역, 319는 P형 MOSFET의 소스영역, 320은 P형 MOSFET의 드레인 영역, 321은 N형의 얕은 웰에 콘택트를 접속하기 위한 N+확산층, 322는 P형의 얕은 웰에 콘택트를 접속하기 위한 P+확산층, 323은 게이트절연막, 324는 게이트전극, 325는 P형의 기판 바이어스 가변트랜지스터, 326은 N형의 기판 바이어스 가변트랜지스터, 327은 N형의 DTMOS, 328은 P형의 DTMOS, 329는 P형의 기판 바이어스 가변트랜지스터(325)로의 웰 바이어스 입력, 330은 N형 기판 바이어스 가변트랜지스터(326)로의 웰 바이어스 입력, 331은 P형의 깊은 웰의 고정 바이어스입력을 각각 도시하고 있다. 또한, 도시하고 있지는 않지만, DTMOS(327)에서는 게이트전극(324)과 P형의 얕은 웰 영역(315)이, DTMOS(328)에서는 게이트전극(324)과 N형의 얕은 웰 영역(314)이, 각각 전기적으로 단락되어 있다.
DTMOS(327 및 328)에서는, 얕은 웰 영역(315 및 314)의 전위가 게이트전극(324)의 전위에 따라 변동한다. 그 때문에, 얕은 웰 영역 밑에는 반대극성의 깊은 웰 영역이 형성되고, 또한, 구형(溝型) 분리영역(316)은 서로 인접하는 소자의 얕은 웰 영역을 전기적으로 분리하는 데 충분한 깊이로 형성되어 있어, 인접하는 소자의 얕은 웰과 전기적으로 분리되어 있다. 한편, 하나의 회로블록 내에 있는 기판 바이어스 가변트랜지스터의 얕은 웰 영역은 공통이지 않으면 안된다. 그 때문에, 도17 중 N형 기판 바이어스 가변트랜지스터(326)의 P형의 얕은 웰 영역(315)의 하부에는 P형의 깊은 웰 영역(313)이 형성되어 있고, P형의 얕은 웰 영역과 일체로 되어 공통의 웰 영역을 구성하고 있다. 이 P형의 공통 웰 영역에는 N형의 기판 바이어스 가변트랜지스터(326)로의 웰 바이어스입력(330)을 통해 액티브 시와 스탠바이 시에 다른 전위가 주어진다. 다른 회로 블록 또는 DTMOS부의 소자에 영향을 주지 않기 위해, 다시 기판 깊숙히에 N형의 깊은 웰 영역(312)을 형성하고 있다. 이에 의해, P형의 깊은 웰 영역(313)을 전기적으로 분리하고 있다. 도17 중 P형의 기판 바이어스 가변트랜지스터(325)의 얕은 웰 영역(314)의 하부에는 N형의 깊은 웰 영역(312)이 형성되어 있고, N형의 얕은 웰 영역과 일체로 되어 공통의 웰 영역을 구성하고 있다. 이 N형의 공통 웰 영역에는 P형의 기판 바이어스 가변트랜지스터로의 웰 바이어스 입력(329)을 통해 액티브 시와 스탠바이 시에 다른 전위가 주어진다. 이와 같이 하여, 기판 바이어스 가변트랜지스터와 DTMOS를 동일 기판 상에 형성하고, 각각의 장점을 살린 회로를 실현할 수 있다.
기판 바이어스 가변트랜지스터(223,224)를 이용한 회로에서는, 복수의 MOSFET(223,224)에 대해 웰 영역(212,213)의 바이어스를 변화시킨다. 따라서, MOSFET(223 또는 224)의 웰 영역은 공통으로 하지 않으면 안된다. 그 때문에, 도16에서의 소자분리영역(214)의 저면의 깊이는, MOSFET(223,224)의 소스영역 및 드레인 영역과 웰 영역의 접합의 깊이 보다도 깊고, 웰 영역의 하단의 깊이 보다 얕게 설정된다.
그러나, 도16에 있어서, 예를 들면 반도체기판(211)이 P형의 도전형인 경우, P형 웰 영역은 모두 공통으로 되어 버린다. 즉, 동일 기판 상의 N형 트랜지스터는 모두 액티브 상태, 또는 모두 스탠바이 상태로 되어 버린다고 하는 문제가 있다.
DTMOS와 기판 바이어스 가변트랜지스터를 조합시킨 종래기술(특개평 10-340998호 공보)에서는, 상보형으로 구성하기 위해, P형 DTMOS(328)의 개소에서 3층의 웰 구조(N형의 얕은 웰 영역(314)/P형의 깊은 웰 영역(313)/N형의 깊은 웰 영역(312))로 되어 있다. 그 때문에, 웰 영역은 매우 깊은 곳까지 미친다. 이와 같은 매우 깊은 웰의 형성에는, 매우 높은 에너지의 주입이 필수적이고, 그 결과로서 결정결함이 증대한다. 그 때문에, 결정결함을 원인으로 하는 리크전류의 증대를 초래한다. 또한, 결정결함을 회복하기 위한 고온의 어닐링이 필요하게 되어, 불순물의 확산거리가 현저하게 길어진다. 이 때문에, 웰 영역의 경계에 달라붙는 마진이 증대하여, 고집적화를 방해한다.
본발명의 목적은, 동일 기판상에 복수의 회로 블록을 형성하고, 그들을 액티브 상태와 스탠바이 상태로 적절히 배분할 수 있으며, 웰 영역의 경계에 요구되는 마진이 작은, 기판 바이어스 가변트랜지스터를 이용한 반도체장치 및 그 제조방법을 제공하는 것에 있다.
또한, 본발명의 다른 목적은, 결정결함에 기인하는 리크전류가 작으며, 웰 영역의 경계에 요구되는 마진이 작은, 기판 바이어스 가변트랜지스터 및 DTMOS를 이용한 반도체장치 및 그 제조방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본발명의 제1 양태의 반도체장치는,
반도체기판,
상기 반도체기판 내에 형성된 제1 도전형의 깊은 웰 영역,
상기 제1 도전형의 깊은 웰 영역 내에 형성된 제2 도전형의 얕은 웰 영역,
상기 제2 도전형의 얕은 웰 영역 상에 형성된 복수의 전계효과트랜지스터,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역을 관통하고 제1 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역의 전위를 변화시키기 위한 단자를 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 상기 복수의 전계효과트랜지스터가 제2 도전형의 얕은 웰 영역 상에 형성되고, 또한, 상기 제2 도전형의 얕은 웰 영역 상의 얕은 소자 분리영역이, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는다. 따라서, 상기 복수의 전계효과트랜지스터는, 회로 블록 내에서 제2 도전형의 얕은 웰 영역을 공통으로 할 수 있다. 한편, 상기 제2 도전형의 얕은 웰 영역은, 깊은 소자분리영역과 제1 도전형의 깊은 웰 영역에 의해 분리되기 때문에, 서로 독립된 제2 도전형의 얕은 웰 영역을 용이하게 복수형성할 수 있다. 따라서, 상기 복수의 제2 도전형의 얕은 웰 영역에, 상기 단자를 통해 각기 다른 웰 바이어스를 인가하여, 상기 전계효과트랜지스터를 기판 바 이어스 가변트랜지스터로 할 수 있다. 이에 의해, 하나의 기판에, 각각 복수의 기판 바이어스 가변트랜지스터로 구성되는 복수의 회로 블록을 제공할 수 있다. 그 때문에, 액티브상태의 회로 블록과 스탠바이 상태의 회로 블록을 적절히 나눌 수 있고, 전계효과트랜지스터의 고속동작을 유지하면서 무의미한 소비전력을 최소한으로 억제할 수 있다.
또한, 상기 얕은 소자분리영역과 상기 깊은 소자분리영역을 병용함으로써, 2층의 웰 구조로 할 수 있고, 종래기술인 소자분리법에 비해서, 웰 영역의 분리를 보다 작은 마진으로 행할 수 있다. 예를 들어, 2개의 기본회로 블록을 하나의 깊은 소자분리영역으로 용이하게 분리할 수 있다. 이에 의해, 보다 고집적의 반도체장치가 실현된다.
따라서, 본발명의 제1 양태의 반도체장치에 의하면, 고속동작, 저소비전력동작, 및 고집적화가 가능한 기판 바이어스 가변트랜지스터를 포함하는 집적회로가 제공된다.
또한, 본발명의 제2 양태의 반도체장치는,
반도체기판,
상기 반도체기판 내에 형성된 제1 도전형과 제2 도전형의 깊은 웰 영역,
상기 제1 도전형의 깊은 웰 영역 내에 형성된 제2 도전형의 얕은 웰 영역,
상기 제2 도전형의 깊은 웰 영역 내에 형성된 제1 도전형의 얕은 웰 영역,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 형성된 복수의 전계효과트랜지스터,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제1 도전형의 얕은 웰 영역 상에 형성되고, 상기 제2 도전형의 깊은 웰 영역과 상기 제1 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역을 관통하고 제1 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제1 도전형의 얕은 웰 영역을 관통하고 제2 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제2 도전형의 깊은 웰 영역과 상기 제1 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제1 도전형과 제2 도전형의 깊은 웰 영역의 경계부, 및 상기 제1 도전형과 제2 도전형의 얕은 웰 영역의 경계부에 제공된 경계부 소자분리영역,
상기 제1 및 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 및 제2 도전형의 얕은 웰 영역의 전위를 변화시키기 위한 단자를 구비하는 것을 특징으로 하고 있다.
본발명의 제2 양태의 반도체장치는, 제1 양태의 반도체장치를 상보적으로 구성한 것으로, 제1 양태에 의한 반도체장치와 동일한 작용효과를 달성함은 물론, 전계효과트랜지스터에 대칭출력특성을 지니게 할 수 있어, 저소비전력화가 가능하게 된다.
또한, 본발명의 제3 양태의 반도체장치는,
반도체기판,
상기 반도체기판 내에 형성된 제1 도전형의 깊은 웰 영역,
상기 제1 도전형의 깊은 웰 영역 내에 형성된 제1 도전형과 제2 도전형의 얕은 웰 영역,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 형성된 복수의 전계효과트랜지스터,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역을 관통하고 제1 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역의 경계부에 제공된 경계부 소자분리영역,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역의 전위를 변화시키기 위한 단자를 구비하는 것을 특징으로 한다.
본발명의 제3의 양태의 반도체장치는, 제2 도전형의 얕은 웰 영역과 제1 도전형의 깊은 웰 영역의 개소에서는, 본발명의 제1 양태의 반도체장치의 구성과 동 일하기 때문에, 제1 양태의 반도체장치와 동일한 작용효과를 달성한다.
한편, 제1 도전형의 얕은 웰 영역은, 제1 도전형의 깊은 웰 영역을 통해 다른 장소에 있는 제1 도전형의 얕은 웰 영역과 공통화할 수도 있다. 이 경우, 이 공통화된 제1 도전형의 얕은 웰 영역 상에 있는 복수의 전계효과트랜지스터를, 통상의 전계효과트랜지스터로 할 수도 있고, 기판 바이어스 가변트랜지스터로 구성되는 하나의 회로 블록으로 하는 것도 가능하다.
1실시예에서, 상기 전계효과트랜지스터는, 그 전계효과트랜지스터의 소스 영역 및 드레인 영역의 일부가 상기 전계효과트랜지스터의 게이트 산화막이 형성된 면 보다 위에 존재하는 적상형의 구조를 갖는다.
상기 실시예에 의하면, 상기 소스 영역 및 드레인 영역이 적상형으로 되어 있기 때문에, 콘택트가 소자분리영역으로 삐져 나와, 소자분리영역을 파내버려도, 소스영역 및 드레인영역과 웰 영역의 접합이 노출되지 않기 때문에, 리크전류가 문제로 되지는 않는다.
또한, 상술한 바와 같이, 상기 소스영역 및 드레인영역을 적상형으로 함으로써, 소스영역 및 드레인영역의 표면적이 커져, 콘택트를 접속하는 경우, 소스영역 및 드레인영역의 표면과 콘택트의 접지면적을 크게 하기가 용이하다.
또한, 기판 바이어스 가변트랜지스터로 구성되는 집적회로에 있어서, 깊이가 다른 2종류의 소자분리영역을 이용하고, 적상형의 소스영역 및 드레인영역을 갖는 전계효과트랜지스터을 이용하고 있기 때문에, 효과적으로 소자면적을 작게 할 수 있다. 특히, 얕은 소자분리영역을 STI로 하는 경우, 버즈비크(bird's beak)가 거의 발생하지 않기 때문에, 적상형의 소스영역 및 드레인영역의 폭이 작다고 하는 특성을 최대한 끌어내는 것이 가능하게 된다.
따라서, 상기 실시예에 의하면, 소자의 면적을 더욱 작게 억제하는 것이 가능하고, 고집적화가 가능한 기판 바이어스 가변트랜지스터를 포함하는 집적회로가 제공된다.
또한, 본발명의 제4 양태의 반도체장치는,
반도체기판,
상기 반도체기판 내에 형성된 제1 도전형의 깊은 웰 영역,
상기 제1 도전형의 깊은 웰 영역 내에 형성된 제2 도전형의 얕은 웰 영역,
상기 제2 도전형의 얕은 웰 영역 상에 형성된 복수의 전계효과트랜지스터,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 게이트 전극과 상기 제2 도전형의 얕은 웰 영역이 단락된 동적 문턱값 트랜지스터,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역을 관통하여 제1 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 복수의 상기 전계효과트랜지스터가 공유하는 상기 제2 도전형의 얕은 웰 영역의 전위를 변화시키기 위한 단 자를 구비하고, 상기 동적 문턱값 트랜지스터는 상기 깊은 소자분리영역에 의해 다른 소자와 분리되어 있는 것을 특징으로 하고 있다.
본발명의 제4 양태의 반도체장치에 의하면, 상기 얕은 소자분리영역은, 제2 도전형의 얕은 웰 영역을 분리하지 않기 때문에, 하나의 회로블록 내에서는 제2 도전형의 얕은 웰 영역이 공통으로 된다. 한편, 상기 깊은 소자분리영역과 제1 도전형의 깊은 웰 영역에 의해, 제2 도전형의 얕은 웰 영역이 분리되기 때문에, 독립된 얕은 웰 영역을 용이하게 복수형성할 수 있다. 따라서, 상기 복수의 제2 도전형의 얕은 웰 영역에, 상기 단자를 통해, 각각 다른 웰 바이어스를 인가할 수 있다. 이에 의해, 1개의 기판에 복수의 회로블록을 제공하는 것이 가능하다. 그 때문에, 액티브 상태의 회로블록과 스탠바이 상태의 회로블록을 적절히 나눌 수 있고, 전계효과트랜지스터의 고속동작을 유지하면서, 무의미한 소비전력을 최소한으로 억제하는 것이 가능하게 된다.
또한, 상기 반도체장치에 의하면, 깊은 소자분리영역에 의해, 동적 문턱값 트랜지스터의 소자분리가 용이하게 되어진다. 따라서, 기판 바이어스 가변트랜지스터와 동적 문턱값 트랜지스터를 혼재시키기 위해, 종래기술과 같이 3층의 웰구조를 이용할 필요가 없다. 그 때문에, 깊은 웰 영역 형성시의 불순물 이온 주입의 에너지를 낮추어 결정결함을 감소시킬 수 있다. 이에 의해, 결정결함회복을 위한 어닐링 온도를 낮출 수 있고, 불순물 이온의 확산을 억제할 수 있다. 그 결과, 결정결함에 기인하는 리크전류가 작은 소자가 얻어지고, 웰 영역의 경계에 요구되는 마진을 작게 할 수 있다.
따라서, 고속동작, 저소비전력동작, 및 고집적화가 가능한, 기판 바이어스 가변트랜지스터 및 동적 문턱값 트랜지스터를 포함하는 집적회로가 제공된다.
또한, 본발명의 제5 양태의 반도체장치는,
반도체기판,
상기 반도체기판 내에 형성된 제1 도전형과 제2 도전형의 깊은 웰 영역,
상기 제1 도전형의 깊은 웰 영역 내에 형성된 제2 도전형의 얕은 웰 영역,
상기 제2 도전형의 깊은 웰 영역 내에 형성된 제1 도전형의 얕은 웰 영역,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 형성된 복수의 전계효과트랜지스터,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 각각 형성되고, 게이트전극과 상기 제1 도전형과 제2 도전형의 얕은 웰 영역이 각각 단락된 동적 문턱값 트랜지스터,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제1 도전형의 얕은 웰 영역 상에 형성되고, 상기 제2 도전형의 깊은 웰 영역과 상기 제1 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역을 관통하여 제1 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제1 도전형의 얕은 웰 영역을 관통하여 제2 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제2 도전형의 깊은 웰 영역과 상기 제1 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제1 도전형과 제2 도전형의 깊은 웰 영역의 경계부, 및 상기 제1 도전형과 제2 도전형의 얕은 웰 영역의 경계부에 제공된 경계부 소자분리영역,
상기 제1 및 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 및 제2 도전형의 얕은 웰 영역의 전위를 변화시키기 위한 단자를 구비하고, 상기 동적 문턱값 트랜지스터는 상기 깊은 소자분리영역에 의해 다른 소자와 분리되어 있는 것을 특징으로 하고 있다.
본 발명의 제5 양태의 반도체장치는, 본발명의 제4 양태의 반도체장치를 상보적으로 구성한 것으로, 본발명의 제4 양태의 반도체장치와 동일한 작용효과를 달성하는 것은 물론, 전계효과트랜지스터에 대칭출력특성을 갖게 할 수 있어, 저소비전력화가 가능하게 된다.
또한, 본발명의 제6 양태의 반도체장치는,
반도체기판,
상기 반도체기판 내에 형성된 제1 도전형의 깊은 웰 영역,
상기 제1 도전형의 깊은 웰 영역 내에 형성된 제1 도전형과 제2 도전형의 얕은 웰 영역,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 형성된 복수의 전계효과 트랜지스터,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 게이트 전극과 상기 제2 도전형의 얕은 웰 영역이 단락된 동적 문턱값 트랜지스터,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역,
상기 제2 도전형의 얕은 웰 영역을 관통하여 제1 도전형의 깊은 웰 영역 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역,
상기 제1 도전형과 제2 도전형의 얕은 웰 영역의 경계부에 제공된 경계부 소자분리영역,
상기 제2 도전형의 얕은 웰 영역 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역의 전위를 변화시키기 위한 단자를 구비하고, 상기 동적 문턱값 트랜지스터는 상기 깊은 소자분리영역에 의해 다른 소자와 분리되어 있는 것을 특징으로 하고 있다.
본발명의 제6 양태의 반도체장치는, 제2 도전형의 얕은 웰 영역과 제1 도전형의 깊은 웰 영역의 개소에서는, 본발명의 제1 양태의 반도체장치의 구성과 동일하기 때문에, 본발명의 제4 양태의 반도체장치와 동일한 작용효과를 달성한다.
한편, 제1 도전형의 얕은 웰 영역은, 제1 도전형의 깊은 웰 영역을 통해 다른 장소에 있는 제1 도전형의 얕은 웰 영역과 공통화하는 것도 가능하다. 이 경우, 이 공통화된 제1 도전형의 얕은 웰 영역 상에 있는 복수의 전계효과트랜지스터를, 통상의 전계효과트랜지스터로 하는 것도 가능하고, 기판 바이어스 가변트랜지스터로 구성되는 1개의 회로블록으로 하는 것도 가능하다.
또한, 1실시예에서는, 상기 전계효과트랜지스터 및 상기 동적 문턱값 트랜지스터는, 그 전계효과트랜지스터 및 상기 동적 문턱값 트랜지스터의 소스영역 및 드레인영역의 일부가, 상기 전계효과트랜지스터 및 상기 동적 문턱값 트랜지스터의 게이트 산화막이 형성되는 면 보다 위에 존재하는 적상형의 구조를 갖는다.
상기 실시예에 의하면, 상기 소스영역 및 드레인 영역이 적상형으로 되어 있기 때문에, 콘택트가 소자분리영역으로 삐져 나와, 소자분리영역을 파내버려도, 소스영역 및 드레인영역과 웰 영역의 접합이 노출되지 않기 때문에, 리크전류가 문제로 되지는 않는다.
또한, 상술한 바와 같이, 상기 소스영역 및 드레인영역을 적상형으로 함으로써, 소스영역 및 드레인영역의 표면적이 크게 되고, 콘택트를 접속하는 때에, 소스영역 및 드레인영역의 표면과 콘택트의 접지면적을 크게 하기 용이하다.
또한, 상기 복합소자분리영역은, 얕은 소자분리영역의 양측에 깊은 소자분리영역을 형성하게 된다. 이 복합소자분리영역은, 단순히 폭이 넓은 깊은 소자분리영역을 제공한 경우에 비해서, 산화막의 매립이 용이하고, 폭이 넓은 복합소자분리영역을 비교적 용이하게 형성할 수 있다. 또한, 상기 복합소자분리영역에 의하면, 얕은 소자분리영역의 양측에 깊은 소자분리영역이 존재하기 때문에, 제1 도전형의 깊은 웰 영역과 제1 도전형의 얕은 웰 영역의 사이, 또는 제2 도전형의 깊은 웰 영역 과 제2 도전형의 얕은 웰 영역의 사이의 펀치스루를 효과적으로 방지할 수 있다. 따라서, 작은 소자분리마진으로, 제1 도전형의 기판 바이어스 가변트랜지스터로 구성되는 기본회로블록과, 제2 도전형의 기판 바이어스 가변트랜지스터로 구성되는 기본회로 블록의 사이를 효과적으로 분리할 수 있다.
또한, 1실시예에서는, 본발명의 제3 양태의 반도체장치 또는 제6 양태의 반도체장치에 있어서, 상기 경계부 소자분리영역은, 상기 제1 도전형과 제2 도전형의 얕은 웰 영역의 경계부에 제공되고, 상기 제1 도전형의 깊은 웰 영역과 상기 제2 도전형의 얕은 웰 영역의 접합의 깊이 보다도 깊은 깊이를 갖는 깊은 소자분리영역과 그 깊은 소자분리영역의 양측에 위치하고 상기 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역으로 구성되는 복합소자분리영역이다.
상기 실시예에 의하면, 본발명의 제3 양태의 반도체장치와 동일한 작용효과, 또는 제6 양태의 반도체장치와 동일한 작용효과를 달성한다.
또한, 상기 복합소자분리영역은, 깊은 소자분리영역과 그 깊은 소자분리영역의 양측에 위치하는 얕은 소자분리영역으로 구성되기 때문에, 단순히 복이 넓은 깊은 소자분리영역을 제공하는 경우에 비해서, 복합소자분리영역으로의 산화막의 매립이 용이하고, 폭이 넓은 복합소자분리영역을 비교적 용이하게 형성할 수 있다. 또한, 상기 복합소자분리영역에 의하면, 작은 소자분리마진으로, 제1 도전형과 제2 도전형의 얕은 웰 영역을 효과적으로 분리할 수 있고, 전계효과트랜지스터의 문턱값의 변화를 억제할 수 있다.
또한, 1실시예에서는, 상기 얕은 소자분리영역은 LOCOS 산화막으로 구성된 다.
상기 실시예에 의하면, 비교적 단순한 공정으로, 깊이가 다른 2종류의 소자분리영역을 형성할 수 있다.
또한, 1실시예에서는, 상기 얕은 소자분리영역은 STI로 구성된다.
상기 실시예에 의하면, 상기 얕은 소자분리영역은 STI로 구성되기 때문에, LOCOS 산화막을 이용한 경우와 같은 현저한 버즈비크가 없다. 따라서, 더욱 소자분리가 요구하는 마진을 작게 할 수 있다.
또한, 본발명의 제7 양태는,
상기 얕은 소자분리영역이 STI로 구성되는 상기 반도체장치의 제조방법에 있어서,
반도체기판 상에 제1 막을 형성하는 공정,
상기 제1 막에 제1 개구창을 형성하는 공정,
상기 제1 막을 마스크로 하여 반도체기판을 부분적으로 에칭하여 제1 분리구를 형성하는 공정,
상기 제1 막 및 상기 제1 분리구 상에 제2 막을 형성하는 공정,
상기 제2 막에 제2 개구창을 형성하는 공정,
상기 제2 막을 마스크로 하여 상기 제1 막을 부분적으로 에칭하는 공정,
상기 제1 막을 마스크로 하여 반도체기판을 부분적으로 에칭하여 제2 분리구를 형성하는 공정,
상기 제1 막 상, 제1 분리구 상, 및 제2 분리구 상에 절연막을 퇴적하고, 제1 분리구 및 제2 분리구를 매립하는 공정을 구비하는 것을 특징으로 하고 있다.
본발명의 제7 양태의 반도체장치의 제조방법에 의하면, 상기 제1 막은, 상기 제1 분리구를 형성하기 위한 마스크와 상기 제2 분리구를 형성하기 위한 마스크를 겸하고 있다. 따라서, 상기 반도체장치의 소자분리영역을 제조하는 공정을 적게 할 수 있다. 또한, 상기 제2 분리구를 형성하는 경우에, 상기 제1 분리구도 똑같이 에칭되기 때문에, 상기 제1 분리구에 불필요한 단차가 생기지 않는다.
1실시예에서는, 상기 제1 막은 실리콘산화막과 실리콘질화막의 적층막이고, 상기 제2 막은 포토레지스트이고, 상기 절연막은 산화막이다.
상기 실시예에 의하면, 마스크로서의 기능을 2회 완수할 필요가 있는 제1 막을, 애싱(ashing)처리나 불화수소산처리에 대해 내성이 있는 적층막으로 하고, 마스크로서의 기능을 1회만 완수하면 좋은 제2 막을, 애싱처리로 용이하게 제거할 수 있는 포토레지스트로 하고 있다. 따라서, 상기 반도체장치의 제조방법을 간략화할 수 있다.
도1은 본발명의 제1 실시예의 반도체장치의 단면을 도시하는 모식도.
도2는 본발명의 제1 실시예의 반도체장치의 단면을 도시하는 모식도.
도3a, 3b, 3c, 3d, 3e, 및 3f는 상기 제1 실시예의 복합소자분리영역을 형성하는 순서를 설명하는 도면.
도4a, 4b는 상기 제1 실시예의 복합소자분리영역을 형성하는 순서를 설명하는 도면.
도5는 본발명의 제2 실시예의 반도체장치의 단면을 도시하는 모식도.
도6a, 6b, 6c, 6d, 6e, 및 6f는 소자분리영역을 형성하는 순서를 설명하는 도면.
도7a, 7b는 소자분리영역을 형성하는 순서를 설명하는 도면.
도8은 종류별의 소자분리영역을 설명하는 도면.
도9a, 9b, 9c, 9d, 및 9e는 도8의 소자분리영역을 이용한 반도체장치를 설명하는 도면.
도10은 본발명의 제3 실시예의 반도체장치의 단면을 도시하는 모식도.
도11은 본발명의 제4 실시예의 반도체장치의 단면을 도시하는 모식도.
도12는 본발명의 제5 실시예의 반도체장치의 MOSFET의 구조를 도시하는 평면도.
도13은 도12의 절단면선 A-A'로부터 본 선단면도.
도14는 도12의 절단면선 B-B'로부터 본 선단면도.
도15는 도12의 절단면서 C-C'로부터 본 선단면도.
도16은 종래의 반도체장치의 개략단면도.
도17은 종래의 반도체장치의 개략단면도.
본 명세서에 있어서, 기본회로블록은, 공통의 웰 영역을 갖는 소자의 집합을 의미한다.
또한, 본 명세서에 있어서, 제1 도전형은 P형 또는 N형을 의미한다. 또한, 제2 도전형은 제1 도전형이 P형인 경우는 N형, N형인 경우는 P형을 의미한다.
본발명에 사용할 수 있는 반도체기판으로서는, 특히 한정되지 않지만, 실리콘기판이 바람직하다. 또한, 반도체기판은 P형 또는 N형 중 어느 도전형을 갖고 있어도 좋다.
(실시예1)
본발명의 실시예1에 대해서, 도1, 2, 3a, 3b, 3c, 3d, 3e, 3f, 및 4에 기초하여 설명한다.
도1 및 도2는 본발명의 실시예1의 반도체장치의 단면 모식도이다. 도1은 N형의 기판 바이어스 가변트랜지스터(223,223...)로 이루어진 기본회로 블록(240), P형의 기판 바이어스 가변트랜지스터(224,224...)로 이루어진 기본회로블록(241) 및 이들의 경계를 도시하고 있다. 도2는 N형의 기판 바이어스 가변트랜지스터(223,223...)로 이루어진 2개의 기본회로블록(240,240) 및 이들의 경계를 도시하고 있다.
본 실시예1의 반도체장치에 있어서는, 도1에 도시한 바와 같이, 반도체기판(211) 내에 N형의 깊은 웰 영역(227)과 P형의 깊은 웰 영역(228)이 형성되어 있다.
N형의 깊은 웰 영역(227) 내에는 P형의 얕은 웰 영역(212)이 형성되어 있다. P형의 얕은 웰 영역(212)에는 N형의 소스영역(215) 및 N형의 드레인 영역(216)이 형성되어 있다. 또한, N형의 소스영역(215)과 N형의 드레인영역(216)의 사이의 채널 영역 상에는, 게이트절연막(219)을 통해 게이트 전극(220)이 형성되고, N형의 기판 바이어스 가변트랜지스터(223)를 구성하고 있다. 서로 인접하는 N형의 기판 바이어스 가변트랜지스터 사이에는 LOCOS(Local Oxidation of Silicon)산화막에 의한 소자분리영역(214)이 형성되어 있다. 이 LOCOS 산화막에 의한 소자분리영역(214)은, N형의 소스영역(215) 및 N형의 드레인 영역(216)은 분리하지만, P형의 얕은 웰 영역(212)은 분리하지 않는다. 따라서, 복수의 N형의 기판 바이어스 가변트랜지스터(223)는 P형의 얕은 웰 영역(212)을 공유하고, N형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록(240)을 구성한다.
P형의 깊은 웰 영역(228) 내에는 N형의 얕은 웰 영역(213)이 형성되어 있다. N형의 얕은 웰 영역(213)에는 P형의 소스영역(217) 및 P형의 드레인 영역(218)이 형성되어 있다. 또한, P형의 소스영역(217)과 P형의 드레인영역(218)의 사이의 채널영역 상에는, 게이트절연막(219)을 통해 게이트전극(220)이 형성되고, P형의 기판 바이어스 가변트랜지스터(224)를 구성하고 있다. 서로 인접하는 P형의 기판 바이어스 가변트랜지스터(224,224) 사이에는 LOCOS 산화막에 의한 소자분리영역(214)이 있다. 이 LOCOS 산화막에 의한 소자분리영역(214)은, P형의 소스영역(217) 및 P형의 드레인영역(218)은 분리하지만, N형의 얕은 웰 영역(213)은 분리하지 않는다. 따라서, 복수의 P형의 기판 바이어스 가변트랜지스터(224)는 N형의 얕은 웰 영역(213)을 공유하고, P형의 기판 바이어스 가변트랜지스터(224,224...)로 이루어진 기본회로블록(241)을 구성한다.
도1에 있어서는, P형의 얕은 웰 영역(212)에는, P형의 불순물농도가 높은 영역(221)을 통해 바이어스발생회로A(230)가 접속되어 있다. 또한, N형의 얕은 웰 영 역(213)에는 N형의 불순물농도가 높은 영역(222)을 통해 바이어스발생회로B(231)가 접속되어 있다. N형의 기판 바이어스 가변트랜지스터(223,223...)로 이루어진 기본회로블록(240)과 P형의 기판 바이어스 가변트랜지스터(224,224...)로 이루어진 기본회로블록(241)과의 경계에는, 경계부 소자분리영역으로서 2개의 깊은 소자분리영역(291)과 LOCOS 산화막(294)의 복합체로 이루어진 복합소자분리영역(225)이 형성되어 있다. 이 깊은 소자분리영역(291)의 저면의 깊이는, 얕은 웰 영역(212,213)을 전기적으로 분리하도록 설정된다. 상기 2개의 깊은 소자분리영역(291)과 LOCOS 산화막(294)의 복합체로 이루어진 복합소자분리영역(225)에 의해, P형의 얕은 웰 영역(212)과 P형의 깊은 웰 영역(228)의 펀치스루(punchthrough)를 방지하고, 또한, N형의 얕은 웰 영역(213)과 N형의 깊은 웰 영역(227)의 펀치스루를 방지한다. 이와 같이 하여, N형의 기판 바이어스 가변트랜지스터(223,223...)로 이루어진 기본회로블록(240)과 P형의 기판 바이어스 가변트랜지스터(224,224...)로 이루어진 기본회로블록(241)이 분리되어 있다.
도2에 있어서는, 1개의 깊은 소자분리영역과 LOCOS 산화막으로 이루어진 깊은 소자분리영역(226)에 의해, P형의 얕은 웰 영역(212)이 분단되어 있다. 분단된 P형의 얕은 웰 영역(212)의 각각에, 바이어스발생회로C(232) 또는 바이어스발생회로D(233)가, P형의 불순물농도가 높은 영역(221)을 통해 접속되어 있다. 이와 같이 하여, N형의 기판 바이어스 가변트랜지스터(223,223...)로 이루어진 기본회로블록(240)이, 2개로 분리되어 있다. 바이어스발생회로C(232)와 바이어스발생회로D(233)로부터, 각각 독립한 웰 바이어스를 부여함으로써, 독립한 기본회로블 록으로서 동작시킬 수 있다.
다음으로, 도1 및 도2에 도시한 반도체장치의 제조순서를 기술한다.
반도체기판(211) 상에, LOCOS 산화막에 의한 소자분리영역(214) 및 깊은 소자분리영역과 LOCOS 산화막의 복합체로 이루어진 소자분리영역(225 및 226)을 형성한다. 소자분리영역의 형성순서를, 도3a, 3b, 3c, 3d, 3e, 3f, 및 4를 이용하여 설명한다.
우선, 도3a에 도시한 바와 같이, 반도체기판(411) 상에, 산화막(412)을 형성한다. 다음으로, SiN막(413)을 CVD(기상성장: Chemical Vapour Deposition)법에 의해 축적한다. 상기 산화막(412)은, 상기 SiN막(413)과 반도체기판(411)이 직접 접촉하지 않도록 하기 위한 완충막으로서의 역할과, 상기 SiN막을 인산으로 제거하는 때의 보호막으로서의 역할을 하고 있다. 다음으로, 포토레지스트(414)로, 깊은 소자분리영역에 대응하는 패터닝을 수행한다. 포토레지스트(414)를 마스크로 하여, 반응성이온에칭에 의해 SiN막(413)과 산화막(412)을 부분적으로 제거하고, 계속해서 포토레지스트(414)를 제거한다(도3b). 다음으로, SiN막(413)을 마스크로 하여 RIE에 의해 반도체기판(411)을 부분적으로 제거하고, 구(溝)(420)를 형성한다(도3c). 여기에서는 열산화공정을 수행함으로써, 구(420)의 측벽 및 저부를 산화하는 것이 바람직하다. 이에 의해, 소자분리영역의 절연체부와 반도체기판의 계면을 결함이 적도록 하는 것이 가능하고, 소자의 전기특성이 향상된다. 또한, 단순히 열산화공정을 수행하는 것 뿐 아니라, 열산화, 산화막제거, 및 열산화의 일련의 공정을 수행하는 것이 보다 바람직하다. 이에 의해, 소자분리영역형성시에 발 생하는 결정결함이 많은 부분을 제거할 수 있고, 소자분리영역의 절연체부와 반도체기판의 계면을, 보다 결함이 적게 할 수 있고, 소자의 전기특성이 향상된다. 다음으로, 도3d에 도시한 바와 같이, CVD법에 의해, 폴리실리콘막(416)을 형성한다. 그 때, 반도체기판(411)에 형성된 구(420)도 폴리실리콘으로 매립한다. 이 폴리실리콘막(416)의 재질로서는, 폴리실리콘 외에 비정질실리콘 또는 단결정실리콘 등을 사용할 수 있다. 또한, 이 폴리실리콘막(416)의 재질로서는, 전기도전성 물질이 아니라도, 예를 들면, 실리콘 산화막 또는 실리콘 질화막 등의 절연물이라도 좋다. 다음으로, 도3e에 도시한 바와 같이, 폴리실리콘막(416)을 에치백하여, 폴리실리콘막(416)이 구의 안에만 남도록 한다. 다음으로, 도3f에 도시한 바와 같이, 포토레지스트(414)로, LOCOS 산화막에 의한 소자분리영역에 대응하는 패터닝을 수행한다. 다음으로, 포토레지스트(414)를 마스크로 하여, RIE(반응성이온에칭)에 의해 SiN막(413)을 선택적 또는 부분적으로 제거하고, 계속해서 포토레지스트(414)를 제거한다(도4a). 다음으로, LOCOS 산화공정을 수행한다. SiN막(413)이 없는 장소에는, 도4b에 도시한 바와 같이, 선택적으로 LOCOS 산화막(417)이 형성된다. 이상의 순서로 소자분리영역이 형성된다. 소자분리영역에는, LOCOS 산화막만으로 이루어진 영역과, LOCOS 산화막과 깊은 소자분리영역의 복합체로 이루어진 영역의 2종류가 있다. 이상에 기술한 공정에 의하면, SiN막(413)은, 구(420)를 형성하기 위한 마스크의 역할과, LOCOS 산화막(417)을 선택형성하기 위한 마스크의 역할을 겸하고 있다. 따라서, 비교적 간단한 공정으로, 깊이가 다른 2종류의 소자분리영역을 형성할 수 있다.
다음으로, 도1에 도시한 바와 같이, 반도체기판(211)에는, N형의 깊은 웰 영역(227)과 P형의 깊은 웰 영역(228)이 형성된다. N형을 부여하는 불순물이온으로서는 31P+가 천거되고, P형을 부여하는 불순물이온으로서는 11B+가 천거된다. 깊은 웰 영역은, 예를 들어, 불순물 이온으로서 31P+를 사용한 경우, 주입에너지로 240∼1500KeV, 주입량으로 5×1011∼1×1014cm-2의 조건, 또는 불순물 이온으로서 11B+이온을 사용한 경우, 주입에너지로 100∼1000KeV, 주입량으로 5×1011∼1×1014cm -2의 조건에서 형성할 수 있다.
제1 도전형의 깊은 웰 영역 또는 제2 도전형의 깊은 웰 영역 상에서, 기판표면으로부터 보아 얕은 영역에, 제2 도전형의 얕은 웰 영역 또는 제1 도전형의 얕은 웰 영역을 형성한다. 구체적으로는, N형의 깊은 웰 영역(227) 상에 P형의 얕은 웰 영역(212)이, P형의 깊은 웰 영역(228) 상에 N형의 얕은 웰 영역(213)이, 각각 형성된다. P형을 부여하는 불순물이온으로서는 11B+가 천거되고, N형을 부여하는 불순물이온으로서는 31P+가 천거된다. 얕은 웰 영역은, 예를 들어, 불순물이온으로서 11 B+를 사용한 경우, 주입 에너지로 60∼500KeV, 주입량으로 5×1011∼1×1014cm -2의 조건, 또는 불순물이온으로서 31P+이온을 사용한 경우, 주입에너지로 130∼900KeV, 주입량으로 5×1011∼1×1014cm-2의 조건에서 형성할 수 있다. 또한, 얕은 웰 영역과 깊 은 웰 영역의 접합의 깊이는, 상기 얕은 웰 영역의 주입 조건, 깊은 웰 영역의 주입 조건 및 이보다 후에 행해지는 열공정에 의해 결정된다. 상기 깊은 소자분리영역의 깊이는 인접하는 소자의 얕은 웰 영역이 전기적으로 분리되도록 설정된다. 즉, 깊은 웰 영역과 얕은 웰 영역의 접합 보다, 깊은 소자분리영역의 하단이 깊게 되도록 한다.
또한, 기판표면영역에서 불순물농도가 너무 낮게 되는 것을 방지하기 위해, 얕은 웰 영역의 불순물 이온과 동일한 도전형의 불순물 이온을, 얕은 웰 영역 내에 펀치스루스톱(punch through stop)주입하여도 좋다. 펀치스루스톱주입은, 예를 들어, P형의 얕은 웰 안에 형성하는 경우에는, 불순물 이온으로서 11B+, 주입에너지로 10∼60KeV, 주입량으로 5×1011∼1×1013cm-2의 조건에서, 또는 N형의 얕은 웰 안에 형성하는 경우에는, 불순물이온으로서 31P+, 주입에너지로 30∼150KeV, 주입량으로 5×1011∼1×1013cm-2의 조건에서, 각각 수행할 수 있다.
다음으로, 게이트절연막(219)과 게이트전극(220)이 다음 순서로 형성된다.
상기 게이트절연막(219)으로서는, 절연성을 갖는 한 그 재질은 특별히 한정되지 않는다. 여기에서, 실리콘 기판을 사용한 경우는, 실리콘 산화막, 실리콘 질화막 또는 그들의 적층체를 사용할 수 있다. 또한, 산화 알루미늄막, 산화티타늄막, 산화탄탈막 등의 고유전막 또는 그들의 적층체를 사용할 수 있다. 게이트 절연막(219)은, 실리콘산화막을 이용하는 경우, 1∼10nm의 두께를 갖는 것이 바람직하 다. 게이트절연막(219)은, CVD법, 스퍼터법, 열산화법 등의 방법으로 형성할 수 있다.
다음으로, 상기 게이트전극(220)으로서는, 도전성을 갖는 한 그 재질은 특별히 한정되지 않는다. 여기에서, 실리콘기판을 이용한 경우는, 폴리실리콘, 단결정실리콘 등의 실리콘막이 천거된다. 게이트전극은, 0.1∼0.4㎛의 두께를 갖는 것이 바람직하다. 게이트전극은, CVD법, 증착법 등의 방법으로 형성할 수 있다.
또한, 상기 게이트 전극(220)의 측벽에, 도시하지는 않았지만, 사이드월 스페이서(sidewall spacer)를 형성해도 좋다. 이 사이드월 스페이서의 재질은 특히 한정되지 않고, 산화실리콘, 질화실리콘 등이 천거된다.
다음에, 얕은 웰 영역의 표면에는, 얕은 웰 영역과는 반대 도전형의 소스영역(NMOS 소스영역(215) 및 PMOS 소스영역(217)) 및 드레인영역(NMOS 드레인영역(216) 및 PMOS 드레인영역(218))이 형성된다.
상기 소스영역(215,217) 및 드레인영역(216,218)의 형성방법은, 예를 들어, 게이트전극(220)을 마스크로 하여 얕은 웰 영역와는 반대도전형의 불순물 이온을 주입하는 것에 의해 자기정합적으로 형성할 수 있다. 상기 소스 영역(215,217) 및 드레인 영역(216,218)은, 예를 들어, 불순물이온으로서 75As+이온을 사용한 경우, 주입에너지로 3∼100KeV, 주입량으로 1×1015∼1×1016cm-2의 조건, 또는 불순물이온으로서 11B+이온을 사용하는 경우, 주입에너지로 1∼20KeV, 주입량으로 1×1015∼1×1016cm-2의 조건에서 형성할 수 있다. 나아가, 게이트전극(220) 밑의 얕은 웰 영역의 표면층은 채널 영역으로서 기능한다.
또한, 상기 소스영역(215,217) 및 드레인 영역(216,218)은, 도시하지는 않았지만, 게이트전극(220)측에 LDD(Lightly Doped Drain) 영역을 구비하고 있어도 좋다. LDD 영역의 형성방법은, 예를 들어, 게이트전극(220)을 마스크로 하여 얕은 웰 영역과는 반대 도전형의 불순물 이온을 주입함으로써 자기 정합적으로 형성할 수 있다. 이 경우, 소스영역 및 드레인 영역은, LDD 영역을 형성한 후, 게이트 전극의 측벽에 사이드월 스페이서를 형성하고, 게이트전극과 사이드월 스페이서를 마스크로 하여 이온주입함으로써 자기정합적으로 형성할 수 있다. LDD주입은, 예를 들어, 불순물이온으로 75As+이온을 사용한 경우, 주입에너지로서 3∼100KeV, 주입량으로 5×1013∼1×1015cm-2의 조건, 또는 불순물이온으로서 11B+ 이온을 사용하는 경우, 주입에너지로서 1∼20KeV, 주입량으로서 1×1013∼5×1014cm-2의 조건에서 형성할 수 있다.
또한, 소스영역, 드레인영역 및 LDD 영역 형성용의 불순물 이온으로서 상기 11B+이온과 75As+이온 이외에도, 31P+이온, 122Sb+이온, 115In+이온, 49BF2 +이온 등도 사용할 수 있다.
또한, 상기 소스영역(215,217), 드레인영역(216,218) 및 게이트전극(220)은, 각각의 저항을 낮추고, 각각과 접속하는 배선과의 도전성을 향상시키기 위해, 그 표면층이 실리사이드화된다.
그 후, 불순물의 활성화어닐링을 실시한다. 활성화어닐링은, 불순물이 충분히 활성화되고, 또한 불순물이 과도하게 확산되지 않는 조건에서 실시한다. 예를 들어, N형 불순물이 75As+이고 P형 불순물이 11B+인 경우는, 75As+ 주입후에 800∼1000℃에서 10∼100분 정도 어닐링하고, 그 후 11B+를 주입하고 나서 800∼1000℃에서 10∼100초 어닐링할 수 있다. 나아가, 얕은 웰 영역과 깊은 웰 영역의 불순물 프로필을 완만하게 하기 위해, 소스영역 및 드레인 영역의 불순물을 주입하기 전에 별도로 어닐링을 하여도 좋다.
그 후, 공지된 방법에 의해, 배선등을 형성함으로써 반도체장치를 형성할 수 있다.
나아가, 상기에서는 설명의 편의상, 기판 바이어스 가변트랜지스터(223,224)의 경우에 대해서만 기술하고 있지만, 통상의 구조의 MOSFET이 혼재되어 있어도 좋다. 그 경우에는, 통상의 MOSFET으로 해야할 소자에 있어서는 얕은 웰 영역의 전위를 고정하면 좋다.
상기 실시예1의 반도체장치에 의하면, 1개의 회로블록 내에서는 LOCOS 산화막만으로 이루어진 소자분리영역(214)을 이용함으로써, 회로블록(240,241) 내에서 얕은 웰 영역(212 또는 213)을 공통으로 할 수 있다. 한편, 깊은 소자분리영역(225,226)과 깊은 웰 영역(227,228)에 따라 얕은 웰 영역(212,213)을 분리하는 것에 의해, 용이하게 독립된 얕은 웰 영역(212,212,...,213,213,...)을 복수 형성할 수 있다. 따라서, 복수의 얕은 웰 영역(212,213)에, 각각 서로 다른 웰 바이어스를 인가할 수 있다. 이에 의해, 1개의 기판(211)에 복수의 회로블록(240,240,...,241,241,...)을 제공하는 것이 가능하게 된다. 그 때문에, 액티브 상태의 회로와 스탠바이 상태의 회로를 적절히 나눌 수 있고, 회로의 고속동작을 유지하면서 무의미한 소비전력을 최소한으로 억제하는 것이 가능해 진다.
또한, 상기 얕은 소자분리영역(214)과 깊은 소자분리영역(225)을 병용함으로써, 종래 기술의 소자분리법에 비해서, 웰 영역의 분리를 보다 적은 마진으로 수행할 수 있다. 예를 들어, 도2에 도시한 바와 같이, 2개의 기본회로블록(240,240)을 깊은 소자분리영역(226) 1개로 용이하게 분리할 수 있다. 이에 의해, 보다 고집적의 반도체장치가 실현된다.
상기 실시예1에 의하면, 고속동작, 저소비전력동작, 및 고집적화가 가능한 기판 바이어스 가변트랜지스터를 포함하는 집적회로가 제공된다.
(실시예2)
본발명의 제2 실시예에 대해서, 도5, 6a, 6b, 6c, 6d, 6e, 6f, 7a, 7b, 8, 9a, 9b, 9c, 9d 및 9e에 기초하여 설명한다.
도5는 본발명의 실시예2의 반도체장치의 단면 모식도이고, N형의 기판 바이어스 가변트랜지스터(223)로 이루어진 기본회로블록(240), P형의 기판 바이어스 가변트랜지스터(224)로 이루어진 기본회로블록(241) 및 이들의 경계를 도시하고 있다.
본 실시예2의 반도체장치는, 상기 실시예1의 반도체장치와 소자분리영역의 구성에 있어서 차이가 있다. 구체적으로는, 본 실시예2의 소자분리영역은, 깊이가 다른 2종류의 소자분리영역으로 이루어지고, 보다 얕은 쪽의 소자분리영역은 STI(Shallow Trench Isolation)로 구성되어 있다.
1개의 기본회로블록(240 또는 241) 내에 있는 기판 바이어스 가변트랜지스터(223 또는 224)는, 서로 얕은 소자분리영역(250)으로 분리되어 있다. N형의 기판 바이어스 가변트랜지스터(223)로 이루어진 기본회로블록(240)과, P형의 기판 바이어스 가변트랜지스터(224)로 이루어진 기본회로블록(241)은, 2개의 깊은 소자분리영역(251)과 얕은 소자분리영역(250)의 복합체인 소자분리영역으로 분리되어 있다.
다음으로, 도5에 도시한 반도체장치의 제조순서를 기술한다. 도5에 도시한 반도체장치의 제조 순서는, 실시예1의 반도체장치 제조순서와는, 소자분리영역을 형성하는 순서에 있어서 다르다.
소자분리영역의 형성순서를, 도6a, 6b, 6c, 6d, 6e, 6f, 7a, 및 7b를 이용하여 설명한다. 우선, 도6a에 도시한 바와 같이, 반도체기판(411) 상에, 산화막(412)을 형성한다. 다음으로, SiN막(413)을 CVD법에 의해 퇴적한다. 상기 산화막(412)은, 상기 SiN막(413)과 반도체기판(411)이 직접 접촉되지 않도록 하기 위한 완충막으로서의 역할과, 상기 SiN막을 인산으로 제거하는 경우의 보호막으로서의 역할을 갖고 있다. 다음으로, 포토레지스트(414)로, 깊은 소자분리영역에 대응하는 패터닝을 행한다. 포토레지스트(414)를 마스크로 하여, 반응성이온에칭(RIE)에 의해 SiN막(413)과 산화막(412)을 부분적으로 제거하고, 계속해서 포토레지스트(414)를 제 거한다(도6b). 다음으로, SiN막(413)을 마스크로 하여 RIE에 의해 반도체 기판(411)을 부분적으로 제거하고, 구를 형성한다(도6c). 다음으로, 도6d에 도시한 바와 같이, 포토레지스트(414)로, 얕은 소자분리영역에 대응하는 패터닝을 수행한다. 포토레지스트(414)를 마스크로 하여, RIE에 의해 SiN막(413)과 산화막(412)을 선택적 또는 부분적으로 제거하고, 계속해서 포토레지스트(414)를 제거한다(도6e). 다음으로, SiN막(413)을 마스크로 하여, RIE에의해 반도체기판(411)을 부분적으로 제거한다. 이 단계에서, 반도체기판에는, 다른 깊이를 갖는 2종류의 구가 형성된다(도6f). 여기에서, 열산화공정을 수행함으로써, 소자분리영역의 측벽 및 저부를 산화하는 것이 바람직하다. 이에 의해, 소자분리영역의 절연체부와 반도체기판의 계면을 결함이 적은 것으로 할 수 있고, 소자의 전기특성이 향상된다. 또한, 단순히 열산화공정만을 수행하는 것이 아니고, 열산화, 산화막제거, 및 열산화의 일련의 공정을 수행하는 것이 보다 바람직하다. 이에 의해, 소자분리영역형성시에 발생하는 결정결함이 많은 부분을 제거할 수 있고, 소자분리영역의 절연체부와 반도체기판의 계면을, 보다 결함이 적은 것으로 할 수 있고, 소자의 전기 특성이 향상된다. 다음으로, 도7a에 도시한 바와 같이, CVD법에 의해, 산화막(415)을 형성한다. 이 때, 반도체기판(411)에 형성된 구도 산화막(415)으로 매립된다. 이 산화막(415)의 형성시에는, 깊은 구를 매립할 때 까지는 저면 및 측벽에 균일하게 산화막이 형성되는 일반적인 조건에서 수행하고, 그 후 얕은 구를 매립할 때는 측벽에 산화막이 형성되기 어려운 조건(예를 들어, HDP(High Density Plasma)를 이용한 장치에서 수행할 수 있다.)에서 수행하는 2단계의 공정으로 수행하는 것이 바람직하 다. 이렇게 함으로써, 이들 구가 보다 적은 산화막 두께로 매립되고, 후의 CMP(화학기계연마: Chemical Mechanical Polishing) 공정에서의 막두께 불일치를 억제할 수 있다. 다음으로, CMP법에 의해 산화막(415)을 연마하고, SiN막(413)을 제거하여 소자분리영역이 완성된다(도7b).
상기 순서에서는, SiN막(413)과 산화막(412)은, 깊은 구를 형성하기 위한 마스크와, 얕은 구를 형성하기 위한 마스크를 겸하고 있다. 그 때문에, 공정이 간략화된다. 또한, 얕은 구를 에칭으로 형성하는 경우에, 먼저 형성한 깊은 구도 똑같이 에칭되기 때문에, 깊은 구에 불필요한 단차가 생기지 않는다.
얕은 소자분리영역과 깊은 소자분리영역은, 단독으로 형성할 수 있고, 조합하여 형성할 수도 있다. 도8에 주된 소자분리영역의 조합의 예를 도시하고 있다. 또한, 도9a, 9b, 9c, 9d 및 9e에, 각 소자분리영역의 조합의 응용예를 도시한다.
도8 중의 a는, 얕은 소자분리영역(250)을 단독으로 형성한 예를 도시하고 있다. 이 얕은 소자분리영역(250)의 깊이 HS는, 도9a에 도시한 바와 같이, 소스영역(215) 및 드레인 영역(216)을 분리하고, 또한 얕은 웰 영역(212)은 분리하지 않는 깊이로 설정하는 것이 바람직하며, 예를 들어, 0.1∼0.5㎛로 할 수 있다. 얕은 소자분리영역의 폭 WS1은, 인접하는 소자 사이의 소스영역 및 드레인 영역이 전기적으로 충분히 분리되어 있도록 설정한다. 따라서, 얕은 소자분리영역(250)의 폭 WS1은, 예를 들어 0.05㎛ 이상으로 하는 것이 바람직하다. 도8 중의 a에 도시한 타입의 소자분리영역(250)은, 얕은 웰 영역(212)을 분단하지 않기 때문에, 얕은 웰이 공통이어도 좋은 소자 사이(동형의 통상의 MOSFET이나, 동일한 기본회로블록 내 에 있는 동형의 기판 바이어스 가변트랜지스터 사이 등)의 소자분리를 위한 것이다. 그 외에, 게이트 전극의 배선부분 등에 제공하여, 게이트영역과 웰 영역 사이의 정전용량을 감소시키기 위해서도 이용된다.
도8 중의 b는, 깊은 소자분리영역(251)을 단독으로 형성한 예를 도시하고 있다. 이 깊은 소자분리영역(251)의 깊이 HD는, 도9b에 도시한 얕은 웰 영역(212)을 전기적으로 분리하면서, 깊은 웰 영역(227)은 분단되지 않는 깊이로 설정하는 것이 바람직하고, 예를 들어, 0.3∼2㎛로 할 수 있다. 또한, 깊은 소자분리영역(251)의 깊이 HD와 폭 WD2와 의 비 HD/WD2는, 지나치게 크면 산화막(315)의 매립에 지장이 있다. 따라서, 깊은 소자분리영역(251)의 폭 WD2는, 예를 들면 0.06㎛ 이상으로 하고, 깊은 소자분리영역(251)의 깊이 HD와 폭 WD2의 비 HD/WD2는, 5 이하로 하는 것이 바람직하다. 도8 중의 b에 도시한 타입의 깊은 소자분리영역(251)은, 도9b에 도시한 얕은 웰 영역(212)을 최소의 소자분리폭으로 분리할 수 있다. 따라서, 동형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록 사이를 분리하기 위한 것이다.
도8 중의 c는, 깊은 소자분리영역(251)의 한쪽에 얕은 소자분리영역(250)을 형성한 예를 도시하고 있다. 이 타입의 소자분리영역은, 도9c에 도시한 바와 같이, 깊은 웰 영역(227)은 공통이지만, 소자분리영역(251,250)을 사이에 끼워 얕은 웰 영역(212,213)의 도전형이 다르면서, 얕은 소자분리영역(250)이 있는 쪽에만 MOSFET이 있는 경우를 위한 것이다. 이와 같은 구조는, 예를 들어, 깊은 웰(227)에 전위를 부여하기 위한 단자를 제공하는 경우에 이용할 수 있다. MOSFET이 없는 측 의 얕은 웰 영역(213)을 형성하는 불순물은, 주입시의 횡방향으로의 퍼짐과 어닐링에 의한 확산으로 MOSFET의 채널 영역에 도달하여, 문턱값의 변동을 일으킨다. 이 문턱값의 변동을 방지하기 위해, MOSFET이 있는 측에 얕은 소자분리영역(250)을 제공한다. 한편, MOSFET이 없는 측에는, 다소의 불순물농도의 변화는 어떤 영향을 부여하지 않기 때문에, 얕은 소자분리영역을 제공할 필요는 없다.
도9c에 있어서는, 단순히 폭이 넓은 깊은 소자분리영역을 제공해도 좋다. 그러나, 도9c와 같이, 깊은 소자분리영역(251)의 한쪽에 얕은 소자분리영역(250)를 제공함으로써, 산화막의 매립이 용이하게 된다. 이에 의해, 폭이 넓은 소자분리영역을 비교적 용이하게 형성할 수 있다. 도9c의 구성을 이용하면, 작은 소자분리마진으로 얕은 웰 영역을 효과적으로 분리할 수 있고, MOSFET의 문턱값의 변화를 억제할 수 있다.
도8 중의 d는, 깊은 소자분리영역(251)의 양측에 얕은 소자분리영역(250,250)을 형성한 예를 도시하고 있다. 이 타입의 소자분리영역은, 도9d에 도시한 바와 같이, 깊은 웰 영역(227)은 공통이지만, 소자분리영역을 사이에 끼워 얕은 웰 영역(212,213)의 도전형이 다르면서, 양측에 MOSFET이 있는 경우를 위한 것이다. 이와 같은 구조에서는, 얕은 웰 영역(213)은, 깊은 웰 영역(227)을 통해 다른 장소에 있는 얕은 웰 영역(213)과 공통화할 수 있다. 이 경우, 예를 들어, 이 공통화한 얕은 웰 영역(213) 상에 있는 복수의 전계효과트랜지스터를, 통상의 전계효과트랜지스터로 하는 것도 가능하고, 기판 바이어스 가변트랜지스터로 이루어진 1개의 회로블록으로 하는 것도 가능하다. 도9d에 도시한 바와 같은 경계 에서는, 얕은 웰 영역을 형성하는 불순물은, 서로 역도전형의 얕은 웰 영역에 도달하여, MOSFET의 문턱값의 변동을 일으킨다. 이 문턱값의 변동을 방지하기 위해, 깊은 소자분리영역(251)의 양측에 얕은 소자분리영역(250,250)을 제공한다.
도9d에 있어서는, 단순히 폭이 넓은 깊은 소자분리영역을 제공하고 있어도 좋다. 그러나, 도9d와 같이, 깊은 소자분리영역(251)의 양측에 얕은 소자분리(250)를 제공함으로써, 산화막의 매립이 용이하게 된다. 이에 의해, 폭이 넓은 소자분리영역을 비교적 용이하게 형성할 수 있다. 도9d의 구성을 이용하면, 적은 소자분리마진으로 얕은 웰 영역을 효과적으로 분리할 수 있고, MOSFET의 문턱값의 변동을 억제할 수 있다.
도8 중의 e는, 얕은 소자분리영역(250)의 양측에 깊은 소자분리영역(251,251)을 형성한 예를 도시하고 있다. 이 타입의 소자분리영역은, 도9e에 도시한 바와 같이, 소자분리영역의 양측의 깊은 웰 영역(227,228)의 도전형이 다른 경우를 위한 것이다. 이와 같은 구조는, 예를 들어, N형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록과, P형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록의 사이를 분리하는 것을 위한 것이다.
도9e에 있어서는, 단순히 폭이 넓은 깊은 소자분리영역을 제공해도 좋다. 그러나, 도9e와 같이, 얕은 소자분리영역(250)의 양측에 깊은 소자분리영역(251)을 제공함으로써, 산화막의 매립이 용이하게 된다. 또한, 도9e의 구성을 이용하면, 양측에 깊은 소자분리영역(251,251)이 있기 때문에, 도9e 중의 N형의 깊은 웰 영역(227)과 N형의 얕은 웰 영역(213)의 사이, 또는 P형의 깊은 웰 영역(228)과 P 형의 얕은 웰 영역(212)의 사이의 펀치스루를 효과적으로 방지할 수 있다. 따라서, 작은 소자분리마진으로, N형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록과, P형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록의 사이를 효과적으로 분리할 수 있다.
상기 실시예2의 반도체 장치에 의하면, 1개의 회로블록(240 또는 241) 내에서는 STI로 이루어진 얕은 소자분리영역(250)을 이용함으로써, 회로블록(240 또는 241) 내에서 얕은 웰 영역(212,213)을 공통으로 할 수 있다. 한편, 깊은 소자분리영역(251)과 깊은 웰 영역(227,228)에 의해 얕은 웰 영역(212,213)을 분리하여, 용이하게 독립된 얕은 웰 영역(212,213)을 복수 형성할 수 있다. 따라서, 복수의 얕은 웰 영역(212,213)에, 각각 다른 웰 바이어스를 인가할 수 있다. 이에 의해, 1개의 기판에 복수의 회로블록(240,241)을 제공하는 것이 가능하다. 그 때문에, 액티브 상태의 회로와 스탠바이 상태의 회로를 적절히 나눌 수 있고, 회로의 고속동작을 유지하면서 무의미한 소비전력을 최소한으로 억제하는 것이 가능하다.
또한, 얕은 소자분리영역(250)과 깊은 소자분리영역(251)을 병용함으로써, 종래 기술의 소자분리법에 비하여, 웰 영역(212,213)의 분리를 보다 적은 마진으로 수행할 수 있다. 더욱이, 얕은 소자분리영역(250)으로서 STI를 이용하고 있기 때문에, LOCOS 산화막과 같은 현저한 버즈비크가 없다. 따라서, 실시예1에 비해서, 더욱 더 소자분리에 요구되는 마진을 작게 할 수 있다.
따라서, 상기 실시예2에 의하면, 고속동작, 저소비전력동작, 및 고집적화가 가능한 기판 바이어스 가변트랜지스터를 포함하는 집적회로가 제공된다.
(실시예3)
본발명의 실시예3에 대해서, 도10에 기초하여 설명하면 이하와 같다.
도10은, 본발명의 실시예3의 반도체장치의 단면 모식도이고, N형의 기판 바이어스 가변트랜지스터(326)로 이루어진 기본회로블록, P형의 기판 바이어스 가변트랜지스터(325)로 이루어진 기본회로블록, N형의 DTMOS(327), P형의 DTMOS(328) 및 이들의 경계를 도시하고 있다.
본 실시예3의 반도체장치에 있어서는, 반도체기판(311) 내에 N형의 깊은 웰 영역(312)과 P형의 깊은 웰 영역(313)이 형성되어 있다.
N형의 깊은 웰 영역(312) 내에는 P형의 얕은 웰 영역(315)이 형성되어 있다. P형의 얕은 웰 영역(315) 상에는 N형의 소스영역(317) 및 N형의 드레인영역(318)이 형성되어 있다. 또한, N형의 소스영역(317)과 N형의 드레인영역(318)의 사이의 채널영역 상에는, 게이트 절연막(323)을 통해 게이트전극(324)이 형성되고, N형의 기판 바이어스 가변트랜지스터(326) 및 N형의 DTMOS(327)를 구성하고 있다. 서로 인접하는 N형의 기판 바이어스 가변트랜지스터(326,326) 사이에는 LOCOS 산화막에 의한 소자분리영역(332)이 형성되어 있다. 이 LOCOS 산화막에 의한 소자분리영역(332)은, N형의 소스영역(317) 및 N형의 드레인 영역(318)은 분리하지만, P형의 얕은 웰 영역(315)은 분리하지 않는다. 따라서, 복수의 N형의 기판 바이어스 가변트랜지스터(326,326...)는 P형의 얕은 웰 영역(315)을 공유하여, 1개의 기본회로블록을 구성한다. 공통인 P형의 얕은 웰 영역(315)에는, P형의 불순물 농도가 높은 영역(322)을 통해 N형의 기판 바이어스 가변트랜지스터(326,326...)로의 웰바이어스입력(330)이 접속되고 있다. 한편, 서로 인접하는 N형의 DTMOS(327,327) 사이 및 N형의 DTMOS(327)와 N형의 기판 바이어스 가변트랜지스터(326) 사이에는 1개의 깊은 소자분리영역과 LOCOS 산화막의 복합체로 이루어진 소자분리영역(333)이 형성되어 있다. 이 1개의 깊은 소자분리영역과 LOCOS 산화막의 복합체로 이루어진 소자분리영역(333)은, P형의 얕은 웰 영역(315)을 전기적으로 분리하도록 깊이가 설정되고, P형의 얕은 웰 영역(315)의 전위의 변화가 다른 P형의 얕은 웰 영역(315)에 미치지 않도록 하고 있다. DTMOS(327)가 소자 마다에 얕은 웰 영역(315)을 독립적으로 하지 않으면 안되는 것은, 게이트전극(324)의 전위의 변화가 얕은 웰 영역(315)으로 전달되기 때문이다. 또한, 도시하고 있지는 않지만, N형의 깊은 웰 영역(312) 내에는 N형의 얕은 웰 영역도 형성되고, N형의 불순물 농도가 높은 영역을 통해, N형의 깊은 웰 영역의 바이어스를 고정하기 위한 단자가 형성된다.
P형의 깊은 웰 영역(313) 내에는 N형의 얕은 웰 영역(314)이 형성되어 있다. N형의 얕은 웰 영역(314) 상에는 P형의 소스영역(319) 및 P형의 드레인영역(320)이 형성되어 있다. 또한, P형의 소스영역(319)과 P형의 드레인영역(320)의 사이의 채널영역 상에는, 게이트 절연막(323)을 통해 게이트전극(324)이 형성되고, P형의 기판 바이어스 가변트랜지스터(325) 및 P형의 DTMOS(328)를 구성하고 있다. 서로 인접하는 P형의 기판 바이어스 가변트랜지스터(325,325) 사이에는 LOCOS 산화막에 의한 소자분리영역(332)이 형성되어 있다. 이 LOCOS 산화막에 의한 소자분리영역(332)은, P형의 소스영역(319) 및 N형의 드레인영역(320)은 분리하지 만, N형의 얕은 웰 영역(314)은 분리하지 않는다. 따라서, 복수의 P형의 기판 바이어스 가변트랜지스터(325)는 N형의 얕은 웰 영역(314)을 공유하고, 1개의 기본회로블록을 구성한다. 공통인 N형의 얕은 웰 영역(314)에는, N형의 불순물농도가 높은 영역(321)을 통해 P형의 기판 바이어스 가변트랜지스터(325,325)로의 웰바이어스 입력(329)이 접속되어 있다. 한편, 도시하지는 않았지만, 서로 인접한 P형의 DTMOS(328,328) 사이, 및 P형의 DTMOS(328)와 P형의 기판 바이어스 가변트랜지스터(325)의 사이에는 1개의 깊은 소자분리영역과 LOCOS 산화막의 복합체로 이루어진 소자분리영역(333)이 형성되어 있다. 이 깊은 소자분리영역(333)은, N형의 얕은 웰 영역(314)을 전기적으로 분리하도록 깊이가 설정되고, N형의 얕은 웰 영역(314)의 전위의 변화가 다른 N형의 얕은 웰 영역(314)에 미치지 않도록 하고 있다. DTMOS(328)가 소자마다에 대해 얕은 웰 영역(314)을 독립시키지 않으면 안되는 것은, 게이트전극(324)의 전위의 변화가 얕은 웰 영역(314)에 전달되기 때문이다. 또한, P형의 깊은 웰 영역(313) 내에는 P형의 얕은 웰 영역(315)도 형성되고, P형의 불순물농도가 높은 영역(322)을 통해, P형의 깊은 웰 영역(313)의 바이어스를 고정하기 위한 단자(331)가 형성된다.
깊은 웰 영역의 극성이 다른 경계의 소자분리에는, 2개의 깊은 소자분리영역과 LOCOS 산화막의 복합체로 이루어진 소자분리영역(334)이 형성되어 있다. 이와 같은 경계의 예로서는, N형의 기판 바이어스 가변트랜지스터(326)로 이루어진 기본회로블록과, P형의 기판 바이어스 가변트랜지스터(325)로 이루어진 기본회로블록의 경계 등이 있다.
다음으로, 도10에 도시한 반도체장치의 제조순서를 기술한다.
도10에 도시한 반도체장치는, 상기 실시예1에 기재한 반도체장치의 제조방법에, DTMOS의 게이트전극과 얕은 웰 영역을 단락시키기 위한 공정이 더해진다. 게이트 전극과 얕은 웰 영역을 단락시키기 위한 공정은, 게이트전극을 형성한 후에, 공지의 방법(특개평 10-22462호 공보)으로 실행한다.
또한, 상기에서는 설명의 편의상, 기판 바이어스 가변트랜지스터(325,326) 및 DTMOS(327,328)만이 혼재하는 경우에 대해 기술하고 있지만, 통상의 구조의 MOSFET이 혼재하고 있어도 좋다. 이 경우, 통상의 MOSFET으로 해야 하는 소자에 대해서는 얕은 웰 영역의 전위를 고정하면 좋다.
상기 실시예3의 반도체장치에 의하면, 1개의 회로블록 내에서 LOCOS 산화막(332)만으로 이루어진 소자분리영역을 이용함으로써, 회로블록 내에서 얕은 웰 영역(314,315)을 공통으로 할 수 있다. 한편, 깊은 소자분리영역(333,334)과 깊은 웰 영역(312,313)에 의해 얕은 웰 영역(314,315)을 분리함으로써, 용이하게 독립된 얕은 웰 영역(314,315)을 복수형성할 수 있다. 따라서, 복수의 얕은 웰 영역(314,315)에, 각각 다른 웰 바이어스를 인가할 수 있다. 이에 의해, 1개의 기판에 복수의 회로블록을 제공하는 것이 가능하다. 그 때문에, 액티브 상태의 회로와 스탠바이 상태의 회로를 적절히 나눌 수 있고, 회로의 고속동작을 유지하면서 무의미한 소비전력을 최소한으로 억제하는 것이 가능하게 된다.
더욱이, 상기 실시예3의 반도체장치에 의하면, 깊은 소자분리영역에 의해 DTMOS의 소자분리가 용이하게 된다. 따라서, 종래기술과 같이 3층의 웰 구조(N형의 얕은 웰 영역/P형의 깊은 웰 영역/N형의 깊은 웰 영역)를 이용할 필요가 없다. 그 때문에, 깊은 웰 영역 형성시의 불순물이온 주입의 에너지를 낮추어 결정결함을 줄일 수 있다. 이에 의해, 결정결함회복을 위한 어닐링 온도가 낮아질 수 있고, 불순물 이온의 확산을 억제할 수 있다. 그 결과, 결정결함에 기인하는 리크전류가 적은 소자가 얻어지고, 웰 영역의 경계에 요구하는 마진을 작게 할 수 있다.
상기 실시예3에 의하면, 고속동작, 저소비전력동작, 및 고집적화가 가능한, 기판 바이어스 가변트랜지스터 및 DTMOS를 포함하는 집적회로가 제공된다.
(실시예4)
본발명의 실시예4에 대해서, 도11에 기초하여 설명한다.
도11은, 본발명의 실시예4의 반도체장치의 단면 모식도이고, N형의 기판 바이어스 가변트랜지스터(326)로 이루어진 기본회로블록, P형의 기판 바이어스 가변트랜지스터(325)로 이루어진 기본회로블록, N형의 DTMOS(327), P형의 DTMOS(328) 및 이들의 경계를 도시하고 있다.
본 실시예4의 반도체장치는, 상술한 실시예3의 반도체장치와는, 소자분리영역의 구성에 있어 차이가 있다. 구체적으로는, 본 실시예4의 소자분리영역은, 깊이가 다른 2종류의 소자분리영역으로 이루어지고, 보다 얕은 쪽의 소자분리영역은 STI(Shallow Trench Isolation)로 이루어져 있다.
소자분리영역은, 얕은 소자분리영역(336), 깊은 소자분리영역(335) 또는 이들의 복합체로 이루어진다. 어떤 소자분리영역을 이용할지는, 소자분리영역의 양측에서의 얕은 웰 영역의 극성, 깊은 웰 영역의 극성 및 MOSFET의 유무로 선택한다. 선택의 기준은 실시예2에서 기술한 기준(도8 및 도9를 참조)을 이용하는 것이 바람직하다.
다음으로, 도11에 도시한 반도체장치의 제조 순서를 기술한다. 도11에 도시한 반도체장치의 제조 순서는, 실시예3의 반도체장치를 제조하는 순서와, 소자분리영역을 형성하는 순서에 있어서 다르다.
소자분리영역의 형성 순서는, 상기 실시예2에서 기술한 것(도3a, 3b, 3f, 4a, 및 4b)과 동일하다.
또한, 상기에서는 설명의 편의상, 기판 바이어스 가변트랜지스터(325,326) 및 DTMOS(327,328)만이 혼재하는 경우에 대해 기술하고 있지만, 통상의 구조의 MOSFET이 혼재하고 있어도 좋다. 이 경우, 통상의 MOSFET으로 해야 할 소자에 있어서는 얕은 웰 영역의 전위를 고정하면 좋다.
상기 실시예4의 반도체장치에 의하면, 1개의 회로블록 내에서는 얕은 소자분리영역(336)으로 이루어진 소자분리영역을 이용함으로써, 회로블록 내에서 얕은 웰 영역(314 또는 315)을 공통으로 할 수 있다. 한편, 깊은 소자분리영역(335)과 깊은 웰 영역(312,313)에 의해 얕은 웰 영역(314,315)을 분리함으로써, 용이하게 독립된 얕은 웰 영역(314,315)을 복수형성할 수 있다. 따라서, 복수의 얕은 웰 영역(314,315)에, 각각 다른 웰 바이어스를 인가할 수 있다. 이에 의해, 1개의 기판에 복수의 회로블록을 제공하는 것이 가능하게 된다. 이 때문에, 액티브상태의 회로와 스탠바이상태의 회로를 적절히 나눌 수 있고, 회로의 고속동작을 유지하면서 무의미한 소비전력을 최소한으로 억제하는 것이 가능하게 된다.
게다가, 상기 실시예4의 반도체장치에 의하면, 깊은 소자분리영역(335)에 의해 DTMOS(327,328)의 소자분리가 용이하게 된다. 따라서, 기판 바이어스 가변회로(325,326)와 DTMOS(327,328)를 혼재시키기 위해, 종래기술과 같이 3층의 웰 구조(N형의 얕은 웰 영역/P형의 깊은 웰 영역/N형의 깊은 웰 영역)를 이용할 필요가 없다. 그 때문에, 깊은 웰 영역 형성시의 불순물 이온 주입의 에너지를 낮추어 결정결함을 감소시킬 수 있다. 이에 의해, 결정결함회복을 위한 어닐링온도를 낮출 수 있고, 불순물이온의 확산을 억제할 수 있다. 그 결과, 결정결함에 기인하는 리크전류가 적은 소자가 얻어지고, 또한 웰 영역의 경계에 요구되는 마진을 작게 할 수 있다.
게다가 또한, 상기 실시예4의 반도체 장치에 의하면, 상기 실시예3의 반도체장치와 달리, LOCOS 산화막의 버즈비크 만큼의 마진이 필요없다. 따라서, 소자분리영역의 면적이 작게 억제할 수 있고, 보다 고집적화가 가능하게 된다.
상기 실시예4에 의하면, 고속동작, 저소비전력동작이면서도 고집적화가 가능한, 기판 바이어스 가변트랜지스터(325,326) 및 DTMOS(327,328)를 포함하는 집적회로가 제공된다.
(실시예5)
본발명의 실시예5에 대해서, 도12∼도15에 기초하여 설명한다.
본발명의 실시예5는, 실시예1∼4 중 어느 하나에 기재된 반도체장치에 있어서, MOSFET의 소스영역 및 드레인영역을 쌓아올린 구조로 한 것이다.
도12∼도15는, 본 실시예5의 MOSFET 구조를 도시한 모식도이다. 도12는 평면 도이고, 도13은 도12의 절단면선 A-A'로부터 본 단면도이고, 도14는 도12의 절단면선 B-B'로부터 본 단면도이고, 도15는 도12의 절단면서 C-C'로부터 본 단면도이다. 또한, 도12에서는 실리사이드화된 영역, 층간절연막 및 상부 금속배선을, 도13∼도15에서는 상부금속배선을 생략하고 있다. 도12∼15는, DTMOS의 경우를 도시하고 있다. 이들 도면에 대해서, 게이트전극과 얕은 웰 영역이 접속되지 않은 경우는, 기판 바이어스 가변트랜지스터 또는 통상의 MOSFET으로 된다.
본 실시예5의 반도체장치에서는, 도13에 도시한 바와 같이, 반도체기판(11) 내에, N형의 깊은 웰 영역(12)과 P형의 깊은 웰 영역(13)이 형성되어 있다.
N형의 깊은 웰 영역(12) 내에는 P형의 얕은 웰 영역(14)이 형성되어 있다. P형의 얕은 웰 영역(14) 내에는, P형의 얕은 웰 영역(13)의 저항을 저감시키기 위한 P형의 고농도매립영역(16)이 형성되어 있다. 도시하고 있지 않지만, 접속하는 소자간의 P형의 얕은 웰 영역(14)은, 전기절연성의 깊은 소자분리영역(22)에 의해 상호 분리되어 있다. 채널 영역 상에는, 게이트 절연막(24)을 통해 게이트전극(25)이 형성되고, 게다가 게이트전극(25)의 측벽에는 전기절연성의 사이드월 스페이서(40)가 형성되어 있다. 전기절연성의 사이드월 스페이서(40)의 측벽에는, 도전성의 사이드월 스페이서가 형성되고, 적상형(積上型)의 N형 소스영역(36) 및 적상형의 N형 드레인영역(37)으로 되고, N형의 DTMOS1을 구성하고 있다.
P형의 깊은 웰 영역(13) 내에는 N형의 얕은 웰 영역(15)이 형성되어 있다. N형의 얕은 웰 영역(15) 내에는, N형의 얕은 웰 영역(15)의 저항을 저감하기 위한 N형의 고농도매립영역(17)이 형성되어 있다. 도시하고 있지 않지만, 인접하는 소자 간의 N형의 얕은 웰 영역(15)은, 전기절연성의 깊은 소자분리영역(22)에 의해 상호 분리되어 있다. 채널 영역 상에는, 게이트절연막(24)을 통해 게이트전극(25)이 형성되고, 게이트전극(25)의 측벽에는 전기절연성의 사이드월 스페이서(40)가 형성되어 있다. 전기절연성의 사이드월 스페이서(40)의 측벽에는, 도전성의 사이드월 스페이서가 형성되고, 적상형의 P형 소스영역(38) 및 적상형의 N형 드레인영역(39)으로 되고, P형의 DTMOS2를 구성하고 있다.
적상형의 N형 소스영역(36) 및 적상형의 P형 소스영역(38)은, 층간절연막(30)에 형성된 콘택트공(孔)(31)을 통해, 도시하지 않은 상부 금속배선에 전기적으로 접속되어 있다. 적상형의 N형 드레인영역(37) 및 적상형의 P형 드레인 영역(39)은, 층간절연막(30)에 형성된 콘택트공(32)을 통해, 상부 금속배선에 전기적으로 접속되어 있다.
게이트전극(25)에는, 도12에 도시한 바와 같이, 게이트-기판접속영역(33)이 제공되어 있다. 게이트-기판접속영역(33)의 하부의 얕은 웰 영역(14,15)에는, N형의 DTMOS1의 경우는 P형의 불순물농도가 높은 영역(27)이, P형의 DTMOS2의 경우는 N형의 불순물농도가 높은 영역(28)이, 각각 형성되어 있다. 게이트전극(25)은, 게이트-기판접속영역(33)과 불순물농도가 높은 영역(27,28)을 통해, 얕은 웰 영역(14,15)과 전기적으로 접속되어 있다. 또한, 게이트전극(25)은, 층간절연막(30)에 형성된 콘택트공(34)을 통해, 상부 금속배선에 전기적으로 접속되어 있다.
P형의 깊은 웰 영역(13)은, P형의 얕은 웰 영역(14), P형의 불순물농도가 높 은 영역(27) 및 콘택트공(35)을 통해, 상부 금속배선에 전기적으로 접속되어 있다. 또한, 도시하고 있지는 않지만, N형의 깊은 웰(12)은, N형의 얕은 웰(15), N형의 불순물농도가 높은 영역 및 콘택트공을 통해, 상부 금속배선에 전기적으로 접속되어 있다. 또한, 게이트전극(25), 적상형의 N형 소스영역(36), 적상형의 N형 드레인영역(37), 적상형의 P형 소스영역(38), 적상형의 P형 드레인영역(39), P형의 불순물농도가 높은 영역(27) 및 N형의 불순물농도가 높은 영역(28)의 각 상부에는, 콘택트 저항을 저감할 목적으로, 실리사이드화된 영역(29)이 형성되어 있다.
채널영역, 소스영역, 드레인영역, 게이트-기판접속영역 및 깊은 웰 콘택트를 제공하기 위해 필요한 영역이 아니면서, 깊은 소자분리영역(22)이 아닌 영역에는, 정전용량을 감소시키기 위해, 얕은 구형 소자분리영역(23)이 형성되어 있다. 얕은 소자분리영역(23)은, LOCOS 산화막 또는 STI로 이루어진다.
이 소자의 형성 순서를 이하에 기술한다.
게이트전극의 형성까지는, 상기 실시예1∼4 중 어느 하나에 기재된 반도체장치와 동일한 순서로 형성한다.
다음으로, 게이트전극(25)의 측벽에, 비도전성의 사이드월 스페이서(40)를 형성한다. 이 비도전성의 사이드월 스페이서(40)에는, 실리콘질화막 또는 실리콘 산화막 등을 사용할 수 있다. 또한, 비도전성의 사이드월 스페이서(40)의 측벽에, 도전성의 사이드월 스페이서를 형성한다. 이 도전성의 사이드월 스페이서에는, 폴리실리콘이나 비정질실리콘 등을 사용할 수 있지만, 폴리실리콘을 사용하는 것이 특히 바람직하다. 이 도전성의 사이드월 스페이서는, 비도전성의 사이드월 스페이 서(40)에 의해, 게이트전극(25)과 전기적으로 절연되어 있다. 이 시점에서는, 도전성의 사이드월 스페이서는, 게이트전극(25)의 주위를 원형으로 둘러싸고 있다.
다음으로, 레지스트로 이루어진 마스크를 이용하여, 도전성의 사이드월 스페이서의 2개소를 에칭으로써 제거한다. 또한, 도전성의 사이드월 스페이서에 소스영역 및 드레인영역을 위한 이온주입을 시행하고, 불순물 활성화를 위한 어닐링을 행함으로써, N형의 적상형 소스영역(36), N형의 적상형 드레인영역(37), P형의 적상형 드레인영역(38) 및 P형의 적상형 드레인영역(39)을 형성한다. 소스영역 및 드레인영역의 이온주입은, 예를 들어, 불순물이온으로서 75As+를 사용한 경우, 주입에너지로 10∼180KeV, 주입량으로 1×1015∼2×1016cm-2의 조건, 불순물 이온으로서 31P+를 사용한 경우, 주입 에너지로 5100KeV, 주입량으로 1×1015∼2×1016cm-2의 조건, 또는, 불순물이온으로서 11B+ 이온을 사용한 경우, 주입 에너지로 5∼40KeV, 주입량으로 1×1015∼2×1015cm-2의 조건에서 행할 수 있다.
또한, 도전성의 사이드월 스페이서의 에칭에 의해 게이트전극(25)의 일부와 그 밑의 게이트 산화막(24)도 동시에 제거되어 얕은 웰 영역이 노출된 부분(게이트-기판접속영역(33))에도, 소스영역 및 드레인 영역 형성을 위한 불순물 이온이 주입되어 불순물 농도가 높은 영역(NMOS의 경우 P형의 불순물이 농도가 높은 영역(27), PMOS의 경우 N형의 불순물이 농도가 높은 영역(28))이 형성된다.
다음으로, 실리사이드화 공정을 수행하고, 게이트전극(25)과 얕은 웰 영역(13)을 옴 접속(ohmic contact)한다. 그 후, 상기 실시예의 반도체장치와 동일한 순서로 배선을 배치한다.
상기 공정에 의해 N형의 DTMOS1 및 P형의 DTMOS2를 제조한다.
또한, 기판 바이어스 가변트랜지스터 또는 통상의 MOSFET를 형성하는 경우에는, 게이트-기판접속영역(33)을 제공하지 않고, 대신에 얕은 웰 영역의 전위를 제어하기 위한 콘택트 영역을 제공하면 좋다.
소스영역(36,38) 및 드레인영역(37,39)을 적상형으로 함으로써, 소스영역(36,38) 및 드레인영역(37,39)과 얕은 웰 영역(14,15)의 접합의 깊이를 얕게 하는 것이 용이하게 된다. 이것은, 적상층에서의 불순물의 확산속도가, 기판의 안쪽 보다 크기 때문이다. 이 효과는, 적상층(도전성의 게이트 사이드월 스페이서)을 폴리실리콘으로 한 경우에 현저하다. 이 때문에, 단채널효과가 적은 소자를 용이하게 제조할 수 있다. 게다가, 소스영역 및 드레인 영역의 면적을 큰폭으로 축소할 수 있다.
예를 들어, 통상의 MOSFET에서는, 콘택트 형성시의 마진을 고려하면, 소스영역 및 드레인영역의 폭을, 최소가공치수의 약 3배로 할 필요가 있다. 이에 비해, 소스영역 및 드레인영역을 적상형으로 하는 경우, 최소가공치수의 2/3배 정도까지 폭을 축소하는 것이 가능하고, 그 이유는 이하와 같다. (1) 통상의 구조의 소스영역 및 드레인 영역에서는, 콘택트가 소자분리영역으로 삐져 나오면, 소자분리영역을 파내버려, 소스영역 및 드레인영역과 웰 영역의 접합이 노출되면서, 리크전류의 원인이 된다. 그 때문에, 콘택트가 소스영역 및 드레인영역으로부터 삐져 나오지 않도록, 충분한 마진을 둘 필요가 있다. 한편, 적상형의 소스영역 및 드레인영역에 있어서는, 소자분리영역을 파내버려도 접합이 노출되지는 않기 때문에 리크전류가 문제되지는 않는다. (2) 적상형으로 함으로써, 소스영역 및 드레인 영역의 표면적이 커지게 되어, 콘택트를 둘 경우에, 소스영역 및 드레인 영역의 표면과 콘택트의 접지면적을 크게 하기가 용이하다.
기판 바이어스 가변트랜지스터로 이루어진 집적회로, 또는 기판 바이어스 가변트랜지스터 및 DTMOS로 이루어진 집적회로에 있어서, 깊이가 다른 2종류의 소자분리영역을 이용하고, 또한 적상형의 소스영역 및 드레인 영역을 갖는 MOSFET 소자를 이용함으로써, 효과적으로 소자면적을 작게 할 수 있다. 특히, 얕은 소자분리영역을 STI로 하는 경우, 버즈비크가 거의 발생하지 않기 때문에, 적상형의 소스영역 및 드레인영역의 폭이 작은 특성을 최대한 끌어내는 것이 가능하게 된다.
따라서, 상기 실시예5에 의하면, 소자의 면적을 더욱 작게 억제할 수 있고, 고집적화가 가능한 DTMOS를 포함하는 집적회로가 제공된다.
이상을 보다 확실하게, 본발명의 제1 양태의 반도체장치에 의하면, 복수의 전계효과트랜지스터가 제2 도전형의 얕은 웰 영역 상에 형성되고, 또한, 상기 제2 도전형의 얕은 웰 영역 상의 얕은 소자분리영역이, 제1 도전형의 깊은 웰 영역과 상기 제2 도전형이 얕은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖기 때문에, 상기 복수의 전계효과트랜지스터는, 회로블록 내에서 제2 도전형의 얕은 웰 영역을 공통으로 할 수가 있는 한편, 상기 제2 도전형의 얕은 웰 영역은, 깊은 소자분리영역과 제1 도전형의 깊은 웰 영역에 의해 분리할 수 있다. 따라서, 서로 독립된 제2 도전형의 얕은 웰 영역을 용이하게 복수형성할 수 있다. 따라서, 상기 복수의 제2 도전형의 얕은 웰 영역에, 단자를 통해, 각각 서로 다른 웰 바이어스를 인가하고, 상기 전계효과트랜지스터를 기판 바이어스 가변트랜지스터로 할 수 있다. 이에 의해, 1개의 기판에, 각각 복수의 기판가변트랜지스터로 이루어진 복수의 회로블록을 제공할 수 있다. 따라서, 액티브 상태의 회로블록과 스탠바이 상태의 회로블록으로 적절히 나눌 수 있고, 전계효과트랜지스터의 고속동작을 유지하면서 무의미한 소비전력을 최소한으로 억제할 수 있다.
또한, 상기 얕은 소자분리영역과 상기 깊은 소자분리영역을 병용함으로써, 2층의 웰구조로 할 수 있고, 종래 기술의 소자분리법에 비해서, 웰 영역의 분리를 보다 작은 마진으로 수행할 수 있다. 또한, 2개의 기본회로블록을 1개의 깊은 소자분리영역으로 용이하게 분리할 수 있다. 이에 의해, 보다 고집적의 반도체장치를 실현할 수 있다.
따라서, 본발명의 제1 양태에 의하면, 고속동작, 저소비전력동작이면서 고집적화가 가능한 기판 바이어스 가변트랜지스터를 포함하는 집적회로를 제공할 수 있다.
또한, 본발명의 제2 양태의 반도체장치는, 본발명의 제1 양태의 반도체장치를 상보형으로 구성한 것이기 때문에, 본발명의 제1 양태의 반도체장치와 동일한 작용효과를 달성하는 것에 더하여, 전계효과트랜지스터에 대칭출력특성을 갖게할 수 있고, 나아가, 저소비전력화가 가능하게 된다.
또한, 본발명의 제3 양태의 반도체장치는, 제2 도전형의 얕은 웰 영역과 제1 도전형의 깊은 웰 영역에 있어서는, 본발명의 제1 양태의 반도체장치의 구성과 동일하기 때문에, 본발명의 제1 양태의 반도체장치와 동일한 작용효과를 달성한다.
한편, 제1 도전형의 얕은 웰 영역은, 제1 도전형의 깊은 웰 영역을 통해 다른 장소에 있는 제1 도전형의 얕은 웰 영역과 공통화할 수 있다. 이 경우, 이 공통화된 제1 도전형의 얕은 웰 영역 상에 있는 복수의 전계효과트랜지스터를, 통상의 전계효과트랜지스터로 할 수도 있고, 기판 바이어스 가변트랜지스터로 이루어진 1개의 회로블록으로 할 수도 있다.
1실시예에 의하면, 전계효과트랜지스터의 소스영역 및 드레인영역이 적상형으로 되어 있기 때문에, 콘택트가 소자분리영역으로 삐져 나와, 소자분리영역을 파내버려도, 소스영역 및 드레인영역과 웰 영역의 접합이 노출되지 않기 때문에, 리크전류가 문제되지는 않는다.
또한, 상기 소스영역 및 드레인영역을 적상형으로 함으로써, 소스영역 및 드레인영역의 표면적이 커지게 되고, 콘택트를 두는 경우에, 소스영역 및 드레인 영역의 표면과 콘택트의 접지면적을 크게 하기가 쉽다.
또한, 기판 바이어스 가변트랜지스터로 이루어진 집적회로에 있어서, 깊이가 다른 2종류의 소자분리영역을 이용하여, 적상형의 소스영역 및 드레인영역을 갖는 전계효과트랜지스터를 이용하고 있기 때문에, 효과적으로 소자면적을 작게 할 수 있다.
따라서, 상기 실시예에 의하면, 소자의 면적을 더욱 작게 억제할 수 있고, 고집적화가 가능한 기판 바이어스 가변트랜지스터를 포함하는 집적회로를 제공할 수 있다.
또한, 본발명의 제4 양태의 반도체장치에 의하면, 얕은 소자분리영역이, 제2 도전형의 얕은 웰 영역을 분리하지 않기 때문에, 1개의 회로블록 내에서는 제2 도전형의 얕은 웰 영역이 공통으로 되는 한편, 상기 깊은 소자분리영역과 제1 도전형의 깊은 웰 영역에 의해, 제2 도전형의 얕은 웰 영역이 분리되기 때문에, 독립된 제2 도전형의 얕은 웰 영역을 용이하게 복수형성할 수 있다. 따라서, 상기 복수의 제2 도전형의 얕은 웰 영역에, 상기 단자를 통해, 각각 다른 웰 바이어스를 인가하여, 1개의 기판에 복수의 회로블록을 제공할 수 있다. 따라서, 액티브 상태의 회로블록과 스탠바이 상태의 회로블록을 적절히 나눌 수 있고, 전계효과트랜지스터의 고속동작을 유지하면서, 무의미한 소비전력을 최소한으로 억제하는 것이 가능하게 된다.
또한, 상기 반도체장치에 의하면, 깊은 소자분리영역에 의해, 동적 문턱값 트랜지스터의 소자분리를 용이하게 할 수 있기 때문에, 기판 바이어스 가변트랜지스터와 동적 문턱값 트랜지스터를 혼재시키기 위해, 종래기술과 같이 3층의 웰 구조를 이용할 필요가 없다. 따라서, 깊은 웰 영역의 형성시의 불순물 이온주입의 에너지를 낮추어 결정결함을 감소시킬 수 있다. 따라서, 결정결함회복을 위한 어닐링 온도를 낮출 수 있고, 불순물 이온의 확산을 억제할 수 있다. 그 결과, 결정결함에 기인하는 리크전류가 적은 소자를 얻을 수 있고, 웰 영역의 경계에 요구되는 마진을 작게 할 수 있다.
따라서, 고속동작, 저소비전력동작이면서 고집적화가 가능한, 기판 바이어스 가변트랜지스터 및 동적 문턱값 트랜지스터를 포함하는 집적회로가 얻어진다.
또한, 본발명의 제5 양태의 반도체장치는, 본발명의 제4 양태의 반도체장치를 상보형으로 구성한 것으로, 본발명의 제4 양태의 반도체장치와 동일한 작용효과를 달성하는 것에 더하여, 전계효과트랜지스터에 대칭출력특성을 갖게 할 수 있고, 저소비전력화를 가능하게 한다.
또한, 본발명의 제6 양태의 반도체장치는, 제2 도전형의 얕은 웰 영역과 제1 도전형의 깊은웰 영역에 있어서는, 제1 발명의 반도체장치의 구성과 동일하기 때문에, 본 발명의 제4 양태의 반도체장치와 동일한 작용효과를 달성한다.
한편, 본발명의 제6 양태의 반도체장치에서는, 제1 도전형의 얕은 웰 영역은, 제1 도전형의 깊은 웰 영역을 통해 다른 장소에 있는 제1 도전형의 얕은 웰 영역과 공통화할 수도 있다. 이 경우, 이 공통화된 제1 도전형의 얕은 웰 영역 상에 있는 복수의 전계효과트랜지스터를, 통상의 전계효과트랜지스터로 할 수 있고, 기판 바이어스 가변트랜지스터로 이루어진 1개의 회로블록으로 할 수도 있다.
또한, 1실시예에서는, 전계효과트랜지스터의 소스영역 및 드레인영역이 적상형으로 되어 있기 때문에, 콘택트가 소자분리영역으로 삐져 나와, 소자분리영역을 파내버려도, 소스영역 및 드레인영역과 웰 영역의 접합이 노출되지 않기 때문에, 리크전류가 문제로 되지는 않는다.
또한, 상기 소스영역 및 드레인영역을 적상형으로 함으로써, 소스영역 및 드레인영역의 표면적이 크게 되어, 콘택트를 두는 경우에, 소스영역 및 드레인영역의 표면과 콘택트의 접촉면적을 크게 할 수 있다.
또한, 기판 바이어스 가변트랜지스터 및 동적 문턱값 트랜지스터로 이루어진 집적회로에 있어서는, 깊이가 다른 2종류의 소자분리영역을 이용하고, 적상형의 소스영역 및 드레인영역을 갖는 전계효과트랜지스터를 이용하고 있기 때문에, 효과적으로 소자면적을 작게 할 수 있다.
따라서, 상기 실시예에 의하면, 소자의 면적을 더욱 작게 억제할 수 있고, 고집적화가 가능한 기판 바이어스 가변트랜지스터 및 동적 문턱값 트랜지스터를 포함하는 집적회로가 얻어진다.
또한, 1실시예에서는, 본발명의 제2 양태의 반도체장치 또는 본발명의 제5 양태의 반도체장치에 있어서, 복합소자분리영역은, 얕은 소자분리영역의 양측에 깊은 소자분리영역을 형성하기 때문에, 단순히 폭이 넓은 깊은 소자분리영역을 제공한 경우에 비해서, 복합소자분리영역으로의 산화막의 매립이 용이하고, 폭이 넓은 복합소자분리영역을 비교적 용이하게 형성할 수 있다. 또한, 상기 복합소자분리영역에 의하면, 얕은 소자분리영역의 양측에 깊은 소자분리영역이 존재하기 때문에, 제1 도전형의 깊은 웰 영역과 제1 도전형의 얕은 웰 영역의 사이, 또는, 제2 도전형의 깊은 웰 영역과 제2 도전형의 얕은 웰 영역의 사이의 펀치스루를 효과적으로 방지할 수 있다. 따라서, 작은 소자분리 마진으로, 제1 도전형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록과, 제2 도전형의 기판 바이어스 가변트랜지스터로 이루어진 기본회로블록의 사이를 효과적으로 분리할 수 있다.
또한, 1실시예에서는, 본발명의 제3 양태의 반도체장치 또는 본발명의 제6 양태의 반도체장치에 있어서, 복합소자분리영역은, 깊은 소자분리영역과 그 깊은 소자분리영역의 양측에 위치하는 얕은 소자분리영역으로 이루어지기 때문에, 단순히 폭이 넓고 깊은 소자분리영역을 제공하는 경우에 비해서, 복합소자분리영역으로의 산화막의 매립이 용이하고, 폭이 넓은 복합소자분리영역을 비교적 용이하게 형성할 수 있다. 또한, 상기 복합소자분리영역에 의하면, 적은 소자분리 마진으로, 제1 도전형과 제2 도전형의 얕은 웰 영역을 효과적으로 분리할 수 있고, 전계효과트랜지스터의 문턱값의 변화를 억제할 수 있다.
또한, 1실시예에서는, 얕은 소자분리영역은 LOCOS 산화막으로 이루어지기 때문에, 비교적 단순한 공정으로, 깊이가 다른 2종류의 소자분리영역을 형성할 수 있다.
또한, 1실시예에서는, 얕은 소자분리영역이 STI로 이루어지기 때문에, LOCOS 산화막을 이용한 경우와 같은 현저한 버즈비크가 없으면서, 소자분리를 요구하는 마진을 작게 할 수 있다.
또한, 본발명의 제7 양태의 반도체장치의 제조방법에 의하면, 제1 막은, 제1 분리구를 형성하기 위한 마스크와, 제2 분리구를 형성하기 위한 마스크를 겸하고 있기 때문에, 반도체장치의 소자분리영역을 제조하는 공정을 적게 할 수 있다. 또한, 상기 제2 분리구를 형성하는 경우에, 상기 제1 분리구도 동일하게 에칭되기 때문에, 상기 제1 분리구에 불필요한 단차가 생기지 않는다.
1실시예에서는, 마스크로서의 기능을 2회 수행할 필요가 있는 제1 막을, 애싱처리나 불화수소산처리에 대해 내성이 있는 적층막으로 하고, 마스크로서의 기능 을 1회만 수행하면 좋은 제2 막을, 애싱처리로 용이하게 제거할 수 있는 포토레지스트로 하고 있기 때문에, 반도체장치의 제조방법을 간략화할 수 있다.

Claims (18)

  1. 삭제
  2. 반도체기판(11,211,311,411);
    상기 반도체기판(11,211,311,411) 내에 형성된 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313);
    상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 내에 형성된 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성된 복수의 전계효과 트랜지스터(223,326; 224,325);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 간의 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(23,214,250,332,336);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)을 관통하여 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)간의 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(22,226,251,291,333,335);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)의 전위를 변화시키기 위한 단자(221,222);
    상기 반도체기판(11,211,311,411) 내에 형성된 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312);
    상기 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312) 내에 형성된 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315);
    상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315) 상에 형성된 복수의 전계효과 트랜지스터(223,326; 224,325);
    상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315) 상에 형성되고, 상기 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312)과 상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315) 간의 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(23,214,250,332,336);
    상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315)을 관통하여 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312) 상에 형성됨과 동시에, 상기 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312)과 상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315)간의 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(22,226,251,291,333,335);
    상기 제1 도전형과 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312) 간의 경계부, 및 상기 제1 도전형과 제2 도전형의 얕은 웰 영역(14,212,315; 15, 213, 314) 간의 경계부에 제공된 경계부 소자분리영역(225; 250,251; 334; 335, 336), 및
    상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315) 상에 형성되고, 상기 제1 도전형의 얕은 웰 영역(15,213,314; 14,212,315)의 전위를 변화시키기 위한 단자(222,221)를 구비하는 것을 특징으로 하는 반도체장치.
  3. 반도체기판(11,211,311,411);
    상기 반도체기판(11,211,311,411) 내에 형성된 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313);
    상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 내에 형성된 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성된 복수의 전계효과 트랜지스터(223,326; 224,325);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 간의 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(23,214,250,332,336);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)을 관통하여 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)간의 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(22,226,251,291,333,335);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)의 전위를 변화시키기 위한 단자(221,222);
    상기 제1 도전형의 깊은 웰 영역(227) 내에 형성된 적어도 하나의 제1 도전형의 얕은 웰 영역(213);
    상기 제1 도전형의 얕은 웰 영역(213) 상에 형성된 복수의 전계효과 트랜지스터;
    상기 제1 도전형의 얕은 웰 영역(213) 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역(227)과 적어도 하나의 제2 도전형의 얕은 웰 영역(212)간의 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(250); 및
    적어도 하나의 제1 도전형과 적어도 하나의 제2 도전형의 얕은 웰 영역(212,213)간의 경계부에 제공된 경계부 소자분리영역(250,251)을 구비하고,
    단일의 제1 도전형의 얕은 웰 영역(213)과 단일의 제2 도전형의 얕은 웰 영역(212)의 결합은 배제되는 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서,
    상기 전계효과 트랜지스터는, 각 전계효과 트랜지스터의 소스영역 및 드레인영역의 일부가, 상기 전계효과 트랜지스터의 게이트산화막을 이루는 면보다 위에 존재하는 적상구조를 갖는 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서,
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 게이트전극과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)이 단락된 동적 문턱값 트랜지스터(1,2,317,328)를 구비하고,
    상기 동적 문턱값 트랜지스터(1,2,317,328)는 상기 깊은 소자분리영역(22, 226,251,333,335)에 의해 다른 소자와 분리되어 있는 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서,
    상기 제1 도전형과 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 각각 형성되고, 게이트전극과 상기 제1 도전형과 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 이 각각 단락된 동적 문턱값 트랜지스터(1,2,317,328)를 더 구비하고,
    상기 동적 문턱값 트랜지스터(1,2,317,328)는 상기 깊은 소자분리영역(22, 226,251,291,333,335)에 의해 다른 소자와 분리되어 있는 것을 특징으로 하는 반도체장치.
  7. 제3항에 있어서,
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 게이트전극과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)이 단락된 동적 문턱값 트랜지스터(1,2,317,328)를 더 구비하고,
    상기 동적 문턱값 트랜지스터(1,2,317,328)는 상기 깊은 소자분리영역(22, 226,251,291,333,335)에 의해 다른 소자와 분리되어 있는 것을 특징으로 하는 반도체장치.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 전계효과 트랜지스터 및 상기 동적 문턱값 트랜지스터(1,2)는, 각 전계효과 트랜지스터와 각 동적 문턱값 트랜지스터의 소스영역 및 드레인영역의 일부가, 상기 전계효과 트랜지스터와 상기 동적 문턱값 트랜지스터의 게이트산화막에 의해 형성되는 면보다 위에 존재하는 적상형의 구조를 갖는 것을 특징으로 하는 반도체장치.
  9. 제2항에 있어서,
    상기 경계부 소자분리영역(225; 250,251; 334; 335,336)은, 상기 제1 도전형과 제2 도전형의 깊은 웰 영역(13,228,313; 12,227,312) 간의 경계부, 및 상기 제1 도전형과 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 간의 경계부에 제공되고, 상기 얕은 웰 영역과 깊은 웰 영역의 접합의 깊이 보다도 얕은 깊이를 갖는 얕은 소자분리영역(250,336)과 이 얕은 소자분리영역(250,336)의 양측에 위치하고 상기 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(251,335)으로 이루어진 복합소자 분리영역인 것을 특징으로 하는 반도체장치.
  10. 삭제
  11. 제2항에 있어서,
    상기 얕은 소자분리영역(214,332)은 LOCOS 산화막으로 이루어진 것을 특징으로 하는 반도체장치.
  12. 제2항에 있어서,
    상기 얕은 소자분리영역(250,336)은 STI로 이루어진 것을 특징으로 하는 반도체장치.
  13. 반도체기판(11,211,311,411);
    상기 반도체기판(11,211,311,411) 내에 형성된 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313);
    상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 내에 형성된 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성된 복수의 전계효과 트랜지스터(223,326; 224,325);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 간의 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(23,214,250,332,336);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)을 관통하여 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 간의 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(22,226,251,291,333,335); 및
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)의 전위를 변화시키기 위한 단자를 구비하고,
    상기 얕은 소자분리영역(250,336)은 STI로 이루어진 반도체장치의 제조방법에 있어서, 상기 방법은,
    상기 반도체기판(11,211,311,411) 상에 제1 막(412,413)을 형성하는 공정;
    상기 제1 막(412,413)에 제1 개구 창을 형성하는 공정;
    상기 제1 막(412,413)을 마스크로 하여 반도체기판(11,211,311,411)을 부분적으로 에칭하여 제1 분리구를 형성하는 공정,
    상기 제1 막(412,413) 및 상기 제1 분리구의 위에 제2 막(414)을 형성하는 공정,
    상기 제2 막(414)에 제2 개구 창을 형성하는 공정;
    상기 제2 막(414)을 마스크로 하여 상기 제1 막(412,413)을 부분적으로 에칭하는 공정;
    상기 제1 막(412,413)을 마스크로 하여 반도체기판(11,211,311,411)을 부분적으로 에칭하여 제2 분리구를 형성하는 공정; 및
    상기 제1 막(412,413) 상, 제1 분리구 상, 및 제2 분리구 상에 절연막(415)을 퇴적하고, 제1 분리구 및 제2 분리구를 매립하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서,
    상기 제1 막(412,413)은 실리콘산화막(412)과 실리콘질화막(413)의 적층막이고, 상기 제2 막(414)은 포토레지스트이고, 상기 절연막(415)은 산화막인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제3항에 있어서,
    상기 얕은 소자분리영역(214,332)은 LOCOS 산화막으로 이루어진 것을 특징으로 하는 반도체장치.
  16. 제3항에 있어서,
    상기 얕은 소자분리영역(250,336)은 STI로 이루어진 것을 특징으로 하는 반도체장치.
  17. 제3항에 있어서,
    상기 전계효과 트랜지스터는, 각 전계효과트랜지스터의 소스영역 및 드레인영역의 일부가, 상기 전계효과 트랜지스터의 게이트산화막에 의해 형성되는 면보다 위에 존재하는 적상 구조를 갖는 것을 특징으로 하는 반도체장치.
  18. 반도체기판(11,211,311,411);
    상기 반도체기판(11,211,311,411) 내에 형성된 제1 도전형의 깊은 웰 영역(12,227,312;13,228,313);
    상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 내에 형성된 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성된 복수의 전계효과 트랜지스터(223,326; 224,325);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 간의 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(23,214,250,332,336);
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)을 관통하여 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313) 상에 형성됨과 동시에, 상기 제1 도전형의 깊은 웰 영역(12,227,312; 13,228,313)과 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)간의 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(22,226,251,291,333,335); 및
    상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314) 상에 형성되고, 상기 제2 도전형의 얕은 웰 영역(14,212,315; 15,213,314)의 전위를 변화시키기 위한 단자(221,222)를 구비하고,
    상기 경계부 소자분리영역(250,251)은, 상기 제1 도전형과 제2 도전형의 얕은 웰 영역(212,213)간의 경계부에 제공되고, 상기 제1 도전형의 깊은 웰영역(222,228)과 제2 도전형의 얕은 웰 영역(212,213)간의 접합의 깊이보다도 깊은 깊이를 갖는 깊은 소자분리영역(251)과 상기 깊은 소자분리영역(251)의 양측에 위치하여 상기 접합의 깊이보다도 얕은 깊이를 갖는 얕은 소자분리영역(250)으로 이루어진 복합소자 분리영역인 것을 특징으로 하는 반도체장치.
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