JPH05251647A

JPH05251647A - 半導体集積回路装置

Info

Publication number: JPH05251647A
Application number: JP4870592A
Authority: JP
Inventors: Akira Fukami; 彰深見; Tokuo Watanabe; 篤雄渡辺; Yasuo Onose; 保夫小野瀬; Takahiro Nagano; 隆洋長野; Masataka Minami; 正隆南; Nozomi Matsuzaki; 望松崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-05
Filing date: 1992-03-05
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】ＭＯＳＦＥＴを含む半導体集積回路装置にお
いて、異種素子間では浅いウエルによりウエルの横方向
の広がりを抑えて素子分離幅を短くし、同種の素子での
所望の領域ではウエル間を低抵抗で接続し、素子特性を
均一化する。【構成】ｎ型Ｓｉ基板１上に複数個のｎＭＯＳＦＥＴ
４１ａ、４１ｂが形成されている。７ａ〜７ｉは素子分
離絶縁層であり、１１ａ〜１１ｄは各ＭＯＳＦＥＴのゲ
ート電極である。ｐウエル５ｃと５ａ及び５ａと５ｂの
間、即ち素子分離絶縁層７ｂと７ｃの下には、これらの
ウエルを接続するｐ+ 半導体層９ｂ及び９ｃが存在して
いる。これらのｐ+ 半導体層とｎ型Ｓｉ基板１とのｐｎ
接合の位置は、ｐウエル５ｃ、５ａ及び５ｂとｎ型Ｓｉ
基板１とのｐｎ接合の位置よりも深くなっており、ウエ
ル間を低抵抗で接続している。また、隣合う異種の素子
であるｐＭＯＳＦＥＴ４２ａ、４２ｂとの素子分離絶縁
層７ｄは、ウエルの横方向の広がりを抑え、素子間の分
離幅を短縮させている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に、電界効果型半導体装置を含む半導体集積回
路装置に関する。

【０００２】

【従来の技術】デバイスを小さい面積のチップ上に多数
設けること、すなわち、ＬＳＩの高集積化は、メモリ容
量の増加、論理ゲート数の増加、チップの小型化等にメ
リットをもたらす。

【０００３】一般に、絶縁ゲートトランジスタ（通常、
絶縁膜として酸化膜を用いた金属酸化膜半導体電界効果
トランジスタを使用することが多いので、以下ではＭＯ
ＳＦＥＴの呼称を用いる）を含むＬＳＩは、内部に形成
される素子相互間の分離幅が製造装置やプロセスに起因
した制約を受け、この分離幅は、最少加工寸法で規定さ
れる。

【０００４】また、相補型ＭＯＳＦＥＴ（以後、ＣＭＯ
ＳＦＥＴと呼ぶ）含むＬＳＩは、これらの各素子がそれ
ぞれのウエル（ｎチャネルＭＯＳＦＥＴではｐ型半導体
領域、ｐチャネルＭＯＳＦＥＴではｎ型半導体領域のこ
と）に作られるため、それぞれのウエルを作るときの不
純物の拡散（横方向拡散）、マスク合わせ余裕の問題か
ら異種間のＭＯＳＦＥＴ間の分離幅を広くとる必要があ
り、高集積化を行うことが困難である。

【０００５】ウエルの横方向への広がりを抑えて異種の
素子間の分離幅を短くするための従来技術として、例え
ば、特開平３−１４５７５９号公報等に記載された技術
が知られている。

【０００６】この従来技術は、ｐｎ接合による分離を用
いる代わりに、素子間に絶縁物を介在させる方法であ
り、この絶縁物により、ウエルを形成する不純物の横方
向への拡散を防止しようとするものである。そして、こ
の従来技術は、バイポーラ及び相補金属酸化膜半導体装
置（以後、ＢｉＣＭＯＳと呼ぶ）を含むＬＳＩにおい
て、バイポーラ・トランジスタ用のｎ型埋込層をチップ
全面に形成し、さらに、素子間にｎ型埋込層を貫通する
絶縁用溝を設けた構造としたものである。

【０００７】

【発明が解決しようとする課題】ＬＳＩの内部に形成さ
れる素子間の分離幅を短くすることは、前述した公報に
記載された従来技術により可能である。

【０００８】しかし、ＬＳＩにおいては、ただ素子の間
を電気的に分離すればよい場合だけでなく、同種の複数
個の素子、例えば、ｎＭＯＳＦＥＴであれば同じウエル
の中に複数の素子を作り込み、各ｎＭＯＳＦＥＴのウエ
ル電位を等しくしたい場合がある。

【０００９】この場合、前記公報に記載された従来技術
は、同種の素子相互間に、ウエルの下部に形成されてい
るこのウエルと異なる導電型の半導体層にまで達する絶
縁用溝を設けているので、ウエルが電気的に分離されて
しまい、ウエルの電位を共通にすることができなくなる
という問題点を生じさせてしまう。

【００１０】そこで、異種のＭＯＳＦＥＴの相互間には
深い絶縁用溝を設けるが、同種のＭＯＳＦＥＴの相互間
には絶縁用溝を設けず、異なる導電型の半導体層までは
到達しない程度の絶縁用溝、フィールド酸化膜等を用い
ることが考えられる。この場合、絶縁用溝を形成した後
に深いウエルを形成するための高音長時間の熱処理を行
うことは、結晶欠陥を誘発する原因となる。

【００１１】また、近年のＬＳＩは、内部素子の微細化
を図ることを考慮して、製造工程における熱処理が低減
される方向にあり、これらの理由により、ウエルが浅く
なる傾向にある。また、ＬＳＩの性能向上（高速化）を
考慮すると、配線と半導体層との間の容量低減のため
に、従来と同等かそれ以上厚いフィールド酸化膜を確保
しなければならない。

【００１２】従って、これらの２つの条件を満たすＬＳ
Ｉは、フィールド酸化膜の下部でウエルを電気的に接続
する層の抵抗が高くなり、このため、各ＭＯＳＦＥＴの
ウエル相互間に電位差が生じ、ＭＯＳＦＥＴの特性がば
らつくという問題が生じる。

【００１３】本発明の目的は、ＭＯＳＦＥＴを含む半導
体集積回路装置において、異種素子間では素子分離幅
を短くして集積回路装置の高集積化を図り、同種の素
子のウエル電位を等しくして、素子の特性の均一化を図
る、新たなウエル及び絶縁分離構造を備えた半導体集積
回路装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明によれば前記目的
のは、異種素子間の分離幅を短くするために、ウエル
を浅くして、ウエルの横方向の広がりを抑えることによ
り達成される。

【００１５】また、前記目的のは、同種素子間のウエ
ルの電気的な接続を保ち、かつ、ウエルの抵抗を高めな
いようにするために、ウエル下部に形成されている該ウ
エルと異なる導電型の半導体層までは到達しない程度の
素子間絶縁層を設け、さらに、その絶縁層の下にウエル
と同じ導電型の半導体層を、ウエルと該ウエルの下部に
形成されている異なる導電型の半導体層との接合位置と
は異なる位置まで設けることにより達成される。

【００１６】また、前記目的のは、ウエル下部に形成
される異なる導電型の半導体層までは到達しない程度の
素子間絶縁層を設け、さらに、その絶縁層の下にウエル
と同じ導電型で、かつ、ウエルよりも不純物濃度の高
い、すなわち、抵抗率の小さい半導体層を設けることに
より達成される。

【００１７】さらに、前記目的のは、ウエル下部に形
成される異なる導電型の半導体層までは到達しない程度
の素子間絶縁層を設け、ウエル及び素子間絶縁層の下方
にウエルと同じ導電型で、かつ、ウエルよりも抵抗率の
小さい半導体層を設けることにより達成される。

【００１８】また、前述の構造は、素子間の分離溝を形
成した後、あるいは、素子間の絶縁層を形成した後に、
イオン打込み等で所望の領域にウエルと同種の導電型を
与える不純物を導入することにより実現できる。

【００１９】

【作用】同種の素子を分離し、かつ、同種の各ウエルを
電気的に分離しないように、ウエル下部に形成されてい
る該ウエルと異なる導電型の半導体層までは到達しない
程度の素子間絶縁層を設けると、素子間絶縁層とウエル
と異なる導電型の半導体層とにより挟まれた部分のウエ
ルの抵抗が高くなる。

【００２０】本発明は、前述したように、その素子間絶
縁層の下にウエルと同じ導電型の半導体層を、ウエルと
該ウエルと異なる導電型の半導体層との接合位置よりも
深く設けて、この部分の半導体層の抵抗値を下げている
ので、この半導体層により接続されるウエルが低抵抗で
接続されることになり、両ウエルの電位を等しくするこ
とが可能になる。

【００２１】また、素子間絶縁層の下にウエルと同じ導
電型で、かつ、ウエルよりも不純物濃度の高いすなわち
抵抗率の小さい半導体層を設けることにより、この半導
体層により接続されるウエルを低抵抗で接続することが
できる。この場合、素子間絶縁層とウエルと異なる導電
型の半導体層とにより挟まれた前記素子間絶縁層の下に
設けた半導体層の厚さが、素子領域のウエルの層の厚さ
よりも薄くても、前記素子間絶縁層の下に設けた半導体
層の抵抗を、その抵抗率が低い分だけ小さくすることが
でき、この半導体層で接続されるウエルの電位を等しく
することができる。

【００２２】また、ウエルと同じ導電型で、かつ、ウエ
ルよりも抵抗率の小さい半導体層を素子間絶縁層の下だ
けでなく、ウエルの下部にまで設けた場合にも、前述と
同様に、この半導体層で接続されるウエルの電位を等し
くすることができる。

【００２３】また、前記素子間絶縁層を形成する素子間
の分離溝を溝加工した後に、イオン打ち込み法等で所定
の領域にウエルと同種の導電型を与えるイオンを、その
イオン打ち込みのエネルギ、ドーズ量の条件を設定して
導入することにより、絶縁層の下にウエルと同じ導電型
の半導体層を、ウエルとウエルとは異なる導電型の半導
体層との接合位置よりも深く、あるいは、ウエルよりも
抵抗率を小さくして設けることができる。

【００２４】

【実施例】以下、本発明による半導体集積回路装置の実
施例を図面により詳細に説明する。

【００２５】図１は本発明の第１の実施例を説明する図
であり、図１（ａ）はその断面図、図１（ｂ）はその平
面図、図１（ｃ）はその回路例を示す図、図１（ｄ）は
応用例を示すマイクロプロセッサのブロック図である。
図１において、１はｎ型シリコン基板、５ａ〜５ｃはｐ
ウエル、６ａ〜６ｃはｎウエル、７ａ〜７ｆ、７ｉは素
子分離絶縁層、９ａ〜９ｄはｐ+ 半導体層、１１ａ〜１
１ｄはゲート電極、３９はメタル電極、４１ａ、４１ｂ
はｎＭＯＳＦＥＴ、４２ａ、４２ｂはｐＭＯＳＦＥＴ、
４３、４４は給電部である。

【００２６】図１に示す本発明の第１の実施例は、図１
（ａ）に示すように、ｎ型シリコン（以下、Ｓｉと記
す）基板１上に複数個（図では２個）のｎＭＯＳＦＥＴ
４１ａ、４１ｂ及び複数個（図では２個）のｐＭＯＳＦ
ＥＴ４２ａ、４２ｂを形成したものである。そして、ｎ
ＭＯＳＦＥＴ４１ａ、４１ｂが形成されるｐウエルに対
するウエル電位の給電部４３及びｐＭＯＳＦＥＴ４２
ａ、４２ｂが形成されるｎウエルに対するウエル電位の
給電部４４が設けられている。

【００２７】各ＭＯＳＦＥＴは、ｐウエルとｎ型Ｓｉ基
板との接合位置には達しない深さの溝状に形成された素
子分離絶縁層７ａ〜７ｆ、７ｉにより分離されており、
各ｎＭＯＳＦＥＴ４１ａ、４１ｂは、ゲート電極１１
ａ、１１ｂを備え、各ｐＭＯＳＦＥＴ４２ａ、４２ｂ
は、ゲート電極１１ｃ、１１ｄを備えて構成されてい
る。これらのゲート電極は、素子分離絶縁層上の配線１
１ｅに接続されている。

【００２８】ｎ型Ｓｉ基板１と異なる導電型のウエルで
あるｐウエル５ｃ、５ａ及び５ｂのそれぞれの間、すな
わち、素子分離絶縁層７ｂ及び７ｃの下にはｐ+ （ｐ型
半導体で不純物濃度の高いもの、この場合はｐウエルよ
りも濃度が高い）半導体層９ｂ及び９ｃが存在してお
り、これらｐ+ 半導体層９ｂ及び９ｃとｎ型Ｓｉ基板１
とによるｐｎ接合の位置は、ｐウエル５ｃ、５ａ及び５
ｂとｎ型Ｓｉ基板１とによるｐｎ接合の位置よりも深く
なっている。そして、このｐ+ 半導体層９ｂ及び９ｃに
より各ｐウエル５ｃ、５ａ及び５ｂは、相互に電気的に
接続されている。

【００２９】ここで、ｐ+ 半導体層９ｂ及び９ｃとｎ型
Ｓｉ基板１とによるｐｎ接合の位置が、ｐウエル５ｃ、
５ａ及び５ｂとｎ型Ｓｉ基板１とによるｐｎ接合の位置
よりも深くなっているのは、ｐ+ 半導体層９ｂ及び９ｃ
の層の厚さを増すことによりその電気抵抗を低減させる
ためである。もし、このｐ+ 半導体層９ｂ及び９ｃの電
気抵抗が高ければ、ｐウエル電位の給電部４３からある
電位が与えられた場合に、ｐ+ 半導体層９ｂまたは９ｃ
の抵抗に起因する電圧降下により、ｐウエル５ｃとｐウ
エル５ａ及び５ｂの電位が異なってくる。

【００３０】本発明の第１の実施例は、前述のように、
ｐ+ 半導体層９ｂ及び９ｃの抵抗を低減することができ
るので、ｐウエル５ｃとｐウエル５ａ及び５ｂの電位を
等しくすることができる。また、ｐ+ 半導体層９ａ及び
９ｄは、ｐウエル５ｃ、５ａ及び５ｂの接続の役には立
たないが、さらに隣合うｐウエルが存在する場合の接続
のために必要である。従って、それぞれのｐウエルの周
囲にｐ+ 半導体層を設けておくレイアウトが好ましい。

【００３１】なお、前述した本発明の第１の実施例は、
ｐウエル５ａ〜５ｃよりも不純物濃度が高いｐ+ 半導体
層９ａ〜９ｄを使用するとしたが、このｐ+ 半導体層９
ａ〜９ｄの不純物濃度は、その厚さによっては必ずしも
ウエルの不純部濃度よりも高くする必要はなく同等であ
ってもよい。また、ｐＭＯＳＦＥＴ４２ａ、４２ｂが形
成されるｎウエル６ａとｎウエル６ｂとは、ｎ型Ｓｉ基
板１でｎウエル電位の給電部４４のｎウエル６ｃと接続
されており、新たに接続のための半導体層を設ける必要
はない。

【００３２】一般に、ＣＭＯＳは、複数の同種のＭＯＳ
ＦＥＴを１つの大きなウエルに形成し、しかも、ウエル
抵抗を低く保ちラッチアップを防止するために深いウエ
ルを使用するが、本発明の第１の実施例は、図１（ａ）
の断面図に示すようにその必要はなく、ウエルの横方向
の広がりを抑えることができるため、異種素子間の分離
幅も短くすることができる。

【００３３】図１（ｂ）は、図１（ａ）の断面構造に対
応する平面図であり、図１（ｃ）の回路図に示すＣＭＯ
Ｓインバータチェーンを例としたものである。そして、
図１（ｂ）に示すＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−
Ｄ’、Ｅ−Ｅ’の部分をつなげたものが図１（ａ）に示
す断面図になる。

【００３４】図１（ｂ）において、太い直線５１で囲ま
れた領域は、ＭＯＳＦＥＴ、給電部等が形成されたアク
ティブ領域であり、それ以外の領域が、素子分離絶縁層
で覆われた領域である。

【００３５】そして、Ａ−Ａ’の部分は、図１（ａ）に
おけるｎウエル電位の給電部４４である。ｎウエル電位
の給電部４４とｐＭＯＳＦＥＴ４２ｂのソースとは、同
電位にするために、１層目のメタル配線層５３によって
接続されている。Ｂ−Ｂ’の部分は、２個のｐＭＯＳＦ
ＥＴを横切っており、図１（ａ）に示すｐＭＯＳＦＥＴ
４２ｂ、４２ａに対応する。

【００３６】同様に、Ｄ−Ｄ’の部分は、２個のｎＭＯ
ＳＦＥＴを横切っており、図１（ａ）に示すｎＭＯＳＦ
ＥＴ４１ｂ、４１ａに対応している。また、Ｅ−Ｅ’の
部分は、ｐウエル電位の給電部４３であり、この部分は
ｎＭＯＳＦＥＴ４１ａのソースに接続されている。折線
となっているＣ−Ｃ’の部分は、図１（ａ）におけるｐ
ＭＯＳＦＥＴ４２ａとｎＭＯＳＦＥＴ４１ｂとの間の部
分に相当する。

【００３７】ｐＭＯＳＦＥＴ４２ａのゲート電極１１ｃ
とｎＭＯＳＦＥＴ４１ｂのゲート電極１１ｂとは、それ
ぞれ延長されて素子分離絶縁層上で一体となって１つの
ゲート電極配線層５２とされており、このゲート電極配
線層５２に、前段のｐＭＯＳＦＥＴ４２ｂ及びｎＭＯＳ
ＦＥＴ４１ａのドレインからの出力が１層目のメタル配
線層５３によって接続されている。また、ｎウエル電位
及びｐウエル電位給電部４４、４３は、１層目のメタル
配線層５３で引き出された上で、２層目のメタル配線層
５４に接続されて給電されている。

【００３８】また、既に説明したように、ｎＭＯＳＦＥ
Ｔ４１ａとｎＭＯＳＦＥＴ４１ｂとの間、ｎＭＯＳＦＥ
Ｔ４１ａとｐウエル電位の給電部４３との間等は、これ
らの素子を形成するｐウエル間が素子分離絶縁層の下に
設けられたｐ+ 半導体層によって接続されている。

【００３９】なお、前述した本発明の第１の実施例にお
いて、ｐＭＯＳＦＥＴ４２ａとｐＭＯＳＦＥＴ４２ｂと
の間、さらには、これらのｐＭＯＳＦＥＴとｎウエル電
位の給電部４４との間以外の素子分離絶縁層の下に、ｐ
+ 半導体層が形成されていてもよい。

【００４０】図１（ｄ）は、前述した本発明の第１の実
施例による半導体集積回路を使用した応用例を示すマイ
クロプロセッサのブロック図である。

【００４１】マイクロプロセッサを構成する各ユニット
は、それぞれ特有の回路構成を持つとしても、ＣＭＯＳ
により構成することができ、前述した本発明の第１の実
施例による構造を使用して構成することができる。ま
た、この実施例は、メモリ等に対しても使用することが
できる。さらに、後述する全ての本発明の実施例は、マ
イクロプロセッサ、メモリ等を構成するために使用する
ことができる。

【００４２】図２は本発明の第２の実施例を説明する図
であり、図２（ａ）はその断面図、図２（ｂ）はその平
面図、図２（ｃ）はその回路例を示す図である。図２に
おいて、２はｐ型Ｓｉ基板、３はｎ+ 埋込層、７ｇ、７
ｈは素子分離絶縁層、１２ａはベース引出し電極、１３
ａはコレクタ引上げ層、１４ａはコレクタ、１５ａは真
性ベース、１６ａはエミッタ、１７ａはエミッタ電極、
４５ａはｎｐｎバイポーラトランジスタである。

【００４３】図２に示す本発明の第２の実施例は、本発
明をＢｉＣＭＯＳに応用した例であり、ｐ型Ｓｉ基板２
の表面にｎ+ 埋込層３を形成した基板を用いて、この上
にＣＭＯＳとｎｐｎバイポーラトランジスタを形成した
ものである。ＣＭＯＳの部分は、基板構造がｎ+ 埋込層
／ｐ型Ｓｉ基板となっている点で異なるが、その他は第
１の実施例と同一であり、ｐウエル間の接続という作用
においても図１（ａ）と同等である。但し、ｎウエル電
位の給電部４４は、後述する図２（ｃ）に示す回路図の
ようなＢｉＮＭＯＳ回路としたとき、ｎｐｎバイポーラ
トランジスタ４５ａのコレクタ電位引上げ層１３ａと共
通化できるため省略されている。

【００４４】図２（ａ）において、ｎｐｎバイポーラト
ランジスタ４５ａは、縦型バイポーラトランジスタであ
り、エミッタ電極１７ａの下にエミッタ１６ａ、真性ベ
ース１５ａ、コレクタ１４ａが位置して構成されてお
り、コレクタは、ｎ+ 埋込層３とコレクタ引上げ層１３
ａとによって金属電極に接続されて構成されている。

【００４５】なお、図２に示す本発明の第２の実施例
は、ベース引出し電極１２ａを使用した、自己整合型バ
イポーラトランジスタを例としているが、本発明が適用
されるＢｉＣＭＯＳに使用されるトランジスタは、特に
これにこだわることはなくどのような形式のバイポーラ
トランジスタであってもよい。

【００４６】図２（ａ）に示す本発明の第２の実施例の
断面構造に対応する平面図が図２（ｂ）に示されてお
り、この例は、図２（ｃ）の回路図に示すＢｉＮＭＯＳ
インバータチェーンを例としたものである。そして、図
２（ｂ）中のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−
Ｄ’、Ｅ−Ｅ’の部分をつなげたものが図２（ａ）の断
面図になる。

【００４７】図２（ｂ）において、Ａ−Ａ’の部分は、
図２（ａ）におけるｎｐｎバイポーラトランジスタ４５
ａの部分である。Ｂ−Ｂ’以下Ｅ−Ｅ’までの部分は、
前述した本発明の第１の実施例と同一のＣＭＯＳの部分
である。但し、図２（ａ）の断面図においては、図２
（ｃ）の回路図におけるｎＭＯＳＦＥＴ４１ｃ、４１ｄ
の図示が省略されている。

【００４８】この本発明の第２の実施例が第１の実施例
の図１（ｂ）と大きく相違する点は、ｎｐｎバイポーラ
トランジスタ４５ａが追加されたことと、そのためｎｐ
ｎバイポーラトランジスタとＭＯＳＦＥＴとの間に１層
目のメタル配線層５３による接続が付加された点であ
る。また、前段の出力は、２層目のメタル配線５４によ
って次段に接続されている。

【００４９】なお、前述の実施例は、ＣＭＯＳとｎｐｎ
バイポーラトランジスタとの組み合わせであったが、回
路構成によっては、例えば、ＣＭＯＳとｎｐｎバイポー
ラトランジスタとの組み合わせでも可能である。さら
に、後述するＢｉＣＭＯＳの全ての実施例は、１種のＭ
ＯＳＦＥＴとバイポーラとの組み合わせによるＢｉＭＯ
Ｓであってもよい。

【００５０】図３は本発明の第３の実施例を説明する図
であり、図３（ａ）はその断面図、図３（ｂ）はその平
面図である。図３において、８ａ、８ｂは素子分離絶縁
溝であり、他の符号は図１の場合と同一である。

【００５１】この本発明の第３の実施例は、本発明をＣ
ＭＯＳに適用した例であり、図１により説明した本発明
の第１の実施例が、図１（ａ）に示すように、ｎＭＯＳ
ＦＥＴ４１ａ、４１ｂとｐＭＯＳＦＥＴ４１ａ、４１ｂ
との間の素子分離のために浅い素子分離絶縁層７ｄのみ
を用いているのに対し、さらに深い素子分離絶縁溝８
ａ、８ｂを併用して構成したものである。

【００５２】一般に、ＣＭＯＳ構造は、ｎＭＯＳＦＥＴ
とｐＭＯＳＦＥＴとを隣合わせにして構成すると、ｐＭ
ＯＳＦＥＴのソースからｎＭＯＳＦＥＴのソースにかけ
てｐｎｐｎ構造ができ、ラッチアップが生じる恐れがあ
る。このため、ＣＭＯＳ構造は、このラッチアップが起
こらないように、この間の素子分離間隔を広くとる必要
がある。

【００５３】本発明の第３の実施例は、異種素子間の分
離に、前述した深い素子分離絶縁溝８ａ、８ｂを用いる
ことにより、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの素子
分離間隔を小さくできるようにしたものである。

【００５４】図３（ｂ）は、図３（ａ）の断面構造に対
応する平面図であり、前述した本発明の第１の実施例と
同じく図１（ｃ）の回路図に示すＣＭＯＳインバータチ
ェーンを例としたものである。図３（ｂ）において、前
述した深い素子分離絶縁溝８ａ、８ｂが素子分離絶縁溝
５５として示されている。図３（ｂ）におけるＡ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−Ｅ’の部分
をつなげたものが図３（ａ）の断面図になる。

【００５５】この本発明の第３の実施例が第１の実施例
の図１（ｂ）と大きく相違する点は、素子分離絶縁溝５
５が加わったことである。素子分離絶縁溝５５が付加さ
れたことにより、本発明の第３の実施例は、ｎＭＯＳＦ
ＥＴとｐＭＯＳＦＥＴとの間隔を図１（ｂ）に示す場合
より小さくすることができ、半導体集積回路装置の高集
積化を図ることができる。

【００５６】素子分離絶縁溝５５は、図３（ｂ）に示す
ように、並んだ複数個のｐＭＯＳＦＥＴ全体を取り囲む
ものであってもよいし、個々のｐＭＯＳＦＥＴをそれぞ
れ取り囲むものであってもよい。そして、いずれにして
も、図３（ａ）における素子分離絶縁溝８ａ、８ｂは、
一体に連続したものである。

【００５７】図４は本発明の第４の実施例を説明する図
であり、図４（ａ）はその断面図、図４（ｂ）はその平
面図である。図４において、８ｃは素子分離絶縁溝であ
り、他の符号は図３の場合と同一である。

【００５８】この本発明の第４の実施例は、本発明をＢ
ｉＣＭＯＳに応用した例であり、前述した本発明の第２
の実施例と同様にｐ型Ｓｉ基板２の表面にｎ+ 埋込層３
を形成した基板を用いて、この上にＣＭＯＳとｎｐｎバ
イポーラトランジスタとを形成したものである。

【００５９】この本発明の第４の実施例が第２の実施例
と相違する点は、ｎＭＯＳＦＥＴ４１ａ、４１ｂとｐＭ
ＯＳＦＥＴ４２ａ、４２ｂとの間の素子分離のために、
ｎ埋込層３を貫通してｐ型Ｓｉ基板２にまで達するよう
に深く形成された素子分離絶縁溝８ａ、８ｃを併用して
いる点である。この素子分離絶縁溝８ａ、８ｃを備える
ことにより、本発明の第４の実施例は、ｎＭＯＳＦＥＴ
４１ａ、４１ｂとｐＭＯＳＦＥＴ４２ａ、４２ｂとの間
の素子分離間隔を小さくすることができる。但し、図４
（ｂ）に示した平面図からも判るように、この第４の実
施例がＢｉＮＭＯＳ回路に適用するものであるため、ｐ
ＭＯＳＦＥＴ４２ａ、４２ｂが形成されるｎウエル６
ａ、６ｂとｎｐｎバイポーラトランジスタ４５ａのコレ
クタ１４ａとが同電位であってよく、そのため、ｐＭＯ
ＳＦＥＴとｎｐｎバイポーラトランジスタの間には素子
分離絶縁溝を設けていない。

【００６０】図４（ｂ）は、図４（ａ）に示す断面構造
に対応する平面図であり、前述した本発明の第２の実施
例と同様に図２（ｃ）の回路図に示すＢｉＮＭＯＳイン
バータチェーンを例としたものであり、この図には、図
４（ａ）に示した深い素子分離絶縁溝８ａ、８ｃが素子
分離絶縁溝５５として示されている。そして、図４
（ｂ）におけるＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−
Ｄ’、Ｅ−Ｅ’の部分をつなげたものが図４（ａ）に示
す断面図になる。

【００６１】そして、この本発明の第４の実施例の平面
構造が第２の実施例の図２（ｂ）と大きく相違する点
は、素子分離絶縁溝５５が加わったことである。素子分
離絶縁溝５５が付加されたことにより、本発明の第４の
実施例は、ｎＭＯＳＦＥＴ４１ａ、４１ｂとｐＭＯＳＦ
ＥＴ４２ａ、４２ｂとの間隔を、図２（ｂ）に示す場合
よりも近づけることができる。

【００６２】前述した本発明の第４の実施例は、素子分
離絶縁溝５５を並んだ複数個のｐＭＯＳＦＥＴ４２ａ、
４２ｂとｎｐｎバイポーラトランジスタ４５ａ全体を取
り囲むものとなっているが、本発明は、一対のｐＭＯＳ
ＦＥＴとｎｐｎバイポーラトランジスタとのそれぞれを
取り囲むように素子分離絶縁溝を設けるようにしてもよ
い。

【００６３】図５は本発明の第５の実施例を説明する図
であり、図５（ａ）はその断面図、図５（ｂ）はその平
面図である。図の符号は図３、図４の場合と同一であ
る。

【００６４】この本発明の第５の実施例は、本発明をＢ
ｉＣＭＯＳに応用した例であるが、前述した本発明の第
４の実施例とは違って、素子分離絶縁溝８ｂ、８ｃをｎ
ｐｎバイポーラトランジスタの素子分離にのみ用いたも
のである。

【００６５】こうしたことによる効果は、ｎｐｎバイポ
ーラトランジスタのコレクタ−基板間容量の低減にあ
る。すなわち、素子分離絶縁溝８ｂ、８ｃは、既に他の
実施例で説明したと同様に、実はｎｐｎバイポーラトラ
ンジスタの周囲を取り囲んでいるものであって、これに
より低濃度コレクタ層１４ａの下のｎ+ 埋込層３とｐ型
Ｓｉ基板２とによる接合面積を減少させ、ひいては接合
容量を下げることができる。

【００６６】図５（ｂ）は、図５（ａ）に示す断面構造
に対応する平面図であり、第２の実施例の場合と同様
に、図２（ｃ）の回路図に示すＢｉＮＭＯＳインバータ
チェーンを例としたものである。そして、図５（ｂ）に
おけるＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−
Ｅ’の部分をつなげたものが図５（ａ）に示す断面図に
なる。

【００６７】図２（ｃ）に示す回路を本発明の第５の実
施例により構成した場合、コレクタ基板容量を低減した
効果は回路性能上にはみられない。しかし、例えば、Ｅ
ＣＬ−ＣＭＯＳインターフェースを同一チップ上に作成
して、ＥＣＬ（Ｅmitter Ｃoupled Ｌogic）の入出力レ
ベルの信号を取り扱う場合には、素子分離溝を用いた構
造のｎｐｎバイポーラトランジスタをそのインターフェ
ースにも使用することになり、その回路遅延時間を大き
く短縮することができる。

【００６８】図６は本発明の第６の実施例を説明する断
面図であり、本発明をＢｉＣＭＯＳに応用した例であ
る。

【００６９】この本発明の第６の実施例は、前述した本
発明の第５の実施例に適用したｎｐｎバイポーラトラン
ジスタ４５ａに対する素子分離絶縁溝８ｂ、８ｃに加え
て、さらに、本発明の第４の実施例で説明したｐＭＯＳ
ＦＥＴ４２ａ、４２ｂに対する素子分離絶縁溝８ａをも
設けたものである。

【００７０】このような本発明の第６の実施例によれ
ば、ｎｐｎバイポーラトランジスタのコレクタ−基板間
容量の低減に加えて、ｎＭＯＳＦＥＴとｐＭＯＦＥＴと
の間の素子分離間隔を短くすることができるという効果
を奏することができる。

【００７１】図７は本発明の第７の実施例を説明する断
面図であり、本発明をＢｉＣＭＯＳに応用した例であ
る。

【００７２】この本発明の第７の実施例は、前述した本
発明の第６の実施例がｐ型Ｓｉ基板２を使用しているの
に対して、ＳＯＩ（Ｓilicon on Ｉnsulator）基板を用
いて構成したものである。すなわち、この実施例は、ｎ
+ 埋込層３の下部が全てＳｉ酸化層１８とされている基
板を使用したものであり、素子絶縁分離溝８ａ〜８ｃが
Ｓｉ酸化層１８に到達するように設けられて構成されて
いる。

【００７３】この本発明の第７の実施例は、前述の構成
により、ｎＭＯＳＦＥＴ４１ａ、４１ｂ、ｐＭＯＳＦＥ
Ｔ４２ａ、４２ｂ及びバイポーラトランジスタ４５ａ
を、それぞれ絶縁物により完全に分離することができ
る。また、ＳＯＩ基板を使用することにより、ＣＭＯＳ
におけるα線によるソフトエラーの耐量を格段に向上さ
せることができる。

【００７４】なお、この本発明の第７の実施例におい
て、ｐＭＯＳＦＥＴ４２ａ、４２ｂに対する素子分離絶
縁溝８ａを設けずに、前述した第５の実施例の場合のよ
うにｎｐｎバイポーラトランジスタ４５ａの素子分離の
ためにのみ素子分離絶縁溝８ｂ、８ｃを設けるようにし
てもよい。この場合、ｎＭＯＳＦＥＴ４１ａ、４１ｂと
ｐＭＯＳＦＥＴ４２ａ、４２ｂｓの間隔は、素子分離絶
縁溝８ａを用いた場合よりも広くなるが、α線に対する
効果は変わらない。

【００７５】前述した本発明の第１〜第７の実施例は、
ｎＭＯＳＦＥＴが形成されるｐウエルの下部にｎ型の半
導体層があり、各ｐウエルを接続するｐ+ 半導体層が設
けられているとして説明したが、逆に、本発明は、ｐＭ
ＯＳＦＥＴが形成されるｎウエルの下部にｐ型の半導体
層がある場合にも適用することができる。この場合、逆
にｎウエルを接続するｎ+ 半導体層が設けられることに
なる。

【００７６】図８はこの考えに基づいた本発明の第８の
実施例を説明する断面図である。図８において、１０ａ
〜１０ｄはｎ+ 半導体層であり、他の符号は図１の場合
と同一である。

【００７７】この本発明の本発明の第８の実施例は、本
発明をＣＭＯＳに適用した例であり、本発明の第１の実
施例における構造の半導体の導電型を全て反対導電型と
して構成したものである。

【００７８】すなわち、この本発明の第８の実施例は、
ｐ型Ｓｉ基板２上にｐＭＯＳＦＥＴ４２ａ、４２ｂを形
成するために設けられるｎウエル６ａ、６ｂ及び６ｃを
ｎ+半導体層１０ｂ及び１０ｃによって接続して構成さ
れている。

【００７９】このようなｎウエルを相互に接続するｎ+
半導体層を設ける構造は、図８のＣＭＯＳを基本形とし
て、これまでのｐウエルを相互に接続するｐ+ 半導体層
を設ける実施例である本発明の第１の実施例から第７の
実施例までのＣＭＯＳ及びＢｉＣＭＯＳに対して同様に
適用することができ、ちょうどｐ型とｎ型が逆になった
断面構造になる。

【００８０】図９は本発明の第９の実施例の構成を説明
する断面図であり、図の符号は図１の場合と同一であ
る。

【００８１】図９に示す本発明の第９の実施例は、ｎ型
Ｓｉ基板１上に２個のｎＭＯＳＦＥＴ４１ａ、４１ｂと
２個のｐＭＯＳＦＥＴ４２ａ、４２ｂとが形成されてい
る点で図１により説明した本発明の第１の実施例と同一
である。そして、この実施例においても、素子分離絶縁
層７ｂ及び７ｃの下に、図１の場合と同様にｐ+ 半導体
層９０ｂ及び９０ｃが設けられているが、この実施例で
は、ｐ+ 半導体層９０ｂ及び９０ｃとｎ型Ｓｉ基板１と
によるｐｎ接合の位置が、ｐウエル５ｃ、５ａ及び５ｂ
とｎ型Ｓｉ基板１とによるｐｎ接合の位置と同等とされ
ている。しかも、この実施例では、ｐ+ 半導体層９０ｂ
及び９０ｃは必ずｐウエルよりも不純物濃度が高いこと
が必要である。

【００８２】このｐ+ 半導体層９０ｂ及び９０ｃの不純
物濃度をｐウエルの不純物濃度より高くすることによ
り、本発明の第９の実施例は、ｐ+ 半導体層９０ｂ及び
９０ｃが前述のように厚さが薄い層であっても、この層
の抵抗率をｐウエルよりも低くすることができ、図１の
場合と同等の効果を得ることができる。

【００８３】前述した本発明の第９の実施例に示すよう
なｐウエルよりも不純物濃度が高く厚さが薄いｐ+ 半導
体層を適用する構造は、図９に示すＣＭＯＳを基本形と
して、これまでに説明した接合位置の深いｐ+ 半導体層
を備える実施例である本発明第１の実施例から第７の実
施例までのＣＭＯＳ及びＢｉＣＭＯＳの構造に対して適
用することができることはいうまでもない。

【００８４】また、逆に、ｐ型半導体層上に形成したｎ
ウエル間に、該ｎウエルよりも不純物濃度が高く接合位
置の浅いｎ+ 半導体層を設けてｎウエルの接続に使用し
てもよい。

【００８５】図１０は本発明の第１０の実施例を説明す
る断面図である。図１０において、９００はｐ+ 半導体
層であり、他の符号は図１の場合と同一である。

【００８６】図１０に示す本発明の第１０の実施例も、
ｎ型Ｓｉ基板１上に２個のｎＭＯＳＦＥＴ４１ａ、４１
ｂと２個のｐＭＯＳＦＥＴ４２ａ、４２ｂとが形成され
ている点で図１により説明した本発明の第１の実施例と
同一である。

【００８７】そして、本発明の第１０の実施例は、素子
分離絶縁層７ａ〜７ｄの下部のみならず、ｐウエル５
ｃ、５ａ及び５ｂの下部にもｐ+ 半導体層が存在してお
り、１つのｐ+ 半導体層９００が形成されている。この
場合にも、ｐウエル相互間を低抵抗で接続できるという
図１の場合と同様な効果を得ることができる。

【００８８】前述した本発明の第１０の実施例に示すよ
うなｐウエルの下部にもｐ+ 半導体層を設けた構造は、
図１０に示したＣＭＯＳを基本形として、これまでに説
明した接合位置の深いｐ+ 半導体層を備える実施例であ
る本発明第１の実施例から第７の実施例までのＣＭＯＳ
及びＢｉＣＭＯＳの構造に対して適用することができる
ことはいうまでもない。

【００８９】また、逆に、ｐ型半導体層上にｎウエルを
形成し、そのｎウエルの下部と素子分離絶縁層下部にｎ
+ 半導体層を形成した構造としてもよい。

【００９０】図１１は本発明の第１１の実施例を説明す
る断面図であり、図の符号は図１の場合と同一である。

【００９１】前述した本発明の第１〜第１０の実施例
は、ウエルの下に異なる導電型の半導体基板または埋込
層が存在する構造の半導体装置であったが、本発明の第
１１の実施例は、ウエルの下部あるいは下部の一部に、
ウエルと同一の導電型の半導体層を存在させたＣＭＯＳ
の例である。

【００９２】図１１に示す本発明第１１の実施例は、ｐ
型Ｓｉ基板２上にｎ+ 埋込層３が形成されている領域と
ｎ+ 埋込層のない領域とを混在させ、ｐ型Ｓｉ基板２側
にｐウエル５ａ〜５ｃ、ｎＭＯＳＦＥＴ４１ａ、４１ｂ
を形成し、ｎ+ 埋込層３側にｎウエル６ａ〜６ｃ、ｐＭ
ＯＳＦＥＴ４２ａ、４２ｂを形成したものである。そし
て、この実施例では、ｎＭＯＳＦＥＴ４１ｂとｐＭＯＳ
ＦＥＴ４２ａとの間の素子分離絶縁層７ｄが短いため、
ｎ+ 埋込層３はｎＭＯＳＦＥＴのｐウエル５ｂの下まで
はみ出して設けられている。

【００９３】この本発明の第１１の実施例は、ｐウエル
５ｃ、５ａ及び５ｂの下がｐ型基板になっているので、
ｐウエル５ａと５ｂとを接続するための新たな層を追加
する必要がなく、また、ｎウエル６ａ、６ｂ及び６ｃの
下が前述の実施例の場合に既に説明しているようにｎ+
埋込層であるので、やはり、ウエル間を接続する半導体
層が不要なものである。

【００９４】前述した本発明の第１１の実施例の構造
は、図１１に示したＣＭＯＳを基本形として、これに素
子分離絶縁溝やバイポーラトランジスタを組み合わせ
て、これまでに説明した接合位置の深いｐ+ 半導体層を
備える実施例である本発明第１の実施例から第７の実施
例までのＣＭＯＳ及びＢｉＣＭＯＳの構造に対して適用
することができることはいうまでもない。

【００９５】次に、前述した本発明の実施例による半導
体装置を実現するための製造方法を説明する。

【００９６】図１２は図６により説明したＢｉＣＭＯＳ
の構造を用いた製造工程の断面図であり、以下、この図
を参照して製造方法を説明する。

【００９７】（１）まず、出発材料としてｐ型Ｓｉ基板
２を用意し、その上にＳｉをｎ型化する不純物、例え
ば、Ｓｂを拡散させてｐ型Ｓｉ基板２の表面に高不純物
濃度（１０¹⁹ｃｍ~³以上）のｎ+ 埋込層３を形成し、さ
らにその上にエピタキシャルＳｉ層２１を形成する〔図
１２（ａ）〕。

【００９８】（２）次に、エピタキシャルＳｉ層２１の
表面を酸化し、表面にＳｉ酸化膜（以下、単に酸化膜と
いう）２２を形成し、さらに、その上にＳｉ窒化膜２３
を堆積する。その後、ホトリソグラフィー及びエッチン
グにより、各素子を分離するための溝２７を、ｎ+ 埋込
層３に達しない深さに設け、さらに、溝２７の内側に露
出したＳｉを酸化して溝内酸化膜２４を形成する〔図１
２（ｂ）〕。

【００９９】（３）次に、ｎＭＯＳＦＥＴ間のウエルを
接続するためのｐ型半導体層を形成するために、ｐ型層
を作らない領域のみをホトレジスト２５でマスクし、Ｓ
ｉをｐ型化する不純物をイオン打ち込み法により導入す
る。本発明の実施例では、ボロンイオン２６を打ち込
む。この場合、ボロンイオンは、ホトレジスト２５のな
い部分においても、Ｓｉ窒化膜２３の下には達せず、溝
２７の底部にのみ打ち込まれる。このときの打ち込みエ
ネルギとドーズ量とは、溝２７の底部からｎ+ 埋込層３
の上部をｐ型化することのできる値に設定される〔図１
２（ｃ）〕。

【０１００】（４）この後、ホトレジスト２５を削除
し、ｐ型Ｓｉ基板２に達する深い溝を形成した後に、そ
れぞれの溝２７に絶縁物、例えば、ＣＶＤ法によるＳｉ
酸化物を充填して、素子分離絶縁層７ａ、７ｂ、７ｃ、
７ｄ、７ｅ、７ｆ、７ｇ、７ｈ及び７ｉ、素子分離絶縁
溝８ａ、８ｂ及び８ｃを形成し、さらに、Ｓｉ窒化膜２
３を除去して、所定の領域に所定の不純物をイオン打ち
込みすることによりｎＭＯＳＦＥＴに対するｐウエル５
ｃ、５ａ及び５ｂ、ｐＭＯＳＦＥＴに対するｎウエル６
ａ、６ｂ及び６ｃを形成する。同時に、縦型バイポーラ
トランジスタをも作製するため、コレクタ引き出し層１
３ａを形成する。その後、熱処理を行うことにより、前
記ウエル及びコレクタ引き出し層を活性化すると共に、
前述でイオン打ち込みされたボロンを拡散活性化させ
て、ｐ型半導体層９ａ、９ｂ、９ｃ及び９ｄを形成する
〔図１２（ｄ）〕。

【０１０１】（５）次に、ＭＯＳＦＥＴ用のゲート酸化
膜２９を形成した後、ポリＳｉ３０を膜付けする。この
ポリＳｉ３０は、ＭＯＳＦＥＴのゲート電極とバイポー
ラトランジスタのベース引き出し電極になるものであ
る。ポリＳｉ３０の導電型は、ＭＯＳＦＥＴに対して
は、ｎ型でもｐ型でもよい。本発明の実施例のバイポー
ラトランジスタはｎｐｎであるため、ベース引き出し電
極としてはｐ型が要求される。そこでポリＳｉ３０の導
電型はｐ型とする方が簡単である。但し、ポリＳｉ３０
の導電型をＭＯＳＦＥＴではｎ型に作り分けることも可
能である〔図１２（ｅ）〕。

【０１０２】（６）ポリＳｉ３０とゲート酸化膜２９と
をホトレジストを使用し選択的にエッチングすることに
より、ＭＯＳＦＥＴのゲート電極１１ａ、１１ｂ、１１
ｃ、１１ｄ及び１１ｅとバイポーラトランジスタのベー
ス電極１２ａとを加工する。但し、この状態のベース電
極の形状はまだ完全なものではない〔図１２（ｆ）〕。

【０１０３】（７）ホトレジストを使用して選択的に不
純物イオンを打ち込む処理を複数回、少なくとも反対導
電型の半導体層を生成するための異なる不純物イオンを
打ち込む２回の処理を行うことによりＭＯＳＦＥＴのソ
ース・ドレインを形成する。これにより、ｎＭＯＳＦＥ
Ｔに対してｎ型のソース・ドレイン３２ａ、３２ｂ、３
２ｃ及び３２ｄが、ｐＭＯＳＦＥＴに対してはｐ型のソ
ース・ドレイン３３ａ、３３ｂ、３３ｃ及び３３ｄが形
成される〔図１２（ｇ）〕。

【０１０４】（８）バイポーラトランジスタの真性ベー
ス及びエミッタを形成するために層間絶縁膜３４を膜付
けし、真性ベース１５ａ及びエミッタ領域の窓あけ加工
をする。この窓３５をあけることにより、ベース引出し
電極１２ａの形状が規定される〔図１２（ｈ）〕。

【０１０５】（９）次に、真性ベース１５ａとベース引
き出し電極１２ａとの接続部３６をポリＳｉを使用して
形成し、さらに、エミッタ電極１７ａとの層間絶縁層３
７を設けた後にエミッタ電極１７ａを形成する。その
後、エミッタ電極１７ａからｎ型の不純物（例えばＡ
ｓ）を拡散させエミッタ１６ａを形成する。最後にパッ
シベーション膜３８を被着し、メタル電極３９を設ける
ことにより、図６に示す構造の半導体装置を完成させる
〔図１２（ｉ）、（ｊ）〕。

【０１０６】前述した製造工程は、本発明の第６の実施
例を製造するとして説明したが、図１２（ｃ）の工程に
おいて、イオン打ち込みのエネルギとドーズ量とを変え
れば、第９の実施例、すなわち、図９の構造を作製する
ことができる。また、図１２（ｃ）の工程におけるイオ
ン打ち込みを行わず、図１２（ｄ）の時点でイオン打ち
込みによって所定の領域に深いｐ+ 層を形成すれば、第
１０の実施例、すなわち、図１０の構造を実現すること
ができる。

【０１０７】また、図１２による製造方法の説明では、
素子分離絶縁層（７ａ〜７ｉ）の形成方法として、エッ
チングによってＳｉの中に溝を作り、そこに酸化膜等の
絶縁物を充填する方法を示したが、本発明は、既に知ら
れているように、ＬＯＣＯＳ（Ｌocal Ｏxidation of
Ｓilicon）法を用いることもできる。この場合、ＬＯＣ
ＯＳ酸化する前に、所望の領域にボロンをイオン打ち込
みすることによって、ウエルを接続するためのｐ型半導
体層を形成することができる。

【０１０８】

【発明の効果】以上説明したように本発明によれば次の
ような効果を得ることができる。

【０１０９】同種の素子の間の絶縁層の下に、素子を形
成するウエルと同じ導電型の半導体層を、ウエルと該ウ
エルと異なる導電型の半導体層との接合位置よりも深く
設けることにより、その半導体層の抵抗値を下げること
ができ、かつ、ウエル間を電気的に接続することができ
るため、ウエル電位を共通にすることができる。

【０１１０】この結果、素子の特性の均一化を図ること
できる。

【０１１１】この構造は、素子が形成されるウエルを浅
く形成することが可能であるため、ウエルの横方向の広
がりを抑えることができ、異種間の素子分離幅も短くす
ることが可能になる。

【０１１２】また、素子間絶縁層の下に、ウエルと同じ
導電型であり、かつ、ウエルよりも抵抗率の小さい半導
体層を設けることにより、前述と同様な効果を得ること
ができる。

【０１１３】また、ウエルと同じ導電型であり、かつウ
エルよりも抵抗率の小さい半導体層を素子間絶縁層の下
に設けるばかりでなく、ウエルの下部にまで引き延ばし
た場合にも、同様な効果を得ることができる。

【０１１４】また、素子間の分離溝を溝加工した後に、
イオン打ち込み法等で所定の領域にウエルと同種の導電
型を与える不純物を導入し、そのイオン打ち込みのエネ
ルギ、ドーズ量の条件を適宜設定することにより、絶縁
層の下にウエルと同じ導電型の半導体層を、ウエルと該
ウエルと異なる導電型の半導体層との接合位置よりも深
く、あるいは、ウエルよりも抵抗率を小さくして設ける
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する図である。

【図２】本発明の第２の実施例を説明する図である。

【図３】本発明の第３の実施例を説明する図である。

【図４】本発明の第４の実施例を説明する図である。

【図５】本発明の第５の実施例を説明する図である。

【図６】本発明の第６の実施例を説明する図である。

【図７】本発明の第７の実施例を説明する図である。

【図８】本発明の第８の実施例を説明する図である。

【図９】本発明の第９の実施例を説明する図である。

【図１０】本発明の第１０の実施例を説明する図であ
る。

【図１１】本発明の第１１の実施例を説明する図であ
る。

【図１２】本発明の第６の実施例を説明する図である。

【符号の説明】

５ａ〜５ｃｐウエル６ａ〜６ｃｎウエル７ａ〜７ｉ素子分離絶縁層、９ａ〜９ｄ、９０ａ〜９０ｄ、９００ｐ＋層、４１ａ、４１ｂｎＭＯＳＦＥＴ４２ａ、４２ｂｐＭＯＳＦＥＴ４５ａバイポーラトランジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【０００２】

【０００７】

【００１４】

【００１９】

【００２４】

【００２５】図１〜図４は本発明の第１の実施例を説明
する図であり、図１はその断面図、図２はその平面図、
図３はその回路例を示す図、図４は応用例を示すマイク
ロプロセッサのブロック図である。図１〜図４におい
て、１はｎ型シリコン基板、５ａ〜５ｃはｐウエル、６
ａ〜６ｃはｎウエル、７ａ〜７ｆ、７ｉは素子分離絶縁
層、９ａ〜９ｄはｐ+ 半導体層、１１ａ〜１１ｄはゲー
ト電極、３９はメタル電極、４１ａ、４１ｂはｎＭＯＳ
ＦＥＴ、４２ａ、４２ｂはｐＭＯＳＦＥＴ、４３、４４
は給電部である。

【００２６】図１〜図４に示す本発明の第１の実施例
は、図１に示すように、ｎ型シリコン（以下、Ｓｉと記
す）基板１上に複数個（図では２個）のｎＭＯＳＦＥＴ
４１ａ、４１ｂ及び複数個（図では２個）のｐＭＯＳＦ
ＥＴ４２ａ、４２ｂを形成したものである。そして、ｎ
ＭＯＳＦＥＴ４１ａ、４１ｂが形成されるｐウエルに対
するウエル電位の給電部４３及びｐＭＯＳＦＥＴ４２
ａ、４２ｂが形成されるｎウエルに対するウエル電位の
給電部４４が設けられている。

【００３２】一般に、ＣＭＯＳは、複数の同種のＭＯＳ
ＦＥＴを１つの大きなウエルに形成し、しかも、ウエル
抵抗を低く保ちラッチアップを防止するために深いウエ
ルを使用するが、本発明の第１の実施例は、図１の断面
図に示すようにその必要はなく、ウエルの横方向の広が
りを抑えることができるため、異種素子間の分離幅も短
くすることができる。

【００３３】図２は、図１の断面構造に対応する平面図
であり、図３の回路図に示すＣＭＯＳインバータチェー
ンを例としたものである。そして、図２に示すＡ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−Ｅ’の部分
をつなげたものが図１に示す断面図になる。

【００３４】図２において、太い直線５１で囲まれた領
域は、ＭＯＳＦＥＴ、給電部等が形成されたアクティブ
領域であり、それ以外の領域が、素子分離絶縁層で覆わ
れた領域である。

【００３５】そして、Ａ−Ａ’の部分は、図１における
ｎウエル電位の給電部４４である。ｎウエル電位の給電
部４４とｐＭＯＳＦＥＴ４２ｂのソースとは、同電位に
するために、１層目のメタル配線層５３によって接続さ
れている。Ｂ−Ｂ’の部分は、２個のｐＭＯＳＦＥＴを
横切っており、図１に示すｐＭＯＳＦＥＴ４２ｂ、４２
ａに対応する。

【００３６】同様に、Ｄ−Ｄ’の部分は、２個のｎＭＯ
ＳＦＥＴを横切っており、図１に示すｎＭＯＳＦＥＴ４
１ｂ、４１ａに対応している。また、Ｅ−Ｅ’の部分
は、ｐウエル電位の給電部４３であり、この部分はｎＭ
ＯＳＦＥＴ４１ａのソースに接続されている。折線とな
っているＣ−Ｃ’の部分は、図１におけるｐＭＯＳＦＥ
Ｔ４２ａとｎＭＯＳＦＥＴ４１ｂとの間の部分に相当す
る。

【００４０】図４は、前述した本発明の第１の実施例に
よる半導体集積回路を使用した応用例を示すマイクロプ
ロセッサのブロック図である。

【００４２】図５〜図７は本発明の第２の実施例を説明
する図であり、図５はその断面図、図６はその平面図、
図７はその回路例を示す図である。図５〜図７におい
て、２はｐ型Ｓｉ基板、３はｎ+ 埋込層、７ｇ、７ｈは
素子分離絶縁層、１２ａはベース引出し電極、１３ａは
コレクタ引上げ層、１４ａはコレクタ、１５ａは真性ベ
ース、１６ａはエミッタ、１７ａはエミッタ電極、４５
ａはｎｐｎバイポーラトランジスタである。

【００４３】図５〜図７に示す本発明の第２の実施例
は、本発明をＢｉＣＭＯＳに応用した例であり、ｐ型Ｓ
ｉ基板２の表面にｎ+ 埋込層３を形成した基板を用い
て、この上にＣＭＯＳとｎｐｎバイポーラトランジスタ
を形成したものである。ＣＭＯＳの部分は、基板構造が
ｎ+ 埋込層／ｐ型Ｓｉ基板となっている点で異なるが、
その他は第１の実施例と同一であり、ｐウエル間の接続
という作用においても図１と同等である。但し、ｎウエ
ル電位の給電部４４は、後述する図７に示す回路図のよ
うなＢｉＮＭＯＳ回路としたとき、ｎｐｎバイポーラト
ランジスタ４５ａのコレクタ電位引上げ層１３ａと共通
化できるため省略されている。

【００４４】図５において、ｎｐｎバイポーラトランジ
スタ４５ａは、縦型バイポーラトランジスタであり、エ
ミッタ電極１７ａの下にエミッタ１６ａ、真性ベース１
５ａ、コレクタ１４ａが位置して構成されており、コレ
クタは、ｎ+ 埋込層３とコレクタ引上げ層１３ａとによ
って金属電極に接続されて構成されている。

【００４５】なお、図５〜図７に示す本発明の第２の実
施例は、ベース引出し電極１２ａを使用した、自己整合
型バイポーラトランジスタを例としているが、本発明が
適用されるＢｉＣＭＯＳに使用されるトランジスタは、
特にこれにこだわることはなくどのような形式のバイポ
ーラトランジスタであってもよい。

【００４６】図５に示す本発明の第２の実施例の断面構
造に対応する平面図が図６に示されており、この例は、
図７の回路図に示すＢｉＮＭＯＳインバータチェーンを
例としたものである。そして、図６中のＡ−Ａ’、Ｂ−
Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−Ｅ’の部分をつなげた
ものが図５の断面図になる。

【００４７】図６において、Ａ−Ａ’の部分は、図５に
おけるｎｐｎバイポーラトランジスタ４５ａの部分であ
る。Ｂ−Ｂ’以下Ｅ−Ｅ’までの部分は、前述した本発
明の第１の実施例と同一のＣＭＯＳの部分である。但
し、図５の断面図においては、図７の回路図におけるｎ
ＭＯＳＦＥＴ４１ｃ、４１ｄの図示が省略されている。

【００４８】この本発明の第２の実施例が第１の実施例
の図２と大きく相違する点は、ｎｐｎバイポーラトラン
ジスタ４５ａが追加されたことと、そのためｎｐｎバイ
ポーラトランジスタとＭＯＳＦＥＴとの間に１層目のメ
タル配線層５３による接続が付加された点である。ま
た、前段の出力は、２層目のメタル配線５４によって次
段に接続されている。

【００５０】図８、図９は本発明の第３の実施例を説明
する図であり、図８はその断面図、図９はその平面図で
ある。図８、図９において、８ａ、８ｂは素子分離絶縁
溝であり、他の符号は図１〜図４の場合と同一である。

【００５１】この本発明の第３の実施例は、本発明をＣ
ＭＯＳに適用した例であり、図１〜図４により説明した
本発明の第１の実施例が、図１に示すように、ｎＭＯＳ
ＦＥＴ４１ａ、４１ｂとｐＭＯＳＦＥＴ４１ａ、４１ｂ
との間の素子分離のために浅い素子分離絶縁層７ｄのみ
を用いているのに対し、さらに深い素子分離絶縁溝８
ａ、８ｂを併用して構成したものである。

【００５４】図９は、図８の断面構造に対応する平面図
であり、前述した本発明の第１の実施例と同じく図３の
回路図に示すＣＭＯＳインバータチェーンを例としたも
のである。図９において、前述した深い素子分離絶縁溝
８ａ、８ｂが素子分離絶縁溝５５として示されている。
図９におけるＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−
Ｄ’、Ｅ−Ｅ’の部分をつなげたものが図８の断面図に
なる。

【００５５】この本発明の第３の実施例が第１の実施例
の図２と大きく相違する点は、素子分離絶縁溝５５が加
わったことである。素子分離絶縁溝５５が付加されたこ
とにより、本発明の第３の実施例は、ｎＭＯＳＦＥＴと
ｐＭＯＳＦＥＴとの間隔を図２に示す場合より小さくす
ることができ、半導体集積回路装置の高集積化を図るこ
とができる。

【００５６】素子分離絶縁溝５５は、図９に示すよう
に、並んだ複数個のｐＭＯＳＦＥＴ全体を取り囲むもの
であってもよいし、個々のｐＭＯＳＦＥＴをそれぞれ取
り囲むものであってもよい。そして、いずれにしても、
図８における素子分離絶縁溝８ａ、８ｂは、一体に連続
したものである。

【００５７】図１０、図１１は本発明の第４の実施例を
説明する図であり、図１０はその断面図、図１１はその
平面図である。図１０、図１１において、８ｃは素子分
離絶縁溝であり、他の符号は図８、図９の場合と同一で
ある。

【００５９】この本発明の第４の実施例が第２の実施例
と相違する点は、ｎＭＯＳＦＥＴ４１ａ、４１ｂとｐＭ
ＯＳＦＥＴ４２ａ、４２ｂとの間の素子分離のために、
ｎ埋込層３を貫通してｐ型Ｓｉ基板２にまで達するよう
に深く形成された素子分離絶縁溝８ａ、８ｃを併用して
いる点である。この素子分離絶縁溝８ａ、８ｃを備える
ことにより、本発明の第４の実施例は、ｎＭＯＳＦＥＴ
４１ａ、４１ｂとｐＭＯＳＦＥＴ４２ａ、４２ｂとの間
の素子分離間隔を小さくすることができる。但し、図１
１に示した平面図からも判るように、この第４の実施例
がＢｉＮＭＯＳ回路に適用するものであるため、ｐＭＯ
ＳＦＥＴ４２ａ、４２ｂが形成されるｎウエル６ａ、６
ｂとｎｐｎバイポーラトランジスタ４５ａのコレクタ１
４ａとが同電位であってよく、そのため、ｐＭＯＳＦＥ
Ｔとｎｐｎバイポーラトランジスタの間には素子分離絶
縁溝を設けていない。

【００６０】図１１は、図１０に示す断面構造に対応す
る平面図であり、前述した本発明の第２の実施例と同様
に図７の回路図に示すＢｉＮＭＯＳインバータチェーン
を例としたものであり、この図には、図１０に示した深
い素子分離絶縁溝８ａ、８ｃが素子分離絶縁溝５５とし
て示されている。そして、図１１におけるＡ−Ａ’、Ｂ
−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−Ｅ’の部分をつなげ
たものが図１０に示す断面図になる。

【００６１】そして、この本発明の第４の実施例の平面
構造が第２の実施例の図６と大きく相違する点は、素子
分離絶縁溝５５が加わったことである。素子分離絶縁溝
５５が付加されたことにより、本発明の第４の実施例
は、ｎＭＯＳＦＥＴ４１ａ、４１ｂとｐＭＯＳＦＥＴ４
２ａ、４２ｂとの間隔を、図６に示す場合よりも近づけ
ることができる。

【００６３】図１２、図１３は本発明の第５の実施例を
説明する図であり、図１２はその断面図、図１３はその
平面図である。図の符号は図８、図９、図１０、図１１
の場合と同一である。

【００６６】図１３は、図１２に示す断面構造に対応す
る平面図であり、第２の実施例の場合と同様に、図７の
回路図に示すＢｉＮＭＯＳインバータチェーンを例とし
たものである。そして、図１３におけるＡ−Ａ’、Ｂ−
Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−Ｅ’の部分をつなげた
ものが図１２に示す断面図になる。

【００６７】図７に示す回路を本発明の第５の実施例に
より構成した場合、コレクタ基板容量を低減した効果は
回路性能上にはみられない。しかし、例えば、ＥＣＬ−
ＣＭＯＳインターフェースを同一チップ上に作成して、
ＥＣＬ（Ｅmitter ＣoupledＬogic）の入出力レベルの
信号を取り扱う場合には、素子分離溝を用いた構造のｎ
ｐｎバイポーラトランジスタをそのインターフェースに
も使用することになり、その回路遅延時間を大きく短縮
することができる。

【００６８】図１４は本発明の第６の実施例を説明する
断面図であり、本発明をＢｉＣＭＯＳに応用した例であ
る。

【００７１】図１５は本発明の第７の実施例を説明する
断面図であり、本発明をＢｉＣＭＯＳに応用した例であ
る。

【００７６】図１６はこの考えに基づいた本発明の第８
の実施例を説明する断面図である。図１６において、１
０ａ〜１０ｄはｎ+ 半導体層であり、他の符号は図１の
場合と同一である。

【００７９】このようなｎウエルを相互に接続するｎ+
半導体層を設ける構造は、図１６のＣＭＯＳを基本形と
して、これまでのｐウエルを相互に接続するｐ+ 半導体
層を設ける実施例である本発明の第１の実施例から第７
の実施例までのＣＭＯＳ及びＢｉＣＭＯＳに対して同様
に適用することができ、ちょうどｐ型とｎ型が逆になっ
た断面構造になる。

【００８０】図１７は本発明の第９の実施例の構成を説
明する断面図であり、図の符号は図１〜図４の場合と同
一である。

【００８１】図１７に示す本発明の第９の実施例は、ｎ
型Ｓｉ基板１上に２個のｎＭＯＳＦＥＴ４１ａ、４１ｂ
と２個のｐＭＯＳＦＥＴ４２ａ、４２ｂとが形成されて
いる点で図１〜図４により説明した本発明の第１の実施
例と同一である。そして、この実施例においても、素子
分離絶縁層７ｂ及び７ｃの下に、図１〜図４の場合と同
様にｐ+ 半導体層９０ｂ及び９０ｃが設けられている
が、この実施例では、ｐ+ 半導体層９０ｂ及び９０ｃと
ｎ型Ｓｉ基板１とによるｐｎ接合の位置が、ｐウエル５
ｃ、５ａ及び５ｂとｎ型Ｓｉ基板１とによるｐｎ接合の
位置と同等とされている。しかも、この実施例では、ｐ
+ 半導体層９０ｂ及び９０ｃは必ずｐウエルよりも不純
物濃度が高いことが必要である。

【００８２】このｐ+ 半導体層９０ｂ及び９０ｃの不純
物濃度をｐウエルの不純物濃度より高くすることによ
り、本発明の第９の実施例は、ｐ+ 半導体層９０ｂ及び
９０ｃが前述のように厚さが薄い層であっても、この層
の抵抗率をｐウエルよりも低くすることができ、図１〜
図４の場合と同等の効果を得ることができる。

【００８３】前述した本発明の第９の実施例に示すよう
なｐウエルよりも不純物濃度が高く厚さが薄いｐ+ 半導
体層を適用する構造は、図１７に示すＣＭＯＳを基本形
として、これまでに説明した接合位置の深いｐ+ 半導体
層を備える実施例である本発明第１の実施例から第７の
実施例までのＣＭＯＳ及びＢｉＣＭＯＳの構造に対して
適用することができることはいうまでもない。

【００８５】図１８は本発明の第１０の実施例を説明す
る断面図である。図１８において、９００はｐ+ 半導体
層であり、他の符号は図１〜図４の場合と同一である。

【００８６】図１８に示す本発明の第１０の実施例も、
ｎ型Ｓｉ基板１上に２個のｎＭＯＳＦＥＴ４１ａ、４１
ｂと２個のｐＭＯＳＦＥＴ４２ａ、４２ｂとが形成され
ている点で図１〜図４により説明した本発明の第１の実
施例と同一である。

【００８７】そして、本発明の第１０の実施例は、素子
分離絶縁層７ａ〜７ｄの下部のみならず、ｐウエル５
ｃ、５ａ及び５ｂの下部にもｐ+ 半導体層が存在してお
り、１つのｐ+ 半導体層９００が形成されている。この
場合にも、ｐウエル相互間を低抵抗で接続できるという
図１〜図４の場合と同様な効果を得ることができる。

【００８８】前述した本発明の第１０の実施例に示すよ
うなｐウエルの下部にもｐ+ 半導体層を設けた構造は、
図１８に示したＣＭＯＳを基本形として、これまでに説
明した接合位置の深いｐ+ 半導体層を備える実施例であ
る本発明第１の実施例から第７の実施例までのＣＭＯＳ
及びＢｉＣＭＯＳの構造に対して適用することができる
ことはいうまでもない。

【００９０】図１９は本発明の第１１の実施例を説明す
る断面図であり、図の符号は図１〜図４の場合と同一で
ある。

【００９２】図１９に示す本発明第１１の実施例は、ｐ
型Ｓｉ基板２上にｎ+ 埋込層３が形成されている領域と
ｎ+ 埋込層のない領域とを混在させ、ｐ型Ｓｉ基板２側
にｐウエル５ａ〜５ｃ、ｎＭＯＳＦＥＴ４１ａ、４１ｂ
を形成し、ｎ+ 埋込層３側にｎウエル６ａ〜６ｃ、ｐＭ
ＯＳＦＥＴ４２ａ、４２ｂを形成したものである。そし
て、この実施例では、ｎＭＯＳＦＥＴ４１ｂとｐＭＯＳ
ＦＥＴ４２ａとの間の素子分離絶縁層７ｄが短いため、
ｎ+ 埋込層３はｎＭＯＳＦＥＴのｐウエル５ｂの下まで
はみ出して設けられている。

【００９４】前述した本発明の第１１の実施例の構造
は、図１９に示したＣＭＯＳを基本形として、これに素
子分離絶縁溝やバイポーラトランジスタを組み合わせ
て、これまでに説明した接合位置の深いｐ+ 半導体層を
備える実施例である本発明第１の実施例から第７の実施
例までのＣＭＯＳ及びＢｉＣＭＯＳの構造に対して適用
することができることはいうまでもない。

【００９６】図１２は図１４により説明したＢｉＣＭＯ
Ｓの構造を用いた製造工程の断面図であり、以下、この
図を参照して製造方法を説明する。

【００９７】（１）まず、出発材料としてｐ型Ｓｉ基板
２を用意し、その上にＳｉをｎ型化する不純物、例え
ば、Ｓｂを拡散させてｐ型Ｓｉ基板２の表面に高不純物
濃度（１０¹⁹ｃｍ~³以上）のｎ+ 埋込層３を形成し、さ
らにその上にエピタキシャルＳｉ層２１を形成する〔図
２０〕。

【００９８】（２）次に、エピタキシャルＳｉ層２１の
表面を酸化し、表面にＳｉ酸化膜（以下、単に酸化膜と
いう）２２を形成し、さらに、その上にＳｉ窒化膜２３
を堆積する。その後、ホトリソグラフィー及びエッチン
グにより、各素子を分離するための溝２７を、ｎ+ 埋込
層３に達しない深さに設け、さらに、溝２７の内側に露
出したＳｉを酸化して溝内酸化膜２４を形成する〔図２
１〕。

【００９９】（３）次に、ｎＭＯＳＦＥＴ間のウエルを
接続するためのｐ型半導体層を形成するために、ｐ型層
を作らない領域のみをホトレジスト２５でマスクし、Ｓ
ｉをｐ型化する不純物をイオン打ち込み法により導入す
る。本発明の実施例では、ボロンイオン２６を打ち込
む。この場合、ボロンイオンは、ホトレジスト２５のな
い部分においても、Ｓｉ窒化膜２３の下には達せず、溝
２７の底部にのみ打ち込まれる。このときの打ち込みエ
ネルギとドーズ量とは、溝２７の底部からｎ+ 埋込層３
の上部をｐ型化することのできる値に設定される〔図２
２〕。

【０１００】（４）この後、ホトレジスト２５を削除
し、ｐ型Ｓｉ基板２に達する深い溝を形成した後に、そ
れぞれの溝２７に絶縁物、例えば、ＣＶＤ法によるＳｉ
酸化物を充填して、素子分離絶縁層７ａ、７ｂ、７ｃ、
７ｄ、７ｅ、７ｆ、７ｇ、７ｈ及び７ｉ、素子分離絶縁
溝８ａ、８ｂ及び８ｃを形成し、さらに、Ｓｉ窒化膜２
３を除去して、所定の領域に所定の不純物をイオン打ち
込みすることによりｎＭＯＳＦＥＴに対するｐウエル５
ｃ、５ａ及び５ｂ、ｐＭＯＳＦＥＴに対するｎウエル６
ａ、６ｂ及び６ｃを形成する。同時に、縦型バイポーラ
トランジスタをも作製するため、コレクタ引き出し層１
３ａを形成する。その後、熱処理を行うことにより、前
記ウエル及びコレクタ引き出し層を活性化すると共に、
前述でイオン打ち込みされたボロンを拡散活性化させ
て、ｐ型半導体層９ａ、９ｂ、９ｃ及び９ｄを形成する
〔図２３〕。

【０１０１】（５）次に、ＭＯＳＦＥＴ用のゲート酸化
膜２９を形成した後、ポリＳｉ３０を膜付けする。この
ポリＳｉ３０は、ＭＯＳＦＥＴのゲート電極とバイポー
ラトランジスタのベース引き出し電極になるものであ
る。ポリＳｉ３０の導電型は、ＭＯＳＦＥＴに対して
は、ｎ型でもｐ型でもよい。本発明の実施例のバイポー
ラトランジスタはｎｐｎであるため、ベース引き出し電
極としてはｐ型が要求される。そこでポリＳｉ３０の導
電型はｐ型とする方が簡単である。但し、ポリＳｉ３０
の導電型をＭＯＳＦＥＴではｎ型に作り分けることも可
能である〔図２４〕。

【０１０２】（６）ポリＳｉ３０とゲート酸化膜２９と
をホトレジストを使用し選択的にエッチングすることに
より、ＭＯＳＦＥＴのゲート電極１１ａ、１１ｂ、１１
ｃ、１１ｄ及び１１ｅとバイポーラトランジスタのベー
ス電極１２ａとを加工する。但し、この状態のベース電
極の形状はまだ完全なものではない〔図２５〕。

【０１０３】（７）ホトレジストを使用して選択的に不
純物イオンを打ち込む処理を複数回、少なくとも反対導
電型の半導体層を生成するための異なる不純物イオンを
打ち込む２回の処理を行うことによりＭＯＳＦＥＴのソ
ース・ドレインを形成する。これにより、ｎＭＯＳＦＥ
Ｔに対してｎ型のソース・ドレイン３２ａ、３２ｂ、３
２ｃ及び３２ｄが、ｐＭＯＳＦＥＴに対してはｐ型のソ
ース・ドレイン３３ａ、３３ｂ、３３ｃ及び３３ｄが形
成される〔図２６〕。

【０１０４】（８）バイポーラトランジスタの真性ベー
ス及びエミッタを形成するために層間絶縁膜３４を膜付
けし、真性ベース１５ａ及びエミッタ領域の窓あけ加工
をする。この窓３５をあけることにより、ベース引出し
電極１２ａの形状が規定される〔図２７〕。

【０１０５】（９）次に、真性ベース１５ａとベース引
き出し電極１２ａとの接続部３６をポリＳｉを使用して
形成し、さらに、エミッタ電極１７ａとの層間絶縁層３
７を設けた後にエミッタ電極１７ａを形成する。その
後、エミッタ電極１７ａからｎ型の不純物（例えばＡ
ｓ）を拡散させエミッタ１６ａを形成する。最後にパッ
シベーション膜３８を被着し、メタル電極３９を設ける
ことにより、図１４に示す構造の半導体装置を完成させ
る〔図２８、図２９〕。

【０１０６】前述した製造工程は、本発明の第６の実施
例を製造するとして説明したが、図２２の工程におい
て、イオン打ち込みのエネルギとドーズ量とを変えれ
ば、第９の実施例、すなわち、図１７の構造を作製する
ことができる。また、図２２の工程におけるイオン打ち
込みを行わず、図２３の時点でイオン打ち込みによって
所定の領域に深いｐ+ 層を形成すれば、第１０の実施
例、すなわち、図１８の構造を実現することができる。

【０１０８】

【０１１４】また、素子間の分離溝を溝加工した後に、
イオン打ち込み法等で所定の領域にウエルと同種の導電
型を与える不純物を導入し、そのイオン打ち込みのエネ
ルギ、ドーズ量の条件を適宜設定することにより、絶縁
層の下にウエルと同じ導電型の半導体層を、ウエルと該
ウエルと異なる導電型の半導体層との接合位置よりも深
く、あるいは、ウエルよりも抵抗率を小さくして設ける
ことができる。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する図である。

【図２】本発明の第１の実施例を説明する図である。

【図３】本発明の第１の実施例を説明する図である。

【図４】本発明の第１の実施例を説明する図である。

【図５】本発明の第２の実施例を説明する図である。

【図６】本発明の第２の実施例を説明する図である。

【図７】本発明の第２の実施例を説明する図である。

【図８】本発明の第３の実施例を説明する図である。

【図９】本発明の第３の実施例を説明する図である。

【図１０】本発明の第４の実施例を説明する図である。

【図１１】本発明の第４の実施例を説明する図である。

【図１２】本発明の第５の実施例を説明する図である。

【図１３】本発明の第５の実施例を説明する図である。

【図１４】本発明の第６の実施例を説明する図である。

【図１５】本発明の第７の実施例を説明する図である。

【図１６】本発明の第８の実施例を説明する図である。

【図１７】本発明の第９の実施例を説明する図である。

【図１８】本発明の第１０の実施例を説明する図であ
る。

【図１９】本発明の第１１の実施例を説明する図であ
る。

【図２０】本発明の第６の実施例の製造工程を説明する
図である。

【図２１】本発明の第６の実施例の製造工程を説明する
図である。

【図２２】本発明の第６の実施例の製造工程を説明する
図である。

【図２３】本発明の第６の実施例の製造工程を説明する
図である。

【図２４】本発明の第６の実施例の製造工程を説明する
図である。

【図２５】本発明の第６の実施例の製造工程を説明する
図である。

【図２６】本発明の第６の実施例の製造工程を説明する
図である。

【図２７】本発明の第６の実施例の製造工程を説明する
図である。

【図２８】本発明の第６の実施例の製造工程を説明する
図である。

【図２９】本発明の第６の実施例の製造工程を説明する
図である。

【符号の説明】５ａ〜５ｃｐウエル６ａ〜６ｃｎウエル７ａ〜７ｉ素子分離絶縁層、９ａ〜９ｄ、９０ａ〜９０ｄ、９００ｐ＋層、４１ａ、４１ｂｎＭＯＳＦＥＴ４２ａ、４２ｂｐＭＯＳＦＥＴ４５ａバイポーラトランジスタ

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図３】

【図２】

【図４】

【図５】

【図６】

【図２０】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図２１】

【図１２】

【図１４】

【図２２】

【図１３】

【図１５】

【図１６】

【図２３】

【図１７】

【図１８】

【図２４】

【図１９】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

───────────────────────────────────────────────────── フロントページの続き (72)発明者長野隆洋茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者南正隆茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者松崎望茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】電界効果型半導体素子を含む半導体集積
回路装置において、半導体基板上に、該半導体基板とは
異なる導電型の複数個のウエル内に形成した複数個の絶
縁ゲート電界効果トランジスタと、前記複数個のウエル
を接続する半導体層であって、前記ウエルと同一導電型
で、前記半導体基板との接合部が、前記ウエルと前記半
導体基板との接合部と同一平面にない半導体層と、前記
半導体基板と同一導電型の複数個のウエル内に形成した
複数個の絶縁ゲート電界効果トランジスタとを備えるこ
とを特徴とする半導体集積回路装置。
【請求項２】電界効果型半導体素子を含む半導体集積
回路装置において、半導体基板上に、該半導体基板とは
異なる導電型の複数個のウエル内に形成した複数個の絶
縁ゲート電界効果トランジスタと、前記複数個のウエル
を接続する半導体層であって、前記ウエルと同一導電型
で、前記半導体基板とのｐｎ接合部が、前記ウエルと前
記半導体基板との接合部と同一平面にない半導体層と、
バイポーラトランジスタとを備えることを特徴とする半
導体集積回路装置。
【請求項３】電界効果型半導体素子を含む半導体集積
回路装置において、半導体基板上に、該半導体基板とは
異なる導電型の複数個のウエル内に形成した複数個の絶
縁ゲート電界効果トランジスタと、前記複数個のウエル
を接続する半導体層であって、前記ウエルと同一導電型
で、前記半導体基板との接合部が、前記ウエルと前記半
導体基板との接合部と同一平面にない半導体層と、前記
半導体基板と同一導電型の複数個のウエル内に形成した
複数個の絶縁ゲート電界効果トランジスタと、バイポー
ラトランジスタとを備えることを特徴とする半導体集積
回路装置。
【請求項４】前記半導体基板とは異なる導電型の複数
個のウエル内に形成した複数個の絶縁ゲート電界効果ト
ランジスタと前記半導体基板と同一導電型の複数個のウ
エル内に形成した複数個の絶縁ゲート電界効果トランジ
スタとの間に、前記半導体基板とは異なる導電型の複数
個のウエルの表面からの深さよりも深い位置に達する絶
縁分離層を備えたことを特徴とする請求項２または３記
載の半導体集積回路装置。
【請求項５】前記半導体基板とは異なる導電型の複数
個のウエル内に形成した複数個の絶縁ゲート電界効果ト
ランジスタまたは前記半導体基板と同一導電型の複数個
のウエル内に形成した複数個の絶縁ゲート電界効果トラ
ンジスタと、前記バイポーラトランジスタとの間に、前
記半導体基板とは異なる導電型の複数個のウエルの表面
からの深さよりも深い位置に達する絶縁分離層を備えた
ことを特徴とする請求項３記載の半導体集積回路装置。
【請求項６】前記半導体基板とは異なる導電型の複数
個のウエル内に形成した複数個の絶縁ゲート電界効果ト
ランジスタと、前記半導体基板と同一導電型の複数個の
ウエル内に形成した複数個の絶縁ゲート電界効果トラン
ジスタと、前記バイポーラトランジスタとのそれぞれ間
に、前記半導体基板とは異なる導電型の複数個のウエル
の表面からの深さよりも深い位置に達する絶縁分離層を
備えたことを特徴とする請求項３記載の半導体集積回路
装置。
【請求項７】前記半導体基板の下部に、前記深い位置
に達する絶縁分離層に接する絶縁層を備えることを特徴
とする請求項４、５または６記載の半導体集積回路装
置。
【請求項８】前記複数個のウエルを接続する半導体層
は、前記半導体基板との接合部が、前記ウエルと前記半
導体基板との接合部より深い位置となるように形成され
ていることを特徴とする請求項１ないし７のうち１記載
の半導体集積回路装置。
【請求項９】前記複数個のウエルを接続する半導体層
は、ウエルより高不純物濃度に形成されていることを特
徴とする請求項１ないし７のうち１記載の半導体集積回
路装置。
【請求項１０】前記複数個のウエルを接続する半導体
層は、ウエルより低抵抗率の半導体層であることを特徴
とする請求項１ないし７のうち１記載の半導体集積回路
装置。
【請求項１１】前記複数個のウエルを接続する半導体
層は、素子間を分離するために、半導体基板表面から、
前記ウエルと該ウエルと反対導電型の半導体基板の接合
位置より浅く設けられた素子分離絶縁層の下部に設けら
れることを特徴とする請求項１ないし１０のうち１記載
の半導体集積回路装置。
【請求項１２】前記半導体基板とは異なる導電型の複
数個のウエルの前記半導体基板に接する部分が他の部分
より高不純物濃度とされていることを特徴とする請求項
１ないし１１のうち１記載の半導体集積回路装置。
【請求項１３】半導体基板の表面に、異なる導電型の
半導体層が混在しており、それぞれの半導体層上に、そ
の半導体層と同一の導電型の複数個のウエル内に形成さ
れた複数個の絶縁ゲート電界効果トランジスタを備える
ことを特徴とする半導体集積回路装置。
【請求項１４】請求項１ないし１３のうち１記載の半
導体集積回路装置を使用して構成したことを特徴とする
たマイクロプロセッサ。
【請求項１５】請求項１ないし１３のうち１記載の半
導体集積回路装置を使用して構成したことを特徴とする
半導体メモリ。
【請求項１６】半導体基板または単一の導電型の埋込
層を有するエピタキシャル半導体基板の表面に溝を形成
した後に、前記半導体基板または埋込層と異なる導電型
を与える不純物を前記溝の底に導入することを特徴とす
る半導体集積回路装置の製造方法。