TW511276B - Semiconductor device and its production method - Google Patents

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conductive type
shallow
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Hiroshi Iwata
Akihide Shibata
Seizo Kakimoto
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Sharp Kk
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Description

511276 A7 B7 五、發明説明（ 發明領域 本發明與如下之半導體裝置有關，該半導體裝置包含： MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 等電場效果晶體；以及元件分隔區域。更詳細而言，該半 導體裝置係電場效果晶體之井（well)區域之電位會產生變 化者。 技術背景 在使用 MOSFET 之 CMOS(互補型 MOS : Complementary Metal Oxide Semiconductor)電路中，爲了在低電壓驅動時 抑制斷漏且獲得高驅動電流，向來有如下的方法：在預備 狀態時和作用狀態時讓井偏壓發生變化（參考特開平6 · 216346號公報、特開1 0-340998號公報）。 圖16顯示了讓井偏壓發生變化MOSFET(下稱基板偏签可 變式晶體）的概略切面圖。在圖16中，211爲基板、212爲P 型井區域、213爲N型井區域、214爲元件分隔區域、215爲 N型源極區域、216爲N型汲極區域、217爲P型源極區域、 218爲P型汲椏區域、219爲閘絕緣膜、220爲閘電極、221爲 P +擴散層，其係用來與P型淺井區域接觸、222爲N +擴散層 ，其係用來與N型淺井區域接觸、223爲N型基板偏壓可變 式晶體、224爲p型基板偏壓可變式晶體、230爲偏蜃產生電 路A、231爲偏壓產生電路b。 以下針對N型基板偏壓可變式晶體223的原理進行說明。 又。P型基板偏壓可變式晶體224，如使極性相反，可產生 同樣的動作。在N型基板偏壓可變式晶體223上，當電路處 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐） 511276 A7 B7 五、發明説明（2 ) 於作用狀態時，偏壓產生電路A會對P型井區域施加Ο V或 正電壓（以源極電位基準）。當對P型井區域施加電壓後，因 基板偏壓之故會使實效臨限値下降，使驅動電流比通常之 MOSFET白勺情形更高。又當電路處於預備狀態時，因偏壓 產生電路A對P型井區域施加負電壓，如此會因基板偏壓效 果使實效臨限値上升，，斷漏現象會比通常之MOSFET的 情形更低。 在使用MOSFET之CMOS電路上，爲了在低電壓驅動時獲 得南驅動電流，向來的方法之一爲採用動態臨限値晶體（下 稱DTMOS)。DTMOS因閘電極和井區域爲短路之故，只有 在元件ON時，實效臨限値才會下降；故斷漏維持原狀的狀 況下，可使驅動電流增大。特開平1 0-340998公報揭示了一 項結合上述基板偏壓可變式晶體和DTMOS優點的新技術。 圖1 7顯示了以上述新技術所製成的元件之切面圖。圖1 7 中，311爲P型半導體基板、312爲爲N型深井區域、313爲 P型深井區域、314爲N型淺井區域、315爲P型淺井區域、 316爲元件分隔區域、317爲N型MOSFET之源極區域、318 爲N型MOSFET之汲極區域、319爲P型MOSFET之源極區域 、320爲P型MOSFET之汲極區域、321爲N +擴散層，其係用 來與N型淺井區域接觸、322爲P+擴散層，其係用來與P 型淺井區域接觸、323爲閘絕緣膜、324爲閘電極、325爲P 型基板偏壓可變式晶體、326爲N型基板偏壓可變式晶體 、327爲N型DTMOS、328爲P型DTMOS、329爲對P型基板 偏壓可變式晶體325的井偏壓輸入、330爲對N型基板偏壓 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A7 B7 五、發明説明（3 ) 可變式晶體326的井偏壓輸入、331爲對p型深井的固定偏壓 輸入。在DTMOS327上，圖未示之閘電極324和p型淺井區 域315 ;在DTMOS328上，閘電極324和N型淺井區域314分 別呈電子式短路狀態。 在DTMOS327和DTMOS328上，淺井區域315與314的電位 隨閘電極324而變動。因此，在淺井區域下方形成相反極性 之深井區域’且溝型分隔區域316係以足可讓鄰接元件之淺 井區域呈電子式分隔的深度形成之故，因此與鄰接元件之 淺井區域呈電子式分隔。另一方面，屬於一個電路區塊内 之基板偏壓可變式晶體之淺井區域必須共通才行。因此， 在圖17中，N型基板偏壓可變式晶體326之？型淺井區域315 之下部，有P型深井區域3 13形成_，並與p型淺井區域合爲 一體而構成共通之井區域。利用對N型基板偏壓可變式晶 體326的井偏壓輸入330，可對此P型共通井區域，在作用狀 怨時和預備狀態時提供不同電位。而爲了不對其他電路區 塊或DTMOS部的元件造成影響，因此在基板的更深部形成 N型深井區域312。如此可使p型深井區域313呈電子式分隔 。在圖17中，P型基板偏壓可變式晶體325之淺井區域3 14 之下部，有N型深井區域3 12形成，並與N型淺井區域合爲 一體而構成共通之井區域。利用對p型基板偏壓可變式晶體 的井偏壓輸入329，可對此N型共通井區域，在作用狀態時 和預備狀態時提供不同電位。如上所述，將基板偏壓可變 式晶體和DTMOS在同一基板上形成，實現了發揮雙方優點 的電路。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 511276 A7 B7 五、發明説明（4 ) 在使用基板偏壓可變式晶體223、224的電路上，對複數 的MOSFET223、224,使其井區域212、213之偏壓產生變化 。因此MOSFET223或224的井區域必須共通才行。因此，圖 16中之元件分隔區域214之底面的深度，設定如下：比 MOSFET223或224的源極區域及汲極區域和井區域的择合深 度更深，且比井區域下端的深度更淺。 然而，在圖16中，如半導體基板211爲P型之導電型的情 形，則P型井區域則變爲完全共通。亦即會產生如下問題： 同一基板上之N型晶體全部呈現動作狀態，或全部呈現預 備狀態。 在組合了 DTMOS和基板偏壓可變式晶體的向來技術（特開 平1 0-340998公報）方面，因採取互補型結構，因此在P型 之DTMOS328之處爲3層結構（N型淺井區域314/P型深井區 域3 13/N型深井區域3 12)。所以井區域顯得相當深。如要 形成這般深之井區域，則必須注入相當高之電壓，故產生 結晶缺陷的機率大增。也招致了可引發結晶缺陷的漏電流 之增大。此外，爲了修補結晶缺陷而必須實施高溫退火， 因此使不純物之擴散距離明顯加長。結果會加大環繞於井 區域邊界之邊距，而有礙於高集積化。 發明之揭示 本發明之目的爲提供一種半導體裝置及其製造方法，該 半導體裝置係使用基板偏壓可變式晶體，其係於同一基板 上形成複數的電路區塊，並可將之適當地區分爲作用狀態 和預敗狀態，且環繞於井區域邊界之所需邊距極小。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 511276 A7 B7 五、發明説明（5 ) 此外，本發明之其他目的爲提供一種半導體裝置及其製 造方法，該半導體裝置係使用基板偏壓可變式晶體及 DTMOS，其因結晶缺陷所引起之漏電流極小，且環繞於井 區域邊界之所需邊距亦極小。 爲解決上述問題，本發明之第一樣態之半導體裝置包含·· 半導體基板； 第一導電型深井區域，其係於上述半導體基板上形成； 第二導電型淺井區域，其係於上述第一導電型深井區域 上形成； 複數之電場效果晶體，其係於上述第二導電型淺井區域 上形成； 淺元件分隔區域，於上述第二導電型淺井區域上形成， 且其深度比上述第一導電型深井區域和第二導電型淺井區 域之接合深度更淺； 深元件分隔區域，其係貫穿上述第二導電型淺井區域在 第一導電型深井區域上形成，且其深度比上述第一導電型 深井區域和第二導電型淺井區域之接合深度更深； 以及端子，其係於上述第二導電型淺井區域上形成，係 用來使上述第二導電型淺井區域内的電位產生變化。 依照上述結構，上述複數之電場效果晶體係於上述第二 導電型淺井區域上形成；且位於上述第二導電型淺井區域 上之淺元件分隔區域，係具有比上述第一導電型深井區域 和第二導電型淺井區域之接合深度更淺的深度。因此，上 述複數之電場效果晶體可在電路區塊内使第二導電型淺井 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A7 B7 五、發明説明（6 ) 區域變爲共通。另一方面，上述第二導電型淺井區域，因 深元件分隔區域和第一導電型深井區域而分隔，故可容易 相互形成獨立之複數個第二導電型淺井區域。所以，透過 上述端子，可對上述複數個第二導電型淺井區域施加不同 之井偏壓，來使上述電場效果晶體變爲基板偏壓可變式晶 體。如此一來，在一個基板上可設置由分別由複數個基板 偏壓可變式晶體構成之複數個電路區塊。因此，可適當區 分作用狀態之電路區塊和預備狀態之電路區塊，且在保有 電場效果晶體的高速動作的同時，並使多餘的耗電降低到 最小0 此外，因並用了上述淺元件分隔區域和上述深元件分隔 區域，故具有2層井區域結構，這與向來技術之元件分隔法 相較，可以以更小的邊距進行井區域的分隔。譬如，可把2 個基本電路區塊容易地以一個深元件分隔區域進行分隔， 如此可實現具有更高集積度的半導體裝置。 因此，本發明第一樣態的半導體裝置提供一種積體電路 ，其包含基板偏壓可變式晶體，且該晶體具有高速動作、 低耗電且高集積度的特徵。 此外，本發明之第二樣態之半導體裝置包含： 半導體基板； 第一導電型與第二導電型深井區域，其係於上述半導體 基板上形成； 第二導電型淺井區域，其係於上述第一導電型深井區域 上形成； -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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511276 A7 B7 五、發明説明（7 ) 第一導電型淺井區域，其係於上述第二導電型深井區域 上形成； 複數之電場效果晶體其係於上述第一導電型與第二導電 型淺井區域上形成； 淺元件分隔區域，其係於上述第二導電型淺井區域上形 成，且其深度比上述第一導電型深井區域和第二導電型淺 井區域之接合深度更淺； 淺元件分隔區域，於上述第一導電型淺井區域上形成， 且其深度比上述第二導電型深井區域和第一導電型淺井區 域之接合深度更淺； 深元件分隔區域，其係貫穿上述第二導電型淺井區域在 第一導電型深井區域上形成，且其深度比上述第一導電型 深井區域和第二導電型淺井區域之接合深度更深； 深元件分隔區域，其係貫穿上述第一導電型淺井區域在 第二導電型深井區域上形成，且其深度比上述第二導電型 深井區域和第一導電型淺井區域之接合深度更深； 邊界部元件分隔區域，其係設置於上述第一導電型與第 二導電型深井區域之邊界部，以及上述第一導電型與第二 導電型淺井區域之邊界部；以及端子，其係於上述第一及 第二導電型淺井區域上形成，係用來使上述第一及第二導 電型淺井區域内的電位產生變化。 本發明之第二樣態之半導體裝置，因與第一樣態之半導 體裝置爲互補型結構，因此除了包含與第一樣態之半導體 裝置同樣的作用效果之外，並可使電場效果晶體具有對稱 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511276 A7 B7 五、發明説明（8 ) 輸出特性，所以更可以達到低耗電化。 此外，本發明之第三樣態之半導體裝置包含： 半導體基板； 第一導電型深井區域，其係於上述半導體基板上形成； 第一導電型與第二導電型淺井區域，其係於第一導電型 深井區域上形成； 複數之電場效果晶體，其係於上述第一導電型與第二導 電型淺井區域上形成； 淺元件分隔區域，其係於於上述第一導電型及第二導電 型淺井區域上形成，且其深度比上述第一導電型深井區域 和第二導電型淺井區域之接合深度更淺； 深元件分隔區域，其係貫穿上述第二導電型淺井區域在 第一導電型深井區域上形成，且其深度比上述第二導電型 淺井區域和第一導電型淺井區域之接合深度更深； 邊界部元件分隔區域，其係設置於上述第一導電型與第 二導電型淺井區域之邊界部； 以及端子，其係於上述第二導電型淺井區域上形成，係 用來使上述第二導電型淺井區域内的電位產生變化。 本發明之第三樣態之半導體裝置，因在第二導電型淺井 區域和第一導電型深井區域之處與第一樣態之半導體裝置 爲相同結構，因此可發揮與第一樣態之半導體裝置同樣的 作用效果。 另一方面，第一導電型淺井區域可通過第一導電型深井 區域，與其他位置之第一導電型淺井區域共通化。此一場 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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511276 A7 B7
合，可把在共通化後之第一導電型淺井區域上之複數之電 場效果晶體作成通常之電場效果晶體，且可作成由基^ 壓可變式晶體所構成之一個電路區塊。 在一種實施型態上，上述電場效果晶體包含堆積型結構 ，在該結構中，其電場效果晶體之源極區域和汲極區^的 一部份，存在於上述電場效果晶體之閘氧化膜所形成的面 之更上方。 依照上述實施型態，上述源極區域和汲極區域爲堆積型 結構，因此如接點凸出於元件分隔區域外，即使挖掘元件 分隔區域，源極區域和汲極區域與井區域的接合也不會外 露，故不會有漏電流的問題。 又，如上所述，上述源極區域和没極區域爲堆積型結構 ，源極區域和汲極區域的表面積變大，在進行連接之際， 可谷易使源極區域和没極區域的表面和接點的接地面積變 大。 此外’在包含基板偏壓可變式晶體的積體電路上，可使 用深度不同之二種元件分隔區域，以及屬於堆積型之含源 極區域和汲極區域的電場效果晶體，故可有效地減小元件 面積。特別是，淺元件分隔區域使用STI的情形，幾乎不會 發生鳥喙型現象，因此可把堆積型源極區域和汲極區域之 寬度極小的優點完全發揮出來。 因此，依照上述實施型態，可提供一種積體電路，其特 徵在於，包含基板偏壓可變式晶體，其元件面積變得更小 ，並且達成高集積化。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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511276 A7 B7 五、發明説明（1Q ) 此外，本發明之第四樣態之半導體裝置包含： 半導體基板； 第一導電型深井區域，其係於上述半導體基板上形成； 第二導電型淺井區域，其係於上述第一導電型深井區域 上形成； 複數之電場效果晶體，其係於上述第二導電型淺井區域 上形成； 動態臨限値晶體，其係於上述第二導電型淺井區域上形 成’其閑電極和上述弟二導電型淺井區域爲短路； 淺元件分隔區域，於上述第二導電型淺井區域上形成， 且其深度比上述第一導電型深井區域和第二導電型淺井區 域之接合深度更淺； 深元件分隔區域，其係貫穿上述第二導電型淺井區域在 第一導電型深井區域上形成，且其深度比上述第一導電型 深井區域和第二導電型淺井區域之接合深度更深； 以及端子，其係於上述第二導電型淺井區域上形成，係 用來使與複數之上述電場效果晶體共有之上述第二導電型 淺井區域内的電位產生變化。 而上述動態臨限値晶體係經由上述深元件分隔區域，而 與其他元件分隔。 根據本發明之第四樣態之半導體裝置，上述淺元件分隔 區域，因與第二導電型淺井區域並不分隔，故在一個電路 區塊内與第二導電型淺井區域爲共通。另一方面，第二導 電型淺井區域，因經由上述深元件分隔區域和第一導電型 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511276 A7 B7 五、發明説明（11 ) 深井區域而分隔，故可容易形成獨立之複數個淺井區域。 所以，在上述複數之第二導電型淺井區域上，經由上述端 子，可施加各自不同的井偏壓。如此一來，就可在一個基 板内設置複數個電路區塊。因此，可適當區分作用狀態之 電路區塊和預備狀態之電路區塊，且在保有電場效果晶體 的高速動作的同時，並使多餘的耗電降低到最小。 再者，依照上述半導體裝置，經由深元件分隔區域可容 易進行動態臨限値晶體之元件分隔。而且，因使基板偏壓 可變式晶體和動態臨限値晶體混合存在之故，所以不需要 採用如向來技術之3層井結構。因此，在形成深井區域時， 可降低用於注入不純物離子所需電壓，因而減少結晶缺陷 。如此一來，可降低用於修補結晶缺陷之退火溫度。其結 果是，可獲得漏電流較小的元件（該漏電流係因結晶缺陷而 引起），以及減小井區域邊界所需之邊距。 因此，本發明可提供一種積體電路，其包含基板偏壓可 變式晶體及動態臨限値晶體，其特徵在於高速動作、低耗 電動作且高集積化。 此外，本發明之第五樣態之半導體裝置包含： 半導體基板； 第一導電型與第二導電型深井區域，其係於上述半導體 基板上形成； 第二導電型淺井區域，其係於第一導電型深井區域上形 成； 第一導電型淺井區域，其係於第二導電型深井區域上形 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 5,11276 A7 B7 五、發明説明（12 ) 成； 複數之電場效果晶體，其係於上述第一導電型與第二導 電型淺井區域上形成； 動態臨限値晶體，其係於上述第一導電型和第二導電型 淺井區域上各自形成，其閘電極、上述第一導電型和上述 第二導電型淺井區域各自形成短路； 淺元件分隔區域，於上述第二導電型淺井區域上形成， 且其深度比上述第一導電型深井區域和第二導電型淺井區 域之接合深度更淺； 淺元件分隔區域，其係於上述第一導電型淺井區域上形 成，且其深度比上述第二導電型深井區域和第一導電型淺 井區域之接合深度更淺； 深元件分隔區域，其係貫穿上述第二導電型淺井區域在 上述第一導電型深井區域上形成，且其深度比上述第一導 電型深井區域和第二導電型淺井區域之接合深度更深； 深元件分隔區域，其係貫穿上述第一導電型淺井區域在 第二導電型深井區域上形成，且其深度比上述第二導電型 深井區域和第一導電型淺井區域之接合深度更深； 邊界部元件分隔區域，其係設置於上述第一導電型與第 二導電型深井區域之邊界部和第一導電型與第二導電型淺 井區域之邊界部； 以及端子，其係於上述第一及第二導電型淺井區域上形 成，係用來使上述第一及第二導電型淺井區域内的電位產 生變化。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1276 A7 B7 五、發明説明（13 ) 而上述動態臨限値晶體係經由上述深元件分隔區域，而 與其他元件分隔。 本發明之第五樣態之半導體裝置，因與第四樣態之半導 體裝置爲互補型結構，因此除了包含與第四樣態之半導體 裝置同樣的作用效果之外，並可使電場效果晶體具有對稱 輸出特性，所以更可以達到低耗電化。 此外，本發明之第六樣態之半導體裝置包含： 半導體基板； 第一導電型深井區域，其係於上述半導體基板上形成； 第一導電型與第二導電型淺井區域，其係於第一導電型 深井區域上形成； 複數之電場效果晶體，其係於上述第一導電型與第二導 電型淺井區域上形成； 動態臨限値晶體，其係於上述第二導電型淺井區域上形 成，其閘電極和上述第二導電型淺井區域爲短路； 淺元件分隔區域，其係於於上述第一導電型和第二導電 型淺井區域上形成，且其深度比上述第一導電型深井區域 和第二導電型淺井區域之接合深度更淺； 深元件分隔區域，其係貫穿上述第二導電型淺井區域在 第一導電型深井區域上形成，且其深度比上述第一導電型 深井區域和第二導電型淺井區域之接合深度更深，· 邊界部元件分隔區域，其係設置於上述第一導電型與第 二導電型淺井區域之邊界部； 以及端子，其係於上述第二導電型淺井區域上形成，係 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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*線 511276 A7 B7 五、發明説明（14 ) 用來使上述第二導電型淺井區域内的電位產生變化。 而上述動態臨限値晶體係經由上述深元件分隔區域，而 與其他元件分隔。 本發明之第六樣態之半導體裝置，因在第二導電型淺井 區域及第一導電型深井區域之處，與本發明之第一態之半 導體裝置爲相同結構，因此可發揮和第四樣態之半導體裝 置同樣的作用效果。 另一方面，第一導電型淺井區域可通過第一導電型深井 區域，與其他位置之第一導電型淺井區域共通化。此一場 合，可把在共通化後之第一導電型淺井區域上之複數之電 場效果晶體作成通常之電場效果晶體，且可作成由基板偏 壓可變式晶體所構成之一個電路區塊。 在一種實施型態上，上述電場效果晶體及上述動態臨限 値晶體包含堆積型結構，在該結構中，其電場效果晶體及 上述動態臨限値晶體之源極區域和没極區域的一部份，存 在於上述電場效果晶體及上述動態臨限値晶體之閘氧化膜 所形成的面之更上方。 依照上述實施型態，上述源極區域和汲極區域爲堆積型 結構，因此如接點凸出於元件分隔區域外，即使挖掘元件 分隔區域，源極區域和没極區域與井區域的接合也不會外 露，故不會有漏電流的問題。 又，如上所述，上述源極區域和汲極區域爲堆積型結構 ，源極區域和汲極區域的表面積變大，在進行連接之際， 可容易使源極區域和汲極區域的表面和接點的面積變大。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276
AT B7 五、發明説明（15 ) 此外，在包含基板偏壓可變式晶體及上述動態臨限値晶 體的積體電路上，可使用深度不同之二種元件分隔區域， 以及屬於堆積型之含源極區域和汲極區域的電場效果晶體 ，故可有效地減小元件面積。特別是，把淺元件分隔區域 作成S TI的情形，幾乎不會發生鳥喙型現象，因此可把堆 積型源極區域和汲極區域之寬度極小的優點完全發揮出來。 因此，依照上述實施型態，可提供一種積體電路，其特 徵在於，包含基板偏壓可變式晶體及動態臨限値晶體，其 元件面積變得更小，並且達成高集積化。 又，在一種實施型態上，在本發明之第二樣態之半導體 裝置或第五樣態之半導體裝置方面，其上述邊界部元件分 隔區域係複合元件分隔區域，其係設置於上述第一導電型 與第二導電型深井區域之邊界部，以及上述第一導電型與 第二導電型淺井區域之邊界部；且其包含：淺元件分隔區 域，其深度比上述淺井區域和深井區域之接合深度更淺； 深元件分隔區域，其係位於上述淺元件分隔區域之兩側， 且深度比上述接合深度更深。 依照上述實施型態，與本發明之第二樣態之半導體裝置 具有同樣的作用效果，乃至於可發揮與本發明之第五樣態 之半導體裝置同樣的作用效果。 此外，上述複合元件分隔區域係在上述淺元件分隔區域 之兩側形成深元件分隔區域而成。因此與單純設置寬度較 廣的深元件分隔區域的情形相較，上述複合元件分隔區域 因容易埋入氧化膜，故較容易形成寬度較廣的複合元件分 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A7 B7 五、發明説明（16 ) 隔區域。又，在上述複合元件分隔區域結構中，因淺元件 分隔區域之兩側有深元件分隔區域存在之故，可以防止穿 孔（Pucnch Through)效果；而上述穿孔效果係於如下位置發 生：第一導電型深井區域和第一導電型淺井區域之間，或 第二導電型深井區域和第二導電型淺井區域之間。因此， 可用極小的元件分隔邊距，就可有效地將如下兩基本電路 區塊進行分隔：含第一導電型基板偏壓可變式晶體之基本 電路區塊，以及含第二導電型基板偏壓可變式晶體之基本 電路區塊。 又，在一種實施型態上，在本發明之第三樣態之半導體 裝置或第六樣態之半導體裝置方面，其上述邊界部元件分 隔區域係複合元件分隔區域，其係設置於上述第一導電型 與第二導電型淺井區域之邊界部；且其包含：深元件分隔 區域，其深度比上述第一導電型深井區域和第二導電型淺 井區域之接合深度更深；淺元件分隔區域，其係位於上述 深元件分隔區域之兩側，且深度比上述接合深度更淺。 依照上述實施型態，與本發明之第三樣態之半導體裝置 具有同樣的作用效果，乃至於可發揮與本發明之第六樣態 之半導體裝置同樣的作用效果。 此外，上述複合元件分隔區域包含，深元件分隔區域以 及在深元件分隔區域之兩側形成之淺元件分隔區域；因此 ，與單純設置寬度較廣的深元件分隔區域的情形相較，較 容易把氧化膜埋入複合元件分隔區域中，故較容易形成寬 度較廣的複合元件分隔區域。此外，如採上述複合元件分 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A7 B7 五、發明説明（17 ) 隔區域的結構，則可用極小的元件分隔邊距有效地將第一 導電型與第二導電型淺井區域進行分隔，且可抑制電場效 果晶體臨限値的變化。 此外，在一種實施型態上，上述淺元件分隔區域包含 LOCOS氧化膜。 依照上述實施型態，利用比較簡單的工序可形成兩種深 度不同的元件分隔區域。 在一種實施型態上，上述淺元件分隔區域包含STI。 依照上述實施型態，因上述淺元件分隔區域包含STI之故 。因此與使用LOCOS氧化膜的情形相較，更不會出現明顯 的鳥喙現象。所以，用於元件分隔所需邊距可以更小。 此外，本發明之第七樣態爲： 上述淺元件分隔區域包含STI之半導體裝置之製造方法， 其包含： 第一膜形成工序，其係於半導體基板上實施； 第一開口窗形成工序，其係於上述第一膜上實施； 第一分隔溝形成工序，其係把上述第一膜當成遮罩，將 半導體基板進行部份蚀刻而成； 第二膜形成工序，其係於上述第一膜及上述第一分隔溝 上實施； 第二開口窗形成工序，其係於上述第二膜上實施； 蚀刻工序，其係把上述第二膜當成遮罩，將上述第一膜 進行部份蚀刻； 第二分隔溝形成工序，其係把上述第一膜當成遮罩，將 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂
Λ 511276 A7 __ B7 五、發明説明（18 ) 半導體基板進行部份蚀刻而成； 以及第一分隔溝及第二分隔溝埋入工序，其係在上述第 一膜、上述第一分隔溝上及第二分隔溝上堆疊絕緣膜而成。 依照本發明之第七樣態之半導體裝置之製造方法，上述 第一膜兼具兩種遮罩功能：其一爲用來形成上述第一分隔 溝之遮罩，其二爲用來形成上述第二分隔溝之遮罩。因此 ’上述用來製作半導體裝置之元件分隔區域的工序就可減 少。此外，在形成上述第二分隔溝時，也同樣對上述第一 分隔溝進行餘刻，因此上述第一分隔溝不會產生不必要的 段差。 在一種實施型態上，上述第一膜係矽氧化膜和矽氮化膜 的積層膜’上述第二膜係照相光阻，而上述絕緣膜係氧化 依照上述實施型態，第一膜係採取積層膜，其必須發揮 兩次遮罩功能，且耐灰化處理處理和弗化氫酸處理；第二 膜係採取照相光阻，其只要發揮一次遮罩功能即可，且容 易以灰化處理處理除去。如此一來，可簡化上述半導體裝 置之製造方法。 圖式之簡要説明 圖1爲本發明實施型態一之半導體裝置之模式化切面圖； 圖2爲本發明實施型態一之半導體裝置之模式化切面圖； 圖3A、3B、3C、3D、3E及3F爲上述實施型態一之複 合元件分隔區域之形成順序説明圖； 圖4A、4B爲上述實施型態一之複合元件分隔區域之形成 -21 -
511276 A7 _____ B7_ _五、發明説明（19 ) 順序説明圖； 圖5爲本發明實施型態二之半導體裝置之模式化切面圖； 圖6A、6B、6C、6D、6E及6F爲元件分隔區域之形成 順序説明圖； 圖7A、7B元件分隔區域之形成順序説明圖； 圖8各種元件分隔區域之説明圖； 圖9A、9B、9C、9D及9E爲（使用圖8所示元件分隔區域 之）半導體裝置説明圖； 圖10爲本發明之實施型態三之半導體裝置之模式化切面 圖； 圖11爲本發明之實施型態四之半導體裝置之模式化切面 圖； 圖12爲本發明之實施型態五之半導體裝置m〇sfet結構 之平面圖； 圖13爲從圖12之切面線A-A，方向所見之線切面圖； 圖14爲從圖12之切面線B_B，方向所見之線切面圖； 圖15爲從圖12之切面線C-C，方向所見之線切面圖； 圖16爲向來之半導體裝置之概略切面圖； 圖17爲向來之半導體裝置之概略切面圖。 發明之最佳實施型態 、在本發明説明文件巾，「基本電路區塊」係指，具有共 通井區域之元件的集合。 ，又，在^發明説明文件中，「第一導電型」係指p型或N 型。而「第二導電型」係指如第—導電型爲p型的情形其爲 •22- ^紙張尺度it财㈣轉準(CNS) 297^_-
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I 511276 A7 -- - B7 五、發明説明（20 ) N型，如第一導電型爲n型的情形其爲p型。 本發明可用之半導體基板並無特殊限定，但以碎基板爲 佳。又’半導體基板可爲P型或N型中之任一種導電型。 (實施型態一） 以下根據圖1、2、3八、38、3(：、30、3£、3?及4説明 本發明之實施型態一。 圖1、圖2爲本發明實施型態一之半導體裝置之模式化切 面圖’圖1係包含：基本電路區塊240,其包含N型基板偏 壓可變式晶體223、223. ·.;基本電路區塊241，其包含p型 基板偏壓可變式晶體224、224·以及其邊界。圖2顯示 :兩個基本電路區塊240、240，其包含N型基板偏壓可變 式晶體223、223·.·;以及其邊界。 如圖1所示，本發明實施型態一之半導體裝置上，在半導 體基板211内有N型深井區域227及P型深井區域228形成。 N型深井區域227内包含P型淺井區域212。P型淺井區域 212内包含N型源極區域215及N型汲極區域216。又，在N 型源極區域215及N型汲極區域216之間的通道區域上，隔 著閘絕緣膜219而形成閘電極220，並構成N型基板偏壓可 變式晶體223。在相互鄰接的N型基板偏壓可變式晶體之間 有元件分隔區214形成，其包含LOCOS氧化膜（Local Oxidation of Silicon)。在含LOCOS氧化膜的元件分隔區214 中，N型源極區域215及>|型汲極區域216雖分隔，但p型淺 井區域212卻不分隔。因此，複數之N型基板偏壓可變式晶 體223共有P型淺井區域212，並構成包含N型基板偏壓可變 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 511276 A7 B7 五、發明説明（21 ) 式晶體之基本電路區塊240。 P型之深井區域228内有N型淺井區域213形成。而N型淺 井區域2 13内有P型源極區域217及P型汲極區域218形成。 而P型源極區域217及P型汲極區域218之間的通道區域上， 隔著閘絕緣膜219而形成閘電極220，並構成P型基板偏壓可 變式晶體224。在相互鄰接的P型基板偏壓可變式晶體之間 有元件224、224之間，有包含LOCOS氧化膜之元件分隔區 域214形成。在含LOCOS氧化膜之元件分隔區域214中，P型 源極區域217及P型汲極區域218雖分隔，但N型淺井區域 213卻不分隔。因此，複數之P型基板偏壓可變式晶體224共 有N型淺井區域213，並構成包含P型基板偏壓可變式晶體 224、224...之基本電路區塊241。 在圖1中，P型淺井區域212隔著P型之不純物濃度較濃之 區域221，與偏壓產生電路A230連接。又，N型淺井區域 213隔著N型之不純物濃度較濃之區域222,與偏壓產生電 路B231連接。在包含N型基板偏壓可變式晶體223、223... 之基本電路區塊240與包含P型基板偏壓可變式晶體224、 224.··之基本電路區塊241之邊界上，形成作爲邊界部元件 分隔區域的複合元件分隔區域225，而上述複合元件分隔區 域包含2個深元件分隔區域291及LOCOS氧化膜294。上述深 元件分隔區域291的底面深度，係設定成可電子式使淺井區 域212、213分隔。包含2個深元件分隔區域291及LOCOS氧 化膜294的複合元件分隔區域225可防止P型淺井區域212和 P型深井區域228的穿孔效果，以及可防止N型淺井區域213 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂
.線 511276 A7 B7 五、發明説明（22 ) 和N型深井區域227的穿孔效果。如此一來，就可使包含N 型基板偏壓可變式晶體223、223...之基本電路區塊240與包 含P型基板偏壓可變式晶體224、224...之基本電路區塊241 分隔。 在圖2中，P型淺井區域212被包含1個深元件分隔區域及 LOCOS氧化膜之深元件分隔區域226所切斷。隔著P型之不 純物濃度較濃之區域221，偏壓產生電路C232或偏壓產生電 路D233，分別與被切斷的P型淺井區域212連接。如此一來 ，就可使包含N型基板偏壓可變式晶體223、223...之基本 電路區塊240被分隔爲兩個。而從偏壓產生電路C232或偏壓 產生電路D233所提供的獨立井偏壓，可使基本電路區塊獨 立發生作用。 接著説明圖1及圖2所示之半導體裝置的製作順序。 在半導體基板211上形成元件分隔區域225、226;而上述 元件分隔區域包含：元件分隔區域214，其包含LOCOS氧化 膜；以及一複合體，其包含深元件分隔區域及LOCOS氧化 膜。圖3A、3B、3C、3D、3E、3F及4説明了元件分隔區 域形成之順序。 首先，如圖3A所示，在半導體基板411上形成氧化膜412 。接著，利用CiVD(氣相成長法，Chemical Vapour Deposition)堆疊SiN膜413。上述氧化膜412具有如下功能： 緩衝膜，其係用來使上述SiN膜413不與半導體基板411直接 接觸；以及保護膜，其在以磷酸除去上述SiN膜時可發揮保 護作用。接著，以照相光阻414進行與深元件分隔區域對應 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂
Λ 511276 A7 ______B7 五、發明説明（23 ) 的圖案化。把照相光阻414作爲遮罩，先利用反應性離子蚀 刻法（RIE)將SiN膜413和氧化膜412進行部份除去，接著把 照相光阻414除去（圖3B)。然後，把siN膜413作爲遮罩利用 RIE ’把半導體基板411進行部份除去，來形成溝槽42〇(圖 3C)。在此應利用熱氧化工序，使溝槽42〇之側壁及底部氧 化爲佳。如此可降低元件分隔區域之絕緣體部和半導體基 板之間界面的缺陷，並提昇元件之電子特性。又，此處並 非僅除g施熱氧化工序而已，如實施熱氧化、氧化膜除去 、熱氧化之連續工序則較爲理想。如此一來，在元件分隔 區域形成時產生較多結晶缺陷的區域，就可取除，並降低 元件分隔區域之絕緣體部和半導體基板之間界面的缺陷， 而提昇元件之電子特性。接著，如圖3Ε>所示，利用cvd法 ，來形成聚矽膜416。此時，在半導體基板411上所形成之 溝槽420也被聚矽膜所填滿。在聚矽膜416的材質方面，除 了使用聚矽之外，還可使用非結晶矽或單結晶矽。此外， 聚砍膜416的材質並不一定要使用電子導電性物質，譬如使 用矽氧化膜或矽氮化膜等絕緣性物質亦可。接著，如圖3 £ 所不，對聚矽膜4 16進行蝕刻，讓聚矽膜416僅殘留於溝槽 之中。接著，如圖3 F所示，以照相光阻414進行與含 LOCOS氧化膜之元件分隔區域對應之圖樣化。接著，把照 相光阻414作爲遮罩，利用RIE(反應性離子蝕刻）把SiN膜 413進行選擇性的部份除去，然後再將照相光阻414除去（圖 4A)。接著實施LOCOS氧化工序。如圖4B所示，在無SiN膜 413的位置，選擇性地形成L〇c〇S氧化膜417。經由上述順
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序，可形成7G件分隔區域。在元件分隔區域方面分爲兩類 Μ堇包含LOCOS氧化膜之區域，以及包含複合體之區域: 而該複合體包含LOCOS氧化膜與深元件分隔區域者。依照 上述工序，SiN膜4 13爲兼具兩種功能的遮罩：其一爲用於 形成溝槽420之遮罩，另一爲把L〇c〇s氧化膜417進行選擇 性形成之遮罩。因&，利用比較簡單的工序就可形成兩種 深度不同的元件分隔區域。 接著，如圖1所示，在半導體基板211上形成N型深井區 域227以及P型深井區域228。（给予N型之不純物離子方面 有’给予P型之不純物離子方面有11β+。在深井區域可 以如下條件來形成，譬如，使用31p+;f純物離子時，條件 爲：注入電壓爲240〜1500 KeV、注入量爲5 χ 1〇1Μ χ 1〇14cm·2;如使用llB+不純物離子時，條件爲：注入電壓爲 10 0〜1000 KeV、注入量爲 5 x ioiq x 1〇14cm_2。 在第一導電型深井區域或第二導電型深井區域上，在從 f板表面看來較淺的區域上，形成第二導電型淺井區域或 第-導電型淺井區域。具體而言，即分別在n型深井區域 227上形成P型淺井區域212，而在p型深井區域以上形成n 型淺井區域213。给予P型之不純物離子方面有"b+，給予 N型之不純物離子方面有3ip+。淺井區域可以如下條件來形 成’譬如’使用"B +不純物離子時，條件爲：注入電壓爲 60〜500 KeV、注入量爲5 χ 1〇11〜i χ 1〇14心2 ;如使用3ip + ^純物離子時’條件爲：注入電壓爲130〜900 KeV、注入量 X 1〇〜i X 1〇i4cm.2。灭’淺井區域和深井區域之接合深 -27-
511276 A7 —^ ................ — 五、發明説明（25 ) " ---~* 度，係以上述淺井區域之注入條件、深井區域之注入修件 及其後所實施之加熱工序來決定。上述深元件分隔區域的 深度’係以使鄰接元件之淺井區域可電子式分隔爲前提來 進仃設定。5F即，使深元件分隔區域的下端，比淺井區域 和深井區域之接合深度更深。 此外，爲了防止基板表面之不純物濃度過低，亦可採取 如下作法··把與淺井區域之不純物離子相同導電型之不純 物離子注入淺井區域之穿孔防止閥中。對穿孔防止闕的注 入，可分別以如下條件進行。譬如在p型淺井中形成時，使 用純物離子，條件爲：注入電壓1〇〜6〇KeV、注入量 5 X 10〜1 X l〇i3cm-2 ;而如在1^型淺井中形成時，使用η广 不純物離子，條件爲：注入電壓3〇〜15〇KeV、注入量5 X 1011〜1 X l〇13cm-2。 接著’閘絕緣膜219和閘電極220以如下順序形成。 在閘絕緣膜219方面，只要具有絕緣性即可，不限材質種 類。如使用矽基板的情形，可採用矽氧化膜、矽氮化膜或 其各自的積層體。或氧化鋁膜、氧化鈦膜、氧化姮膜等高 謗電膜或其各自的積層體亦可。閘絕緣膜2丨9如使用矽氧化 膜的情形，以具有l〜10nm的厚度爲佳。閘絕緣膜219可以 CVD法、濺鍍法、熱氧化法等來形成。 上述閘電極220只要具有導電性即可，不限材質種類。此 處。如使用矽基板的情形，可採用聚矽、單結晶矽等矽膜 。又’除上述材質之外，鋁、銅等金屬膜亦可。閘電極以 具有〇· 1〜〇·4μπι厚度者爲佳。閘電極可以CVD法、蒸鍍法 -28- I紙張尺度朗t目a家標準(CNS) Α4規格(21G χ 297讀） 511276 A7 ____B7 I、發明説明（26~~)~~— 等來形成。 此外，如在上述閘電極220的側壁形成側壁隔片（未圖示） 亦可。該側壁隔片之材質並無特別限定，可使用氧化矽膜 或氮化矽膜等。 接著’在淺井區域的表面層形成：與淺井區域相反導電 型之源極區域（NMOS源極區域215及PMOS源極區域217)及 ;及極區域（NMOS没極區域216及PMOS没極區域218)。 在上述源極區域215及217、汲極區域216及218，可採如 下方法進行自我整合形成：譬如，把閘電極22〇作爲遮罩， 注入與淺井區域相反導電型之不純物離子。上述源極區域 215及217、汲極區域216及218，可以如下條件來形成。譬 如，採用75As+爲不純物離子時，條件爲：注入電壓 3〜lOOKeV、注入量i X χ 1〇16咖-2 ;採用11β+爲不純 物離子時，條件爲：注入電壓^服^、注入量1 x 1〇15〜1 X 10 cm 2。又，閘電極22〇下之淺井區域之表面層具有通 道功能。 再者，上述源極區域215及217、汲極區域216及218在未 予圖示之閘電極220側亦可包含LDD(Ughtly D〇ped Drain)區 域。LDD區域可採如下方法進行自我整合形成：譬如，把 閘電極220作爲遮罩，注入與淺井區域相反導電型之不純物 離子此仏形，源極區域及汲極區域，在LDD區域形成 後’先在閘電極的侧壁形成側壁隔片，再把閘電極和側壁 隔片作爲遮罩，並注入離子來進行自我整合形成。而的 /王入’可以如下條件來形成。譬如，採用75八〆爲不純物離 -29 · ^紙張尺度通用中國國冢標準(CNS) A*規_^(21〇 χ 297公^ ----— 511276 A7 B7 五、發明説明（27 ) 子時，條件爲··注入電壓3〜lOOKeV、注入量5 X 1013〜1 X 1015cnT2 ;採用UB+爲不純物離子時，條件爲：注入電壓 1 〜20KeV、注入量 1 X 1〇13〜5 X 1014cnT2。 此外，用於上述源極區域、汲極區域及LDD區域形成之 不純物離子，除了上述nB +或75As+之外，也可採用31P+、 122Sb+、115In+或 49BF2 +等。 此外，爲了降低阻抗及提昇與其各自連接之配線間的導 電性，上述源極區域215、217、汲極區域216、218及閘電 極220之表面均實施矽酸化化。 然後，實施不純物之活化退火作業。活化退火係在不純 物充份活化，且不純物未過度擴散的條件下實施。譬如， N型的不純物爲75As+、P型的不純物爲"B+的情形，在注入 75As+後以800〜1000 Ό進行10〜100分的退火，隨後，注入 UB +後以800〜1000°C進行10〜100秒的退火。又，爲了使淺 井區域和深井區域之不純物側面平滑，在注入之前，可對 源極區域和汲極區域之不純物分別實施退火作業。 然後，可以使用一般所知的方法形成配線等，來形成半 導體積體裝置。 再者，在上述的説明之中，在權宜上，僅針對含基板偏 壓可變式晶體223、224的情形進行説明，但如爲一般混合 了 MOSFET的結構的情形亦可。在該情況下，在應作爲 MOSFET之元件方面，只要將淺井區域的電位固定即可。 依照上述實施型態一之半導體裝置，因在一個電路區塊 内使用了僅包含LOCOS氧化膜的元件分隔區域214，故在電 •30-
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.線 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐） 511276 A7 B7 五、發明説明（28 ) 路區塊240、241内可使淺井區域212或2 13共通。另一方面 ，因深元件分隔區域225、226與深井區域227、228使淺井 區域212、213分離，故容易形成多複數獨立之淺井區域212 、212···、213、213.··。因此，可對複數個淺井區域212、 213個別施加不同之井偏壓。如此一來，在一個基板Hi上 可設置複數個電路區塊240、240..·、241、241...。所以， 可適當區分作用狀態之電路區塊和預備狀態之電路區塊， 且在保有電場效果晶體的高速動作的同時，並使多餘的耗 電降低到最小。 此外，因並用了上述淺元件分隔區域2丨4和深元件分隔 區域225，這與向來技術之元件分隔法相較，可以以更小的 邊距進行井區域的分隔。譬如，如圖2所示，可把2個基本 電路區塊240、240容易地以一個深元件分隔區域226進行分 隔’如此可實現具有更高集積度的半導體裝置。 因此’依照上述實施型態一之半導體裝置可提供一種積 體電路’其包含基板偏壓可變式晶體，且該晶體具有高速 動作、低耗電且高集積度的特徵。 (實施型態二） 以下根據圖 5、6A、6B、6C、6D、6E、6F、7A、7B 、8、9A、9B、9D及9E説明本發明之實施型態二。 圖5爲本發明之實施型態二之半導體裝置之模式化切面圖 ;其顯示：基本電路區塊240，其包含N型基板偏壓可變式 晶體223 ;基本電路區塊241，其包含P型基板偏壓可變式晶 體224 ;以及其邊界。 -31 - 本紙張尺度朗t國8家料(CNS) A4規格(21QX 297公爱) 511276 A7 B7
本發明之實施型態二之半導體裝置，與上述實施型態一 之半導體裝置相較，在元件分隔區域的結構上有所不同。 具體而言，·本發明之實施型態二之元件分隔區域包含兩種 深度不同之元件分隔區域，其中較淺之元件分隔區域包含 STI(Shallow Trench Isolation)。 一個基本電路區塊240或241内之基板偏壓可變式晶體223 或224，係相互被較淺之元件分隔區域25〇所分隔。在包含 N型基板偏壓可變式晶體223之基本電路區塊24〇與包含 基板偏壓可變式晶體224之基本電路區塊241之間，係被一 疋件分隔區域所分隔；而該元件分隔區域，係包含深元件 刀隔區域251及較淺之元件分隔區域250兩元件分隔區域之 複合體。 接著説明圖5所示之半導體裝置之製作順序。圖5所示之 半導體裝置之製作順序，與實施型態一所示之半導體裝置 之製作順序相較，在元件分隔區域的形成順序上有所不同。 以下根據圖6Α、6Β、6C、6D、6Ε、6F、7Α及7Β説明 π件分隔區域的形成順序。首先，如圖6Α所示，在半導體 基板411上形成氧化膜412。接著，利用CVD法堆疊siN膜 413。上逑氧化膜412具有如下功能··缓衝膜，其係用來使 上述SiN膜413不與半導體基板411直接接觸；以及保護膜， 其在以磷酸除去上述SiN膜時可發揮保護作用。接著，以照 相光阻414進行與深元件分隔區域對應的圖案化。把照相光 阻414作爲遮罩，先利用反應性離子蚀刻法（rie)將siN膜 413和氧化膜412進行部份除去，接著把照相光阻414除去（ -32- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱]- 511276
圖6B)然後，把SiN膜413作爲遮罩利用RIE，把半導體基 板t1 1進行部份除去，來形成溝槽（圖6C)。接著，如圖6D 所不，以照相光阻414進行與淺元件分隔區域對應的圖案化 。把照相光阻414作爲遮罩，先利用RIE將SiN膜413和氧化 膜412進行邵份除去，接著把照相光阻4除去（圖6 e )。然 後，把SiN膜413作爲遮罩利用RIE，把半導體基板411進行 邵份除去在此階段，在半導體基板上會形成具有不同深度 的兩種溝槽（圖6F)。在此應利用熱氧化工序，使元件分隔 區域之側壁及底部氧化爲佳。如此可降低元件分隔區域之 絕緣體部和半導體基板之間界面的缺陷，並提昇元件之電 子特性。又，此處並非僅除實施熱氧化工序而已，如實施 熱氧化、氧化膜除去、熱氧化之連續工序則較爲理想。如 此來’在元件分隔區域形成時產生較多結晶缺陷的區域 ’就可取除，並降低元件分隔區域之絕緣體部和半導體基 板之間界面的缺陷’而提昇元件之電子特性。接著，如圖 7A所不’利用CVD法來形成氧化膜415。此時，半導體基 板411上所形成之溝槽被氧化膜415所掩埋。在形成該氧化 膜415之際’以採用合乎如下條件之兩階段工序來進行爲佳 :到掩埋深溝槽爲止前，採用使底面及側壁都均勻地形成 氧化膜之一般條件；而其後之掩埋淺溝槽掩埋，則採用使 底面及側壁難以均勻地形成氧化膜之條件（譬如，採用使用 HDP(High Density Plasma)技術之裝置）。如此一來，可使 上述溝槽被較少之氧化膜掩埋，並在隨後之CMP(化學機械 研磨，Chemical Mechanical Polishing)工序上可抑制膜厚的 -33 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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▲ 511276 A7 _______B7 五、發明説明~) — 不均勻。接著，利用CMP法研磨氧化膜415，除去SiN膜413 來形成元件分隔區域（圖7B)。 在上述工序中，SiN膜413和氧化膜412兼具了兩種遮罩功 能，其一爲用來形成深溝槽，另一則是來形成淺溝槽，·故 有助於簡化工序。此外，在對淺溝槽進行蝕刻之際，先前 所形成之深溝槽也同樣被蝕刻，因此深溝槽不會產生不必 要的段差。 深元件分隔區域和淺元件分隔區域可單獨形成，也可以 組合方式形成。圖8顯示了元件分隔區域組合的例子。圖 9 A、B B、9 C、9 D及9 E爲各元件分隔區域組合之應用例。 圖8之（A)顯示了淺元件分隔區域250單獨形成的例子。如 圖9 A所示，把該淺元件分隔區域250的深度H S以如下設定 爲佳：將源極區域215及汲極區域216分隔，但淺井區域212 並不分隔，譬如，Ο.ίμιη〜0·5μιη。而淺元件分隔區域的寬 度WS1的設定’應使鄰接元件間之源極區域及汲極區域充 份呈現電子式分隔，故淺元件分隔區域250的寬度WS1，應 設定在0·05μιη以上爲佳。如圖8之（Α)中所示類型之元件分 隔區域250，因不切斷淺井區域212之故，因此適用於淺井 區域可共通之元件之間（同型之一般MOSFET或在同一基本 電路區塊内之同型基板偏壓可變式晶體）的元件分隔。此外 ，亦可設置於閘電極之配線部份等上，來減少閘區域與井 區域之間的靜電量。 圖8之（Β)顯示了深元件分隔區域251單獨形成的例子。如 圖9 Β所示，把該深元件分隔區域25 1的深度HD以如下設定 -34- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 511276 A7 B7 五、發明説明（32 ) 爲佳：將圖9B所示淺井區域212進行電子式分隔，但並不 切斷深井區域227，譬如，0.3μιη〜2μπι。又，如深元件分 隔區域251的深度HD和寬度WD2的比値HD/WD2過大，則 會對氧化膜315的埋入造成影響。因此，譬如，把深元件分 隔區域251的寬度WD2設定在0.06μπι以上，而深元件分隔區 域251的深度HD和寬度WD2的比値HD/WD2在5以下，則較 爲理想。如圖8之（Β)中所示類型之深元件分隔區域251， 可把圖9 Β所示之淺井區域212以最小之元件分隔寬度進行 分隔。因此適用於包含同型基板偏壓可變式晶體之基本電 路區塊間的分隔。 圖8之（C)顯示了，在深元件分隔區域251單側形成淺元件 分隔區域250的例子。如圖9 C所示，該類型的元件分隔區 域雖深井區域227爲共通，但僅適合於隔著元件分隔區域 251、250，淺井區域212、213之導電型不同，且只在有淺 元件分隔區域250之側有MOSFET的情形。此類型結構可用 於，譬如，設有提供深井區域227電位之端子的情形。用於 形成（無MOSFET側之）淺井區域213的不純物，注入時如朝 橫向延伸，則會因退火的擴散而達到MOSFET的通道區域 ，因此導致臨限値變動。爲了防止臨限値變動，故在有 MOSFET之側設置淺元件分隔區域250 〇在另一方面，在無 MOSFET之侧，因即使有若干不純物濃度的變化也不會有 影響，因此不用設置淺元件分隔區域。 在圖9C上，也可僅單純設置寬度較廣的深元件分隔區域 。但如圖9 C般，在深元件分隔區域25 1的單側設置淺元件 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂
•線 511276 A7 ___ _ B7 ΐ、發明説明（33~) 分隔區域250，則可使氧化膜的埋入更容易。如此可讓寬度 較廣的元件分隔區域較容易形成。如圖9 C的結構，則可以 較小的元件分隔邊距使淺井區域有效分隔，並抑制 MOSFET之臨限値的變化。 訂
圖8之（D)顯示了，在深元件分隔區域25 1兩侧形成淺元件 分隔區域250、250的例子。如圖9D所示，該類型的元件分 隔區域雖深井區域227爲共通，但僅適合於隔著元件分隔區 域，淺井區域212、213之導電型不同，且其兩侧有m〇SFET 的情形。在此類結構上，淺井區域2 π，可經由深井區域 227，與其他位置之淺井區域213共通化。在此情形，可把 位於共通化之淺井區域213上之複數個電場效果晶體，變爲 一般之電場效果晶體，以及變爲一個含基板偏壓可變式晶 體的電路區塊。在如圖9D所示之邊界上，形成淺井區域之 不純物相互達到逆導電型之淺井區域，而引起1^1〇51^7之 臨限値的變動。爲了防止臨限値變動，故在深先件分隔區 域251之兩侧設置淺元件分隔區域25〇、25〇。 在圖9D上，也可僅單純設置寬度較廣的深元件分隔區域 。但如圖9D般，在深元件分隔區域251的單側設置淺元件 分隔區域250，則可使氧化膜的埋入更容易。如此可讓寬度 車父廣的元件分隔區域較容易形成。如圖9 d的結構，則可以 較小的元件分隔邊距使淺井區域有效分隔，並抑制 MOSFET之臨限値的變化。 圖8之（E)顯示了，在淺元件分隔區域25〇兩侧形成深元件 分隔區域251、251的例子。如圖9E所示，該類型的元件分 -36- 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公董)-- A7 B7 ) 五、發明説明（34 隔區域適用於，位於元件分隔區域兩侧之深井區域227、 228之導電型不同的情形。這樣的結構可適用於，包含n型 基板偏壓可變式晶體之基本電路區塊，與包含P型基板偏壓 可變式晶體之基本電路區塊之間的分隔。 在圖9E上，也可僅單純設置寬度較廣的深元件分隔區域 。但如圖9 E般，在淺元件分隔區域250的兩侧設置深元件 分隔區域251，則可使氧化膜的埋入更容易。如此可讓寬度 車父廣的元件分隔區域較容易形成。又，如使用圖9 e之結構 ’因兩側有深元件分隔區域25 1、25丨，所以可有效防止穿 孔效果；而上述穿孔效果係於如下位置發生：圖9E中之N 型深井區域227和N型淺井區域213之間，或P型深井區域 228和P型淺井區域212之間。因此，可用極小的元件分隔邊 距，就可有效地將如下兩基本電路區塊進行分隔：包含N 型型基板偏壓可變式晶體之基本電路區塊，以及包含p型基 板偏壓可變式晶體之基本電路區塊。 依照上述實施型態二之半導體裝置，在一個基本電路區 塊240或241上，因使用包含STI之淺元件分隔區域250，而 可使電路區塊240或241内之淺井區域212、213共通。另一 方面，因深元件分隔區域251和深井區域227、228，而使淺 井區域212、213分隔，所以很容易形成複數個獨立之淺井 區域212、213。因此，可對複數個淺井區域212、213分別 施加不同之井偏壓。如此一來，可在一個基板上設置複數 個電路區塊240、241。因此，可適當區分作用狀態之電路 區塊和預備狀態之電路區塊，且在保有高速動作的同時， -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A7 B7 五、發明説明（35 ) 並使多餘的耗電降低到最小。 此外，因並用了淺元件分隔區域250和上述深元件分隔區 域25 1，故與向來技術之元件分隔法相較，可以以更小的邊 距進行井區域212、213的分隔。再者，因淺元件分隔區域 使用STI，故不會發生如同在LOCOS氧化膜般的顯著鳥喙型 現象。故與實施型態一相較，元件分隔所需之邊距可以更 小。 因此，如依照上述實施型態二，可提供一種積體電路， 其包含基板偏壓可變式晶體，且該晶體具有高速動作、低 耗電且高集積度的特徵。 (實施型態三） 以下根據圖1 0説明本發明之實施型態三。 圖10爲（本發明之實施型態三之）半導體裝置之模式化切 面圖，其顯示：基本電路區塊，其包含N型基板偏壓可變 式晶體326 ;基本電路區塊，其包含P型基板偏壓可變式晶 體325 ; N型之DTMOS327 ; P型之DTMOS328 ;以及其邊界。 在本發明之實施型態三之半導體裝置上，在半導體基板 311内有N型深井區域312和P型淺井區域313形成。 在N型深井區域3 12内有P型淺井區域3 15形成。P型淺井 區域315上有N型源極區域317和N型汲極區域318形成。又 ，在N型源極區域317和N型汲極區域318之間的通道區域上 ，隔著閘絕緣膜323有閘電極324形成，並構成N型基板偏 壓可變式晶體326及N型之DTMOS327。在相互鄰接之N型 基板偏壓可變式晶體326、326之間則形成了含LOCOS氧化 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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Μ 511276 A7 B7 五、發明説明（36 ) 膜之元件分隔區域332。在含LOCOS氧化膜的元件分隔區 332中，N型源極區域317和N型汲極區域318雖分隔，但P 型淺井區域3 15卻不分隔。因此，複數之N型基板偏壓可變 式晶體326、326…共有P型淺井區域315，並構成一個基本 電路區塊。隔著P型不純物濃厚區域322，共通之P型淺井 區域315被連接到對N型基板偏壓可變式晶體326、326之井 偏壓輸入330上。另一方面，在相互鄰接之N型之 DTMOS327、327之間，以及N型之DTMOS327與N型基板偏 壓可變式晶體326之間，形成了元件分隔區域333，其包含 複合體，而該複合體包含一個深元件分隔區域以及LOCOS 氧化膜。元件分隔區域333(其包含複合體，而該複合體包 含一個深元件分隔區域以及LOCOS氧化膜）之深度被設定爲 使P型淺井區域315電子式分隔，且P型淺井區域315之電位 變化不會影響其他P型淺井區域315。DTMOS327每元件必 須使P型淺井區域3 15獨立的原因在於，爲了使閘電極324之 電位變化傳達到淺井區域3 15。此外，雖未圖示但在N型深 井區域3 12内有N型淺井區域形成，並隔著N型之不純物濃 度之濃厚區域而形成端子，該端子的目的爲用來固定N型 深井區域之偏壓。 P型之深井區域3 13内有N型淺井區域3 14形成。而N型淺 井區域3 14内有P型源極區域319及P型汲極區域320形成。 又，P型源極區域319及P型汲極區域320之間的通道區域上 ，隔著閘絕緣膜323而形成閘電極324，並構成P型基板偏壓 可變式晶體325及P型之DTMOS328。在相互鄰接的P型基板 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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-線 511276 A7 B7 五、發明説明（37 ) 偏壓可變式晶體325、325之間，有包含LOCOS氧化膜之元 件分隔區域332形成。在含LOCOS氧化膜之元件分隔區域 332中，P型源極區域319及N型汲極區域320雖分隔，但N型 淺井區域314卻不分隔。因此，複數之P型基板偏壓可變式 晶體325共有N型淺井區域314，並構成一個基本電路區塊 。隔著N型不純物濃厚區域321，共通之N型淺井區域3 14被 連接到對P型基板偏壓可變式晶體325、325之井偏壓輸入 329上。另一方面，雖未有圖示，但在相互鄰接之P型之 DTMOS328、328之間，以及P型之DTMOS328與P型基板偏 壓可變式晶體325之間，形成了元件分隔區域333，其包含 複合體，而該複合體包含一個深元件分隔區域以及LOCOS 氧化膜。該元件分隔區域333之深度被設定爲，使型淺井區 域3 14電子式分隔，且N型淺井區域314之電位變化不會影 響其他N型淺井區域314。DTMOS328每元件必須使N型淺 井區域314獨立的原因在於，爲了使閘電極324之電位變化 傳達到淺井區域314。此外，在P型深井區域313内有P型淺 井區域315形成，並隔著P型之不純物濃度之濃厚區域322而 形成端子331，該端子的目的爲用來固定P型深井區域3 13之 偏壓。 在深井區域之極性不同之邊界的元件分離方面，有元件 分離區域334形成；該元件分離區域包含複合體，而該複合 體包含一個深元件分隔區域以及LOCOS氧化膜。在此邊界 的例子中包含：基本電路區塊，其包含N型基板偏壓可變 式晶體326 ;基本電路區塊，其包含P型基板偏壓可變式晶 -40· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 511276 A7 B7 五、發明説明（38 ) 體325 ;以及其邊界等。 圖10所示之半導體裝置的製作順序。 圖1 0所示之半導體裝置，在上述實施型態一之製作方法 上又多加了用來使DTMOS之閘電極和淺井區域短路的工序 。用來使DTMOS之閘電極和淺井區域短路的工序，係在形 成閘電極後，以一般所知之方法實施（特開平1 0 - 22462號公 報）。 在上述的説明之中，在權宜上，僅針對含基板偏壓可變 式晶體325、326與DTMOS327、328混合的情形進行説明， 但如爲一般混合了 MOSFET的結構的情形亦可。在該情況 下，在應作爲MOSFET之元件方面，只要將淺井區域的電 位固定即可。 依照上述實施型態三之半導體裝置，因在一個電路區塊 内使用了僅包含LOCOS氧化膜332的元件分隔區域，故在電 路區塊内可使淺井區域314、3 15共通。另一方面，因深元 件分隔區域333、334與深井區域312、313使淺井區域314、 3 15分離，故容易形成多複數獨立之淺井區域314、315。因 此，可對複數個淺井區域3 14、3 15値別施加不同之井偏壓 。如此一來，在一個基板上可設置複數個電路區塊。所以 ，可適當區分作用狀態之電路和預備狀態之電路，且在保 有電路高速動作的同時，並使多餘的耗電降低到最小。 再者，依照上述實施型態三之半導體裝置，經由深元件 分隔區域可容易進行DTMOS之元件分隔。所以不需要採用 如向來技術之3層井結構（N型淺井區域/P型深井區域/N型 -41- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 511276 A7 B7 五、發明説明（39 ) 深井區域）。因此，在形成深井區域時，可降低用於注入不 純物離子所需電壓，因而減少結晶缺陷。如此一來，可降 低用於修補結晶缺陷之退火溫度。其結果是，可獲得漏電 流較小的元件（該漏電流係因結晶缺陷而引起），以及減小 井區域邊界所需之邊距。 因此，依照上述實施型態三可提供一種積體電路，其包 含基板偏壓可變式晶體及DTMOS，其特徵在於，高速動作 、低耗電動作且高集積化。 (實施型態四） 以下根據圖1 1説明本發明之實施型態四。 圖1 1爲本發明之實施型態四之半導體裝置之模式化切面 圖，其顯示：基本電路區塊，其包含N型基板偏壓可變式 晶體326 ;基本電路區塊，其包含P型基板偏壓可變式晶體 325 ; N型之DTMOS327 ; P型之DTMOS328 ;以及其邊界。 本發明之實施型態四之半導體裝置，與上述實施型態三 之半導體裝置相較，在元件分隔區域的結構上有所不同。 具體而言，本發明之實施型態四之元件分隔區域包含兩種 深度不同之元件分隔區域，其中較淺之元件分隔區域包含 STI(Shallow Trench Isolation) 0 元件分隔區域包含：淺元件分隔區域336 ;深元件分隔區 域335，或其複合體。至於使用何種元件分隔區域則依照如 下項目來選擇：位於元件分隔區域兩側之淺元件分隔區域 的極性、深元件分隔區域的極性及MOSFET的有無。選擇 的基準則以使用實施型態二中所述之基準（參考圖8及圖9) -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂
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爲佳。 接著說明圖1 1所示之丰導骋# 、 千译阮裝置足I作順序。圖1 1所示 導隨裝置之製作順序，與實施型態三所示之半導體裝 置（製作順序相較，在S件分隔區域的形成順序上有所 同0 元件分隔區域的形成順序與實施型態二所示者相同（圖 3A、3B…·、3F、4A及4B)。 再者，在上述的説明之中，在權宜上，僅針對含基板偏 恩可變式晶體325、326與DTMOS327、328混合的情形進行 説明，但如爲_般混合了 M〇SFET的結構的情形亦可。在 該情況下，在應作爲MOSFET之元件方面，只要將淺井區 域的電位固定即可。 依照上述實施型態四之半導體裝置，因在一個電路區塊 内使用了僅包含淺元件分隔區域336的元件分隔區域，故在 電路區塊内可使淺井區域314、315共通。另一方面，因深 元件分隔區域335與深井區域312、313使淺井區域314、3 15 分離’故容易形成多複數獨立之淺井區域3 14、3 15。因此 ，可對複數個淺井區域3 14、3 15個別施加不同之井偏壓。 如此一來’在一個基板上可設置複數個電路區塊。所以， 可適當區分作用狀態之電路和預備狀態之電路，且在保有 電路高速動作的同時，並使多餘的耗電降低到最小。 再者，依照上述實施型態四之半導體裝置，經由深元件 分隔區域335可容易進行DTMOS327、328之元件分隔。所 以，不需要採用如向來技術之3層井結構（N型淺井區域/p -43- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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511276 A7 ____B7 五、發明説明（41 ) 型深井區域/N型深井區域）來讓基板偏壓可變式晶體325、 326與DTM0S327、328混合存在。因此，在形成深井區域 時，可降低用於注入不純物離子所需電壓，因而減少結晶 缺陷。如此一來，可降低用於修補結晶缺陷之退火溫度。 其結果是，可獲得漏電流較小的元件（該漏電流係因結晶缺 陷而引起），以及減小井區域邊界所需之邊距。 再者，上述實施型態四之半導體裝置與上述實施型態三 之半導體裝置不同，並不需要LOCOS氧化膜所需之鳥喙用 之邊距。因此可減小元件分隔區域面積，達到更高的集積 化。 因此，依照上述實施型態四，可提供一種積體電路，其 包含基板偏壓:可變式晶體325、326及DTMOS327、328，其 特徵在於，高速動作、低耗電動作且高集積化。 (實施型態五） 以下根據圖1 2〜1 5説明本發明之實施型態五。 本發明之實施型態五之結構，係在實施型態--四之任何 一項所述之半導體裝置上，堆疊源極區域及汲極區域而成。 圖12〜15爲（本發明之實施型態五之）m〇sfet結構之模式 化切面圖。圖12爲平面圖。圖13爲從圖12之切斷面線a_a， 所見之切面圖，圖14爲從圖12之切斷面線B_B，所見之切面 圖’而圖15爲從圖12之切斷面線c-C，所見之切面圖。又， 在圖1 2上，省略了被矽酸化化之區域、層間絕緣膜及上部 金屬配線；而在圖1 3〜1 5上，省略了上部金屬配線。圖 1 2〜1 5顯tf 了 DTMOS的情形。在上述各圖上，如閘電極與 本紙張尺度適用中國國家’又4規格 -44- 511276 A7 _ ___ B7 五、發明説明（42~) ~_ " 淺井區域不連接的情形，則爲基板偏壓可變式晶體或一般 的 MOSFET。 如圖13所示，本發明之實施型態五之半導體裝置，在半 導體基板11内有N型深井區域12及？型深井區域13形成。 在N型深井區域12内有P型淺井區域14形成。在p型淺井 區域14内有P型咼濃度埋入區域ι6形成，其作用爲降低p 型木井區域13之阻抗。雖未有‘圖示，但鄰接之p型淺井區 域1 4被具電子絕緣性之深元件分隔區域2 2所相互分隔。在 通道區域上，隔著閘絕緣膜2 4形成閘電極2 5，而在閘電極 25的側壁上有具電子絕緣性之侧壁隔片4〇形成。具電子絕 緣性之侧壁隔片40的侧壁上，有具導電性之侧壁隔片形成 ，而形成堆積型N型源極區域36及N型堆積型汲極區域37 ，並構成N型DTMOS1。 在P型深井區域13内有N型淺井區域15形成。在n型淺井 區域15内有n型高濃度埋入區域17形成，其作用爲降 型淺井區域1 5之阻抗。雖未有圖示，但鄭接之N型淺井區 域1 5被具電子絕緣性之深元件分隔區域2 2所相互分隔。在 通道區域上，隔著閘絕緣膜24形成閘電極25，而在閘電極 25的側壁上有具電子絕緣性之側壁隔片4〇形成。在具電子 絕緣性之側壁隔片40的侧壁上，有具導電性之侧壁隔片形 成，而形成堆積型P型源極區域3 8及堆積型N型汲極區域 39，並構成p型DTMOS2。 堆積型N型源極區域36和堆積型p型源極區域38，隔著 在層間絕緣膜3 0上形成之接觸孔3 1，而與未圖示之上部金 -45-
511276 A7 ___ B7 五^發明説明~Γ~ ^ 屬配線進行電子式連接。堆積型N型汲極區域3 7和堆積型P 型汲極區域39，隔著在層間絕緣膜30上形成之接觸孔32， 而與未圖示之上部金屬配線進行電子式連接。 如圖1 2所示’閘電極2 5上設有閘基板連接區域3 3。而位 於閘基板連接區域33下部之淺井區域14、15上各自形成如 下區域··如爲N型DTMOS1的情形，形成P型不純物濃度濃 厚區域27 ’·如爲p型DTm〇S2的情形，則形成n型不純物濃 度濃厚區域2 8。隔著閘基板連接區域3 3和不純物濃度濃厚 區域27、28，閘電極25與淺井區域14、15進行電子式連 接。此外，閘電極25還隔著在層間絕緣膜30上形成之接觸 孔34，而與未圖示之上部金屬配線進行電子式連接。 隔著P型淺井區域14、P型不純物濃度濃厚區域27及接觸 孔3 5 ’ P型淺井區域1 3與上部金屬配線進行電子式連接。 此外，雖未有圖示，但隔著N型淺井區域丨5、N型不純物 濃度濃厚區域及接觸孔，N型深井區域1 2與上部金屬配線 進行電子式連接。又，閘電極25、堆積型N型源極區域36 、堆積型N型没極區域37和堆積型p型源極區域38、堆積 型P型汲極區域39、P型不純物濃度濃厚區域27及N型不純 物丨辰度濃厚區域28的上邵有碎酸化化之區域29形成，其目 的在降低接觸阻抗。 在設置通道區域、源極區域、汲極區域、閘基板連接區 域及深井接觸區域之必要區域以外的區域，且非屬於深元 件分隔區域22之區域上，有淺溝型元件分隔區域23形成； 其目的在於降低靜電量。淺元件分隔區域23包含LOCOS氧 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 籲 裝 訂
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化膜及STI。 該元件的形成順序如下所述。 到閘電極的製作爲止，其形成順序與實能一 、 土 W —〜四之杯 何一項所述之半導體裝置者相同。 接著，在閘電極25的側壁上形成非導電性之側壁隔片㈣ 。該非導電性之側壁隔片4 〇可使时氮化膜切氧化膜等 。又，在該非導電性之側壁隔片4〇的側壁上形成導電性之 側壁隔片。孩導電性之側壁隔片可使用聚矽或非結晶矽， 但以採用聚矽爲佳。該導電性之側壁隔片藉由非導電性之 側壁隔片40，而與閘電極25形成電子性絕緣。在該時點2 ，導電性之側壁隔片環繞於閘電極2 5的周圍。 接著，利用包含光阻的遮罩，將導電性之側壁隔片之兩 處以蝕刻方式除去。然後，進行離子的注入，其目的爲在 導電性之側壁隔片上形成源極區域及汲極區域；以及實施 使不純物活化的退火作業；如此可形成堆積型N型源極區 域36、堆積型N型汲極區域37和堆積型p型源極區域38、 堆積型P型汲極區域39。對源極區域及汲極區域進行離子 的注入時，可以如下條件來形成。譬如，採用75As+爲不純 物離子時’條件爲：注入電壓1〇〜18〇KeV、注入量1 X l〇b〜2x 1016cnr2 ;採用31p+爲不純物離子時，條件爲：注 入私壓5〜lOOKeV、注入量1 X 1〇i5〜2 X 1〇i6cm-2 ;採用uB + 爲不純物離子時’條件爲：注入電壓5〜4〇KeV、注入量1 X 1015〜2 X 10i5cnT2。 此外，藉由導電性之側壁隔片之蝕刻，在閘電極25的一 -47- 本紙張尺度適财_家鮮(CNS) A4規格(―7公爱)_ 邵份及其下之閘氧化膜2 4同時被除去且淺井區域露出的部 份（閘基板連接區域3 3 )上，有用來形成源極區域及汲極區 域的不純物離子被注入，而形成不純物濃度之濃厚區域27( 如爲NMOS的情形爲p型不純物濃度之濃厚區域27，如爲 PMOS的情形則爲N型不純物濃度之濃厚區域2 8 )。 接著’進行矽酸化化工序，將閘電極2 5和淺井區域丨3進 行歐姆連接。隨後以和上述實施型態相同之順序進行配線。 經由上述工序而製作了 DTM0S1及DTM0S2。 此外，在形成基板偏壓可變式晶體或M〇SFet的情形，並 不設置閘基板連接區域3 3，而設置用來控制淺井區域之電 位的接觸區域即可。 源極區域36、38、汲極區域37、39如爲堆積型，則容易 使源極區域36、38、汲極區域37、39與淺井區域14、15 的接合深度變得更淺。其原因在於，堆積層（導電性之閘側 壁隔片）上之不純物的擴散速度比在基板中更快。而如採用 聚矽爲堆積層之材質，則上述效果更加顯著。如此可容易 製作出單通道效果較小的元件，且可大幅度縮小源極區域 及没極區域的面積。 譬如，在一般的MOSFET上，如考慮到接點形成時之邊距 ，則必須將源極區域及汲極區域的寬度變成最小加工尺寸 的3倍左右。相對的，如源極區域及汲極區域爲堆積型的情 形，則源極區域及汲極區域的寬度可所小到最小加工尺寸 的2/3倍左右。其理由如次：（1)在採一般結構之源極區域及 及極區域上，如接點凸出於元件分隔區域外，則會挖掘元 -48- 511276 A7 B7 五、發明説明（46 ) 件分隔區域，使源極區域和汲極區域與井區域的接合外露 ，而造成漏電流。因此爲了使接點不凸出於源極區域和汲 極區域之外，必須取得足夠的邊距。另一方面，在堆積型 之源極區域和汲極區域上，即使挖掘元件分隔區域，接合 也不會外露，故不會有漏電流的問題。（2 )如爲堆積型的情 形，源極區域和汲極區域的表面積變大，在進行連接之際 ，可容易使源極區域和没極區域的表面和接點的接地面積 變大。 此外，在包含基板偏壓可變式晶體的積體電路上、在包 含基板偏壓可變式晶體及DTMOS的積體電路上使用深度不 同之二種元件分隔區域，且使用包含堆積型源極區域和汲 極區域的MOSFET元件，故可有效地減小元件面積。特別 是，淺元件分隔區域使用STI的情形，幾乎不會發生鳥喙型 現象。因此可把堆積型源極區域和汲極區域之寬度極小的 優點完全發揮出來。 因此，依照上述實施型態五，可提供一種積體電路，其 特徵在於，包含DTMOS的積體電路，其元件面積變得更小 ，並且達成高集積化。 如上所述，根據本發明之第一樣態之半導體裝置，複數 之電場效果晶體係於第二導電型淺井區域上形成；且位於 上述第二導電型淺井區域上之淺元件分隔區域，係具有比 上述第一導電型深井區域和第二導電型淺井區域之接合深 度更淺的深度。因此，上述複數之電場效果晶體可在電路 區塊内使第二導電型淺井區域變爲共通。另一方面，上述 -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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511276 A7 B7五、發明説明（47 ) 第二導電型淺井區域，因深元件分隔區域和第一導電型深 井區域而分隔，故可容易相互形成獨立之複數個第二導電 型淺井區域。所以，透過端子，可對上述複數個第二導電 型淺井區域施加不同之井偏壓，來使上述電場效果晶體變 爲基板偏壓可變式晶體。如此一來，在一個基板上可設置 由分別由複數個基板偏壓可變式晶體構成之複數個電路區 塊。因此，可適當區分作用狀態之電路區塊和預備狀態之 電路區塊，且在保有電場效果晶體的高速動作的同時，並 使多餘的耗電降低到最小。 此外，因並用了上述淺元件分隔區域和上述深元件分隔 區域，故具有2層井區域結構，這與向來技術之元件分隔法 相較，可以以更小的邊距進行井區域的分隔。譬如，可把2 個基本電路區塊容易地以一個深元件分隔區域進行分隔， 如此可實現具有更高集積度的半導體裝置。 因此，本發明第一樣態的半導體裝置提供一種積體電路 ，其包含基板偏壓可變式晶體，且該晶體具有高速動作、 低耗電且高集積度的特徵。 本發明之第二樣態之半導體裝置，因與第一樣態之半導 體裝置爲互補型結構，因此除了包含與第一樣態之半導體 裝置同樣的作用效果之外，並可使電場效果晶體具有對稱 輸出特性，所以更可以達到低耗電化。 此外，本發明之第三樣態之半導體裝置，因在第二導電 型淺井區域和第一導電型深井區域之處與第一樣態之半導 體裝置爲相同結構，因此可發揮與第一樣態之半導體裝置
裝 訂
A -50- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511276 A7 B7 五、發明説明（48 ) 同樣的作用效果。 另一方面，第一導電型淺井區域可通過第一導電型深井 區域，與其他位置之第一導電型淺井區域共通化。此一場 合’可把在共通化後之第一導電型淺井區域上之複數之電 場效果晶體作成通常之電場效果晶體，且可作成由基板偏 壓可變式晶體所構成之一個電路區塊。 在一種實施型態上，電場效果晶體之源極區域和汲極區 域爲堆積型結構，因此如接點凸出於元件分隔區域外，即 使挖掘元件分隔區域，源極區域和汲極區域與井區域的接 合也不會外露，故不會有漏電流的問題。 又，因上述源極區域和汲極區域爲堆積型結構，源極區 域和汲極區域的表面積變大，在進行連接之際，可容易使 源極區域和没極區域的表面和接點的接地面積變大。 此外，在包含基板偏壓可變式晶體的積體電路上，使用 深度不同之二種元件分隔區域，及使用堆積型之含源極區 域和汲極區域的電場效果晶體，故可有效地減小元件面積。 因此’依上述實施型態，可提供一種積體電路，其特 徵在於，包含基板偏壓可變式晶體，其元件面積變得更小 ，並且達成高集積化。 根據本發明之第四樣態之半導體裝置，上述淺元件分隔 區域’因與第二導電型淺井區域並不分隔，故在一個電路 區塊内與第二導電型淺井區域爲共通。另一方面，第二導 電型淺井區域，因經由上述深元件分隔區域和第一導電型 深井區域而分隔，故可容易形成獨立之複數個淺井區域。 -51 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 511276 A7 B7 五、發明説明（49 ) 所以，在上述複數之第二導電型淺井區域上，經由上述端 子，可施加各自不同的井偏壓。如此一來，就可在一個基 板内設置複數個電路區塊。因此，可適當區分作用狀態之 電路區塊和預備狀態之電路區塊，且在保有電場效果晶體 的高速動作的同時，並使多餘的耗電降低到最小。 裝 再者，依照上述半導體裝置，經由深元件分隔區域可容 易進行動態臨限値晶體之元件分隔。而且，因使基板偏壓 可變式晶體和動態臨限値晶體混合存在之故，所以不需要 採用如向來技術之3層井結構。因此，在形成深井區域時， 可降低用於注入不純物離子所需電壓，因而減少結晶缺陷 。如此一來，可降低用於修補結晶缺陷之退火溫度。其結 果是，可獲得漏電流較小的元件（該漏電流係因結晶缺陷而 引起），以及減小井區域邊界所需之邊距。 因此，本發明可提供一種積體電路，其包含基板偏壓可 變式晶體及動態臨限値晶體，其特徵在於，高速動作、低 耗電動作且高集積化。
• k 本發明之第五樣態之半導體裝置，因與第四樣態之半導 體裝置爲互補型結構，因此除了包含與第四樣態之半導體 裝置同樣的作用效果之外，並可使電場效果晶體具有對稱 輸出特性，所以更可以達到低耗電化。 此外，本發明之第六樣態之半導體裝置，因在第二導電 型淺井區域及第一導電型深井區域之處，與本發明之第一 樣態之半導體裝置爲相同結構，因此可發揮和第四樣態之 半導體裝置同樣的作用效果。 -52- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511276 A7 B7 五、發明説明（5G ) 另一方面，在本發明之第六樣態之半導體裝置上，因第 一導電型淺井區域可通過第一導電型深井區域，與其他位 置之第一導電型淺井區域共通化。此一場合，可把在共通 化後之第一導電型淺井區域上之複數之電場效果晶體作成 通常之電場效果晶體，且可作成由基板偏壓可變式晶體所 構成之一個電路區塊。 此外，在一種實施型態上，電場效果晶體之源極區域和 汲極區域爲堆積型結構，因此如接點凸出於元件分隔區域 外，即使挖掘元件分隔區域，源極區域和汲極區域與井區 域的接合也不會外露，故不會有漏電流的問題。 又，因上述源極區域和汲極區域爲堆積型結構，源極區 域和汲極區域的表面積變大，在進行連接之際，可容易使 源極區域和汲極區域的表面和接點的接地面積變大。 此外，在包含基板偏壓可變式晶體及動態臨限値晶體的 積體電路上，可使用深度不同之二種元件分隔區域，以及 屬於堆積型之含源極區域和汲極區域的電場效果晶體，故 可有效地減小元件面積。 因此，依照上述實施型態，可提供一種積體電路，其特 徵在於，包含基板偏壓可變式晶體及動態臨限値晶體，其 元件面積變得更小，並且達成高集積化。 此外，在一種實施型態上，在本發明之第二樣態之半導 體裝置或本發明之第五樣態之半導體裝置上，複合元件分 隔區域係在淺元件分隔區域之兩側形成深元件分隔區域而 成。因此與單純設置寬度較廣的深元件分隔區域的情形相 -53 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝
▲ 511276 A7 B7 五、發明説明（51 ) 較，上述複合元件分隔區域因容易埋入氧化膜，故較容易 形成寬度較廣的複合元件分隔區域。又，在上述複合元件 分隔區域結構中，因淺元件分隔區域之兩側有深元件分隔 區域存在之故，可以防止穿孔效果；而上述穿孔效果係於 如下位置發生：第一導電型深井區域和第一導電型淺井區 域之間，或第二導電型深井區域和第二導電型淺井區域之 間。因此，可用極小的元件分隔邊距，就可有效地將如下 兩基本電路區塊進行分隔：含第一導電型基板偏壓可變式 晶體之基本電路區塊，以及含第二導電型基板偏壓可變式 晶體之基本電路區塊。 此外，在一種實施型態上，在本發明之第三樣態之半導 體裝置或本發明之第六樣態之半導體裝置上，因複合元件 分隔區域包含··深元件分隔區域；及淺元件分隔區域，其 係位於上述深元件分隔區域之兩側。因此與單純設置寬度 較廣的深元件分隔區域的情形相較，上述複合元件分隔區 域因容易埋入氧化膜，故較容易形成寬度較廣的複合元件 分隔區域。又，在上述複合元件分隔區域結構中，可用極 小的元件分隔邊距，就可有效地將第一導電型和第二導電 型之淺井區域分隔，並抑制電場效果晶體臨限値的變化。 此外，在一種實施型態上，上述淺元件分隔區域包含 LOCOS氧化膜，因此，利用比較簡單的工序就可形成兩種 深度不同的元件分隔區域。 此外，在一種實施型態上，因上述淺元件分隔區域包含 STI，因此與使用LOCOS氧化膜的情形相較，更不會出現明 -54- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
Μ 511276 A7 B7 五、發明説明（52 ) 顯的鳥嗓現象。所以，用於元件分隔所需邊距可以更小。 又，依照本發明之第七樣態之半導體裝置之製造方法， 第一膜兼具兩種遮罩功能：其一爲用來形成第一分隔溝之 遮罩，其二爲用來形成第二分隔溝之遮罩。因此，上述用 來製作半導體裝置之元件分隔區域的工序就可減少。此外 ，在形成上述第二分隔溝時，也同樣對上述第一分隔溝進 行蝕刻，因此上述第一分隔溝不會產生不必要的段差。 在一種實施型態上，第一膜係採取積層膜，其必須發揮 兩次遮罩功能，且耐灰化處理處理和弗化氫酸處理；第二 膜係採取照相光阻，其只要發揮一次遮罩功能即可，且容 易以灰化處理處理除去。如此一來，可簡化上述半導體裝 屋之製造方法。 -55- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. 511276 AB c D 六、申請專利範圍 1· 一種半導體裝置，其包含： 半導體基板（11、211、311、411); 第一導電型深井區域（12、227、312 ; 13、228、313)， 其係於上述半導體基板（11、211、311、411)上形成； 第二導電型淺井區域（14、212、315 ; 15、213、314) ，其係於上述第一導電型深井區域（12、227、312 ; 13 、228、313)内形成； 複數之電場效果晶體（223、326 ; 224、325)，其係於 上述第二導電型淺井區域（14、212、315;15、213、 314)上形成； 淺元件分隔區域（23、214、250、332、336)，其係於上 述第二導電型淺井區域（14、212、315 ; 15、213、314) 上形成，且其深度比上述第一導電型深井區域（12、227 、312;13、228、313)和上述第二導電型淺井區域（14、 212、315 ; 15、213、3 14)之接合深度更淺·， 深元件分隔區域（22、226、251、333、335)，其係貫穿 上述第二導電型淺井區域（14、212、315;15、213、314) 而於第一導電型深井區域（12、227、312 ; 13、228、 3 13)上形成，且其深度比上述第一導電型深井區域（12 、227、312;13、228、313)和第二導電型淺井區域（14 、212、315 ; 15、213、3 14)之接合深度更深； 以及端子（221、222)，其係於上述第二導電型淺井區 域（14、212、315; 15、213、314)上形成，用來使上述第 二導電型淺井區域（14、212、315 ; 15、213、3 14)内的電 -56- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A8 B8 C8 __Ό8 __ 六、申請專利範圍 位產生變化。 2.如申請專利範圍第1項之半導體裝置，其中更具備 第二導電型深井區域（13、228、313 ; 12、227、312)， 其係於上述半導體基板（η、211、311、411)上形成； 第一導電型淺井區域（15、213、3 14; 14、212、315)， 其係於上述第二導電型深井區域（13、228、313 ; 12、 227、312)内形成； 複數之電場效果晶體（223、326 ; 224、325)，其係於上 述第一導電型淺井區域（15、213、314 ; 14、212、3 15)上 形成； 淺元件分隔區域（23、214、250、332、336)，其係於上 述第一導電型淺井區域（15、213、314 ; 14、212、315) 上形成，且其深度比上述第二導電型深井區域（13、228 、313 ; 12、227、3 12)與第一導電型淺井區域（15、213、 314 ; 14、212、3 15)之接合深度更淺； 深元件分隔區域（22、226、251、333、335)，其係貫穿 上述第一導電型淺井區域（15、213、3 14; 14、212、315) 而在第二導電型深井區域（13、228、313 ; 12、227、 3 12)上形成，且其深度比上述第二導電型深井區域（13 、228、313「12、227、312)和上述第一導電型淺井區域 (15、213、314 ; 14、212、3 15)之接合深度更深； 邊界部元件分隔區域（225 ; 250、251 ; 334 ; ， 336)，其係設置於上述第一導電型與第二導電型深井區 域（13、228、313 ; 12、227、3 12)之邊界部，以及第一導 -57- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱)
    裝 瓢 六、申請專利範圍 電型與第二導電型淺井區域（14、212、315; 15、213、 314)之邊界部； 以及端子（222、221)，其係於上述第一導電型淺井區 域（15、213、314; 14、212、315)上形成，用來使上述第 一導電型淺井區域（15、213、314; 14、212、3 15)内的 電位產生變化。 3 ·如申請專利範圍第1項之半導體裝置，其中更具備 第一導電型淺井區域(213)，其係於第一導電型深井區 域（227)内形成； 複數之電場效果晶體，其係於上述第一導電型淺井區 域（213)上形成； 淺元件分隔區域（250)，其係於上述第一導電型淺井區 域（213)上形成，且其深度比上述第一導電型深井區域 (2 27)和弟一導電型淺井區域（212)之接合深度更淺； 邊界部元件分隔區域（250、251)，其係設置於上述第 一導電型與第二導電型淺井區域（212、213)之邊界部。 4 ·如申請專利範圍第1項之半導體裝置，其中上述電場效 果晶體包含堆積型結構，在該結構中，其電場效果晶體 之源極區域和汲極區域的一部份，存在於上述電場效果 晶體之閘氧化膜所形成的面之更上方。 5 ·如申請專利範圍第1項之半導體裝置，其中更具備 動態臨限値晶體（1、2、327、328)，其係於上述第二導 電型淺井區域（14、212、315; 15、213、314)上形成，其 閘電極和上述第二導電型淺井區域（14、212、315 ; 15、 -58 - 本紙張尺度適用中國國家標準(CN5) A4規格(210 X 297公釐） 511276 A B c D 六、申請專利範圍 213、314)爲短路； 且上述動態臨限値晶體（1、2、327、328)，因上述深 元件分隔區域（22、226、251、333、335)而與其他元件分 隔0 6·如申請專利範圍第2項之半導體裝置，其中更具備 動態臨限値晶體（1、2、327、328)，其係分別於上述 第一導電型與第二導電型第二導電型淺井區域（14、2 12 、3 IS ; 15、213、3 Η)上形成，其閘電極和上述第一導 電型與第二導電型淺井區域（14、212、315 ; 15、213、 314)分別爲短路； 且上述動態臨限値晶體（1、2、327、328)，因上述深 元件分隔區域（22、226、251、333、335)而與其他元件 分隔。 7 .如申請專利範圍第3項之半導體裝置，其中更具備 動悲臨限値晶體（1、2、3 2 7、3 2 8 )，其係於上述第二 導電型淺井區域（14、212、315 ; 15、213、314)上形成 ，其閘電極和上述第二導電型淺井區域（丨4、212、315 ;15、213、314)爲短路； 且上述動態臨限値晶體（1、2、327、328)，因上述深 元件分隔區域（22、226、251、333、335)而與其他元件 分隔。 8 .如申請專利範圍第5項至7項中任一項之半導體裝置，其 中上述電場效果晶體及上述動態臨限値晶體（1、2)包含 堆積型結構，在該結構中，該電場效果晶體及上述動態 -59- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511276 A B c D 六、申請專利範圍 臨限値晶體（1、2 )之源極區域和没極區域的一部份，存 在於上述電場效果晶體及上述動態臨限値晶體（1、2 )之 閘氧化膜所形成的面的更上方。 9·如申請專利範圍第2項之半導體裝置，其中上述邊界部 元件分隔區域（225 ; 250、251 ; 334 ; 335、336)爲複合元 件分隔區域，其包含：淺元件分隔區域（250、336)其係 設置於上述第一導電型與第二導電型深井區域（13、228 、3 13 ; 12、227、312)之邊界部，以及上述第一導電型 與弟二導電型淺井區域（14、212、315 ; 15、213、314^ 之邊界邵’且其深度比上述淺井區域和深井區域之接合 深度更淺；以及深元件分隔區域（251、335)，其係位於 上述淺元件分隔區域（250、336)之兩側，且其深度比上 述接合深度更深。 10·如申請專利範圍第3項之半導體裝置，其中上述邊界部 元件分隔區域（250、251)爲複合元件分隔區域，其包含 ••深元件分隔區域（251)，其係設置於上述第一導電型 與第二導電型淺井區域（212、213)之邊界部，且其深度 比上述第一導電型深井區域（227、228)和第二導電型淺 井區域（212、213)之接合深度更深；以及淺元件分隔區 域（250)，其係位於上述深元件分隔區域（251)之兩侧， 且其冰度比上述接合深度更淺。 π.如申請專利範圍第丨項之半導體裝置，其中上述淺元件 分隔區域（214、33 2)包含LOCOS氧化膜。 1 2 ·如申請專利範圍第1項之半導體裝置，其中上述淺元件 -60 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 六、申請專利範圍 分隔區域（250、336)包含STI。 13· —種半導體裝置及其製造方法，其包含： 半導體基板（11、211、311、411、411); 第一導電型深井區域（12、227、312 ; 13、228、 313) ，其係於上述半導體基板（u、211、311、411、 411)内形成； 弟一導電型淺井區域（14、212、315 ; 15、213、314) ’其係於上述第一導電型深井區域（丨2、227、3 12 ; 1 3 、228、313)内形成； 複數之電場效果晶體（223、326 ; 224、325)其係於上 述第二導電型淺井區域（14、212、315 ; 15、213、314) 内形成； 淺元件分隔區域（2 3、214、250、332、336)，其係於 上述第二導電型淺井區域（14、212、315 ; 15、213、 314) 上形成，且其深度比上述第一導電型深井區域（12 、227、312 ; 13、228、3 13)和上述第二導電型淺井區域 (14、212、315 ; 15、213、3 14)之接合深度更淺； 深元件分隔區域（22、226、251、333、335)，其係貫 穿上述第二導電型淺井區域（14、212、315 ; 15、213、 3 14)在第一導電型深井區域（1 2、227、3 12 ; 13、228、 313)上形成，且其深度比上述第一導電型深井區域（12 、227、312 ; 13、228、313)和第二導電型淺井區域（14、 212、315 ; 15、213、3 14)之接合深度更深； 以及端子（221、222)，其係於上述第二導電型淺井區 -61 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511276 A B c D 七、申請專利範圍 域（14、212、315 ; 15、213、3 14)上形成，係用來使上 述第二導電型淺井區域（14、212、315 ; 15、213、314) 内的電位產生變化， 上述淺元件分隔區域（250、336)包含STI， 其具有： 第一膜（412、413)形成工序，其係於上述半導體基板 (1 1、211、311、411、411)上實施； 第一開口窗形成工序，其係於上述第一膜（412、413) 上實施； 第一分隔溝形成工序，其係把上述第一膜（412、413) 當成遮罩’將半導體基板（11、211、311、411)進行部 份餘刻而成； 罘二膜（414)形成工序，其係於上述第一膜（412、 413)及上述第一分隔溝上實施； 第二開口窗形成工序，其係於上述第二膜（414)上實 施； 姓刻工序，其係把上述第二膜（414)當成遮罩，將上 述第一膜（412、413)進行部份蝕刻； 第二分隔溝形成工序，其係把上述第一膜（412、413) 當成遮罩，將半導體基板（11、211、311、411、411)進 行部份蝕刻而成； 以及第一分隔溝及第二分隔溝埋入工序，其係在上述 第一膜（412、413)、上述第一分隔溝上及第二分隔溝上 堆疊絕緣膜（415)而成。 -62- 本紙張尺度逋用中國國家標準(CNS) A4規格(210X297公釐) 511276 8 8 8 8 A B c D 、申請專利範圍 1 4 ·如申請專利範圍第i 3項之半導體裝置之製造方法，其中 上述第一膜（412、413)係矽氧化膜（412)和矽氮化膜（413) 的積層膜；上述第二膜（414)係照相光阻（414);上述絕 緣膜（415)係氧化膜。 -63- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217282A (ja) * 2001-01-19 2002-08-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2005005561A (ja) * 2003-06-13 2005-01-06 Sharp Corp 半導体装置の製造方法
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP4579512B2 (ja) 2003-07-15 2010-11-10 セイコーエプソン株式会社 半導体装置およびその製造方法
US7112867B2 (en) * 2003-12-05 2006-09-26 Intel Corporation Resistive isolation between a body and a body contact
EP1797590A1 (en) * 2004-09-30 2007-06-20 Koninklijke Philips Electronics N.V. Deep trench electrically isolated medium voltage cmos devices and method for making the same
JP5259246B2 (ja) * 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5349885B2 (ja) 2008-09-30 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8034699B2 (en) * 2009-05-12 2011-10-11 International Business Machines Corporation Isolation with offset deep well implants
JP5546191B2 (ja) * 2009-09-25 2014-07-09 セイコーインスツル株式会社 半導体装置
US8415743B2 (en) 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US8552500B2 (en) 2011-05-24 2013-10-08 International Business Machines Corporation Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
JP5874471B2 (ja) * 2012-03-19 2016-03-02 富士通セミコンダクター株式会社 半導体装置、およびその製造方法
JP6300638B2 (ja) * 2014-05-26 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
US9601512B2 (en) * 2015-07-16 2017-03-21 Globalfoundries Inc. SOI-based semiconductor device with dynamic threshold voltage
FR3057393A1 (fr) * 2016-10-11 2018-04-13 Stmicroelectronics (Rousset) Sas Circuit integre avec condensateur de decouplage dans une structure de type triple caisson
KR101800783B1 (ko) * 2016-10-14 2017-11-23 서강대학교 산학협력단 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법
FR3070534A1 (fr) 2017-08-28 2019-03-01 Stmicroelectronics (Rousset) Sas Procede de fabrication d'elements capacitifs dans des tranchees
FR3070535A1 (fr) 2017-08-28 2019-03-01 Stmicroelectronics (Crolles 2) Sas Circuit integre avec element capacitif a structure verticale, et son procede de fabrication
US11621222B2 (en) 2018-01-09 2023-04-04 Stmicroelectronics (Rousset) Sas Integrated filler capacitor cell device and corresponding manufacturing method
FR3076660B1 (fr) 2018-01-09 2020-02-07 Stmicroelectronics (Rousset) Sas Dispositif integre de cellule capacitive de remplissage et procede de fabrication correspondant
FR3087027A1 (fr) 2018-10-08 2020-04-10 Stmicroelectronics (Rousset) Sas Element capacitif de puce electronique
US11004785B2 (en) 2019-08-21 2021-05-11 Stmicroelectronics (Rousset) Sas Co-integrated vertically structured capacitive element and fabrication process

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984572A (ja) 1982-11-08 1984-05-16 Nec Corp 半導体装置
JP2508218B2 (ja) * 1988-09-27 1996-06-19 日本電気株式会社 相補型ｍｉｓ集積回路
JPH02148864A (ja) * 1988-11-30 1990-06-07 Sony Corp 半導体装置の製造方法
JPH05251647A (ja) * 1992-03-05 1993-09-28 Hitachi Ltd 半導体集積回路装置
JPH06216346A (ja) 1992-11-30 1994-08-05 Sony Corp 半導体装置
JP3400528B2 (ja) 1994-04-01 2003-04-28 三菱電機株式会社 半導体装置およびその製造方法
JP3321613B2 (ja) * 1994-05-06 2002-09-03 日本電信電話株式会社 シリコン基板中への浅溝・深溝形成方法
JPH1022462A (ja) * 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
JPH10135453A (ja) * 1996-10-28 1998-05-22 Sharp Corp 半導体装置及びその製造方法
JP4253052B2 (ja) 1997-04-08 2009-04-08 株式会社東芝 半導体装置
JPH11330223A (ja) * 1998-05-15 1999-11-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法

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Publication number Publication date
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