FR3057393A1 - Circuit integre avec condensateur de decouplage dans une structure de type triple caisson - Google Patents
Circuit integre avec condensateur de decouplage dans une structure de type triple caisson Download PDFInfo
- Publication number
- FR3057393A1 FR3057393A1 FR1659771A FR1659771A FR3057393A1 FR 3057393 A1 FR3057393 A1 FR 3057393A1 FR 1659771 A FR1659771 A FR 1659771A FR 1659771 A FR1659771 A FR 1659771A FR 3057393 A1 FR3057393 A1 FR 3057393A1
- Authority
- FR
- France
- Prior art keywords
- trench
- type
- integrated circuit
- box
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims description 44
- 230000002093 peripheral effect Effects 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 13
- 238000010292 electrical insulation Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
Le caisson (1) de type de conductivité P est isolé du substrat (SB) par une structure de type triple caisson comportant une tranchée (4) ayant une partie centrale (430) électriquement conductrice enveloppée dans une enveloppe isolante (440), cette tranchée (4) formant avec le caisson (1) un condensateur de découplage.
Description
® RÉPUBLIQUE FRANÇAISE
INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE © N° de publication : 3 057 393 (à n’utiliser que pour les commandes de reproduction)
©) N° d’enregistrement national : 16 59771
COURBEVOIE © Int Cl8 : H 01 L 23/58 (2017.01), G 11 C 5/00
DEMANDE DE BREVET D'INVENTION A1
©) Date de dépôt : 11.10.16. | © Demandeur(s) : STMICROELECTRONICS (ROUS- |
(© Priorité : | SET) SAS — FR. |
@ Inventeur(s) : MARZAKI ABDERREZAK. | |
©) Date de mise à la disposition du public de la | |
demande : 13.04.18 Bulletin 18/15. | |
©) Liste des documents cités dans le rapport de | |
recherche préliminaire : Se reporter à la fin du | |
présent fascicule | |
(© Références à d’autres documents nationaux | ® Titulaire(s) : STMICROELECTRONICS (ROUSSET) |
apparentés : | SAS. |
©) Demande(s) d’extension : | (© Mandataire(s) : CASALONGA. |
CIRCUIT INTEGRE AVEC CONDENSATEUR DE DECOUPLAGE DANS UNE STRUCTURE DE TYPE TRIPLE CAISSON.
_ Le caisson (1 ) de type de conductivité P est isolé du substrat (SB) par une structure de type triple caisson comportant une tranchée (4) ayant une partie centrale (430) électriquement conductrice enveloppée dans une enveloppe isolante (440), cette tranchée (4) formant avec le caisson (1 ) un condensateur de découplage.
CT1 CT2
Λ
FS ici ;
FR 3 057 393 - A1
SB
'440 — 410 '430 — 40
410 —
P
43040·—
-420 p
SB/ i
Circuit intégré avec condensateur de découplage dans une structure de type triple caisson
Des modes de réalisation de l’invention concernent les circuits intégrés, notamment ceux utilisant des structures de type triple caisson permettant ainsi l’isolation d’un caisson d’un premier type de conductivité, par exemple de type de conductivité P, d’une autre zone semiconductrice, par exemple le reste du substrat, également du premier type de conductivité, et en particulier ceux comportant des condensateurs de découplage entre la tension d’alimentation et la masse, plus communément connus par l’homme du métier sous l’expression anglo-saxonne : « Filler Cap ».
La figure 1 illustre schématiquement un circuit intégré IC comportant une structure du type triple caisson (Triple Well) permettant d’isoler un caisson 1, ici de type de conductivité P, du reste du substrat semiconducteur SB qui est également de type de conductivité P.
Plus précisément, le caisson 1 est isolé du substrat SB par une région d’isolation comportant une première tranchée isolante 2 (par exemple du type connu par l’homme du métier sous l’acronyme anglosaxon STI : Shallow Trench Isolation) s’étendant dans le substrat depuis une première face FS du substrat et entourant le caisson 1.
La région d’isolation comporte également une couche semi conductrice 3 enterrée dans le substrat sous le caisson 1 et de type de conductivité N.
La région d’isolation comprend enfin une zone isolante intermédiaire assurant une continuité d’isolation électrique entre la première tranchée isolante 2 et la couche semiconductrice enterrée 3.
Cette zone isolante intermédiaire comporte ici un puits 4 entourant latéralement le caisson 1 et s’étendant entre la première tranchée isolante 2 et la couche semiconductrice enterrée 3. Ce puits 4 est réalisé par une implantation de dopants de type de conductivité N.
Une telle région d’isolation à base de puits implantés 4 nécessite de respecter une certaine distance entre le bord de la tranchée isolante 2 et le bord du puits 4 de façon à prévenir tout risque de débordement de dopants N dans le caisson P par un phénomène de diffusion ce qui aurait pour conséquence de réduire la taille effective du caisson P.
Or, cette contrainte dimensionnelle présente un coût surfacique qui conduit à une augmentation de la surface des caissons.
Par ailleurs, on peut également utiliser ces caissons pour y former des condensateurs de découplage, connectés entre la tension d’alimentation et la masse. Ces condensateurs de découplage comportent par exemple une ou plusieurs lignes de polysilicium isolées du caisson P par un matériau isolant tel qu’un oxyde de silicium. Or, il s’avère que de tels condensateurs de découplage présentent des courants de fuite non négligeables et une valeur capacitive qui peut être dans certains cas relativement faible.
Selon un mode de réalisation, il est proposé de réduire l’encombrement surfacique d’un caisson semiconducteur isolé par une structure du type triple caisson (Triple Well) tout en proposant la réalisation au niveau de ce caisson de condensateurs de découplage présentant une valeur capacitive plus importante et des courants de fuite réduits.
Selon un aspect, il est proposé un circuit intégré comprenant un substrat semiconducteur, d’un premier type de conductivité, par exemple de type de conductivité P, et au moins un caisson semiconducteur du premier type de conductivité, par exemple de type de conductivité P, isolé du substrat par une région d’isolation comportant une première tranchée isolante s’étendant dans le substrat depuis une première face du substrat et entourant ledit au moins un caisson, une couche semiconductrice d’un deuxième type de conductivité opposé au premier type de conductivité, par exemple de type de conductivité N, enterrée dans le substrat sous le caisson, et une zone isolante intermédiaire configurée pour assurer une continuité d’isolation électrique entre la première tranchée isolante et la couche semiconductrice enterrée.
La zone isolante intermédiaire comprend une deuxième tranchée comportant au moins une partie périphérique entourant ledit au moins un caisson, ladite partie périphérique possédant une première partie s’étendant depuis ladite première face du substrat au contact de la première tranchée isolante, et prolongée par une deuxième partie située entre la première tranchée isolante et ladite couche semiconductrice enterrée.
Ladite deuxième tranchée comporte une portion centrale configurée pour être électriquement conductrice, par exemple du polysilicium, enveloppée dans une enveloppe isolante, par exemple du dioxyde de silicium, et le circuit intégré comprend au moins un premier contact configuré pour être électriquement conducteur sur ladite portion centrale et au moins un deuxième contact configuré pour être électriquement conducteur sur ledit au moins un caisson.
Ainsi, la deuxième tranchée contribue, par sa partie périphérique, à l’isolation du caisson semiconducteur du reste du substrat. Par ailleurs, sa partie centrale électriquement conductrice enveloppée dans une enveloppe isolante permet de former avec le caisson semiconducteur un condensateur de découplage.
L’isolation du caisson semiconducteur par une telle deuxième tranchée permet de s’affranchir du problème d’encombrement surfacique évoqué précédemment en relation avec les puits implantés. Par ailleurs, l’utilisation de cette tranchée également à des fins de condensateur de découplage, permet d’augmenter la valeur capacitive d’un tel condensateur de découplage tout en limitant le courant de fuite.
Pour augmenter encore la valeur capacitive du condensateur de découplage, il peut être prévu que la deuxième tranchée comporte au moins une branche additionnelle raccordée à ladite partie périphérique et s’entendant à l’intérieur dudit au moins un caisson semiconducteur, voire plusieurs branches additionnelles parallèles raccordées à ladite partie périphérique et s’étendant à l’intérieur dudit au moins un caisson semiconducteur.
Plusieurs variantes de réalisation sont possibles.
Ainsi, la première partie de ladite au moins une partie périphérique de la deuxième tranchée peut être située intégralement dans la première tranchée isolante. En d’autres termes, la deuxième tranchée peut traverser la première tranchée isolante (du type STI par exemple).
En variante, la première partie de ladite au moins une partie périphérique de la deuxième tranchée peut être située intégralement entre le caisson et la première tranchée isolante. Cette première partie de la partie périphérique de la deuxième tranchée est alors avantageusement accolée à la première tranchée isolante.
La deuxième partie de la partie périphérique de la deuxième tranchée peut venir au contact de la couche semiconductrice enterrée.
En variante, le fond de cette deuxième partie peut être à distance de la couche semiconductrice enterrée et la zone isolante intermédiaire comporte alors une zone implantée du deuxième type de conductivité, par exemple de type de conductivité N, située entre le fond de ladite deuxième partie et la couche semiconductrice enterrée.
Un tel mode de réalisation est avantageusement compatible avec la réalisation au sein du circuit intégré, d’un dispositif de mémoire comportant un plan mémoire possédant des cellules mémoires non volatiles et des transistors de sélection à grille enterrée car ladite deuxième tranchée peut avoir une profondeur sensiblement égale à celle desdites grilles enterrées.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
- La figure 1, déjà décrite, illustre un exemple d’isolation électrique d’un caisson semiconducteur du type triple caisson, selon l’art antérieur, et,
- Les figures 2 à 7 illustrent schématiquement différents modes de réalisation de l’invention.
Sur la figure 2 et sur la figure 3 qui est une vue de dessus de la figure 2, la référence ICI désigne un circuit intégré comportant un caisson semiconducteur 1 ayant un premier type de conductivité, ici de type de conductivité P.
Comme on va le voir maintenant, ce caisson 1 est électriquement isolé du substrat SB, également de type de conductivité P, par une région d’isolation comportant un certain nombre d’éléments.
Plus particulièrement, la région d’isolation comporte une première tranchée isolante 2, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation) entourant le caisson 1 et s’étendant dans le substrat SB depuis une première face ou face supérieure FS du substrat.
La région d’isolation comporte également une couche semiconductrice d’un deuxième type de conductivité, ici de type de conductivité N référencée 3, enterrée dans le substrat SB sous le caisson 1.
La région d’isolation comporte également une zone isolante intermédiaire assurant une continuité d’isolation électrique entre la première tranchée isolante 2 et la couche semiconductrice enterrée 3.
Dans ce mode de réalisation, la zone isolante intermédiaire comprend une deuxième tranchée 4 comportant une partie périphérique 40 entourant le caisson 1.
Cette partie périphérique possède une première partie 410 s’étendant depuis la première face FS du substrat au contact de la première région isolante 2.
Cette première partie 410, qui est accolée à la première tranchée isolante 2, est prolongée par une deuxième partie 420 qui est située entre la première tranchée isolante 2 et la couche semiconductrice enterrée 3.
Dans ce mode de réalisation, le fond de la deuxième partie 420 de la partie périphérique 40 est à distance de la couche semiconductrice enterrée 3.
Par conséquent, de façon à assurer la continuité d’isolation électrique, la zone isolante intermédiaire comporte également une zone implantée 5, de type de conductivité N, située entre le fond de la deuxième partie 420 de la deuxième tranchée 4 et la couche semiconductrice enterrée 3.
Le caisson semiconducteur 1 est donc totalement isolé électriquement du reste du substrat SB.
Par ailleurs, la deuxième tranchée 4 comporte une portion centrale 430 électriquement conductrice, enveloppée dans une enveloppe isolante 440. A titre d’exemple non limitatif, la partie centrale électriquement conductrice 430 peut comporter du polysilicium et l’enveloppe isolante peut comporter du dioxyde de silicium.
A titre d’exemple non limitatif, la surface de la section transversale de la partie centrale de la tranchée 4 peut être de l’ordre de 0,10 pm2 tandis que l’épaisseur de l’enveloppe isolante 440 peut être de l’ordre de la centaine d’Ângstrôm.
Outre sa fonction d’isolation, la deuxième tranchée 4 forme avec le caisson 1 un condensateur de découplage. Une première électrode de ce condensateur de découplage est formée par la partie centrale 430 de la tranchée 4 tandis que la deuxième électrode du condensateur de découplage est formée par le caisson 1. Le diélectrique du condensateur de découplage est formé par l’enveloppe isolante 440.
Aussi, est-il prévu que le circuit intégré IC comporte également un premier contact électriquement conducteur CTI sur la portion centrale 430 de la deuxième tranchée 4 et un deuxième contact électriquement conducteur CT2 sur le caisson 1.
On peut alors par exemple appliquer la tension d’alimentation Vdd sur le deuxième contact CT2 et la masse sur le première contact CTI ce qui permet d’avoir un condensateur de découplage entre tension d’alimentation et masse.
La partie périphérique de cette deuxième tranchée 4 permet d’avoir une valeur capacitive conséquente, typiquement une valeur capacitive une demie fois plus grande que celle d’un condensateur de découplage de l’art antérieur.
Par ailleurs, cette structure en tranchées permet également de limiter les courants de fuite du condensateur de découplage.
Comme on vient de le voir, le fond de la deuxième tranchée 4 est à distance de la couche semiconductrice enterrée 3.
Ceci est compatible avec un procédé de réalisation d’un dispositif de mémoire dont le plan mémoire PM possède, comme illustré schématiquement sur la figure 4, des cellules mémoires non volatiles CEL et des transistors de sélection à grille enterrée TSL.
Plus précisément, chaque cellule-mémoire CEL comporte un transistor à grille flottante TGF réalisé dans et sur un caisson semiconducteur de type P séparé du substrat sous-jacent de type P par une couche semiconductrice de type N (non représentée ici à des fins de simplification).
De façon classique, chaque transistor à grille flottante comporte une grille flottante GF, par exemple en polysilicium, et une grille de commande CG.
Chaque transistor de sélection TSL permet de sélectionner une rangée de cellules et est un transistor MOS dont la grille GTSL est une grille enterrée dans le caisson de type P et électriquement isolée de ce caisson par un oxyde de grille OX, typiquement du dioxyde de silicium.
La grille enterrée GTSL est commune aux deux transistors de sélection TSL adjacents dont les deux oxydes de grille OX sont respectivement situés sur les deux flancs de cette grille enterrée.
Et, comme illustré sur la figure 4, la profondeur PR des tranchées ayant permis la réalisation des grilles de sélection enterrées GTSL est alors avantageusement identique ou sensiblement identique à la profondeur PR de la deuxième tranchée 4 illustrée sur la figure 2.
De façon à augmenter encore la valeur capacitive du condensateur de découplage, on peut prévoir, comme illustré sur la figure 5, un mode de réalisation dans lequel la deuxième tranchée 4 comporte au moins une branche additionnelle, et ici plusieurs branches additionnelles parallèles 41, raccordées à la partie périphérique 40 de la tranchée 4 et s’étendant à l’intérieur du caisson semiconducteur 1.
D’autres variantes de réalisations sont possibles et illustrées sur les figures 6 et 7.
Ainsi, comme illustré sur la figure 6, il est possible de prévoir une deuxième tranchée 400 dont le fond de la deuxième partie ne soit plus situé à distance de la couche semiconductrice enterrée 3 mais vienne au contact de celle-ci.
De même, comme illustré sur la figure 7, au lieu de prévoir une deuxième tranchée 40 venant s’accoler, une fois la réalisation terminée, à la première tranchée isolante 2, on peut prévoir une deuxième tranchée 4000 traversant la première tranchée isolante 2. En d’autres termes, la première partie de cette deuxième tranchée 4000 est alors située intégralement au sein de la première tranchée isolante 2.
Dans l’exemple illustré sur la figure 7, la deuxième tranchée 4000 vient au contact de la couche semiconductrice enterrée 3. Bien entendu, il serait tout à fait envisageable que le fond de cette deuxième tranchée 4000 soit, comme illustré sur la figure 2, à distance de cette couche semiconductrice enterrée 3 moyennant quoi une zone implantée 5 de type de conductivité N serait alors nécessaire.
Claims (9)
- REVENDICATIONS1. Circuit intégré, comprenant un substrat semiconducteur (SB) d’un premier type de conductivité et au moins un caisson semiconducteur (1) du premier type de conductivité isolé du substrat par une région d’isolation comportant :- une première tranchée isolante (2) s’étendant dans le substrat (SB) depuis une première face (FS) du substrat et entourant ledit au moins un caisson (1),- une couche semiconductrice (3) d’un deuxième type de conductivité opposé au premier type conductivité, enterrée dans le substrat sous le caisson, et- une zone isolante intermédiaire configurée pour assurer une continuité d’isolation électrique entre la première tranchée isolante et la couche semiconductrice enterrée, la zone isolante intermédiaire comprenant une deuxième tranchée (4) comportant au moins une partie périphérique (40) entourant ledit au moins un caisson (1), ladite partie périphérique (40) possédant une première partie (410) s’étendant depuis ladite première face (FS) du substrat au contact de la première tranchée isolante (2), la première partie étant prolongée par une deuxième partie (420) située entre la première tranchée isolante (2) et ladite couche semiconductrice enterrée (3), ladite au moins une deuxième tranchée (4) comportant une portion centrale configurée pour être électriquement conductrice (430) et enveloppée dans une enveloppe isolante (440), le circuit intégré comprenant au moins un premier contact configuré pour être électriquement conducteur (CT2) sur ladite portion centrale (430) et au moins un deuxième contact configuré pour être électriquement conducteur (CT2) sur ledit au moins un caisson (1).ίο
- 2. Circuit intégré selon la revendication 1, dans lequel la première partie de ladite au moins une partie périphérique est située intégralement dans ladite première tranchée isolante (2).
- 3. Circuit intégré selon la revendication 1, dans lequel la première partie (410) de ladite au moins une partie périphérique (40) est située intégralement entre le caisson (1) et la première tranchée isolante (2).
- 4. Circuit intégré selon l’une des revendications précédentes, dans lequel ladite deuxième tranchée (4) comporte au moins une branche additionnelle (41) raccordée à ladite partie périphérique (40) et s’étendant à l’intérieur dudit au moins un caisson semiconducteur (1).
- 5. Circuit intégré selon la revendication 4, dans lequel ladite deuxième tranchée (4) comporte plusieurs branches additionnelles parallèles (41) raccordées à ladite partie périphérique (40) et s’étendant à l’intérieur dudit au moins un caisson semiconducteur (1).
- 6. Circuit intégré selon l’une des revendications précédentes, dans lequel ladite deuxième partie (420) de ladite au moins une partie périphérique (40) vient au contact de la couche semiconductrice enterrée (3).
- 7. Circuit intégré selon l’une des revendications 1 à 5, dans lequel le fond de la deuxième partie (420) de ladite au moins une partie périphérique (40) est à distance de la couche semiconductrice enterrée (3) et la zone isolante intermédiaire comporte une zone implantée du deuxième type de conductivité (5) située entre le fond de ladite deuxième partie (420) et la couche semiconductrice enterrée (3).
- 8. Circuit intégré selon la revendication 7, comprenant un dispositif de mémoire (DM) comportant un plan mémoire (PM) possédant des cellules-mémoires non-volatiles (CEL) et des transistors de sélection (TSL) à grilles enterrées, ladite deuxième tranchée (4) ayant une profondeur (PR) sensiblement égale à celle desdites grilles enterrées.
- 9. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel le premier type de conductivité est le type P et le deuxième type de conductivité est le type N.1/4
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1659771A FR3057393A1 (fr) | 2016-10-11 | 2016-10-11 | Circuit integre avec condensateur de decouplage dans une structure de type triple caisson |
US15/486,434 US10535672B2 (en) | 2016-10-11 | 2017-04-13 | Integrated circuit with decoupling capacitor in a structure of the triple well type |
CN201710283465.6A CN107919360B (zh) | 2016-10-11 | 2017-04-26 | 采用三阱型结构的具有去耦电容器的集成电路 |
CN201720453260.3U CN207338365U (zh) | 2016-10-11 | 2017-04-26 | 集成电路 |
US16/708,165 US10651184B2 (en) | 2016-10-11 | 2019-12-09 | Integrated circuit with decoupling capacitor in a structure of the triple well type |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1659771A FR3057393A1 (fr) | 2016-10-11 | 2016-10-11 | Circuit integre avec condensateur de decouplage dans une structure de type triple caisson |
FR1659771 | 2016-10-11 |
Publications (1)
Publication Number | Publication Date |
---|---|
FR3057393A1 true FR3057393A1 (fr) | 2018-04-13 |
Family
ID=57539484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1659771A Pending FR3057393A1 (fr) | 2016-10-11 | 2016-10-11 | Circuit integre avec condensateur de decouplage dans une structure de type triple caisson |
Country Status (3)
Country | Link |
---|---|
US (2) | US10535672B2 (fr) |
CN (2) | CN107919360B (fr) |
FR (1) | FR3057393A1 (fr) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3057393A1 (fr) * | 2016-10-11 | 2018-04-13 | Stmicroelectronics (Rousset) Sas | Circuit integre avec condensateur de decouplage dans une structure de type triple caisson |
DE102018112866B4 (de) * | 2018-05-29 | 2020-07-02 | Infineon Technologies Ag | Halbleitervorrichtung mit elektrischem Widerstand |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1335425A1 (fr) * | 2000-10-23 | 2003-08-13 | Sharp Kabushiki Kaisha | Dispositif a semi-conducteurs et procede de production dudit dispositif |
US20070278612A1 (en) * | 2006-05-31 | 2007-12-06 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
US20110018094A1 (en) * | 2009-07-21 | 2011-01-27 | International Business Machines Corporation | Bias-controlled deep trench substrate noise isolation integrated circuit device structures |
FR3021457A1 (fr) * | 2014-05-21 | 2015-11-27 | St Microelectronics Rousset | Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et condensateur de decouplage associe |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996002070A2 (fr) | 1994-07-12 | 1996-01-25 | National Semiconductor Corporation | Procede de formation d'un circuit integre comprenant une tranchee d'isolation et une couche-barriere d'oxygene |
US5805494A (en) | 1997-04-30 | 1998-09-08 | International Business Machines Corporation | Trench capacitor structures |
US6391707B1 (en) | 2001-05-04 | 2002-05-21 | Texas Instruments Incorporated | Method of manufacturing a zero mask high density metal/insulator/metal capacitor |
US7449744B1 (en) * | 2004-08-03 | 2008-11-11 | Nanostar Corporation | Non-volatile electrically alterable memory cell and use thereof in multi-function memory array |
US7494890B2 (en) | 2005-09-12 | 2009-02-24 | United Microelectronics Corp. | Trench capacitor and method for manufacturing the same |
EP1949418A2 (fr) | 2005-11-08 | 2008-07-30 | Nxp B.V. | Agencement integre de condensateurs pour des valeurs ultra elevees de capacite |
FR2894708A1 (fr) | 2005-12-08 | 2007-06-15 | St Microelectronics Sa | Memoire a cellule memoire a transistor mos a corps isole |
DE102006056809B9 (de) | 2006-12-01 | 2009-01-15 | Infineon Technologies Austria Ag | Anschlussstruktur für ein elektronisches Bauelement |
JP2009044004A (ja) | 2007-08-09 | 2009-02-26 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US8193067B2 (en) * | 2009-12-03 | 2012-06-05 | International Business Machines Corporation | Integrated circuit and a method using integrated process steps to form deep trench isolation structures and deep trench capacitor structures for the integrated circuit |
US8816470B2 (en) * | 2011-04-21 | 2014-08-26 | International Business Machines Corporation | Independently voltage controlled volume of silicon on a silicon on insulator chip |
US8525245B2 (en) * | 2011-04-21 | 2013-09-03 | International Business Machines Corporation | eDRAM having dynamic retention and performance tradeoff |
US8592883B2 (en) | 2011-09-15 | 2013-11-26 | Infineon Technologies Ag | Semiconductor structure and method for making same |
US9608130B2 (en) | 2011-12-27 | 2017-03-28 | Maxim Integrated Products, Inc. | Semiconductor device having trench capacitor structure integrated therein |
US9178080B2 (en) | 2012-11-26 | 2015-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench structure for high density capacitor |
US9978829B2 (en) | 2012-11-26 | 2018-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low impedance high density deep trench capacitor |
US8956942B2 (en) * | 2012-12-21 | 2015-02-17 | Stmicroelectronics, Inc. | Method of forming a fully substrate-isolated FinFET transistor |
TWI521664B (zh) | 2013-09-03 | 2016-02-11 | 瑞昱半導體股份有限公司 | 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法 |
US9159723B2 (en) | 2013-09-16 | 2015-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing semiconductor device and semiconductor device |
FR3013148A1 (fr) | 2013-11-13 | 2015-05-15 | St Microelectronics Sa | Procede de polarisation de transistors mos realises selon la technologie fdsoi |
FR3017746B1 (fr) | 2014-02-18 | 2016-05-27 | Stmicroelectronics Rousset | Cellule memoire verticale ayant un implant drain-source flottant non auto-aligne |
US9349793B2 (en) * | 2014-09-08 | 2016-05-24 | International Business Machines Corporation | Semiconductor structure with airgap |
US9673084B2 (en) * | 2014-12-04 | 2017-06-06 | Globalfoundries Singapore Pte. Ltd. | Isolation scheme for high voltage device |
KR20160090582A (ko) | 2015-01-22 | 2016-08-01 | 삼성전자주식회사 | 스마트 카드 및 상기 스마트 카드의 제조 방법 |
US10084035B2 (en) | 2015-12-30 | 2018-09-25 | Teledyne Scientific & Imaging, Llc | Vertical capacitor contact arrangement |
US10049890B2 (en) | 2016-09-09 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of manufacturing the same |
FR3057393A1 (fr) * | 2016-10-11 | 2018-04-13 | Stmicroelectronics (Rousset) Sas | Circuit integre avec condensateur de decouplage dans une structure de type triple caisson |
FR3063385B1 (fr) * | 2017-02-28 | 2019-04-26 | Stmicroelectronics (Rousset) Sas | Circuit integre avec detection d'amincissement par la face arriere et condensateurs de decouplage |
-
2016
- 2016-10-11 FR FR1659771A patent/FR3057393A1/fr active Pending
-
2017
- 2017-04-13 US US15/486,434 patent/US10535672B2/en active Active
- 2017-04-26 CN CN201710283465.6A patent/CN107919360B/zh active Active
- 2017-04-26 CN CN201720453260.3U patent/CN207338365U/zh active Active
-
2019
- 2019-12-09 US US16/708,165 patent/US10651184B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1335425A1 (fr) * | 2000-10-23 | 2003-08-13 | Sharp Kabushiki Kaisha | Dispositif a semi-conducteurs et procede de production dudit dispositif |
US20070278612A1 (en) * | 2006-05-31 | 2007-12-06 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
US20110018094A1 (en) * | 2009-07-21 | 2011-01-27 | International Business Machines Corporation | Bias-controlled deep trench substrate noise isolation integrated circuit device structures |
FR3021457A1 (fr) * | 2014-05-21 | 2015-11-27 | St Microelectronics Rousset | Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et condensateur de decouplage associe |
Also Published As
Publication number | Publication date |
---|---|
US20180102377A1 (en) | 2018-04-12 |
CN207338365U (zh) | 2018-05-08 |
US20200111801A1 (en) | 2020-04-09 |
US10535672B2 (en) | 2020-01-14 |
CN107919360A (zh) | 2018-04-17 |
US10651184B2 (en) | 2020-05-12 |
CN107919360B (zh) | 2022-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR3063385A1 (fr) | Circuit integre avec detection d'amincissement par la face arriere et condensateurs de decouplage | |
FR3070535A1 (fr) | Circuit integre avec element capacitif a structure verticale, et son procede de fabrication | |
FR2986370A1 (fr) | Circuit integre 3d | |
FR2955203A1 (fr) | Cellule memoire dont le canal traverse une couche dielectrique enterree | |
FR3070534A1 (fr) | Procede de fabrication d'elements capacitifs dans des tranchees | |
FR3021457A1 (fr) | Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et condensateur de decouplage associe | |
FR3004583A1 (fr) | Transistor mos a drain etendu en couche mince sur isolant | |
FR2953643A1 (fr) | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante | |
FR2980640A1 (fr) | Circuit integre en technologie fdsoi avec partage de caisson et moyens de polarisation des plans de masse de dopage opposes presents dans un meme caisson | |
FR3051969A1 (fr) | Procede de fabrication de diodes de puissance, en particulier pour former un pont de graetz, et dispositif correspondant | |
EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
EP2363889A1 (fr) | Composant de puissance verticale haute tension | |
FR3057393A1 (fr) | Circuit integre avec condensateur de decouplage dans une structure de type triple caisson | |
FR3068507A1 (fr) | Realisation de regions semiconductrices dans une puce electronique | |
FR2993401A1 (fr) | Transistor mos sur soi protege contre des surtensions | |
FR2987698A1 (fr) | Composant de puissance vertical | |
FR3054920A1 (fr) | Dispositif compact de memoire non volatile | |
FR3018139A1 (fr) | Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees | |
FR3067516A1 (fr) | Realisation de regions semiconductrices dans une puce electronique | |
WO2014057112A1 (fr) | Circuit integre comportant des transistors avec des tensions de seuil differentes | |
WO2019224448A1 (fr) | Transistor a haute mobilite electronique en mode enrichissement | |
WO2019155146A1 (fr) | Dispositif optoélectronique avec des composants électroniques au niveau de la face arrière du substrat et procédé de fabrication | |
FR3002811A1 (fr) | Circuit intégré protégé contre des courts-circuits causés par le siliciure. | |
FR2976401A1 (fr) | Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication | |
FR3091786A1 (fr) | Diode de type PIN comportant une couche conductrice, et procédé de fabrication |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 2 |
|
PLSC | Publication of the preliminary search report |
Effective date: 20180413 |