FR3018139A1 - Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees - Google Patents

Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees Download PDF

Info

Publication number
FR3018139A1
FR3018139A1 FR1451616A FR1451616A FR3018139A1 FR 3018139 A1 FR3018139 A1 FR 3018139A1 FR 1451616 A FR1451616 A FR 1451616A FR 1451616 A FR1451616 A FR 1451616A FR 3018139 A1 FR3018139 A1 FR 3018139A1
Authority
FR
France
Prior art keywords
region
trench
integrated circuit
insulating region
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1451616A
Other languages
English (en)
Other versions
FR3018139B1 (fr
Inventor
Christian Rivero
Guilhem Bouton
Pascal Fornara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR1451616A priority Critical patent/FR3018139B1/fr
Priority to US14/627,281 priority patent/US9269771B2/en
Priority to CN201520120163.3U priority patent/CN204424255U/zh
Priority to CN201510091800.3A priority patent/CN104882446B/zh
Publication of FR3018139A1 publication Critical patent/FR3018139A1/fr
Priority to US14/953,692 priority patent/US9899476B2/en
Priority to US15/864,451 priority patent/US10211291B2/en
Application granted granted Critical
Publication of FR3018139B1 publication Critical patent/FR3018139B1/fr
Priority to US16/241,762 priority patent/US10490632B2/en
Priority to US16/657,409 priority patent/US10770547B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

Circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression (TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2). Le circuit comprend au moins une tranchée électriquement inactive (20) située au moins dans ladite région isolante et contenant un domaine interne (203) configuré pour permettre une réduction de contraintes en compression dans ladite région active.

Description

Circuit intégré à composants, par exemple transistors NMOS, à régions actives à contraintes en compression relâchées L'invention concerne les circuits intégrés, et plus particulièrement le relâchement des contraintes en compression d'une région active, par exemple celle d'un transistor NMOS. Dans un circuit intégré, les transistors sont réalisés dans et sur une région active semiconductrice, par exemple du silicium, entourée d'une région électriquement isolante, par exemple une tranchée remplie par exemple de dioxyde de silicium. Le fait de réaliser un transistor MOS à l'intérieur d'une région isolante conduit par nature à l'obtention d'une région active contrainte en compression de par la présence à sa périphérie de la région isolante. Et si une région active contrainte en compression favorise les performances d'un transistor PMOS, elle provoque par contre une dégradation des performances d'un transistor NMOS, notamment en termes de mobilité des porteurs.
Par ailleurs, la réalisation de transistors rapides impose des longueurs et largeurs de canal petites et les structures généralement réalisées présentent une densité importante, ce qui conduit à des dimensions de régions actives très petites, voire minimales pour la technologie considérée.
Il est donc extrêmement difficile voire impossible, d'augmenter les dimensions des régions actives des transistors NMOS dans le but de relâcher leurs contraintes en compression, compte tenu de la densité recherchée des structures réalisées. Selon un mode de réalisation, il est proposé de diminuer les contraintes en compression dans la région active d'un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, ou bien une résistance active c'est à dire formée dans une région active dont la valeur résistive peut varier avec les contraintes en compression, et ce sans modifier les caractéristiques des transistors PMOS. Un composant défavorablement sensible aux contraintes en compression est notamment un composant dont au moins une de ses caractéristiques est modifiée en présence de contraintes en compression conduisant à une dégradation de ses performances, comme c'est le cas par exemple pour la caractéristique de mobilité d'un transistor NMOS. Selon un aspect, il est proposé un circuit intégré comprenant un substrat et au moins un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, disposé au moins partiellement au sein d'une région active du substrat limitée par une région isolante. Selon une caractéristique générale de cet aspect, le circuit intégré comprend au moins une tranchée électriquement inactive située au moins dans ladite région isolante et contenant un domaine interne configuré pour permettre une réduction de contraintes en compression dans ladite région active. La région active du substrat au sein de laquelle est disposé ledit composant est une région active contrainte en compression en raison de la présence de la région isolante. En effet, généralement, le matériau formant la région isolante, par exemple du dioxyde de silicium, présente un coefficient de dilation thermique bien inférieur à celui du matériau formant la région active, typiquement du silicium.
De ce fait, à la fin du procédé de fabrication du transistor, la région isolante est contrainte en compression, induisant de ce fait des contraintes en compression dans la région active. Et, on diminue les contraintes en compression (on relâche ces contraintes en compression) dans la zone active en réduisant les contraintes en compression dans la région isolante de par la présence de ladite tranchée électriquement inactive. Par ailleurs, puisque cette tranchée est réalisée au sein de la région isolante, sa réalisation est totalement transparente pour le concepteur du circuit intégré puisque ce dernier détermine simplement les dimensions de la région active et de la région isolante sans se préoccuper du contenu de cette région isolante, c'est-à-dire en l'espèce de la présence d'une tranchée électriquement inactive dans cette région isolante.
En effet, cette tranchée est mécaniquement active pour permettre une réduction des contraintes en compression mais totalement électriquement inactive, c'est-à-dire qu'elle n'est connectée à aucun autre composant ou élément électriquement actif du circuit intégré, ou à aucun potentiel.
Ladite au moins une tranchée est avantageusement distincte d'une partie du substrat et plusieurs modes de réalisation sont possibles en ce qui concerne le domaine interne de la tranchée configuré pour permettre une réduction de contraintes en compression dans la région active.
Ainsi, la tranchée peut être remplie partiellement de matériau isolant, par exemple du dioxyde de silicium, de façon non-conforme pour laisser subsister une cavité non remplie ce qui offre davantage de surfaces libres et permet un relâchement des contraintes dans la région isolante et par conséquent dans la région active.
Selon un autre mode de réalisation possible, le domaine interne peut contenir du silicium polycristallin ou polysilicium. En effet, un tel matériau, obtenu après recristallisation de silicium amorphe déposé, est un matériau en tension ce qui facilite davantage la réduction des contraintes en compression dans la région isolante et par conséquent dans la région active. Alors que la tranchée électriquement isolante peut se situer uniquement au sein de la région isolante, elle peut, selon un mode de réalisation, posséder une partie supérieure située dans la région isolante et prolongée par une partie inférieure située dans le substrat, ledit domaine interne de la tranchée configuré pour permettre une réduction de contraintes en compression dans ladite région active étant alors situé dans la partie supérieure et dans la partie inférieure. Avec un tel mode de réalisation, on obtient une réduction plus importante des contraintes en compression.
Lorsque le domaine interne de la tranchée contient du silicium polycristallin, il est préférable que la partie inférieure de la tranchée comporte une couche électriquement isolante, par exemple du dioxyde de silicium, disposée entre le silicium polycristallin et le substrat. En effet ceci permet d'éviter l'apparition de dislocations qui auraient pu apparaître si le silicium polycristallin avait été en contact direct avec le silicium du substrat, généralement monocristallin. Le bord de la tranchée situé le plus près d'un bord de la région active est avantageusement espacé du bord de la région active d'une distance au moins égale à une distance minimale de façon à notamment respecter les règles de conception (« Design Rules Manual ») de la technologie considérée. Puisque la tranchée ménagée dans la région isolante est électriquement inactive, elle peut entourer partiellement voire totalement la région active même si le composant est un transistor NMOS. En effet, le fait que la tranchée passe sous le polysilicium de grille du transistor ne crée alors pas de transistor parasite et permet de réduire encore davantage les contraintes en compression dans la région active.
Par ailleurs, une région isolante supplémentaire est disposée au-dessus du composant, de la région active et de la région isolante et sépare le composant du premier niveau de métallisation du circuit intégré. Lorsque cette région isolante supplémentaire comporte une couche isolante inférieure (couche CESL (Contact Etch Stop Layer) par exemple) en compression disposée au dessus du composant, de la région active et de la région isolante, cette couche isolante inférieure en compression au dessus du transistor et de la région isolante contribue aussi à la présence des contraintes en compression dans la région active.
Aussi, un relâchement de contraintes en compression de la région active peut être obtenu également par au moins une excroissance électriquement inactive, disposée au-dessus d'au moins une partie de ladite tranchée et en-dessous de la couche isolante inférieure en compression.
En d'autres termes cette excroissance soulève localement ladite couche isolante inférieure en compression, ce qui permet donc un relâchement de contraintes en compression dans ladite région active. Cette excroissance peut comprendre du silicium polycristallin.
Et, lorsque le composant est un transistor NMOS, ladite excroissance présente avantageusement une structure analogue à celle de la région de grille du transistor. Cette excroissance peut entourer au moins partiellement le composant par exemple une résistance active.
Cela étant lorsque le composant est un transistor NMOS, dont la région de grille possède une partie s'étendant au dessus de la région isolante, cette partie de région de grille est au moins à une distance minimale de ladite excroissance, de façon à ne pas créer de structure parasite et à respecter les règles de conception (DRM) de la technologie considérée. Cette excroissance, dont l'emplacement est défini sur le masque « poly », est mécaniquement active pour le relâchement des contraintes mais électriquement inactive car non électriquement connectée.
Ainsi, la combinaison d'une excroissance et d'une tranchée électriquement inactive ménagée dans la région isolante permet de réduire davantage les contraintes en compression dans la région active du composant. De façon à réduire encore davantage les contraintes en compression, il est possible, d'empiler une région de contact électriquement inactive au-dessus de l'excroissance, elle-même située au moins en partie au-dessus de la tranchée électriquement inactive. Ainsi, selon un tel mode de réalisation, le circuit intégré comprend en outre une région de contact électriquement inactive traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure de ladite excroissance, quitte à pénétrer légèrement dans cette excroissance, ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire, ce matériau pouvant être un métal, par exemple du tungstène. Cela étant, dans les cas où il n'est pas possible de prévoir une excroissance au-dessus de la tranchée électriquement active, il peut être néanmoins possible, selon un autre mode de réalisation, que la région de contact électriquement inactive traverse la région isolante supplémentaire pour venir contacter au moins la face supérieure d'une portion de ladite tranchée, voire légèrement pénétrer dans cette dite tranchée.
En effet, les inventeurs ont observé que la réalisation d'un contact traversant ladite région isolante supplémentaire et notamment la couche inférieure isolante (connue par l'homme du métier sous l'acronyme anglo-saxon CESL : Contact Etch Stop Layer) de cette région isolante supplémentaire pour venir simplement au contact de la région isolante, voire pénétrer très légèrement cette région isolante en raison d'une sur-gravure, permettait également de relâcher les contraintes en compression dans la région active du composant. En effet ledit au moins un matériau, par exemple un métal, formant cette région de contact est généralement un matériau contraint en tension.
Cette région de contact, par exemple métallique, dont l'emplacement est défini sur le masque « contacts », est mécaniquement actif pour le relâchement des contraintes mais électriquement inactif. Ainsi un composant, par exemple un transistor NMOS, équipé d'une tranchée et d'au moins une telle région de contact métallique, présente une région active encore plus relâchée en contraintes en compression qu'en l'absence d'une telle région de contact. Il convient de noter par ailleurs que la tranchée, ou éventuellement la trace de la projection orthogonale sur la région isolante de l'empilement tranchée-excroissance ou tranchée-région de contact ou tranchée-excroissance-région de contact, reste avantageusement contenue latéralement au sein de la région isolante, c'est-à-dire que la tranchée ou éventuellement ledit empilement ne déborde pas latéralement de cette région isolante de façon à éviter un chevauchement sur un caisson semiconducteur adjacent, ce qui pourrait provoquer des courants de fuite statiques. Lorsque le circuit intégré comprend un groupe de plusieurs composants défavorablement sensibles aux contraintes en compression, par exemple des transistors NMOS, respectivement disposés au moins partiellement au sein d'un groupe de plusieurs régions actives du substrat limitées par ladite région isolante, ladite au moins une tranchée électriquement active peut entourer le groupe de régions actives.
Selon un mode de mise en oeuvre, le circuit intégré peut comprendre un dispositif de mémoire comportant un plan mémoire possédant des cellules-mémoires non volatiles et des transistors de sélection à grilles enterrées, ainsi qu'un bloc de commande du plan-mémoire comportant notamment des transistors NMOS formant lesdits composants défavorablement sensibles aux contraintes en compression ; ladite au moins une tranchée électriquement active est alors située dans au moins la région isolante limitant la région active d'au moins un de ces transistors NMOS du bloc de commande et à une profondeur sensiblement égale à celle des grilles enterrées.
Selon un autre aspect, il est proposé un procédé de fabrication d'au moins un composant défavorablement sensible aux contraintes en compression, comprenant une réalisation dans un substrat d'un circuit intégré, d'une région isolante limitant une région active du substrat, et une réalisation du composant au moins partiellement dans la région active. Selon une caractéristique générale de cet autre aspect, la réalisation de ladite région isolante comprend une réalisation d'au moins une tranchée électriquement inactive située au moins dans ladite région isolante et contenant un domaine interne configuré pour permettre une réduction de contraintes en compression dans ladite région active. Selon un mode de mise en oeuvre, la réalisation de ladite au moins une tranchée électriquement inactive comprend une formation d'une tranchée initiale dans au moins une zone de la région isolante et éventuellement dans le substrat et un remplissage de la tranchée initiale par du silicium polycristallin. Selon un mode de mise en oeuvre, le procédé comprend en outre, une réalisation au dessus du composant, de la région active et de la région isolante, d'une région isolante supplémentaire comportant une couche isolante inférieure en compression et une réalisation d'au moins une excroissance disposée au-dessus d'au moins une partie de ladite tranchée et en-dessous de ladite couche isolante inférieure en compression.
Selon un mode de mise en oeuvre, le procédé comprend en outre une réalisation d'une région de contact électriquement inactive traversant la région isolante supplémentaire, cette région de contact étant formée d'au moins un matériau différent des matériaux formant la région isolante et la région isolante supplémentaire. Et, selon les cas, cette région de contact peut venir contacter au moins la face supérieure de ladite excroissance, voire légèrement pénétrer dans cette excroissance, ou bien en l'absence d'excroissance, venir contacter au moins la face supérieure d'une portion de la tranchée électriquement inactive, voire pénétrer dans cette tranchée.
Lorsque le composant est le transistor NMOS, ladite excroissance présente une structure analogue à celle de la région de grille du transistor et est avantageusement réalisée simultanément à ladite région de grille. Lorsque ledit au moins un composant défavorablement sensible aux contraintes en compression est un transistor NMOS appartenant à un bloc de commande d'un plan-mémoire d'un dispositif de mémoire intégrée, le plan-mémoire possédant des cellules-mémoires non volatiles et des transistors de sélection à grilles enterrées, la réalisation de ladite au moins une tranchée électriquement inactive est avantageusement effectuée simultanément à la réalisation desdites grilles enterrées. De même, la réalisation de ladite au moins une région de contact peut être effectuée simultanément à la réalisation des contacts sur les régions de source, de drain et de grille des transistors des dispositifs de mémoire. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un transistor NMOS de l'art antérieur, et - les figures 2 à 18 illustrent schématiquement différents modes de mise en oeuvre et de réalisation de l'invention. Dans tout ce qui suit, le composant défavorablement sensible aux contraintes en compression est un transistor NMOS. Sur la figure 1, la référence TRN désigne un transistor NMOS dont la région active 10 se situe au sein d'un substrat semiconducteur 1, par exemple en silicium dopé P. La région active est entourée d'une région isolante 2, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation »). Le transistor TRN, faisant partie d'un circuit intégré CI, comporte classiquement une région de grille 3. Par ailleurs, la région de grille 3, la région active 10 et la région isolante 2 sont recouvertes d'une région isolante supplémentaire 4 comportant classiquement une couche inférieure isolante 40, par exemple en nitrure de silicium, également dénommée par l'homme du métier sous l'acronyme anglosaxon CESL (Contact Etch Stop Layer) La région isolante supplémentaire 4 comporte également au moins une autre couche au- dessus de la couche 40, par exemple au moins une couche 42 en dioxyde de silicium. A des fins de simplification de la figure, les régions de source et de drain situées dans la région active et dopées N, ne sont pas représentées. Le transistor TRN est réalisé ici dans une technologie 90 nanomètres et la distance D entre la région de grille 3 et la région isolante 2, c'est-à-dire la longueur de la région de source ou de drain, est ici égale à 0,23 micromètre en raison de la présence d'un contact sur cette région de source ou de drain. Lorsque le composant est un condensateur, cette région 3 forme une électrode du condensateur et la distance D peut être ramenée à 0,15 micromètre en l'absence dudit contact. La région isolante 2 est généralement en dioxyde de silicium. Compte tenu du fait que le coefficient de dilatation thermique de la région active 10 est plus importante que le coefficient de dilatation thermique de la région isolante 2, à l'issue du procédé de fabrication et notamment lors du refroidissement, le dioxyde de silicium 2 va moins se contracter que le silicium 10 de la région active conduisant à une région isolante 2 en compression et induisant par conséquent des contraintes en compression dans la région active 10. Par rapport au transistor TRN de la figure 1, le transistor TRN selon le mode de réalisation illustré sur la figure 2 comporte, au moins une tranchée électriquement inactive 20 possédant ici une partie supérieure 200 située dans la région isolante 2 et prolongée par une partie inférieure 201 située dans le substrat sous-jacent 1. Par ailleurs, dans cet exemple, les parois internes de la partie inférieure 201 de la tranchée sont tapissées d'une couche électriquement isolante 202, par exemple en dioxyde de silicium. Le domaine interne de la tranchée ainsi réalisée contient du silicium polycristallin ou polysilicium 203. La face supérieure de la tranchée électriquement inactive 20 se situe sensiblement au même niveau que la face supérieure de la région active 10. Cette tranchée est électriquement inactive car elle n'est connectée électriquement à aucun potentiel électrique. Cette tranchée 20 présente donc uniquement une fonction mécanique permettant une réduction de contraintes en compression dans la région active 10. En effet, dans cet exemple de réalisation, le polysilicium 202 qui est initialement déposé de façon amorphe, se recristallise lors du refroidissement pour devenir un matériau contraint en tension ce qui réduit les contraintes en compression notamment dans la région isolante 2 ce qui permet par conséquent de réduire les contraintes en compression dans la région active 10. Bien que dans le mode de réalisation de la figure 2, la tranchée 20 se prolonge dans le substrat sous-jacent, il aurait été possible que la tranchée 20 soit uniquement située au sein de la région isolante 2 sans déborder dans le substrat sous-jacent. Et, avec un tel mode de réalisation, on obtient une réduction d'environ 15% des contraintes en compression par rapport au transistor de la figure 1. Cela étant, la partie inférieure de la tranchée 20 située dans le substrat sous-jacent contribue également à la réduction des contraintes en compression dans la région active 10. Ainsi, le mode de réalisation de la figure 2 permet une réduction de 30% des contraintes en compression dans la région active par rapport au transistor de la figure 1.
Par ailleurs, la couche isolante 202 permet d'éviter un contact direct entre le silicium du substrat et le polysilicium 203 de la tranchée, ce qui évite l'apparition de dislocations. La largeur LG1 de la tranchée 20 est ici égale à la dimension critique CD (Critical Dimension) de la technologie considérée, en l'espèce 0,11 micromètres. Cette dimension critique est la dimension minimale d'une ligne de région active. La distance LG2 entre le bord de la tranchée 20 et le bord de la région active 10 est ici égale à une distance minimum définie par les règles de conception (DRM : Design Rules Manual) de la technologie considérée, en l'espèce 0,05 micromètre pour une technologie 90 nanomètres. Les figures 3 à 6 illustrent schématiquement la réalisation de la région isolante 2 et de la tranchée électriquement inactive 20 du transistor TRN de la figure 2.
Plus précisément, après avoir déposé sur le substrat 1 une bicouche 70 (oxyde de silicium/nitrure de silicium) surmontée d'une couche de résine photosensible que l'on insole à travers un masque dit « masque d'active ou masque de région active », qui va permettre de déterminer les contours de la région isolante 2 et par conséquent ceux de la région active, on effectue après développement de la résine une gravure du bicouche 70 et du substrat 1 en utilisant la partie restante de la résine comme masque dur de façon à obtenir une tranchée 6 (figure 3) qui va être remplie de matériau isolant de façon à former, après polissage mécanochimique et retrait du nitrure de silicium, la région isolante 2 (figure 4). Puis, comme illustré sur la figure 5, on procède à une gravure d'une première tranchée de façon à définir la partie supérieure 200 et la partie supérieure 201 et l'on procède à une ré-oxydation de la partie inférieure 201 de cette première tranchée de façon à former la couche électriquement isolante 202. On obtient donc à ce stade une tranchée, que l'on dénomme ici tranchée initiale. Puis on remplit cette tranchée initiale de polysilicium déposé à l'état amorphe à haute température, celui-ci se transformant, lors du refroidissement en silicium polycristallin, puis gravé par exemple par polissage mécanochimique ou gravure sèche (figure 6). La figure 7 est une vue schématique de dessus d'un autre mode de réalisation à transistor TRN selon l'invention. Sur cette figure, le transistor TRN comporte une région de grille 3 surmontant la région active 10 des transistors limitée par la région isolante 2. Des contacts de grille 30 sont formés à une extrémité de la région de grille tandis que des contacts de source CTS et de drain CTD sont formés sur les régions de source et de drain du transistor. Et, on voit qu'il est possible lorsque l'environnement du transistor TRN le permet, de disposer la tranchée électriquement inactive 20 tout autour de la région active 10. Ceci permet une réduction encore plus efficace des contraintes en compression dans la région active 10. Cela étant, en fonction de l'environnement du transistor TRN, la tranchée électriquement inactive 20 pourrait n'entourer que partiellement la région active 10. Il convient de noter ici que puisque la tranchée 20 est électriquement inactive, elle peut sans problème être surmontée par le polysilicium de grille 3 sans risque de créer un transistor. Par ailleurs une capacité parasite éventuellement générée par ce chevauchement serait très faible. Le transistor TRN peut être parfois situé à côté d'un autre transistor TRN comme c'est le cas sur la figure 8.
Le circuit intégré CI illustré sur la figure 8 comporte deux transistors NMOS TRNA, TRNB. Le transistor TRNA comporte une région active 10A entourée par la région isolante 2 et le transistor TRNB comporte la région active 10B entourée également par la région isolante 2.
Le transistor TRNA comporte une région de grille 3A formée par exemple par une ligne de polysilicium. Cette région de grille 3A comporte une partie 30A située au-dessus de la région active 10A, une partie 31A débordant au-delà d'une première extrémité de la région active et permettant une prise de contact sur la région de grille et une autre partie 32A débordant au-delà d'une deuxième extrémité de la région active. La région de grille 3B du transistor TRNB présente une structure analogue à la région de grille 3A. Plus précisément, elle comporte une partie centrale 30B située au-dessus de la région active 10B et deux parties 31B et 32B débordant au-delà de cette région active 10B. La zone 8 représente la zone d'implantation N+ des deux transistors NMOS. On voit par ailleurs que le circuit intégré CI comporte, autour de ce groupe de deux transistors TRNA et TRNB, une tranchée électriquement inactive 20 ménagée au sein de la région isolante 2. En effet, dans ce mode de réalisation, l'espace ESP entre les deux régions actives 10A et 10B n'est pas suffisant pour permettre d'entourer la région active de chaque transistor par une tranchée électriquement inactive 20. En effet, cet espace doit être au minimum égal à deux fois l'espacement minimum LG2 augmenté de la dimension critique LG1, soit 0,25 micromètre pour une technologie 90 nanomètres.
Dans les modes de réalisation illustrés sur les figures 9 et 10, le relâchement des contraintes dans la région active 10 du transistor TRN est obtenu par un contact métallique 9 traversant la région isolante supplémentaire 4 pour venir éventuellement pénétrer à l'intérieur de la tranchée 20 (partie 90 en pointillés sur ces figures). Cela étant, les inventeurs ont observé que même si le contact métallique 9 ne traverse que la région isolante 4, et notamment la couche CESL 40, sans pénétrer dans la tranchée 20, on obtient néanmoins un relâchement des contraintes en compression dans la région active 10 du transistor TRN par rapport aux contraintes en compression de la région 10 du transistor TRN de la figure 1. Et ceci est vrai que la couche 40 soit une couche en compression ou une couche en tension car dans ce dernier cas le matériau utilisé pour la région de contact 9 est généralement un matériau lui-même en tension. Et les inventeurs ont observé que la combinaison d'une couche 40 en tension traversée par une région de contact elle-même en tension permettait d'augmenter la tension dans la région de canal ce qui permet d'augmenter la mobilité des électrons. Un tel contact métallique 9 est réalisé de façon analogue aux contacts métalliques destinés à venir contacter les régions de source, drain et grille du transistor pour les relier à un niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré. Cela étant, ce contact métallique 9, dont l'emplacement est défini sur le masque « contacts », et dont la géométrie peut être différente de celle des contacts classiques destinés à contacter les régions de source, de drain et de grille, est mécaniquement actif pour le relâchement des contraintes mais électriquement inactif car aucune de ses extrémités n'est en contact avec un potentiel.
Cela étant, l'utilisation de contacts métalliques venant au contact de la tranchée électriquement inactive 20 voire pénétrant dans cette tranchée, n'est pas toujours possible. En effet, les contraintes dimensionnelles à respecter pour la réalisation d'un contact métallique vis-à-vis du bord de la région active, sont plus sévères que celles régissant la réalisation de la tranchée 20. Ainsi, dans la technologie 90 nanomètres par exemple, la distance minimale Dl entre la région de contact 9 et le bord de la région active est égale à 0,10 micromètres ce qui est deux fois plus grand que la longueur LG2 (figure 2) séparant le bord de la tranchée 20 du bord de la région active. La largeur minimale D2 d'une région de contact 9 est quant à elle égale à 0,12 micromètres dans la technologie 90 nanomètres par exemple. Ces dimensions D1 et D2 notamment, sont utilisées automatiquement dans l'outil informatique de génération du masque « contacts » pour déterminer en fonction des emplacements des différentes régions actives 10 et tranchées 20, mais également en fonction de la distance par rapport à une éventuelle région voisine de polysilicium et/ou de la présence ou non d'une ligne de métal à un niveau de métallisation supérieur, les localisations possibles du ou des régions de contact 9 venant contacter ou pénétrer dans ces tranchées ainsi que les géométries et dimensions du ou de ces régions de contact.
Et ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. Dans le mode de réalisation illustré sur la figure 11, la couche isolante inférieure 40 est une couche contrainte en compression. Et le relâchement des contraintes dans la région active 10 du transistor TRN est obtenu par une excroissance 12 reposant sur la tranchée 20 et située sous la couche isolante inférieure 40. En d'autres termes cette excroissance soulève localement la couche isolante inférieure 40, ce qui permet d'accentuer entre le relâchement des contraintes en compression dans la région active 10.
Comme illustré sur cette figure 12, lorsque le composant défavorablement sensible aux contraintes en compression est un transistor NMOS TRN, cette excroissance a avantageusement une structure analogue à celle de la région de grille 3 du transistor. Cette excroissance comprend alors par exemple du polysilicium dans sa partie centrale 120. Dans la technologie 90 nm par exemple, la largeur minimale D4 de la partie centrale d'une excroissance 12 est égale à 0,1 micromètre et la distance minimale D5 entre une partie centrale d'une excroissance 12 et le bord de région active est égale à 0,05 micromètre. La réalisation de l'excroissance 12 s'effectue avantageusement simultanément à la réalisation de la région de grille 3 et avec des étapes de réalisation identiques à celles utilisées pour la réalisation de cette région de grille. Plus précisément après avoir réalisé par dépôt et gravure la partie centrale de la région de grille 3 et la partie centrale 120 de l'excroissance 12, on flanque ces parties centrales de régions latérales isolantes ou espaceurs. Puis on réalise la région isolante supplémentaire 4 avec la couche inférieure 40 en compression. L'emplacement et la géométrie de la partie centrale 120 en polysilicium de l'excroissance 12 sont définis au niveau du masque « poly » utilisé pour définir les emplacements et géométries des régions de grille des transistors. Les dimensions D4, D5 et D6 sont utilisées automatiquement dans l'outil informatique de génération du masque « poly » pour déterminer en fonction des emplacements des différentes régions actives 10 et tranchées 20, les localisations possibles du ou des excroissances 12 ainsi que les géométries et dimensions du ou de ces excroissances. Et là encore ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui.
Bien entendu, il est possible, si l'environnement le permet, de combiner au sein d'un circuit intégré une tranchée électriquement inactive 20, une excroissance 12 et une région de contact 9 comme illustré sur la figure 12. Plus précisément, sur cette figure, ces trois éléments sont empilés. Ainsi, l'excroissance 12 est située au-dessus de la tranchée électriquement inactive 20 et est surmontée par la région de contact 9. On se réfère maintenant plus particulièrement aux figures 13 à 18 pour illustrer une application de l'invention à un circuit intégré comportant un dispositif de mémoire dont le plan-mémoire PM possède, comme illustré sur la figure 13, des cellules-mémoires non volatiles CEL et des transistors de sélection à grille enterrée TSL. Plus précisément, chaque cellule-mémoire CEL comporte un transistor à grille flottante TGF réalisé dans et sur un caisson semiconducteur de type P séparé d'un substrat sous-jacent de type P par une couche semiconductrice de type N. De façon classique, chaque transistor à grille flottante comporte une grille flottante GF, par exemple en polysilicium, et une grille de commande CG. Chaque transistor de sélection TSL permettant de sélectionner une rangée de cellules, est un transistor MOS dont la grille GTSL est une grille enterrée dans le caisson de type P et électriquement isolée de ce caisson par un oxyde de grille OX, typiquement du dioxyde de silicium. La couche enterrée de type N forme les régions de source des transistors de sélection TSL. Il convient de noter que la grille enterrée GTSL est commune aux deux transistors de sélection TSL adjacents dont les deux oxydes de grilles OX sont respectivement situés sur les deux flancs de cette grille enterrée. Comme il est classique en la matière, et illustré schématiquement sur la figure 14, le dispositif de mémoire DM intégré au sein du circuit intégré CI comporte, outre le plan-mémoire PM formé de la matrice de cellules-mémoires CL, un bloc ou logique de commande comportant notamment les décodeurs lignes et décodeurs colonnes. Tous ces éléments du bloc de commande BLC comportent notamment des transistors NMOS TRN.
Et, alors qu'en raison de la densité du plan-mémoire il n'est pas envisageable de disposer des tranchées électriquement inactives 20 à l'intérieur du plan-mémoire, mais également autour de ce plan-mémoire de façon à éviter des effets de bord, il est tout à fait avantageux comme illustré sur la figure 14, d'associer à certains au moins des transistors NMOS des tranchées électriquement inactives 20 pouvant dans certains cas entourer certains au moins de ces transistors NMOS TRN. Et, comme illustré très schématiquement sur la figure 15, la formation 150 des tranchées électriquement inactives 20 des transistors TRN est effectuée simultanément à la formation 151 des grilles enterrées GTSL des transistors de sélection TSL du plan-mémoire. En effet, la gravure des tranchées destinées à recevoir les grilles enterrées de ces transistors et la gravure des premières tranchées dans la région isolante autour des transistors TRN et dans le substrat sous-jacent sont effectuées simultanément et la définition des emplacements de ces premières tranchées est définie sur le même masque que celui permettant la définition des tranchées destinées à recevoir les grilles enterrées. Et, ceci est totalement transparent pour le concepteur du circuit intégré car les emplacements des premières tranchées destinées à devenir les tranchées électriquement inactives 20 sont définies au sein des régions isolantes 2 et sont de toute façon électriquement inactives. Les profondeurs des premières tranchées et de celles destinées à recevoir les grilles enterrées GTSL sont sensiblement identiques. Par ailleurs, l'oxydation des parois internes de toutes ces tranchées conduit d'une part à la formation de l'oxyde de grille des transistors de sélection et d'autre part à la formation de la couche isolante 202.
Enfin, toutes ces tranchées sont remplies avec du polysilicium. Par ailleurs, comme illustré sur la figure 16, la formation 160 des grilles flottantes GF des transistors à grille flottante TGF est effectuée simultanément à la formation 161 des régions de grille 3 des transistors TRN qui est elle-même effectuée simultanément à la formation éventuelle 162 d'une excroissance 12 en utilisant le masque « poly ». Enfin, comme illustré sur la figure 17, des contacts CTC sont pris sur différentes régions des cellules-mémoires du plan-mémoire PM. Et, par analogie à ce qui a été décrit ci-avant, la formation 180 (figure 18) de ces contacts CTC est avantageusement effectuée simultanément à la formation éventuelle 181 de région de contact 9 associée au transistor TRN en utilisant le masque « contacts ».

Claims (26)

  1. REVENDICATIONS1. Circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression (TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2), caractérisé en ce qu'il comprend au moins une tranchée électriquement inactive (20) située au moins dans ladite région isolante et contenant un domaine interne (203) configuré pour permettre une réduction de contraintes en compression dans ladite région active.
  2. 2. Circuit intégré selon la revendication 1, ladite au moins une tranchée (20) possède une partie supérieure (200) située dans ladite région isolante (2) et prolongée par une partie inférieure (201) située dans le substrat, ledit domaine interne étant situé dans ladite partie supérieure(200) et dans ladite partie inférieure (201).
  3. 3. Circuit intégré selon la revendication 1 ou 2, dans lequel ledit domaine interne contient du silicium polycristallin (203).
  4. 4. Circuit intégré selon les revendications 2 et 3, dans lequel ladite partie inférieure (201) de la tranchée comporte une couche électriquement isolante (202) disposée entre le silicium polycristallin (203) et le substrat (1).
  5. 5. Circuit intégré selon l'une des revendications précédentes, dans lequel le bord de la tranchée (20) situé le plus près d'un bord de ladite région active (10) est espacé dudit bord de la région active (10) d'une distance au moins égale à une distance minimale.
  6. 6. Circuit intégré selon l'une des revendications précédentes, dans lequel ladite tranchée (20) entoure ladite région active (10).
  7. 7. Circuit intégré selon l'une des revendications précédentes, comprenant en outre une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) et disposée au dessus du composant, de la région active (10) et de la région isolante (2), et au moins une excroissance électriquement inactive (12), disposée au-dessus d'au moins une partie de laditetranchée (20) et en-dessous de ladite couche isolante inférieure en compression (40).
  8. 8. Circuit intégré selon la revendication 7, dans lequel l'excroissance (12) comprend du silicium polycristallin.
  9. 9. Circuit intégré selon la revendication 7 ou 8, comprenant en outre une région de contact (9) électriquement inactive traversant ladite région isolante supplémentaire (4) et venant contacter au moins la face supérieure de ladite excroissance (12), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4).
  10. 10. Circuit intégré selon l'une des revendications 1 à 6, comprenant en outre une région isolante supplémentaire (4) disposée au dessus du composant, de la région active (10) et de la région isolante (2), et au moins une région de contact (9) traversant ladite région isolante supplémentaire (4) et venant contacter au moins la face supérieure d'une portion de ladite tranchée (20), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4).
  11. 11. Circuit intégré selon la revendication 9 ou 10, dans lequel ladite région de contact (9) comprend un métal.
  12. 12. Circuit intégré selon la revendication 10 ou 11, dans lequel la région de contact (9) pénètre (90) dans ladite portion de ladite tranchée (2).
  13. 13. Circuit intégré selon l'une des revendications précédentes, dans lequel ledit au moins un composant est un transistor NMOS (TRN).
  14. 14. Circuit intégré selon la revendication 13 prise en combinaison avec l'une des revendications 7 à 9, dans lequel ladite excroissance (12) présente une structure analogue à celle de la région de grille du transistor (TRN).
  15. 15. Circuit intégré selon la revendication 14, dans lequel la région de grille (3) du transistor (TRN) possède une partie s'étendantau dessus de la région isolante (2) au moins à une distance minimale de ladite excroissance.
  16. 16. Circuit intégré selon l'une des revendications précédentes, comprenant un groupe de plusieurs composants défavorablement sensibles aux contraintes en compression (TRNA, TRNB) respectivement disposés au moins partiellement au sein d'un groupe de plusieurs régions actives (10) du substrat (1) limitées par ladite région isolante (2), et ladite au moins une tranchée électriquement inactive (20) entoure ledit groupe de régions actives.
  17. 17. Circuit intégré selon l'une des revendications précédentes, comprenant un dispositif de mémoire (DM) comportant un plan mémoire (PM) possédant des cellules-mémoires non-volatiles (CEL) et des transistors de sélection (TSL) à grilles enterrées, ainsi qu'un bloc de commande (BLC) du plan-mémoire comportant des transistors NMOS (TRN) formant lesdits composants défavorablement sensibles aux contraintes en compression, ladite au moins une tranchée électriquement active (20) étant située dans au moins la région isolante limitant la région active d'au moins un de ces transistors NMOS du bloc de commande et ayant une profondeur sensiblement égale à celle desdites grilles enterrées.
  18. 18. Procédé de fabrication d'au moins un composant défavorablement sensible aux contraintes en compression, comprenant une réalisation dans un substrat (1) d'un circuit intégré, d'une région isolante (2) limitant une région active (10) du substrat, et une réalisation du composant (TRN) au moins partiellement dans la région active, caractérisé en ce que la réalisation de ladite région isolante (2) comprend une réalisation d'au moins une tranchée électriquement inactive (20) située au moins dans ladite région isolante et contenant un domaine interne configuré pour permettre une réduction de contraintes en compression dans ladite région active.
  19. 19. Procédé selon la revendication 18, dans lequel la réalisation de ladite au moins une tranchée électriquement inactive comprend une formation d'une tranchée initiale (200, 201, 202) dans au moins une zone de la région isolante et éventuellement dans lesubstrat et un remplissage de la tranchée initiale par du silicium polycristallin (203).
  20. 20. Procédé selon la revendication 18 ou 19, comprenant en outre une réalisation au dessus du composant, de la région active et de la région isolante, d'une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) et une réalisation d'au moins une excroissance (12) disposée au-dessus d'au moins une partie de ladite tranchée (20) et en-dessous de ladite couche isolante inférieure en compression (40).
  21. 21. Procédé selon la revendication 20, comprenant en outre une réalisation d'une région de contact (9) électriquement inactive traversant ladite région isolante supplémentaire (4) et venant contacter au moins la face supérieure de ladite excroissance (12), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (20) et ladite région isolante supplémentaire (4)
  22. 22. Procédé selon la revendication 18 à 19, comprenant en outre une réalisation d'une région isolante supplémentaire (4) disposée au dessus du composant, de la région active (10) et de la région isolante (2), et une réalisation d'au moins une région de contact (9) traversant ladite région isolante supplémentaire (4) et venant contacter au moins la face supérieure d'une portion de ladite tranchée (20), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4).
  23. 23. Procédé selon l'une des revendications 18 à 22, dans lequel ledit au moins un composant est un transistor NMOS (TRN).
  24. 24. Procédé selon la revendication 23 prise en combinaison avec la revendication 20 ou 21, dans lequel ladite excroissance (12) présente une structure analogue à celle de la région de grille du transistor (TRN) et est réalisée simultanément à ladite région de grille.
  25. 25. Procédé selon l'une des revendications 18 à 24, dans lequel ledit au moins un composant défavorablement sensible aux contraintes en compression est un transistor NMOS appartenant à unbloc de commande (BLC) d'un plan mémoire (PM) d'un dispositif de mémoire intégré (DM), le plan mémoire possédant des cellules-mémoires non-volatiles et des transistors de sélection à grilles enterrées, et la réalisation (160) de ladite au moins une tranchée électriquement active est effectuée simultanément à la réalisation (152) desdites grilles enterrées.
  26. 26. Procédé selon la revendication 25 prise en combinaison avec la revendication 21 ou 22, dans lequel la réalisation (181) de ladite au moins une région de contact est effectuée simultanément à la réalisation (180) des contacts sur les régions de source, de drain et de grille des transistors du dispositif de mémoire.
FR1451616A 2014-02-28 2014-02-28 Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees Expired - Fee Related FR3018139B1 (fr)

Priority Applications (8)

Application Number Priority Date Filing Date Title
FR1451616A FR3018139B1 (fr) 2014-02-28 2014-02-28 Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
US14/627,281 US9269771B2 (en) 2014-02-28 2015-02-20 Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses
CN201520120163.3U CN204424255U (zh) 2014-02-28 2015-02-28 集成电路
CN201510091800.3A CN104882446B (zh) 2014-02-28 2015-02-28 包括具有含弛豫压应力的有源区域的例如nmos晶体管的部件的集成电路
US14/953,692 US9899476B2 (en) 2014-02-28 2015-11-30 Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses
US15/864,451 US10211291B2 (en) 2014-02-28 2018-01-08 Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses
US16/241,762 US10490632B2 (en) 2014-02-28 2019-01-07 Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses
US16/657,409 US10770547B2 (en) 2014-02-28 2019-10-18 Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1451616 2014-02-28
FR1451616A FR3018139B1 (fr) 2014-02-28 2014-02-28 Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees

Publications (2)

Publication Number Publication Date
FR3018139A1 true FR3018139A1 (fr) 2015-09-04
FR3018139B1 FR3018139B1 (fr) 2018-04-27

Family

ID=50473672

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1451616A Expired - Fee Related FR3018139B1 (fr) 2014-02-28 2014-02-28 Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees

Country Status (3)

Country Link
US (5) US9269771B2 (fr)
CN (2) CN204424255U (fr)
FR (1) FR3018139B1 (fr)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3007198B1 (fr) * 2013-06-13 2015-06-19 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
US11101273B1 (en) * 2020-02-25 2021-08-24 Nanya Technology Corporation Semiconductor structure having word line disposed over portion of an oxide-free dielectric material in the non-active region

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060014340A1 (en) * 2004-06-16 2006-01-19 Hisakazu Matsumori Semiconductor device and method of manufacturing the same
US20080017929A1 (en) * 2006-07-24 2008-01-24 Hynix Semiconductor Inc. Semiconductor device having a compressed device isolation structure

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392210A (en) 1978-08-28 1983-07-05 Mostek Corporation One transistor-one capacitor memory cell
JPH0799771B2 (ja) * 1992-06-26 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 皮膜中の応力を制御する方法
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
US5783846A (en) 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
JP3238066B2 (ja) 1996-03-11 2001-12-10 株式会社東芝 半導体記憶装置およびその製造方法
US7067406B2 (en) 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US5843820A (en) 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US6407898B1 (en) 2000-01-18 2002-06-18 Taiwan Semiconductor Manufacturing Company Ltd. Protection means for preventing power-on sequence induced latch-up
US6492244B1 (en) 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
JP2003309182A (ja) 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
US6924552B2 (en) 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
JP2004165378A (ja) 2002-11-12 2004-06-10 Sharp Corp 半導体装置
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
US6949785B2 (en) 2004-01-14 2005-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Random access memory (RAM) capacitor in shallow trench isolation with improved electrical isolation to overlying gate electrodes
KR100597093B1 (ko) 2003-12-31 2006-07-04 동부일렉트로닉스 주식회사 캐패시터 제조방법
JP4994581B2 (ja) 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
GB0507157D0 (en) * 2005-04-08 2005-05-18 Ami Semiconductor Belgium Bvba Double trench for isolation of semiconductor devices
DE102005030585B4 (de) 2005-06-30 2011-07-28 Globalfoundries Inc. Halbleiterbauelement mit einem vertikalen Entkopplungskondensator und Verfahren zu seiner Herstellung
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
KR100675281B1 (ko) 2005-09-05 2007-01-29 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법
US20070090417A1 (en) 2005-10-26 2007-04-26 Chiaki Kudo Semiconductor device and method for fabricating the same
ITMI20052140A1 (it) * 2005-11-10 2007-05-11 St Microelectronics Srl Metodo di realizzazione di un trasnsitor mos a gate verticale con incavo con incavo di gate svasato
JP2007142276A (ja) 2005-11-21 2007-06-07 Toshiba Corp 半導体装置及びその製造方法
US7888214B2 (en) 2005-12-13 2011-02-15 Globalfoundries Singapore Pte. Ltd. Selective stress relaxation of contact etch stop layer through layout design
JP4764160B2 (ja) 2005-12-21 2011-08-31 株式会社東芝 半導体装置
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7691722B2 (en) * 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability
JP4242880B2 (ja) 2006-05-17 2009-03-25 日本テキサス・インスツルメンツ株式会社 固体撮像装置及びその動作方法
US8354726B2 (en) 2006-05-19 2013-01-15 Panasonic Corporation Semiconductor device and method for fabricating the same
US7436030B2 (en) 2006-08-10 2008-10-14 International Business Machines Corporation Strained MOSFETs on separated silicon layers
US7482215B2 (en) 2006-08-30 2009-01-27 International Business Machines Corporation Self-aligned dual segment liner and method of manufacturing the same
US7442601B2 (en) 2006-09-18 2008-10-28 Advanced Micro Devices, Inc. Stress enhanced CMOS circuits and methods for their fabrication
DE102006046377A1 (de) * 2006-09-29 2008-04-03 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen
JP2008091536A (ja) 2006-09-29 2008-04-17 Toshiba Corp 半導体装置及びその製造方法
US7732878B2 (en) * 2006-10-18 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with continuous contact etch stop layer
US20080179638A1 (en) 2007-01-31 2008-07-31 International Business Machines Corporation Gap fill for underlapped dual stress liners
US7867893B2 (en) 2007-06-28 2011-01-11 International Business Machines Corporation Method of forming an SOI substrate contact
JP5666078B2 (ja) 2007-07-27 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． アンチヒューズ素子及びこれを有する半導体装置
US7816762B2 (en) 2007-08-07 2010-10-19 International Business Machines Corporation On-chip decoupling capacitor structures
US7968929B2 (en) 2007-08-07 2011-06-28 International Business Machines Corporation On-chip decoupling capacitor structures
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2009105279A (ja) 2007-10-24 2009-05-14 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
TWI355069B (en) 2007-11-06 2011-12-21 Nanya Technology Corp Dram device
US7727834B2 (en) 2008-02-14 2010-06-01 Toshiba America Electronic Components, Inc. Contact configuration and method in dual-stress liner semiconductor device
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
JP5230251B2 (ja) 2008-04-25 2013-07-10 パナソニック株式会社 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造
US7947606B2 (en) 2008-05-29 2011-05-24 Infineon Technologies Ag Methods of forming conductive features and structures thereof
US20090309163A1 (en) 2008-06-11 2009-12-17 International Business Machines Corporation Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer
US8125051B2 (en) 2008-07-03 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Device layout for gate last process
US8048752B2 (en) 2008-07-24 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer shape engineering for void-free gap-filling process
JP5691074B2 (ja) 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20100059823A1 (en) 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8026131B2 (en) 2008-12-23 2011-09-27 International Business Machines Corporation SOI radio frequency switch for reducing high frequency harmonics
JP5359518B2 (ja) 2009-04-24 2013-12-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8188528B2 (en) 2009-05-07 2012-05-29 International Buiness Machines Corporation Structure and method to form EDRAM on SOI substrate
US9000534B2 (en) 2009-06-17 2015-04-07 Globalfoundries Inc. Method for forming and integrating metal gate transistors having self-aligned contacts and related structure
US8232179B2 (en) 2009-10-01 2012-07-31 International Business Machines Corporation Method to improve wet etch budget in FEOL integration
JP5325125B2 (ja) 2010-01-07 2013-10-23 パナソニック株式会社 半導体装置
US8492816B2 (en) 2010-01-11 2013-07-23 International Business Machines Corporation Deep trench decoupling capacitor
US8159015B2 (en) 2010-01-13 2012-04-17 International Business Machines Corporation Method and structure for forming capacitors and memory devices on semiconductor-on-insulator (SOI) substrates
US8372742B2 (en) 2010-02-25 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method, system, and apparatus for adjusting local and global pattern density of an integrated circuit design
US8361867B2 (en) * 2010-03-19 2013-01-29 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
KR20110117326A (ko) 2010-04-21 2011-10-27 매그나칩 반도체 유한회사 반도체 장치 및 그 제조방법
US8896087B2 (en) 2010-06-02 2014-11-25 Infineon Technologies Ag Shallow trench isolation area having buried capacitor
US8685818B2 (en) 2010-06-25 2014-04-01 International Business Machines Corporation Method of forming a shallow trench isolation embedded polysilicon resistor
US9396997B2 (en) * 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
KR101194890B1 (ko) * 2011-02-22 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US8318576B2 (en) 2011-04-21 2012-11-27 Freescale Semiconductor, Inc. Decoupling capacitors recessed in shallow trench isolation
CN102412156B (zh) * 2011-04-29 2015-08-26 上海华力微电子有限公司 一种提高pmos器件中空穴迁移率的多晶硅栅附加样本填充方法
CN102412158B (zh) * 2011-04-29 2013-08-07 上海华力微电子有限公司 在浅沟槽上形成接触孔以提高半导体器件性能的方法
US8592281B2 (en) 2011-07-14 2013-11-26 Samsung Electronics Co., Ltd. Method of forming polysilicon resistor during replacement metal gate process and semiconductor device having same
JP2013062419A (ja) 2011-09-14 2013-04-04 Toshiba Corp 半導体メモリ及びその製造方法
US8633549B2 (en) 2011-10-06 2014-01-21 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8779526B2 (en) 2011-10-28 2014-07-15 United Microelectronics Corp. Semiconductor device
US8847319B2 (en) 2012-03-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for multiple gate dielectric interface and methods
US8524556B1 (en) 2012-03-14 2013-09-03 United Microelectronics Corp. Resistor and manufacturing method thereof
CN103367235B (zh) * 2012-03-29 2015-04-01 中芯国际集成电路制造(上海)有限公司 形成接触孔的方法
US8710593B2 (en) 2012-04-12 2014-04-29 United Microelectronics Corp. Resistor and manufacturing method thereof
US20130277754A1 (en) 2012-04-20 2013-10-24 Chia-Wen Liang Semiconductor Integrated Structure
JP2014038952A (ja) 2012-08-17 2014-02-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法
KR101983309B1 (ko) * 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
US8963208B2 (en) 2012-11-15 2015-02-24 GlobalFoundries, Inc. Semiconductor structure including a semiconductor-on-insulator region and a bulk region, and method for the formation thereof
US9012966B2 (en) 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers
KR102059526B1 (ko) * 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
FR3007198B1 (fr) 2013-06-13 2015-06-19 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
US9728637B2 (en) 2013-11-14 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming semiconductor device with gate
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060014340A1 (en) * 2004-06-16 2006-01-19 Hisakazu Matsumori Semiconductor device and method of manufacturing the same
US20080017929A1 (en) * 2006-07-24 2008-01-24 Hynix Semiconductor Inc. Semiconductor device having a compressed device isolation structure

Also Published As

Publication number Publication date
US20200052073A1 (en) 2020-02-13
CN104882446A (zh) 2015-09-02
US20180130881A1 (en) 2018-05-10
US10770547B2 (en) 2020-09-08
CN204424255U (zh) 2015-06-24
US20150249132A1 (en) 2015-09-03
CN104882446B (zh) 2018-03-20
FR3018139B1 (fr) 2018-04-27
US9899476B2 (en) 2018-02-20
US10211291B2 (en) 2019-02-19
US20160093696A1 (en) 2016-03-31
US20190165105A1 (en) 2019-05-30
US10490632B2 (en) 2019-11-26
US9269771B2 (en) 2016-02-23

Similar Documents

Publication Publication Date Title
FR3021457A1 (fr) Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et condensateur de decouplage associe
US8624295B2 (en) SRAM devices utilizing strained-channel transistors and methods of manufacture
EP1292974B1 (fr) Procede de realisation d'un composant electronique a source, drain et grille auto-alignes, en architecture damascene.
US10453849B2 (en) Dynamic random access memory structure and method for forming the same
EP2562802B1 (fr) Procede de realisation d'un circuit integre tridimensionnel
FR2780553A1 (fr) Transistor sans effet de canal etroit et son procede de fabrication en utilisant un blindage conducteur noye dans l'isolation en tranchee
FR2953643A1 (fr) Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US10770547B2 (en) Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses
FR3070534A1 (fr) Procede de fabrication d'elements capacitifs dans des tranchees
EP0581625A1 (fr) Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant
FR3007198A1 (fr) Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
FR3036846A1 (fr) Procede d'isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant
FR3059148B1 (fr) Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d
FR3025335A1 (fr) Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
EP0675544A1 (fr) Procédé de fabrication d'un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant
FR3057393A1 (fr) Circuit integre avec condensateur de decouplage dans une structure de type triple caisson
FR3073667A1 (fr) Circuit 3d a transistors sans jonction n et p
FR3069369B1 (fr) Circuit integre comportant un contact partage masque
EP3809455A1 (fr) Procédé de fabrication de circuit intégré comprenant une phase de formation de tranchées dans un substrat et circuit intégré correspondant
FR2963161A1 (fr) Procede de realisation d’un circuit integre
EP3065180B1 (fr) Transistor à connexions mis et procédé de fabrication
WO2006070154A1 (fr) Structure amelioree de transistor sur film mince semi-conducteur
FR3003690A1 (fr) Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole
FR3098984A1 (fr) Circuit intégré avec double isolation du type tranchées profondes et peu profondes
EP3671836B1 (fr) Circuit 3d dote d'une isolation mesa pour la zone de plan de masse

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 7

ST Notification of lapse

Effective date: 20211005