FR3069369B1 - Circuit integre comportant un contact partage masque - Google Patents

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Abstract

Circuit intégré comprenant un substrat semiconducteur (SB) et une partie d'interconnexion (10), au moins une zone de substrat (13) située dans le substrat et délimitée par une zone isolante (11), et une région de polysilicium (20) comportant au moins une partie située sur ladite zone isolante (11), ladite au moins une partie de la région de polysilicium (20) comportant à son pied une languette (21) s'étendant au dessus de la zone isolante (11) en direction de ladite au moins une zone de substrat, une région isolante (30) située entre le substrat et ladite partie d'interconnexion et recouvrant ladite au moins une zone de substrat (16) et ladite région de polysilicium (20), et un plot (Ep) électriquement conducteur traversant ladite région isolante (30) et possédant une première extrémité (Exp1) en contact électrique avec une portion de la languette (21) et avec une partie de ladite au moins une zone (16) de substrat et une deuxième extrémité (Exp2) en contact électrique avec ladite partie d'interconnexion (10).

Description

Circuit intégré comportant un contact partagé masqué
Des modes de réalisation et de mise en œuvre de l’invention concernent les circuits intégrés, en particulier les circuits intégrés comprenant des transistors MOS, et notamment les contacts partagés entre des zones de substrat, par exemple des régions de source ou de drain de transistors MOS et des régions de polysilicium situées sur des zones isolantes, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation), et s’étendant jusqu’à une autre zone active.
Une application non limitative d’une telle configuration peut se trouver dans les mémoires SRAM.
On se réfère à la figure 1 qui représente un circuit intégré CI comprenant un transistor MOS T, un substrat semi-conducteur SB, une partie d’interconnexion 1 (connue par l’homme du métier sous l’acronyme anglo-saxon « BEOL » : Back End Of Line), et une région de polysilicium 2.
Le transistor MOS T est réalisé sur et dans une zone active Z située dans le substrat SB entourée par une zone isolante 3, par exemple du type tranchée peu profonde (« Shallow Trench Isolation », STI en anglais).
La zone active Z comporte une région dopée de drain D et une région dopée de source S séparées par une région de canal 4 ménagées dans le substrat semi-conducteur SB.
Les régions de drain et de source comportent des parties CTS1, CTD1 siliciurées pour permettre des prises de contact.
Le transistor T comporte également une région de grille G isolée de la zone active Z par une couche d’oxyde de grille 5.
La région de grille G est siliciurée et flanquée par une région latérale isolante ou espaceur 6 (« spacers »).
La région de polysilicium 2 est située sur la zone isolante 3.
La région de polysilicium 2 est partiellement flanquée par une région latérale isolante ou espaceur 7 (« spacers »).
Cette région de polysilicium s’étend par exemple jusqu’à une autre zone active (non représentée ici) du circuit intégré pour former une région de grille d’un autre transistor MOS.
Une région isolante I située entre le substrat SB et la zone d’interconnexion 1 recouvre le transistor T et la région de polysilicium 2. La région isolante I comporte notamment une couche diélectrique connue par l’homme du métier sous la dénomination pré-métal diélectrique (PMD).
Un plot El traverse la région isolante I et comprend une première extrémité en contact électrique avec la région 2 et avec la zone siliciurée CTD1 du transistor T, et une deuxième extrémité en contact électrique avec une piste du premier niveau de métal Ml de la partie d’interconnexion 1.
Un plot E2 traverse la région isolante I et comprend une première extrémité en contact électrique avec la zone siliciurée CTS1 du transistor T, et une deuxième extrémité en contact électrique avec une autre piste du premier niveau de métal Ml de la partie d’interconnexion 1.
Ces plots électriquement conducteurs sont connus par l’homme du métier sous la dénomination de « contacts ».
Le contact El a une section transversale de dimension CD1 supérieure à la dimension CD2 de la section transversale du contact E2.
Il est partagé entre la région de drain D du transistor T et la région 2.
Cette différence entre les dimensions CD2 et CD1 présentent plusieurs inconvénients. D’une part le contact partagé El occupe un volume plus important que celui du contact E2, et d’autre part, les connexions partagées à l’intérieur du circuit intégré CI sont facilement détectables.
En ingénierie inversée connue dans l’état de la technique sous les termes de langue anglaise « reverse engineering », il est possible de localiser le contact partagé El au vu de cette différence de dimensions entre le contact El et le contact E2.
Il existe ainsi un besoin de réduire l’encombrement pris par un contact partagé tout en rendant compliquée une ingénierie inversée du circuit intégré.
Selon des modes de réalisation et de mise en œuvre, il est avantageusement proposé d’incorporer une languette au pied de la région de polysilicium et ainsi masquer le contact partagé et réduire son volume.
Selon un aspect, il est proposé un circuit intégré comprenant un substrat semiconducteur et une partie d’interconnexion, au moins une zone de substrat située dans le substrat et délimitée par une zone isolante, et une région de polysilicium comportant au moins une partie située sur ladite zone isolante, ladite au moins une partie de la région de polysilicium comportant à son pied une languette s’étendant au dessus de la zone isolante en direction de ladite au moins une zone de substrat, une région isolante située entre le substrat et ladite partie d’interconnexion et recouvrant ladite au moins une zone de substrat et ladite région de polysilicium, et un plot électriquement conducteur traversant ladite région isolante et possédant une première extrémité en contact électrique avec une portion de la languette et avec une partie de ladite au moins une zone de substrat et une deuxième extrémité en contact électrique avec ladite partie d’interconnexion.
Selon un mode de réalisation, la première extrémité du plot électriquement conducteur comporte une première zone en contact avec ladite portion de languette, une deuxième zone en contact avec ladite zone de substrat et un décrochement entre la première zone et la deuxième zone.
Afin de faciliter la conductivité électrique, la portion de la languette comporte un siliciure de métal.
Selon un autre mode de réalisation, le circuit intégré comporte plusieurs plots de contact supplémentaires traversant ladite région isolante venant en contact avec plusieurs zones de substrat et/ou de composants du circuit intégré, les sections transversales de ces plots de contact supplémentaires et la section de contact dudit plot de contact entre sa première extrémité et sa deuxième extrémité ayant des tailles identiques ou sensiblement identiques à une tolérance près.
La section transversale du contact partagé est identique à celle d’un autre contact du circuit intégré, notamment un contact d’une autre électrode d’un transistor, et par conséquent il n’est pas possible de différencier un tel contact partagé d’un autre type de contact, et le volume occupé par le contact partagé est identique à celui occupé par un autre type de contact.
La zone de substrat sur laquelle est électriquement couplé le contact partagé peut être toute zone de substrat d’un circuit intégré, par exemple une zone dopée d’une jonction PN.
Cela étant, il est particulièrement intéressant que cette zone de substrat soit une région de source ou de drain d’un transistor MOS.
En d’autres termes, selon un mode de réalisation, le circuit intégré comprend au moins un transistor MOS réalisé sur et dans une zone active située dans le substrat, délimitée par ladite zone isolante, ladite zone active comportant une région de source et une région de drain, et ladite zone de substrat est l’une des régions de source et de drain.
Selon un autre mode de réalisation, la région de polysilicium, située sur la zone isolante et pourvue de sa languette, est une partie d’une région de grille d’un autre transistor. On réalise ainsi par exemple avantageusement des cellules SRAM particulièrement compactes.
Selon un autre aspect, il est proposé un procédé de réalisation au sein d’un circuit intégré d’au moins un plot de contact électriquement conducteur partagé entre une zone de substrat située dans un substrat du circuit intégré et délimitée par une zone isolante, et une région de polysilicium comportant au moins une partie située sur ladite zone isolante, le procédé comprenant une formation de ladite région de polysilicium comportant une formation au pied de ladite au moins une partie de la région de polysilicium d’une languette s’étendant au dessus de la zone isolante en direction de ladite au moins une zone de substrat, une formation d’une région isolante située au-dessus du substrat recouvrant ladite au moins une zone de substrat et ladite région de polysilicium, une formation dudit au moins un plot électriquement conducteur traversant ladite région isolante et possédant une première extrémité en contact électrique avec une portion de la languette et avec une partie de ladite au moins une zone de substrat et une deuxième extrémité, et une formation d’une région d’interconnexion du circuit intégré en contact électrique avec ladite deuxième extrémité dudit au moins un plot de contact électriquement conducteur.
Afin d’assurer une meilleure conductivité électrique, le procédé comprend en outre avantageusement une siliciuration de ladite portion de la languette.
Selon un autre mode de mise en œuvre, le procédé comprend une formation simultanée dudit au moins un plot électriquement conducteur et de plusieurs plots de contact supplémentaires traversant ladite région isolante venant en contact avec plusieurs zones de substrat et/ou de composants du circuit intégré, ladite formation simultanée comportant l’utilisation d’un unique masque contact ayant des orifices de tailles identiques ou sensiblement identiques à une tolérance près.
La section transversale du contact partagé est identique à celle d’une électrode d’un transistor, par conséquent il n’est pas possible de différencier un tel contact d’un autre type de contact, et le volume et la surface occupés par le contact de type partagé sont identiques à ceux occupés par un autre type de contact. De plus, le masque contact est ainsi simplifié.
Selon un mode de mise en œuvre, le procédé comprend en outre préalablement à la formation dudit au moins un plot électriquement conducteur, une réalisation d’au moins un transistor MOS sur et dans une zone active située dans le substrat, délimitée par ladite zone isolante, ladite zone active comportant une région de source et une région de drain, et ladite zone de substrat est l’une des régions de source et de drain.
Selon encore un autre mode de mise en œuvre, la formation de la région de polysilicium et la formation de la région de grille du transistor comprennent une formation d’une couche de polysilicium au-dessus du substrat et de la zone isolante, une première gravure partielle de la couche de polysilicium de façon à obtenir un premier bloc et un deuxième bloc séparés par une couche résiduelle de polysilicium, et une deuxième gravure de la structure obtenue à l’étape précédente de façon à former simultanément la région de polysilicium équipée de sa languette et la région de grille du transistor. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : la figure 1, précédemment décrite, illustre un contact partagé selon l’état de la technique ; et les figures 2 à 8 illustrent différents modes de réalisation et de mise en œuvre de l’invention.
On se réfère à la figure 2 qui représente un exemple de mode de réalisation d’un contact partagé Ep entre une région de polysilicium 20 et un transistor MOS Tl.
La figure 2 représente un circuit intégré Cil comprenant un transistor MOS Tl, un substrat semi-conducteur SB, une partie d’interconnexion 10 (« Back End Of Line », BEOL en anglais), une région de polysilicium 20, et un plot électriquement conducteur Ep de section Cp transversale, communément désigné par l’homme du métier sous le vocable de « contact ».
Une région isolante 30 située entre le substrat SB et la zone d’interconnexion 10 recouvre le transistor Tl et la région de polysilicium 20. La région isolante 30 contient notamment une couche diélectrique connue par l’homme du métier sous la dénomination prémétal diélectrique (PMD).
La partie d’interconnexion 10 comprend plusieurs niveaux de métallisation et de vias, dont seul un premier niveau de métal Ml et un premier niveau de vias VI sont représentés ici.
Le transistor MOS Tl est situé sur et dans une zone active ZA située dans le substrat SB entourée par une zone isolante 11, par exemple du type tranchée peu profonde (« Shallow Trench Isolation », STI en anglais).
La zone active ZA comporte pour le transistor Tl une région dopée de drain 12 et une région dopée de source 14 séparées par une région de canal 13 ménagées dans le substrat semi-conducteur SB.
Le substrat SB peut être un substrat massif ou bien un caisson semi-conducteur, ou encore un film semi-conducteur d’un substrat de type silicium sur isolant (« Silicon On Insulator », SOI en anglais).
Dans le cas d’un transistor NMOS, les régions de drain et de source sont dopées N. Elles sont dopées P pour un transistor PMOS.
De façon classique les régions de drain et de source ont des zones siliciurées 15 et 16 pour permettre des prises de contact.
Le transistor Tl comporte également une région de grille 17 isolée de la zone active ZA par une couche d’oxyde de grille 18.
La région de grille 17 est siliciurée dans sa partie supérieure et flanquée des régions latérales isolantes ou espaceurs 19 (« spacers »).
Comme illustré également à la figure 3 qui est une vue de dessus partielle du circuit intégré, la région de polysilicium 20 ne déborde pas latéralement sur la zone active ZA. Elle s’étend cependant ici vers une autre zone active ZA2 du circuit intégré pour former une région de grille 41 d’un autre transistor T2 ayant une région de source 40 et une région de drain 42.
La région de polysilicium 20 comporte à son pied une languette 21 de longueur L et de hauteur h, située au-dessus d’une couche isolante 180 résultant de la formation de la couche d’oxyde de grille 18. Cette couche isolante 180 est située au-dessus de la zone isolante 11.
La languette 21 s’étend en direction de la zone siliciurée 16 de la région de source 14 du transistor MOS Tl.
La longueur L de la languette 21 est choisie de telle sorte qu’elle ne déborde pas de la zone isolante 11.
La languette 21 est au moins en partie siliciurée, de façon à permettre une prise de contact par un plot électriquement conducteur ou « contact » Ep.
La région de polysilicium 20 est partiellement flanquée par une région latérale isolante ou espaceur 22 (« spacers »).
Toute la partie Si de la languette 21 non protégée par l’espaceur 22 est siliciurée.
Le plot Ep traverse la région isolante 30 et comprend une première extrémité Expl comprenant une première zone Epa en contact électrique avec une première zone de contact siliciurée CTL de la languette 21 et une deuxième zone Epb en contact électrique avec la zone siliciurée 16 de la région de source 14 du transistor Tl, et une deuxième extrémité Exp2 en contact électrique avec une piste PTX1 du premier niveau de métal Ml de la partie d’interconnexion 10.
La première extrémité Expl du plot Ep électriquement conducteur comporte un décrochement DCR entre la première zone de contact Epa et la deuxième zone de contact Epb.
Le plot Ep forme donc un contact partagé entre la région de polysilicium 20 et la région de source 14 du transistor Tl.
Le circuit intégré Cil comporte en outre un autre plot électriquement conducteur de contact Es de section transversale Cs traversant la région isolante 30 et comprenant une première extrémité Exsl en contact électrique avec la zone siliciurée 15 du transistor Tl et comporte une deuxième extrémité Exs2 en contact avec une autre piste PTX2 du premier niveau de métal Ml de la partie d’interconnexion 10.
La section transversale Cs du plot de contact Es et la section transversale Cp du plot de contact Ep entre sa première extrémité Expl et sa deuxième extrémité Exp2 sont de tailles identiques ou sensiblement identiques à une tolérance près.
Les plots électriquement conducteurs Ep et Es sont classiquement réalisés par exemple en tungstène.
Un exemple de procédé de fabrication du plot de contact électriquement conducteur Ep partagé à présent décrit, en se référant en particulier aux figures 4 à 8.
On suppose par exemple que le circuit intégré est réalisé en technologie 40 nm. Les dimensions critiques CD des grilles (longueur des grilles) des transistors MOS sont égales ici à 40 nm. Les grilles sont ici en polysilicium.
On suppose également que la languette a une longueur L de 60 nm et une hauteur h de 10 nm.
Les éléments identiques à ceux décrits précédemment sont identifiés par les mêmes références numériques.
Sur la figure 4 on forme de façon classique et connue sur le substrat SB une couche de dioxyde de silicium 25 puis une couche de polysilicium 26 généralement surmontée d’une couche de masque dur (non représentée ici à des fins de simplification). La couche de polysilicium 26 a ici une hauteur H de 80 nm.
On forme au-dessus de la couche 26 deux blocs de résine 40 et 41 obtenus de façon classique et connue par photolithographie, insolation et développement d’une couche de résine. Le bloc de résine 40 a une dimension CD1 égale à 50 nm et le bloc de résine 41 a une dimension CD2 de 60 nm.
Dans une autre étape illustrée à la figure 5, on réalise une première gravure classique partielle GR1 en utilisant les blocs de résine 40 et 41 et la couche de masque dur comme masques de gravure. On obtient un premier bloc de polysilicium 200 de dimension critique égale à CD1 et un second bloc de polysilicium 210 de dimension critique égale à CD2. La couche de polysilicium 26 est gravée au plasma et en temps de façon à laisser subsister au pied des deux blocs 200 et 210 une couche 32 de polysilicium de hauteur h égale à 10 nm.
Puis comme illustrée à la figure 6, on définit de façon classique deux autres blocs de résine ayant une longueur CD3 de 100 nm et une longueur CD4 de 40 nm. Le bloc de résine de longueur CD4 est centré sur le bloc 210 et le bloc de résine de longueur CD3 recouvre partiellement le bloc 200 afin de laisser une distance d de 10 nm libre à l’extrémité du bloc 200 opposée au bloc 210.
Comme illustré à la figure 7, on réalise une gravure au plasma sélective GR2. On obtient la région de grille 17 et la région de polysilicium 20 de hauteur H comprenant à son pied une languette 21 de longueur L et de hauteur h s’étendant au-dessus du substrat SB en direction de la région de grille 17. La longueur Lg des régions 17 et 20 est égale ici à 40 nm.
Puis comme illustré à la figure 8, on réalise une première implantation IMPI de dopants et les espaceurs 19 et 22 sont ensuite réalisés de façon classique. La première implantation IMPI est du type « drain légèrement dopé » connu par l’homme du métier sous l’acronyme anglo-saxon LDD (« Light Doped Drain », en anglais) et empêche que la jonction drain canal soit trop abrupte.
Une deuxième implantation IMP2 de dopants est réalisée de façon à réaliser la région de source 14 et la région de drain 12.
Puis on forme de façon classique les zones siliciurées de drain et de source 15 et 16 ainsi que la zone siliciurée de grille 17 de façon à obtenir le transistor Tl de la figure 2. Toute la partie de la languette 21 non protégée par l’espaceur 22 est siliciurée.
Puis dans une autre étape on forme de façon classique la région isolante 30 située au-dessus du substrat SB et recouvrant le transistor MOS Tl et la région de polysilicium 20.
De manière classique on forme le plot électriquement conducteur Ep traversant la région isolante 30, et possédant une première extrémité Expl en contact électrique avec la portion siliciurée de la languette 21 et avec la zone siliciurée 16 du transistor Tl.
On forme simultanément le plot électriquement conducteur Es traversant la région isolante 30 et dont la première extrémité Exsl vient en contact avec la zone de contact CTD du transistor Tl. La formation simultanée des plots électriquement conducteurs Ep et Es nécessite l’utilisation d’un unique masque contact ayant des orifices de tailles identiques ou sensiblement identiques à une tolérance près.
Les contacts sont classiquement réalisés par gravure de la région isolante 30 puis remplissage des orifices obtenus par notamment un métal, par exemple du tungstène.
Puis on réalise de façon classique une formation de la région d’interconnexion 10 du circuit intégré Cil en contact électrique avec les deuxièmes extrémités Exp2 et Exs2 des plots EP et Es de façon à obtenir le circuit intégré Cil de la figure 2. L’invention n’est pas limitée aux modes de mise en œuvre et de réalisation qui viennent d’être décrit mais en embrasse toutes les variantes.
Bien que l’on ait décrit un contact partagé Ep entre une région de polysilicium 20 et la région de source 14 d’un transistor Tl, on pourrait également réaliser un contact partagé entre une région de polysilicium et une zone quelconque du substrat sans que ce soit une zone de drain ou de source d’un transistor, par exemple une zone dopée N ou P d’une jonction.
Avantageusement, le volume occupé par le contact partagé Ep est réduit par rapport au volume occupé par un contact partagé selon l’état de la technique. De plus, la dimension de la section du contact partagé est identique à celle des autres contacts. Par conséquent le contact partagé est difficilement détectable en utilisant des moyens conventionnels d’investigation.

Claims (4)

  1. REVENDICATIONS
    1. Circuit intégré comprenant un substrat semiconducteur (SB) et une partie d’interconnexion (10), au moins une zone de substrat (13) située dans le substrat et délimitée par une zone isolante (11), et une région de polysilicium (20) comportant au moins une partie située sur ladite zone isolante (11), ladite au moins une partie de la région de polysilicium (20) comportant à son pied une languette (21) s’étendant au dessus de la zone isolante (11) en direction de ladite au moins une zone de substrat, une région isolante (30) située entre le substrat et ladite partie d’interconnexion et recouvrant ladite au moins une zone de substrat (16) et ladite région de polysilicium (20), et un plot (Ep) électriquement conducteur traversant ladite région isolante (30) et possédant une première extrémité (Expl) en contact électrique avec une portion de la languette (21) et avec une partie de ladite au moins une zone (16) de substrat et une deuxième extrémité (Exp2) en contact électrique avec ladite partie d’interconnexion (10), dans lequel ladite portion de la languette (21) comporte un siliciure de métal.
  2. 2. Circuit intégré selon la revendication 1, dans lequel la première extrémité (Expl) du plot électriquement conducteur comporte une première zone (Epa) en contact avec ladite portion de languette (21), une deuxième zone (Epb) en contact avec ladite zone (16) de substrat et un décrochement (DCR) entre la première zone et la deuxième zone. 3. Circuit intégré selon l’une des revendications précédentes, comportant plusieurs plots (Es) de contact supplémentaires traversant ladite région isolante (30) venant en contact avec plusieurs zones de substrat (15) et/ou de composants du circuit intégré, les sections transversales (Cs) de ces plots de contact supplémentaires et la section de contact (Cp) dudit plot (Ep) de contact entre sa première extrémité (Expl) et sa deuxième extrémité (Exp2) ayant des tailles identiques ou sensiblement identiques à une tolérance près.
  3. 4. Circuit intégré selon l’une des revendications précédentes, comprenant au moins un transistor MOS (Tl) réalisé sur et dans une zone active située dans le substrat, délimitée par ladite zone isolante (11), ladite zone active (ZA) comportant une région de source (14) et une région de drain (12), et ladite zone de substrat est l’une des régions de source et de drain. 5. Circuit intégré selon l’une des revendications précédentes, dans lequel ladite région de polysilicium (20) est une partie d’une région de grille d’un autre transistor (T2). 6. Procédé de réalisation au sein d’un circuit intégré d’au moins un plot (Ep) de contact électriquement conducteur partagé entre une zone (16) de substrat située dans un substrat (SB) du circuit intégré et délimitée par une zone isolante (11), et une région de polysilicium (20) comportant au moins une partie située sur ladite zone isolante (11), le procédé comprenant une formation de ladite région de polysilicium (20) comportant une formation au pied de ladite au moins une partie de la région de polysilicium d’une languette (21) s’étendant au dessus de la zone isolante (11) en direction de ladite au moins une zone de substrat (16), une formation d’une région isolante (30) située au-dessus du substrat recouvrant ladite au moins une zone de substrat et ladite région de polysilicium, une formation dudit au moins un plot électriquement conducteur (Ep) traversant ladite région isolante (30) et possédant une première extrémité (Expl) en contact électrique avec une portion de la languette (21) et avec une partie de ladite au moins une zone de substrat (16) et une deuxième extrémité (Exp2), une formation d’une région d’interconnexion (10) du circuit intégré (Cil) en contact électrique avec ladite deuxième extrémité (Exp2) dudit au moins un plot de contact électriquement conducteur, et une siliciuration de ladite portion de la languette (21).
  4. 7. Procédé selon la revendication 6, comprenant une formation simultanée dudit au moins un plot (Ep) électriquement conducteur et de plusieurs plots (Es) de contact supplémentaires traversant ladite région isolante (30) venant en contact avec plusieurs zones (15) de substrat et/ou de composants du circuit intégré, ladite formation simultanée comportant l’utilisation d’un unique masque contact ayant des orifices de tailles identiques ou sensiblement identiques à une tolérance près. 8. Procédé selon l’une des revendications 6 et 7, comprenant en outre préalablement à la formation dudit au moins un plot électriquement conducteur, une réalisation d’au moins un transistor MOS (Tl) sur et dans une zone active (ZA) située dans le substrat, délimitée par ladite zone isolante (11), ladite zone active comportant une région de source (14) et une région de drain (12), et ladite zone de substrat est l’une des régions de source et de drain. 9. Procédé selon la revendication 8, dans lequel la formation de la région de polysilicium et la formation de la région de grille (17) du transistor (Tl), comprennent une formation d’une couche de polysilicium (16) au-dessus du substrat et de la zone isolante, une première gravure partielle (GR1) de la couche de polysilicium de façon à obtenir un premier bloc (200) et un deuxième bloc (210) séparé par une couche (25) résiduelle de polysilicium, et une deuxième gravure (GR2) de la structure obtenue à l’étape précédente de façon à former simultanément la région de polysilicium (20) équipée de sa languette (21) et la région de grille du transistor (17).
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