FR3114686A1 - Transistor MOS à triple grille et procédé de fabrication d’un tel transistor - Google Patents

Transistor MOS à triple grille et procédé de fabrication d’un tel transistor Download PDF

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Abstract

Le texte concerne un procédé de fabrication d’un transistor MOS à triple grille, comprenant :- la fourniture d’un substrat semi-conducteur (1) comprenant au moins une région active (100) entourée latéralement par des régions électriquement isolantes (2) ;- la gravure de tranchées (101) de part et d’autre d’une zone (10) de ladite région active configurée pour former un canal (C) du transistor jusqu’au substrat (1) ;- la formation d’une couche électriquement isolante (11) sur la surface intérieure de chacune desdites tranchées (101) ;- le remplissage de chaque tranchée (101) avec un matériau semi-conducteur (12) ou électriquement conducteur jusqu’à une surface supérieure de la région active, de sorte à former une grille verticale (GV1, GV2) respective ;- la formation d’une couche électriquement isolante (11) sur la surface supérieure de la zone (10) de la région active configurée pour former le canal du transistor ;- le dépôt d’au moins un matériau semi-conducteur (12) ou électriquement conducteur sur la couche électriquement isolante (11) formée sur la surface supérieure de la région active, de sorte à former une grille horizontale (GH). Figure pour l’abrégé : Fig 4

Description

Transistor MOS à triple grille et procédé de fabrication d’un tel transistor
Le présent texte concerne un transistor MOS à triple grille et un procédé de fabrication d’un tel transistor.
Etat de la technique
Pour réduire la taille des transistors, il est connu de remplacer des structures planaires par des structures non planaires. Dans ces structures non planaires, telles que les transistors MOS de type FinFET (acronyme du terme anglo-saxon « Fin Field-Effect Transistor »), la source, le drain et le canal d’un transistor MOS sont agencés dans une région active se présentant sous la forme d’une ailette en un matériau semi-conducteur en relief par rapport à la surface d’un substrat dudit matériau semi-conducteur. La source et le drain sont deux régions dopées de l’ailette, distantes l’une de l’autre.
La longueur du canal est définie comme étant la distance entre la source et le drain.
Dans un tel transistor, des effets de canal court (« short channel effects » selon la terminologie anglo-saxonne) se posent particulièrement.
Pour réduire ces effets et mieux contrôler le canal, il est connu de former la grille du transistor sur les trois faces de la région de l’ailette formant le canal. On parle alors de transistor à triple grille (« triple gate transistor » selon la terminologie anglo-saxonne).
La figure 1 illustre de manière schématique un transistor MOS à triple grille de type FinFET.
Ce transistor est formé sur un substrat 1’ de silicium comprenant au moins une région active 10’ sous la forme d’une ailette en relief par rapport à la surface principale du substrat 1’ et entourée par des régions d’isolation 2’ formées d’un ou plusieurs matériaux électriquement isolants, tels que de l’oxyde de silicium (SiO2) et/ou du nitrure de silicium (Si3N4).
Dans le cas d’un transistor totalement déplété (« fully depleted » selon la terminologie anglo-saxonne), la largeur de l’ailette (c’est-à-dire la distance entre ses deux faces verticales principales) est de l’ordre d’une dizaine de nanomètres.
La source S’ et le drain D’ sont agencés dans deux régions opposées de l’ailette, présentant un dopage de type opposé à celui du substrat 1’.
Le canal C’ est agencé dans l’ailette 10’ entre la source S’ et le drain D’.
Pour mieux contrôler le canal, celui-ci est entouré par la grille G’ sur ses deux faces verticales et sa face horizontale supérieure : ce transistor est donc qualifié de transistor à triple grille.
Les figures 2A à 2C illustrent de manière schématique un procédé de formation dudit transistor.
En référence à la figure 2A, on forme un substrat de silicium 1’ comprenant une pluralité d’ailettes 10’ séparées par des régions électriquement isolantes 2’.
En référence à la figure 2B, on grave une portion superficielle des deux régions entourant une ailette, de sorte à exposer partiellement les faces latérales de ladite ailette. Lesdites faces exposées s’étendent en relief par rapport à la surface 20’, 21’ des régions électriquement isolantes après gravure.
En référence à la figure 2C, on forme sur les faces exposées de l’ailette un matériau électriquement isolant, par exemple de l’oxyde de silicium, pour former un oxyde de grille sur les trois faces de la région de l’ailette formant le canal jusqu’à la surface 20’, 21’ des régions électriquement isolantes, puis on dépose un matériau de grille, par exemple du silicium polycristallin, sur l’oxyde de grille.
On introduit par ailleurs des dopants dans les deux régions de l’ailette agencées de part et d’autre du canal pour former la source et le drain.
Dans la mesure où la grille s’étend de manière continue sur l’ensemble des trois faces du canal, la grille peut être polarisée par un unique potentiel électrique appliqué par une électrode de grille.
Résumé
Il reste souhaitable d’améliorer encore les performances des transistors MOS sans en augmenter l’empreinte surfacique ni le coût de fabrication. Par ailleurs, dans certaines applications, il est souhaitable de faciliter l’intégration des transistors MOS avec d’autres composants électroniques tels que des cellules mémoires.
Le présent texte a ainsi pour objet un procédé de fabrication d’un transistor MOS à triple grille, comprenant :
- la fourniture d’un substrat semi-conducteur comprenant au moins une région active entourée latéralement par des régions électriquement isolantes ;
- la gravure de tranchées de part et d’autre d’une zone de ladite région active configurée pour former un canal du transistor jusqu’au substrat ;
- la formation d’une couche électriquement isolante sur la surface intérieure de chacune desdites tranchées ;
- le remplissage de chaque tranchée avec un matériau semi-conducteur ou électriquement conducteur jusqu’à une surface supérieure de la région active, de sorte à former une grille verticale respective ;
- la formation d’une couche électriquement isolante sur la surface supérieure de la zone de la région active configurée pour former le canal du transistor ;
- le dépôt d’au moins un matériau semi-conducteur ou électriquement conducteur sur la couche électriquement isolante formée sur la surface supérieure de la région active, de sorte à former une grille horizontale.
De manière particulièrement avantageuse, la grille horizontale est isolée électriquement des deux grilles verticales.
Dans certains modes de réalisation, la couche électriquement isolante est une couche d’oxyde de silicium (SiO2).
Dans certains modes de réalisation, le matériau semi-conducteur formant chaque grille est du silicium polycristallin.
Dans certains modes de réalisation, le procédé comprend en outre le dopage de régions de la région active agencées de part et d’autre du canal pour former une source et un drain du transistor.
Dans certains modes de réalisation, la formation de la grille horizontale comprend le dépôt successif d’une première couche de silicium polycristallin, d’un empilement oxyde-nitrure-oxyde et d’une seconde couche de silicium polycristallin.
Dans certains modes de réalisation, le procédé comprend la formation d’une cellule mémoire non volatile comprenant un transistor à grille verticale dans le substrat, dans lequel ladite grille verticale est formée par gravure d’une tranchée dans une région active du substrat, formation d’une couche électriquement isolante sur la surface intérieure de chacune desdites tranchées et remplissage de ladite tranchée avec un matériau semi-conducteur ou électriquement conducteur jusqu’à une surface supérieure de la région active, chacune desdites étapes de gravure, formation et remplissage étant mise en œuvre simultanément à une étape respective de gravure, formation et remplissage pour former chaque grille verticale du transistor MOS à triple grille.
Un autre objet du présent texte concerne un transistor MOS à triple grille susceptible d’être obtenu par le procédé décrit plus haut.
Ledit transistor comprend une source, un drain et un canal s’étendant entre la source et le drain, agencés dans une région active d’un substrat semi-conducteur, dans lequel le canal est entouré sur trois côtés par deux grilles verticales et une grille horizontale isolées électriquement les unes des autres.
Dans certains modes de réalisation, chaque grille comprend un matériau de grille semi-conducteur ou électriquement conducteur entouré par une couche électriquement isolante.
Un autre objet du présent texte concerne un circuit intégré comprenant un substrat semi-conducteur dans lequel sont agencés :
- une cellule mémoire non volatile comprenant un transistor à grille verticale et
- un transistor MOS à triple grille tel que décrit plus haut.
D’autres caractéristiques et avantages ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés, sur lesquels :
La figure 1 est un schéma de principe d’un transistor MOS à triple grille selon l’état de la technique.
La figure 2A est un schéma de principe d’une première étape de fabrication du transistor de la figure 1.
La figure 2B est un schéma de principe d’une deuxième étape de fabrication du transistor de la figure 1.
La figure 2C est un schéma de principe d’une troisième étape de fabrication du transistor de la figure 1.
La figure 3 est un schéma de principe d’un transistor à tripe grille faisant l’objet du présent texte.
La figure 4 est un schéma de principe en coupe du transistor de la figure 3.
La figure 5 est un schéma électronique du transistor de la figure 3.
La figure 6A est un schéma de principe d’une première étape de fabrication du transistor de la figure 3.
La figure 6B est un schéma de principe d’une deuxième étape de fabrication du transistor de la figure 3.
La figure 6C est un schéma de principe d’une troisième étape de fabrication du transistor de la figure 3.
La figure 6D est un schéma de principe d’une quatrième étape de fabrication du transistor de la figure 3.
La figure 7A illustre une vue en coupe dans le sens de la longueur du canal d’un transistor MOS à triple grille dans un environnement d’intégration avec une mémoire non volatile.
La figure 7B illustre une vue en coupe dans le sens de la largeur du canal du transistor MOS à triple grille de la figure 7A.
La figure 8A illustre une étape de formation de tranchées d’isolant dans un substrat semi-conducteur.
La figure 8B illustre une étape de formation de couches d’isolation dans le substrat de la figure 8A.
La figure 8C illustre une étape de formation de caissons dopés P entre la surface du substrat et les couches d’isolation de la figure 8B.
La figure 8D illustre une étape de formation de tranchées verticales électriquement conductrices dans le substrat de la figure 8C, formant en particulier deux grilles verticales du transistor MOS à triple grille.
La figure 8E illustre une étape de dépôt de couches d’oxyde de silicium sur la surface du substrat de la figure 8D.
La figure 8F illustre une étape de dépôt et de gravure localisée d’une première couche de silicium polycristallin sur le substrat de la figure 8E.
La figure 8G illustre une étape de dépôt d’une couche d’oxyde-nitrure-oxyde sur la surface du substrat de la figure 8F.
La figure 8H illustre une étape de dépôt d’une seconde couche de silicium polycristallin sur la surface du substrat de la figure 8G.
La figure 8I illustre une étape de gravure localisée de l’empilement des première et seconde couches de silicium polycristallin et d’oxyde-nitrure-oxyde pour délimiter une grille horizontale du transistor MOS à triple grille.
La figure 8J illustre une étape de dopage localisé du substrat pour former des régions de source et de drain du transistor MOS à triple grille et de la cellule mémoire non volatile.
Seuls les éléments nécessaires à la compréhension des figures ont été illustrés.
Pour des raisons de lisibilité des figures, ces éléments n’ont pas nécessairement été représentés à l’échelle.
Des signes de référence identiques d’une figure à l’autre désignent des éléments identiques ou remplissant la même fonction ; ils ne sont donc pas nécessairement décrits en détail pour chaque figure.
Dans le présent texte, les termes « sur », « sous », « vertical », « horizontal », « supérieur », « inférieur », « latéral », etc. s’entendent par rapport à la position et l’orientation des éléments considérés sur les figures. En particulier, la surface principale du substrat est considérée comme étant horizontale, l’épaisseur du substrat s’étendant dans la direction verticale.
Description détaillée de modes de réalisation
La figure 3 illustre de manière schématique un transistor à triple grille faisant l’objet du présent texte.
Ledit transistor est formé dans un substrat semi-conducteur 1, par exemple un substrat de silicium. Le substrat 1 peut être dopé, typiquement de type P.
La source S et le drain D du transistor sont formés dans une région active 10 formée dans ledit substrat. Ladite région active est entourée d’un matériau électriquement isolant 2, tel que de l’oxyde de silicium (SiO2) et/ou du nitrure de silicium (Si3N4) par exemple.
La région formant le canal du transistor est agencée dans l’ailette entre la source S et le drain D. La longueur du canal est de l’ordre de 200 nm.
Comme on le voit mieux sur la figure 4, qui est une vue en coupe dans le plan du rectangle en pointillés de la figure 3, la région formant le canal C est entourée sur trois de ses faces par une grille respective GV1, GV2et GHpar l’intermédiaire d’un oxyde de grille 11. Chaque face verticale est accolée à une grille verticale respective GV1, GV2entourée par un oxyde de grille, tandis que la face horizontale supérieure est recouverte d’une grille horizontale GHentourée par un oxyde de grille.
Pour une même empreinte surfacique, le transistor de la figure 4 bénéficie d’une largeur effective plus importante, correspondant au périmètre contrôlé par les grilles, qui est égal à la somme des hauteurs des grilles verticales GV1, GV2et de la largeur de la grille horizontale GH.
Les grilles GV1, GV2et GHétant distinctes et isolées électriquement les unes des autres, elles peuvent être connectées chacune à une électrode distincte et commandées indépendamment les unes des autres.
Cette structure du transistor se traduit par le schéma électrique de la figure 5.
Un tel transistor a pu être formé par le procédé décrit en référence aux figures 6A à 6D.
En référence à la figure 6A, on a formé dans un substrat semi-conducteur 1 des régions actives 100 séparées par des régions électriquement isolantes 2.
En référence à la figure 6B, on a gravé verticalement une région active 100 et chacune des deux régions 2 adjacentes, pour former une tranchée 101 s’étendant jusqu’à la surface principale du substrat 1. Ladite gravure peut être avantageusement une gravure sèche, notamment une gravure assistée par plasma.
A l’issue de cette gravure, la région active 10 présente deux faces verticales parallèles. La largeur de la région active est typiquement de l’ordre de quelques centaines de nanomètres, par exemple environ 200 nm, mais il est possible d’obtenir une région active plus mince en utilisant un procédé de gravure adapté pour maîtriser une telle largeur.
En référence à la figure 6C, on a ensuite formé une couche électriquement isolante 11 sur les faces de chaque tranchée 101. L’épaisseur de ladite couche électriquement isolante est typiquement de l’ordre d’une dizaine de nanomètres.
Ensuite, on a rempli chaque tranchée 101 avec un matériau semi-conducteur ou électriquement conducteur, constituant le matériau de grille des grilles verticales GV1, GV2. Ce matériau peut être par exemple du silicium polycristallin.
A l’issue de cette étape, on a poli la surface de la structure, par exemple par un polissage de type mécano-chimique (CMP).
En référence à la figure 6D, on a formé une couche électriquement isolante 11 sur la face supérieure de la région active 10, puis on a déposé un matériau de grille semi-conducteur ou électriquement conducteur sur ladite couche 11 pour former la grille horizontale GH. Ledit matériau de grille peut être identique ou différent du matériau employé pour les grilles verticales GV1, GV2.
Après la formation desdites grilles, on a introduit des espèces dopantes dans deux régions opposées de la région active pour former la source et le drain. Lesdites espèces peuvent être introduites par exemple par dopage ou par diffusion. Lesdites espèces dopantes sont choisies pour procurer un dopage de type opposé à celui du substrat. Ainsi, si le substrat est en silicium légèrement dopé P, la source et le drain sont dopés de type N, par exemple au phosphore.
On peut ensuite former des électrodes de grille sur chacune des grilles GV1, GV2et GHde manière à permettre l’application d’un potentiel à la grille horizontale d’une part et aux grilles verticales GV1, GV2d’autre part. Grâce aux grilles verticales, on peut alors moduler la tension de seuil du transistor.
Dans certains modes de réalisation, le potentiel électrique appliqué à la grille horizontale peut être différent du potentiel appliqué aux grilles verticales. Les grilles verticales peuvent alors permettre de moduler la tension de seuil du transistor MOS.
Dans d’autres applications, le potentiel électrique appliqué à la grille horizontale peut être identique au potentiel appliqué aux grilles verticales.
Dans certains modes de réalisation, une couche d’isolation dopée de type N (dite NISO) peut avoir été formée dans le substrat 1 avant la gravure des tranchées 101. Cette couche implantée en profondeur dans le substrat permet d’y délimiter un caisson dopé de type P isolé électriquement du reste du substrat. Dans ce cas, les tranchées 101 sont formées de sorte à s’étendre jusque dans la couche NISO, de sorte que, lors du remplissage desdites tranchées par le matériau de grille, ledit matériau de grille soit en contact électrique avec le matériau de la couche NISO. La source et le drain étant également des régions dopées de type N, cet agencement des grilles verticales permet de générer un mode de conduction électrique dans le sens de l’épaisseur du substrat. On forme ainsi un transistor vertical, dans lequel une région de la couche NISO forme la source du transistor, la région dopée N à la surface du substrat forme le drain du transistor, et la région du substrat agencée entre la source et le drain au voisinage de la grille verticale forme le canal du transistor.
Cette architecture du transistor permet donc de former trois courants électriques dans le canal : un premier courant électrique horizontal piloté par la grille horizontale, un second courant électrique horizontal piloté par les deux grilles verticales, et un courant électrique vertical également piloté par les deux grilles verticales. En proportion, lesdits courants électriques représentent respectivement environ 20%, 60% et 20% du courant électrique total circulant dans le canal du transistor.
Un tel transistor peut avoir des applications dans différents types de circuits, notamment des circuits digitaux, des circuits analogiques, des mémoires.
Le procédé de fabrication décrit dans le présent texte est avantageux en ce qu’il utilise des technologies susceptibles d’être déjà mises en œuvre sur le substrat sur lequel est formé le transistor. Ainsi, le procédé peut être intégré aisément sur des lignes de fabrication industrielles existantes et n’engendre pas de surcoût significatif par rapport aux procédés industriels existants.
Par rapport à un transistor FinFET à triple grille connu de l’état de la technique, le transistor MOS à triple grille décrit dans le présent texte présente, dans le cas où la grille horizontale est connectée au même potentiel électrique que les deux grilles verticales, des performances électriques similaires, notamment un courant électrique fourni (noté Ion) trois fois plus important que dans un transistor à effet tunnel.
Par ailleurs, que les grilles soient connectées ou non au même potentiel, le procédé de fabrication du transistor à triple grille décrit dans le présent texte permet avantageusement une intégration avec d’autres dispositifs électroniques dans un circuit intégré formé dans un même substrat.
Ainsi, dans certains modes de réalisation, le transistor MOS peut être intégré avec une mémoire non volatile embarquée, notamment du type eSTM (acronyme du terme anglo-saxon « embedded shallow trench memory », c’est-à-dire mémoire à tranchée peu profonde intégrée). Un procédé de fabrication d’une telle mémoire non volatile, qui comprend un transistor vertical, est décrit notamment dans le document FR3000838. Comme expliqué dans ce document, chaque cellule mémoire comprend un transistor à grille flottante présentant une région de canal horizontale et un transistor de sélection présentant une région de canal verticale s’étendant le long d’une grille verticale isolée électriquement du substrat par une couche d’oxyde de grille.
L’intégration se traduit par le fait qu’au moins une partie des étapes de fabrication du transistor MOS à triple grille sont communes à des étapes de fabrication de la mémoire non volatile embarquée. En particulier, des étapes de formation de masque, d’implantation, de gravure et de dépôt, nécessaires à la fabrication du transistor MOS à triple grille et de la cellule mémoire, peuvent être réalisées simultanément dans différentes zones du substrat semi-conducteur. Ainsi, la grille du transistor vertical de la cellule mémoire eSTM peut être fabriquée selon le même procédé que les grilles verticales du transistor MOS. La fabrication du transistor MOS à triple grille ne nécessite donc pas ou peu d’étapes spécifiques (telles que la formation de l’ailette dans le cas du transistor FinFET de l’état de la technique) susceptibles d’augmenter le coût ou la durée de fabrication de la mémoire non volatile.
Les figures 7A et 7B illustrent un mode de réalisation d’un transistor MOS à triple grille tel que décrit plus haut dans un environnement d’intégration avec une mémoire non volatile. La figure 7A correspond à une coupe dans le sens de la longueur du canal horizontal tandis que la figure 7B correspond à une coupe dans le sens de la largeur du canal horizontal.
Le transistor MOS à triple grille est formé dans un substrat semi-conducteur, par exemple un substrat de silicium. Dans le mode de réalisation illustré, le substrat 1 est dopé P. Dans d’autres modes de réalisation (non illustrés), le substrat pourrait être dopé N ; dans ce cas, la présente description resterait applicable en inversant les dopages des différentes régions.
Le transistor MOS à triple grille est agencé dans un caisson dopé P, noté PW NVM, qui est délimité, dans le sens de la largeur et de la longueur du substrat, par deux tranchées d’isolation STI s’étendant verticalement dans le substrat 1 et, dans le sens de l’épaisseur du substrat, par une couche d’isolation NISO dopée N. Des régions de source et de drain dopées N, notées N+SD, sont agencées à la surface du caisson, et sont séparées par une région destinée à former le canal horizontal du transistor MOS.
La grille horizontale du transistor MOS est formée sur une couche OT d’oxyde tunnel, formant l’oxyde de grille, agencée à la surface du substrat 1 en regard de la région du canal. Ladite grille comprend successivement, depuis la couche d’oxyde tunnel, une première couche Poly1 de silicium polycristallin, une couche diélectrique comprenant avantageusement un empilement de couches d’oxyde et de nitrure de silicium, désigné par l’acronyme ONO (oxyde-nitrure-oxyde), et une seconde couche Poly2 de silicium polycristallin.
Les tranchées T électriquement conductrices décrites plus haut pour former les grilles verticales du transistor MOS s’étendent dans le caisson PW NVM entre la couche OT d’oxyde et le caisson NISO. De manière particulièrement avantageuse, le matériau électriquement conducteur des tranchées est en contact électrique avec une région dopée NISO2 de la couche NISO.
Les figures 8A à 8J illustrent un procédé de fabrication du transistor des figures 7A et 7B intégré à une mémoire non volatile. Sur ces figures, le schéma supérieur correspond à une coupe dans le sens de la longueur du canal horizontal tandis que le schéma inférieur correspond à une coupe dans le sens de la largeur du canal horizontal.
En référence à la figure 8A, on a formé dans un substrat 1 semi-conducteur dopé P une pluralité de tranchées d’isolation STI (acronyme du terme anglo-saxon « Shallow Trench Isolation », c’est-à-dire tranchée d’isolation peu profonde) délimitant des zones actives du substrat. Les tranchées d’isolation STI sont formées par gravure du substrat 1 et remplissage par un matériau électriquement isolant, tel que de l’oxyde de silicium (SiO2).
Ces zones comprennent notamment, de la gauche vers la droite de la figure, une zone eSTM destinée à la formation d’une cellule mémoire eSTM, une zone MOS 3G destinée à la formation d’un premier transistor MOS à triple grille, les deux zones eSTM et MOS 3G appartenant à un environnement de mémoire non volatile NVM, une zone MOS 3G T87 destinée à la formation d’un second transistor MOS à triple grille et une zone MOS HV destinée à la formation d’un transistor MOS haute tension, les deux zones MOS 3G T87 et MOS HV appartenant à un environnement haute tension HV. Par « haute tension », on entend dans le présent texte une tension électrique supérieure ou égale à 5 V. Bien qu’une zone soit illustrée pour chaque type de composant, il va de soi que plusieurs composants du même type peuvent être formés simultanément dans des zones respectives du substrat.
En référence à la figure 8B, on a formé dans le substrat 1 des couches d’isolation NISO dopées N de sorte à délimiter dans l’épaisseur du substrat des caissons dopés P. Par ailleurs, on a dopé de type P, entre la surface du substrat 1 et chaque couche NISO respective, deux caissons PWELL HV dans les zones MOS 3G T87 et MOS HV.
En référence à la figure 8C, on a formé dans le substrat 1 des couches d’isolation NISO2 sur les couches NISO dans l’environnement NVM. Par ailleurs, on a dopé de type P, entre la surface du substrat 1 et chaque couche NISO2 respective, deux caissons PWELL NVM dans les zones eSTM et MOS 3G. Le dopage des caissons est généralement plus important dans l’environnement de mémoire non volatile NVM que dans l’environnement haute tension HV. Ainsi, la formation des caissons PWELL NVM nécessite davantage d’étapes d’implantation de dopants que celle des caissons PWELL HV.
En référence à la figure 8D, on a formé les tranchées électriquement conductrices T décrites plus haut, à la fois dans la zone eSTM et dans les zones MOS 3G et MOS 3G T87. Comme décrit plus haut, les tranchées T sont formées par gravure dans les caissons dopés P du substrat 1 jusqu’à la couche NISO respective, dépôt du matériau électriquement isolant formant l’oxyde de grille et dépôt du matériau électriquement conducteur formant la grille. Les couches d’isolation NISO2 permettent d’établir une connexion électrique entre chaque tranchée électriquement conductrice et la couche d’isolation NISO.
En référence à la figure 8E, on a déposé une couche OHV d’oxyde sur la surface du substrat 1 sur les caissons PWELL HV, puis une couche OT d’oxyde tunnel sur la surface du substrat 1. Ladite couche OT d’oxyde tunnel forme l’oxyde de grille des transistors horizontaux de la cellule mémoire et des transistors MOS. La couche OHV présente une épaisseur plus importante que celle de la couche OT. Par exemple, l’épaisseur de la couche OHV peut être de l’ordre de 150 Å tandis que l’épaisseur de la couche OT peut être de l’ordre de 87 Å.
En référence à la figure 8F, on a déposé une première couche Poly1 de silicium polycristallin sur la couche OT d’oxyde tunnel puis on a gravé une partie de la couche Poly1 sur les caissons PWELL HV.
En référence à la figure 8G, on a déposé une couche ONO d’oxyde-nitrure-oxyde sur l’ensemble de la surface du substrat 1.
En référence à la figure 8H, on a déposé une seconde couche Poly2 de silicium polycristallin sur l’ensemble de la surface du substrat puis on a gravé ladite couche Poly2 ainsi que la couche ONO sur l’environnement HV.
En référence à la figure 8I, on a gravé localement l’empilement Poly1/ONO/Poly2 dans l’environnement NVM, afin de délimiter la grille de la cellule eSTM et du transistor MOS 3G.
En référence à la figure 8J, on a mis en œuvre une implantation N+ pour former les régions de source et de drain N+SD dans l’ensemble des caissons.
Références
FR3000838

Claims (10)

  1. Procédé de fabrication d’un transistor MOS à triple grille, comprenant :
    - la fourniture d’un substrat semi-conducteur (1) comprenant au moins une région active (100) entourée latéralement par des régions électriquement isolantes (2) ;
    - la gravure de tranchées (101) de part et d’autre d’une zone (10) de ladite région active configurée pour former un canal (C) du transistor jusqu’au substrat (1) ;
    - la formation d’une couche électriquement isolante (11) sur la surface intérieure de chacune desdites tranchées (101) ;
    - le remplissage de chaque tranchée (101) avec un matériau semi-conducteur (12) ou électriquement conducteur jusqu’à une surface supérieure de la région active, de sorte à former une grille verticale (GV1, GV2) respective ;
    - la formation d’une couche électriquement isolante (11) sur la surface supérieure de la zone (10) de la région active configurée pour former le canal du transistor ;
    - le dépôt d’au moins un matériau semi-conducteur (12) ou électriquement conducteur sur la couche électriquement isolante (11) formée sur la surface supérieure de la région active, de sorte à former une grille horizontale (GH).
  2. Procédé selon la revendication 1, dans lequel chaque grille verticale (GV1, GV2) et la grille horizontale (GH) sont isolées électriquement les unes des autres.
  3. Procédé selon l’une des revendications 1 ou 2, dans lequel la couche électriquement isolante (11) est une couche d’oxyde de silicium (SiO2).
  4. Procédé selon l’une des revendications 1 à 3, dans lequel le matériau semi-conducteur formant chaque grille (GV1, GV2, GH) est du silicium polycristallin.
  5. Procédé selon l’une des revendications 1 à 4, comprenant en outre le dopage de régions de la région active agencées de part et d’autre du canal pour former une source (S) et un drain (D) du transistor.
  6. Procédé selon l’une des revendications 1 à 5, dans lequel la formation de la grille horizontale (GH) comprend le dépôt successif d’une première couche de silicium polycristallin (Poly1), d’un empilement oxyde-nitrure-oxyde (ONO) et d’une seconde couche de silicium polycristallin (Poly2).
  7. Procédé selon l’une des revendications 1 à 6, comprenant la formation d’une cellule mémoire non volatile comprenant un transistor à grille verticale dans le substrat, dans lequel ladite grille verticale est formée par gravure d’une tranchée dans une région active du substrat (1), formation d’une couche électriquement isolante sur la surface intérieure de chacune desdites tranchées et remplissage de ladite tranchée avec un matériau semi-conducteur ou électriquement conducteur jusqu’à une surface supérieure de la région active, chacune desdites étapes de gravure, formation et remplissage étant mise en œuvre simultanément à une étape respective de gravure, formation et remplissage pour former chaque grille verticale du transistor MOS à triple grille.
  8. Transistor MOS à triple grille comprenant une source (S), un drain (D) et un canal (C) s’étendant entre la source et le drain, agencés dans une région active (10) d’un substrat semi-conducteur, dans lequel le canal est entouré sur trois côtés par deux grilles verticales (GV1, GV2) et une grille horizontale (GH) isolées électriquement les unes des autres.
  9. Transistor selon la revendication 8, dans lequel chaque grille comprend un matériau de grille semi-conducteur ou électriquement conducteur entouré par une couche électriquement isolante.
  10. Circuit intégré comprenant un substrat (1) semi-conducteur dans lequel sont agencés :
    - une cellule mémoire non volatile comprenant un transistor à grille verticale et
    - un transistor MOS à triple grille selon l’une des revendications 8 ou 9.
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